JP5802046B2 - データ入力回路 - Google Patents
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- プリアンブル期間で発生する内部ストローブ信号のパルスを除去して有効ストローブ信号を生成する有効ストローブ信号生成部と、
前記有効ストローブ信号をバースト長情報に応じてカウントして、書き込み動作時にデータを整列するための書き込みラッチ信号を生成するデータストローブ信号カウンタと、
を備え、
前記有効ストローブ信号生成部が、
前記プリアンブル期間以前のデータストローブ信号のレベルに応じてイネーブル時点が調整される伝達制御信号を生成する伝達制御信号生成部と、
第1の内部ストローブ信号及び第2の内部ストローブ信号に応じて、前記有効ストローブ信号を生成し、前記第1の内部ストローブ信号が、前記伝達制御信号に応じて入力される有効ストローブ信号抽出部と、
を備えることを特徴とするデータ入力回路。 - 前記伝達制御信号生成部が、
第1の期間信号を生成し、データストローブ信号及び基準電圧を比較して選択信号を生成する信号生成部と、
前記第1の内部ストローブ信号に応じて、前記第1の期間信号のイネーブル時点をシフトして第2の期間信号を生成するイネーブルシフト部と、
前記選択信号に応じて、前記第1の期間信号または前記第2の期間信号を前記伝達制御信号に選択的に伝達する選択出力部と、
を備えることを特徴とする請求項1に記載のデータ入力回路。 - 前記信号生成部が、
書き込みコマンドが入力される時点でイネーブルされ、書き込みレイテンシ情報に応じて設定された期間及び前記バースト長情報に応じて設定された期間が経過した後にディセーブルされる前記第1の期間信号を生成する期間信号生成部と、
前記第1の期間信号に応じてイネーブル信号を生成するイネーブル信号生成部と、
前記イネーブル信号に応じて、前記データストローブ信号と基準電圧とのレベルを比較して、前記選択信号を生成する比較部と、
を備えることを特徴とする請求項2に記載のデータ入力回路。 - 前記イネーブル信号が、前記第1の期間信号に同期してイネーブルされ、前記プリアンブル期間が開始した後にディセーブルされることを特徴とする請求項3に記載のデータ入力回路。
- 前記基準電圧が、前記データストローブ信号のロジックハイレベル及びロジックローレベルの中間レベルより低いレベルに設定されることを特徴とする請求項3に記載のデータ入力回路。
- 前記イネーブルシフト部が、
前記第1の内部ストローブ信号に応じて電源電圧を伝達する第1の伝達素子と、
前記第1の期間信号に応じて、前記第1の伝達素子の出力信号を伝達する第2の伝達素子と、
を備えることを特徴とする請求項2に記載のデータ入力回路。 - 前記有効ストローブ信号抽出部が、
前記伝達制御信号に応じて、前記第1の内部ストローブ信号の伝達を受けてセット信号を生成するセット信号制御部と、
前記セット信号に応じて第1のリセット信号を生成する第1のリセット制御部と、
前記第2の内部ストローブ信号に応じて第2のリセット信号を生成する第2のリセット制御部と、
前記セット信号と前記第1のリセット信号及び第2のリセット信号とに応じてラッチし、前記有効ストローブ信号を生成するラッチ部と、
を備えることを特徴とする請求項1に記載のデータ入力回路。 - 前記セット信号制御部が、
前記伝達制御信号に応じて、前記第1の内部ストローブ信号をバッファリングして内部遅延ストローブ信号を生成するバッファと、
前記内部遅延ストローブ信号に応じて、前記セット信号のパルスを生成するパルス発生部と、
を備えることを特徴とする請求項7に記載のデータ入力回路。 - 前記第1のリセット制御部が、
前記セット信号に応じて電源電圧を伝達する第1の伝達素子と、
第1の期間信号に応じて、前記第1の伝達素子の出力信号を伝達する第2の伝達素子と、
を備えることを特徴とする請求項7に記載のデータ入力回路。 - データストローブ信号をバッファリングして第1の内部ストローブ信号及び第2の内部ストローブ信号を生成するデータストローブ信号バッファと、
プリアンブル期間で発生する前記第1の内部ストローブ信号のパルスを除去して有効ストローブ信号を生成する有効ストローブ信号生成部と、
を備え、
前記有効ストローブ信号生成部が、
前記プリアンブル期間以前のデータストローブ信号の設定レベルに応じてイネーブル時点が調整される伝達制御信号を生成する伝達制御信号生成部と、
前記第1の内部ストローブ信号及び第2の内部ストローブ信号に応じて、前記有効ストローブ信号を生成し、前記第1の内部ストローブ信号が、前記伝達制御信号に応じて入力される有効ストローブ信号抽出部と、
を備えることを特徴とするデータ入力回路。 - 前記第1の内部ストローブ信号が、前記データストローブ信号の立上がりエッジに同期して発生し、前記第2の内部ストローブ信号が、前記データストローブ信号の立下がりエッジに同期して発生することを特徴とする請求項10に記載のデータ入力回路。
- 前記伝達制御信号生成部が、
第1の期間信号を生成し、データストローブ信号及び基準電圧を比較して選択信号を生成する信号生成部と、
前記第1の内部ストローブ信号に応じて、前記第1の期間信号のイネーブル時点をシフトして第2の期間信号を生成するイネーブルシフト部と、
前記選択信号に応じて、前記第1の期間信号または前記第2の期間信号を前記伝達制御信号に選択的に伝達する選択出力部と、
を備えることを特徴とする請求項10に記載のデータ入力回路。 - 前記信号生成部が、
書き込みコマンドが入力される時点でイネーブルされ、書き込みレイテンシ情報に応じて設定された期間及びバースト長情報に応じて設定された期間が経過した後にディセーブルされる前記第1の期間信号を生成する期間信号生成部と、
前記第1の期間信号に応じてイネーブル信号を生成するイネーブル信号生成部と、
前記イネーブル信号に応じて、前記データストローブ信号と基準電圧とのレベルを比較して、前記選択信号を生成する比較部と、
を備えることを特徴とする請求項12に記載のデータ入力回路。 - 前記イネーブル信号が、前記第1の期間信号に同期してイネーブルされ、前記プリアンブル期間が開始した後にディセーブルされることを特徴とする請求項13に記載のデータ入力回路。
- 前記基準電圧が、前記データストローブ信号のロジックハイレベル及びロジックローレベルの中間レベルより低いレベルに設定されることを特徴とする請求項13に記載のデータ入力回路。
- 前記イネーブルシフト部が、
前記第1の内部ストローブ信号に応じて電源電圧を伝達する第1の伝達素子と、
前記第1の期間信号に応じて、前記第1の伝達素子の出力信号を伝達する第2の伝達素子と、
を備えることを特徴とする請求項12に記載のデータ入力回路。 - 前記有効ストローブ信号抽出部が、
前記伝達制御信号に応じて、前記第1の内部ストローブ信号の伝達を受けてセット信号を生成するセット信号制御部と、
前記セット信号に応じて第1のリセット信号を生成する第1のリセット制御部と、
前記第2の内部ストローブ信号に応じて第2のリセット信号を生成する第2のリセット制御部と、
前記セット信号と前記第1のリセット信号及び第2のリセット信号とに応じてラッチし、前記有効ストローブ信号を生成するラッチ部と、
を備えることを特徴とする請求項10に記載のデータ入力回路。 - 前記セット信号制御部が、 前記伝達制御信号に応じて、前記第1の内部ストローブ信号をバッファリングして内部遅延ストローブ信号を生成するバッファと、
前記内部遅延ストローブ信号に応じて、前記セット信号のパルスを生成するパルス発生部と、
を備えることを特徴とする請求項17に記載のデータ入力回路。 - 前記第1のリセット制御部が、
前記セット信号に応じて電源電圧を伝達する第1の伝達素子と、
第1の期間信号に応じて、前記第1の伝達素子の出力信号を伝達する第2の伝達素子と、
を備えることを特徴とする請求項17に記載のデータ入力回路。 - 前記有効ストローブ信号をバースト長情報に応じてカウントして、書き込み動作時にデータを整列するための書き込みラッチ信号を生成するデータストローブ信号カウンタをさらに備えることを特徴とする請求項10に記載のデータ入力回路。
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