KR100630742B1 - Ｄｑｓ도메인에서 클록 도메인으로의 변환을 위한 데이터샘플링 방법 및 이를 이용한 동기식 반도체 메모리 장치의데이터 입력 회로 - Google Patents

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Abstract

반도체 메모리 장치의 데이터 입력 회로가 개시된다. 본 발명에 따른 데이터 입력 회로는, 외부 데이터 신호를 데이터 스트로브 신호에 응답하여 샘플링하는 입력 버퍼, 입력 버퍼에서 샘플링된 신호를 제1 클록 신호에 응답하여 샘플링하는 제1 도메인 전환부, 및 제1 샘플링부에서 샘플링된 신호를 기록 명령 정보를 포함하는 제2 클록 신호에 응답하여 샘플링하는 제2 도메인 전환부를 포함한다.
DRAM, 입력 버퍼

Description

ＤＱＳ도메인에서 클록 도메인으로의 변환을 위한 데이터 샘플링 방법 및 이를 이용한 동기식 반도체 메모리 장치의 데이터 입력 회로{Data sampling method for changing DQS to clock domain and data input circuit of synchronous semiconductor memory device using same}
도 1은 종래의 반도체 메모리 장치의 데이터 입력 회로를 나타낸 블록도이다.
도 2는 종래의 메모리 장치의 데이터 입력 회로에서의 각 구성 요소가 배치되는 예를 나타낸다.
도 3은 본 발명에 따른 반도체 메모리 장치의 데이터 입력 회로를 나타낸 블록도이다.
도 4(a)와 (b)는 종래의 데이터 입력 회로에서의 신호의 타이밍도를 나타내며, 도 4(c)와 (d)는 본 발명에 따른 데이터 입력 회로에서의 신호 타이밍도를 나타낸다.
도 5(a)와 (b)는 종래 기술에 따른 데이터 입력 회로와 본 발명에 따른 데이터 입력 회로에서의 데이터 스큐와 타이밍 마진 관계를 비교한 도이다.
본 발명은 반도체 메모리 장치에 관한 것으로, 구체적으로는, 동기식 반도체 메모리 장치에서의 데이터 스트로브 신호와 클록 신호 사이의 샘플링 마진(margin)를 개선하여 안정적으로 데이터를 래치할 수 있는 샘플링 방법과 이를 위한 반도체 데이터 입력 버퍼의 구조에 관한 것이다.
DRAM의 동작 속도를 향상시키기 위해 외부의 시스템 클록에 동기되어 동작하는 동기식 DRAM(synchronous DRAM)이 개발되었다. 또한 데이터의 처리 속도를 더욱 향상시키기 위하여 한 클록의 상승 에지 및 하강 에지에 동기되어 데이터를 처리하는 이중 데이터 율(Double Data Rate; DDR) SDRAM 과 램버스(Rambus) DRAM도 개발되었다.
또한, 근래에 1000MHz(2G bps) 초고속 DDR 그래픽 메모리가 등장하는 등 고속의 반도체 메모리가 등장하고 있다. 반도체 메모리 장치의 기록 동작의 경우 외부 데이터를 데이터 스트로브 신호(data strobe signal; 이하 DQS)로 샘플링을 한 뒤에 내부 동작에 맞도록 내부 클록으로 다시 샘플링하여 외부 데이터를 내부 클록에 맞도록 전환하는 동작이 필요하다.
도 1은 종래의 반도체 메모리 장치의 데이터 입력 회로를 나타낸 블록도이다.
도 1을 참조하면, 종래의 데이터 입력 회로(100)는 일반적으로 입력 버퍼(11), 지연부(13) 및 도메인 전환부(15)를 포함한다. 그리고, 도메인 전환부(15)는, 로우 레벨 샘플링부(17) 및 하이 레벨 샘플링부(19)를 포함할 수 있다.
입력 버퍼(11)는 데이터 스트로브 신호(이하 DQS)에 응답하여 데이터를 래치한다. 그리고, 도메인 전환부(15)는 기록 명령 정보를 갖는 기록 클록(이하 PCLK_WR)에 응답하여 입력된 데이터를 래치한다. 그리고, 지연부(13)는 DQS와 PCLK_WR 사이의 지연 차이를 보상하기 위해 데이터를 상기 지연 차이만큼 지연시키는 기능을 한다.
하지만, 현재 생산되는 반도체 메모리 장치의 경우 데이터가 고속으로 전송되므로 데이터 클록의 주기가 짧고, 한번에 많은 데이터가 각각 다른 위치에서 병렬로 입력된다. 그리고, 최종 데이터 입력 드라이버가 각각 다른 위치에 배치되기 때문에 데이터 입력 드라이버까지의 신호 라인의 길이가 각각 상이하다. 이러한 이유 때문에 전력 상황도 각각의 데이터마다 다르게되고 이에 따라 데이터의 스큐가 발생하게 된다.
한편, 도 1에 도시된 종래의 데이터 입력 회로(100)를 이용하는 경우에는, DQS 도메인에서 발생되는 데이터 스큐가 지연부(13)에서 그대로 지연되기 때문에 없어지지 않고, 그대로 PCLK_WR 도메인으로 전달된다. 게다가 지연부 자체의 스큐가 합하여지게 된다. 그리고, 이 2가지의 DQS 도메인의 스큐는 이후 PCLK_WR로 샘플링 할 때에 PCLK_WR의 스큐와 합하여 지게 된다.
예를 들어, 데이터 클록의 주기가 1ns 인 경우에, DQS 도메인에서 500ps의 스큐가 발생하고, PCLK_WR 도메인에서 300ps 의 스큐가 발생하면 도메인 전환부(15)에서 데이터를 샘플링할 때는, 결과적으로 200ps 정도의 타이밍 마진 내에서만 정확한 샘플링을 수행할 수 있다. 그 결과, 줄어든 타이밍 마진으로 인해 정확한 데이터 샘플링을 수행하기 어렵게 된다.
또한, PCLK_WR는 기록 명령 정보를 갖고 있어야 하므로 명령 디코딩 정보를 갖고 있는 신호를 통해 제어되어야만 한다. 이때, DQS와 PCLK_WR 와의 경로 차이가 발생하게 된다. 그리고, DQS 는 데이터 입력패드(DQ pad)와 가까이 배치되고 경로가 비슷한 반면에 명령 입력패드(command pad) 나 명령 신호를 처리하기 위한 회로는 일반적으로 상대적으로 먼 곳에 위치하게 된다. 따라서, 기록 클록(PCLK_WR)은 그 과정에서 배치 및 중간 경로 상의 회로가 다르기 때문에 DQS 경로와 절대적인 지연 차이가 나게 된다. 그리고 메모리 장치가 일반적으로 고주파에서 동작을 하게 되면 DQS 경로가 상대적으로 짧은 경로를 갖게 된다.
따라서, 메모리 장치의 데이터 입력 회로를 설계하는 경우 DQS와 PCLK_WR 와의 지연 차이를 보상하기 위해 도 1과 같은 지연부(13)를 추가적으로 배치한다. 하지만, 고주파에서 동작하는 메모리 장치의 경우 지연부(13)에 의한 지연 보상이 정확히 이루어지지 않을 수 있다.
도 2는 종래의 메모리 장치의 데이터 입력 회로에서의 각 구성 요소가 배치되는 예를 나타낸다.
도 2를 참조하면, 입력 버퍼 및 지연부(21)와 로우 레벨 샘플링부(24)는 메모리 장치의 패드(PAD) 층에 위치하고, 하이 레벨 샘플링부(25)는 메모리 코어에 데이터를 기록하는 드라이버들이 위치한 회로층과 가까운 곳, 예를 들어 미들 에지(middle_edge) 층에 위치한다. 그리고, 메모리 코어에 데이터를 기록하고 판독하는 드라이버 등의 회로들이 모여 있는 것을 IOCONT(Input Output Control)층이라 한다. 상기 패드 층 및 미들 에지 층은 메모리 장치의 주변 회로(peripheral circuit) 층에 배치되며, IOCNT 층은 코어(core)에 가깝게 배치된다.
패드(DQ4, DQ5)를 통해 입력된 데이터는 DINi_SA(22)에서 4 개의 직렬 데이터를 2개의 병렬 데이터로 전환을 하게 된다. 그리고, DINi(23)는 입력된 2개의 병렬 데이터를 4개의 병렬 데이터로 전환하고, 생성된 4 개의 병렬 데이터를 PCLK_WR와의 지연 차이를 위해 소정 타이밍만큼 지연시켜 보상한다. 하지만, 이러한 방법은 지연 회로에 의한 전류 소모와 절대 지연 값 튜닝 및 PVT 변동 등에 의한 DQS 와 PCLK_WR 와의 지연 차이가 커질 수도 있는 문제가 있다.
따라서, 도 1 및 2에서와 같이, DQS로 샘플링된 데이터를 PCLK_WR 로 에지 샘플링함에 있어서 앞단에서의 PCLK_WR 로우 레벨 샘플링과, 뒷단에서의 PCLK_WR 하이 레벨 샘플링을 하고, 이 두 샘플링 사이에 시간 차이를 두는 방안을 제안되었다.
하지만, 이러한 방법도 DQS와 PCLK_WR 와의 간격이 상당히 커지면 사용할 수 없을 뿐 아니라 회로상의 로직 게이트에 의한 영향을 받기 때문에 제한적으로 사용할 수밖에 없다. 또한, 상술한 데이터 스큐 문제는 그대로 갖고 있기 때문에 타이밍 마진을 충분히 확보할 수 없는 문제가 있다.
본 발명이 이루고자 하는 기술적 과제는, DQS 경로 상에서 지연 회로의 추가 없이 데이터를 샘플링 할 수 있는 메모리 장치의 데이터 입력 회로를 제공하는 것이다.
본 발명이 이루고자 하는 다른 기술적 과제는, PVT 변동 등에 의한 영향을 적게 받으며 DQS와 PCLK_WR 사이의 지연을 보상할 수 있는 메모리 장치의 데이터 입력 회로를 제공하는 것이다.
본 발명이 이루고자 하는 다른 기술적 과제는, 데이터 스큐가 누적되지 않고 충분한 샘플링 타이밍 마진을 확보할 수 있는 데이터 입력 회로를 제공하는 것이다.
상술한 바와 같은 본 발명의 목적을 달성하기 위해, 본 발명의 특징에 의하면, 반도체 메모리 장치의 데이터 입력 회로는, 외부 데이터 신호를 데이터 스트로브 신호에 응답하여 샘플링하는 입력 버퍼, 입력 버퍼에서 샘플링된 신호를 제1 클록 신호에 응답하여 샘플링하는 제1 도메인 전환부, 및 제1 샘플링부에서 샘플링된 신호를 기록 명령 정보를 포함하는 제2 클록 신호에 응답하여 샘플링하는 제2 도메인 전환부를 포함한다. 입력 버퍼는 직렬로 입력되는 데이터를 병렬 데이터로 변환한다.
바람직하게는, 제1 클록 신호는 외부 시스템 클록 신호 또는 외부 시스템 클록 신호를 소정 지연시킨 내부 클록 신호이다. 제2 클록 신호는 외부 시스템 클록 신호를 소정 지연시킨 내부 클록 신호와 기록 명령 정보를 나타내는 신호의 AND 연산 결과 생성된 기록 명령 정보를 포함하는 클록 신호이다.
본 발명의 다른 특징에 의하면, 반도체 메모리 장치에서 메모리 셀에 기록할 데이터를 입력받아 샘플링하는 방법은, 외부 데이터 신호를 데이터 스트로브 신호 에 응답하여 1차 샘플링하는 단계, 1차 샘플링된 신호를 제1 클록 신호에 응답하여 2차 샘플링하는 단계, 및 2차 샘플링된 신호를 기록 명령 정보를 포함하는 제2 클록 신호에 응답하여 3차 샘플링하는 단계를 포함한다.
본 발명과 본 발명의 동작성의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 3은 본 발명에 따른 반도체 메모리 장치의 데이터 입력 회로를 나타낸 블록도이다.
도 3을 참조하면, 본 발명에 따른 데이터 입력 회로(30)는 입력 버퍼(31), 1차 도메인 전환부(33) 및 2차 도메인 전환부(35)를 포함한다. 입력 버퍼(31)는 데이터 입력 패드를 통해 입력된 데이터 신호를 입력받고, DQS에 응답하여 입력된 데이터를 1차 샘플링한다 그리고 샘플링된 데이터를 1차 도메인 전환부(33)로 출력한다. 그리고, 1차 도메인 전환부(33)는 시스템 클록 신호(이하 CLK)에 응답하여 입력된 데이터를 2차 샘플링하고 샘플링된 데이터를 2차 도메인 전환부(35)로 출력한다. 그리고, 2차 도메인 전환부(35)는 기록 명령 정보를 갖는 PCLK_WR에 응답하여 입력된 데이터를 3차 샘플링하고, 샘플링된 데이터를 입출력 드라이브로 출력한다.
이때, 입력 버퍼(31)에서 샘플링된 데이터는 DQS 도메인의 신호이며, 1차 도메인 전환부(33)에서 전환된 데이터는 CLK 도메인의 신호가 되고, 2차 도메인 전환부(35)에서 전환된 데이터는 PCLK_WR 도메인의 신호가 된다.
도 3을 참조하면 DQS로 샘플링한 데이터의 도메인과 PCLK_WR 도메인 사이의 지연 차이는 PCLK_WR로 샘플링하기 전에 미리 CLK 로 한 번 샘플링을 수행하기 때문에 데이터 경로 상에 별다른 지연부를 추가하지 않아고 지연 보상을 해결할 수 있게 된다.
도 4(a)와 (b)는 종래의 데이터 입력 회로에서의 신호의 타이밍도를 나타내며, 도 4(c)와 (d)는 본 발명에 따른 데이터 입력 회로에서의 신호 타이밍도를 나타낸다.
도 4에 도시된 타이밍도는 버스트 렝스(Burst Length; BL) 가 4인 예를 나타낸다.
도 4(a)를 참조하면, CLK는 외부 시스템 클록을 나타낸다. 기록(Write) 명령이 입력되면, 데이터 신호가 패드를 통해 입력되고, 입력된 데이터 신호(d0 내지 d3)는 데이터 스트로브 신호(DQS)의 에지에 동기되어 제1 데이터 입력 신호(DIN_F) 및 제2 데이터 입력 신호(DIN_S)의 2개의 병렬 데이터로 샘플링된다. 제1 데이터 입력 신호(DIN_F)는 DQS의 라이징 에지에서 샘플링된 데이터 스트림의 홀수 번째 데이터를 가지며, 제2 데이터 입력 신호(DIN_S)는 DQS의 폴링 에지에서 샘플링된 데이터 스트림의 짝수 번째 데이터를 갖는다.
그리고, 제1 및 제2 데이터 입력 신호는 지연부를 통해, PCLK_WR 와의 차이 만큼 지연된 지연 데이터 입력 신호(DIN_FD 및 DIN_SD)가 된다.
그런 다음, 데이터 입력 신호(DIN_F, DIN_S)가 지연부(13)에 의하여 지연된 정도 및 지연 데이터 입력 신호(DIN_FD, DIN_SD)를 샘플링할 수 있는 마진(margin)을 합한 만큼 DQS가 지연된 신호(DSS)에 응답하여 지연 데이터 입력 신호(DIN_FD 및 DIN_SD)를 4개의 병렬 데이터(DIN_F1, DIN_F0, DIN_S1 및 DINS0)로 변환한다. DIN_F0는 DIN_F1의 한 주기만큼 지연된 신호이며, DIN_S0는 DIN_S1의 한 주기만큼 지연된 신호이다.
도 4(b)를 참조하면, PCLK는 외부 시스템 클록(CLK)이 지연된 내부 클록이다. PW2F는 기록 명령 정보를 나타내는 신호이며, PCLK_WR는 상기 기록 명령 정보 신호가 로직 하이인 동안의 클록을 나타내는 기록 클록이다. 즉, PCLK_WR는 기록 명령 정보를 포함하는 클록 신호이다.
도 4(b)에 도시된 바와 같이 도메인 전환부(15)에 입력된 4개의 병렬 데이터(DIN_F1, DIN_F0, DIN_S1 및 DIN_S0)는 PCLK_WR에 동기되어 샘플링된 4개의 병렬 데이터(DID_0 내지 DID3)로 전환되고, 전환된 4개의 병렬 데이터(DID_0 내지 DID3)는 PCLK_WR 도메인의 신호가 된다.
도 4(c)를 참조하면, 패드를 통해 입력된 데이터 스트림을 입력 버퍼(31)에서 DQS에 동기되어 4 개의 병렬 데이터(DIN_F1, DIN_F0, DIN_S1 및 DIN_S0)로 전환하는 것은 제1 및 제2 데이터 입력 신호(DIN_F, DIN_S)를 지연 데이터 입력 신호(DIN_FD, DIN_SD)로 지연시키는 것을 제외하고 도 4(a)와 동일하다. 단, 본 발명의 경우 지연부가 없으므로 DSS는 도 4(a)와 달리 데이터 입력 신호(DIN_F, DIN_S)를 샘플링할 수 있는 마진만큼 DQS가 지연된 신호이다. 입력 버퍼(31)에서 출력된 4개의 병렬 데이터(DIN_F1, DIN_F0, DIN_S1 및 DIN_S0)는 CLK가 지연된 신호(CLKD)에 동기되고 2차 샘플링을 하기 위한 마진(margin)만큼 지연되어 2 차 샘플링된다.
한편, CLKD는 일정한 주기를 갖는 신호이기 때문에 DQS와의 지연 차이가 존재하지 않으며, 도 4(c)에 도시된 바와 같이 데이터가 존재하는 시점에서의 CLKD의 라이징 에지(41)에서 데이터들이 2차 샘플링된다. 따라서, 상기 4 개의 데이터(DIN_F1, DIN_F0, DIN_S1 및 DIN_S0)를 별도로 지연 보상할 필요가 없게 된다. 그리고, 2차 샘플링된 데이터(DIN_F0D, S0D, F1D, S1D)는 CLKD에 의해 샘플링되는 타이밍만큼 지연된다. 한편, 상기 2차 샘플링된 데이터(DIN_F0D, S0D, F1D, S1D)는 CLK 도메인의 신호가 된다.
도 4(d)를 참조하면, 2차 샘플링된 데이터(DIN_F0D, S0D, F1D, S1D)는 기록 명령 정보를 갖는 PCLK_WR에 동기되어 3차 샘플링된다. 한편, PCLK_WR의 라이징 에지는 2차 샘플링된 데이터의 유효 구간에 존재하기 때문에 별도의 지연 보상 처리가 불필요하다. 여기서, 3차 샘플링된 데이터(DID0, 내지 DID3)는 PCLK_WR 도메인의 신호가 된다.
즉, 본 발명에 따른 데이터 입력 회로를 이용하면,PCLK_WR로 샘플링 하기 이전에, CLKD로 미리 샘플링을 수행한다. 그리고, 시스템 클록은 DQS와의 지연 보상이 필요하지 않기 때문에 별도의 지연부를 구성할 필요가 없다. 따라서, 지연부를 통한 전류 소모를 방지할 수 있으며 데이터 경로가 최단 경로가 되기 때문에 PVT 변동에 덜 영향을 받아 메모리 장치의 설계가 쉬워진다. 그리고 데이터 경로가 짧아지고 이에 대응하는 PCLK의 절대 지연이 짧아 질 수 있어서 DQS와 PCLK의 차이(tDQSCK)를 원하는 스펙(spec)에 맞추어 설계하기가 용이해진다.
또한, 메모리 장치의 설계에 있어 PCLK 와 PCLK_WR 사이의 지연은 PVT 변동에 따라 값이 달라질 수 있으나 절대적인 지연 차이는 크기 않기 때문에 실제 지연 스큐는 커지지 않는다. 이러한 지연은 tDQSCK 라는 스펙 조건에 관계없는 부분이 기 때문에 메모리 장치의 설계 시 타이밍 마진을 더 많이 둘 수 있는 설계상의 용이점이 있다.
도 5(a)와 (b)는 종래 기술에 따른 데이터 입력 회로와 본 발명에 따른 데이터 입력 회로에서의 데이터 스큐와 타이밍 마진 관계를 비교한 도이다.
도 5(a)는 종래 기술에 따른 데이터 입력 회로를 이용하여 데이터를 샘플링하는 경우를 나타낸 타이밍도이다. 도 5(a)를 참조하면 예를 들어 데이터 신호가 1ns 주기를 갖고, 입력 버퍼(11)를 지난 DQS 도메인의 데이터(DATA_DQS)가 500ps의 스큐가 발생한다고 가정하면, 지연부를 통과한 데이터는 그대로 500ps의 스큐를 그대로 갖고 있다. 그리고, 지연부(13)에서 출력된 데이터가 도메인 전환부(15)에 입력되면 상이한 경로 차이 및 상이한 전력 상황으로 인하여 PCLK_WR 도메인에서 발생되는 데이터 스큐 300ps가 더 누적된다. 따라서, 도5(a) 에 도시된 바와 같이 실제 도메인 전환부(15)에서 데이터를 샘플링할 수 있는 타이밍 마진은 200ps 정도만 남는다.
한편, 도 5(b)는 본 발명에 따른 데이터 입력 회로를 이용하여 데이터를 샘플링하는 경우를 나타낸 타이밍도이다. 도 5(b)를 참조하면 입력 버퍼(31)를 지난 DQS 도메인의 데이터(DATA_DQS)가 500ps의 스큐가 발생한다고 가정하면, 데이터를 CLKD에 동기하여 2차 샘플링하는 경우에는 500ps의 타이밍 마진에서 샘플링을 할 수 있으며, 2차 샘플링된 데이터에는 이전의 스큐는 모두 제거된다. 그리고, 2차 도메인 전환부(35)에 입력된 데이터는 도 5(a)와 마찬가지로 상이한 경로 차이 및 상이한 전력 상황 및 경로 차로 인하여 데이터 스큐 300ps 가 발생된다. 하지만, 본 발명에서는 이전의 스큐는 제거된 상태에서 300ps 의 스큐만이 존재하기 때문에 2차 도메인 전환부(35)에서 데이터의 3차 샘플링 시에는 타이밍 마진이 700ps 정도를 갖게 된다. 따라서, 데이터 샘플링을 보다 안정적으로 수행할 수 있게 된다. 특히, 고주파에서 동작하는 메모리 장치의 경우에는 종래의 데이터 입력 회로에 비해서 현저하게 안정적인 데이터 샘플링을 수행할 수 있다.
본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나, 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
본 발명에 따른 반도체 메모리 장치의 데이터 입력 회로에 따르면, 데이터의 DQS 경로 상의 추가적인 지연 회로를 부가하지 않고 DQS와 기록 클록(PCLK_WR) 사이의 지연을 보상하고 데이터 스큐의 누적을 방지하여 안정적인 데이터 샘플링을 수행할 수 있다.

Claims (15)

  1. 반도체 메모리 장치의 데이터 입력 회로에 있어서,
    외부 데이터 신호를 데이터 스트로브 신호에 응답하여 샘플링하는 입력 버퍼;
    상기 입력 버퍼에서 샘플링된 신호를 제1 클록 신호에 응답하여 샘플링하는 제1 도메인 전환부; 및
    상기 제1 샘플링부에서 샘플링된 신호를 기록 명령 정보를 포함하는 제2 클록 신호에 응답하여 샘플링하는 제2 도메인 전환부를 포함하는 것을 특징으로 하는 데이터 입력 회로.
  2. 제 1 항에 있어서,
    상기 입력 버퍼는 직렬로 입력되는 데이터를 병렬 데이터로 변환하는 것을 특징으로 하는 데이터 입력 회로.
  3. 제 1 항에 있어서,
    상기 입력 버퍼는 상기 데이터 스트로브 신호의 상승 에지 및 하강 에지에서 상기 데이터 신호를 샘플링하며,
    상기 제1 도메인 전환부는 상기 제1 클록 신호의 상승 에지에서 상기 데이터 신호를 샘플링하고,
    상기 제2 도메인 전환부는 상기 제2 클록 신호의 상승 에지에서 상기 데이터 신호를 샘플링하는 것을 특징으로 하는 데이터 입력 회로.
  4. 제 1 항에 있어서,
    상기 입력 버퍼에서 샘플링된 신호가 상기 제1 클록 신호에 동기되고 상기 제1 도메인 전환부에서 샘플링하기 위한 마진(margin) 만큼 지연되어 샘플링되도록 상기 제1 클록 신호는 외부 시스템 클록 신호를 지연시킨 신호인 것을 특징으로 하는 데이터 입력 회로.
  5. 삭제
  6. 제 4 항에 있어서,
    상기 제2 클록 신호는 상기 외부 시스템 클록 신호를 소정 지연시킨 내부 클록 신호와 기록 명령 정보를 나타내는 신호의 AND 연산 결과 생성된 기록 명령 정보를 포함하는 클록 신호인 것을 특징으로 하는 데이터 입력 회로.
  7. 삭제
  8. 제 1 항에 있어서,
    상기 메모리 장치는 동기식 반도체 메모리 장치인 것을 특징으로 하는 데이터 입력 회로.
  9. 반도체 메모리 장치에서 메모리 셀에 기록할 데이터를 입력받아 샘플링하는 방법에 있어서,
    외부 데이터 신호를 데이터 스트로브 신호에 응답하여 1차 샘플링하는 단계;
    상기 1차 샘플링된 신호를 제1 클록 신호에 응답하여 2차 샘플링하는 단계; 및
    상기 2차 샘플링된 신호를 기록 명령 정보를 포함하는 제2 클록 신호에 응답하여 3차 샘플링하는 단계를 포함하는 것을 특징으로 하는 데이터 샘플링 방법.
  10. 제 9 항에 있어서,
    상기 1차 샘플링 단계는, 직렬로 입력되는 데이터를 병렬 데이터로 변환하는 단계를 포함하는 것을 특징으로 하는 데이터 샘플링 방법.
  11. 제 9 항에 있어서,
    상기 1차 샘플링 단계는 상기 데이터 스트로브 신호의 상승 에지 및 하강 에지에서 상기 데이터 신호를 샘플링하며,
    상기 2차 샘플링 단계는 상기 제1 클록 신호의 상승 에지에서 상기 데이터 신호를 샘플링하고,
    상기 3차 샘플링 단계는 상기 제2 클록 신호의 상승 에지에서 상기 데이터 신호를 샘플링하는 것을 특징으로 하는 데이터 샘플링 방법.
  12. 제 9 항에 있어서,
    상기 2차 샘플링 단계는 상기 1차 샘플링된 신호가 상기 제1 클록 신호에 동기되고 상기 2차 샘플링을 위한 마진(margin)만큼 지연되어 2차 샘플링이 되도록 상기 제1 클록 신호는 외부 시스템 클록 신호를 지연시킨 신호인 것을 특징으로 하는 데이터 샘플링 방법.
  13. 삭제
  14. 제 12 항에 있어서,
    상기 제2 클록 신호는 상기 외부 시스템 클록 신호를 소정 지연시킨 내부 클록 신호와 기록 명령 정보를 나타내는 신호의 AND 연산 결과 생성된 기록 명령 정보를 포함하는 클록 신호인 것을 특징으로 하는 데이터 샘플링 방법.
  15. 삭제
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