JP5045189B2

JP5045189B2 - インタフェース回路

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Publication number: JP5045189B2
Application number: JP2007093851A
Authority: JP
Inventors: 進藤原
Original assignee: Fujitsu Semiconductor Ltd
Current assignee: Fujitsu Semiconductor Ltd
Priority date: 2007-03-30
Filing date: 2007-03-30
Publication date: 2012-10-10
Anticipated expiration: 2027-03-30
Also published as: US20080239843A1; US7864626B2; JP2008250841A

Description

本発明は、メモリ等の回路が出力するデータ及びデータストローブ信号を入力し、そのデータストローブ信号によりデータを取り込むインタフェース回路に関するものである。
近年、半導体記憶装置としてＤＤＲ−ＳＤＲＡＭ(Double Data Rate Synchronous Dynamic Random Access Memory )やＤＤＲ２−ＳＤＲＡＭが用いられるようになってきている。ＤＤＲ−ＳＤＲＡＭは、１つのクロック信号の立ち上がりと立ち下がりとに同期してデータＤＱを出力するとともに、データストローブ信号ＤＱＳを出力する。データＤＱを受け取るホスト装置（ＣＰＵやメモリコントローラ等）に備えられたメモリインタフェース回路は、データストローブ信号ＤＱＳを受け、データＤＱを取り込むタイミングを調整する。そして、このメモリインタフェース回路において、誤動作を抑えることが要求されている。

従来、記憶容量が大きな半導体記憶装置としてＤＲＡＭが用いられている。また、近年では、システムの動作速度の高速化に対応するため、高速なデータ転送方式としてダブルデータレート方式が採用されている。このような半導体記憶装置はＤＤＲ−ＳＤＲＡＭ(Double Data Rate Synchronous Dynamic Random Access Memory )やＤＤＲ２−ＳＤＲＡＭと呼ばれる。

ダブルデータレート方式では、１サイクル（クロック信号の１周期）の間に２つのデータの入出力を行うため、従来のＳＤＲＡＭよりもデータのパルス幅が短くなる。そして、ＤＤＲ−ＳＤＲＡＭ（以下、単にメモリという）とＣＰＵ等のホスト装置との間の配線長は、システムにより異なるため、データがホスト装置（インタフェース回路）に届くまでの時間（フライトタイム）に差が生じ、インタフェース回路がデータを取り込むタイミングを決定するのが困難になる。このため、メモリは、データを送出するタイミングを知らせるためにデータストローブ信号を出力する。インタフェース回路は、データストローブ信号に基づいてデータを確実に取り込むことができる。

図５は、ホスト装置に備えられた従来のインタフェース回路の一例を示す回路図である。
このインタフェース回路６０のバッファ回路６１は、データＤＱを増幅した信号ＤＱｂを出力する。その信号ＤＱｂは、フリップフロップ回路（ＦＦ回路）６２，６３の入力端子にそれぞれ入力される。また、バッファ回路６４は、データストローブ信号ＤＱＳを増幅した信号ＤＱＳｂを出力する。遅延回路６５は、データに対するセットアップタイムを確保するために設けられ、入力信号の位相を９０度遅延した信号ＤＱＳ１を出力する。この信号ＤＱＳ１は、第１ＦＦ６２のクロック端子に入力される。また信号ＤＱＳ１は、インバータ回路６６により反転され、その反転信号ＤＱＳ２が第２ＦＦ６３のクロック端子に入力される。第１ＦＦ６２は、信号ＤＱＳ１の立ち上がりエッジに同期して信号ＤＱｂを保持するとともに、その保持した信号のレベルと実質的に等しいレベルの信号を出力する。第２ＦＦ回路６３は、信号ＤＱＳ２の立ち上がりエッジに同期して信号ＤＱｂを保持するとともに、その保持した信号のレベルと実質的に等しいレベルの信号を出力する。

図６に示すように、第１ＦＦ６２と第２ＦＦ６３のクロック端子に入力される信号ＤＱＳ１，ＤＱＳ２は、互いに反転しているため、信号ＤＱＳ１に対して信号ＤＱＳ２の位相が実質的に１８０度ずれている。これらの信号ＤＱＳ１，ＤＱＳ２は、データストローブ信号ＤＱＳに対して遅延回路６５により９０度位相がずれている。データストローブ信号ＤＱＳは、データＤＱと同期して変化する、つまり位相が合っている。このため、データＤＱに対して、位相が９０度ずれた信号ＤＱＳ１により第１ＦＦ６２を動作させ、位相が２７０度ずれた信号ＤＱＳ２により第２ＦＦ６３を動作させることにより、データＤＱを交互に取り込むことができる。つまり、データストローブ信号ＤＱＳは、データＤＱを入力する基準クロックとして作用する。

ところで、ＣＰＵ等のホスト装置からメモリにデータを書き込む場合にも、上記と同様にしてデータストローブ信号ＤＱＳに同期してデータＤＱをメモリに出力する。つまりデータストローブ信号ＤＱＳは、双方向信号として利用される。このため、データストローブ信号ＤＱＳは、図６に示すように、ホスト装置がＬレベルのデータストローブ信号ＤＱＳを出力する期間と、メモリがＬレベルのデータストローブ信号ＤＱＳを出力する期間との間で、ハイインピーダンス（Ｈｉ−Ｚ）となる期間が生じる。このＨｉ−Ｚ期間に外部からノイズが混入すると、データストローブ信号ＤＱＳにグリッジノイズＧ１が発生することがある。

図５に示すインタフェース回路６０は、このグリッジノイズＧ１に応答してパルス状のグリッジノイズＧ２，Ｇ３を生成し、第１ＦＦ６２及び第２ＦＦ回路６３がこのグリッジノイズＧ２，Ｇ３に応答して意図しないデータＤＱを誤って取り込む誤動作が発生するという問題があった。

本発明は上記問題点を解決するためになされたものであって、その目的は、データストローブ信号によりデータを取り込み、ノイズによる誤動作を防止することができるインタフェース回路を提供することにある。

上記目的を達成するため、請求項１に記載の発明は、データストローブ信号を遅延させた遅延信号を生成する遅延回路と、前記データストローブ信号と前記遅延信号とを論理積演算し、その演算結果を第１のストローブ信号として出力する第１の論理回路と、前記第１のストローブ信号を入力し、その第１のストローブ信号と相補な第２のストローブ信号を生成する第２の論理回路と、前記第１のストローブ信号に基づいて前記データをラッチする第１のラッチ回路と、前記第２のストローブ信号に基づいて前記データをラッチする第２のラッチ回路と、を備え、前記第２の論理回路は、前記プリセット端子を有し、該プリセット端子に入力される信号と、前記第１のストローブ信号とに基づいてイネーブル信号を生成する第３のラッチ回路と、前記データストローブ信号と前記遅延信号と前記イネーブル信号とを否定論理和して前記第２のストローブ信号を生成する第３の論理回路と、から構成されたものである。

この構成によれば、遅延回路によりデータストローブ信号を遅延した遅延信号と、そのデータストローブ信号とを第１の論理回路にて論理積演算することにより、データストローブ信号からグリッジノイズを除去した第１のストローブ信号を生成することができる。更に、第２の論理回路により第１のストローブ信号から第２のストローブ信号を生成することにより、グリッジを除去した第２のストローブ信号を生成することができる。これらの第１及び第２のストローブ信号により、第１及び第２のラッチ回路における誤動作を防止することができる。

また、第１のストローブ信号が入力されるまで所定レベルを維持するイネーブル信号を生成し、このイネーブル信号を入力する第３の論理回路にて更にデータストローブ信号と遅延信号とに基づいて第２のストローブ信号を生成することにより、グリッジノイズの無い第２のストローブ信号を生成することができる。

請求項２に記載の発明は、請求項１に記載のインタフェース回路において、前記データ及びデータストローブ信号は、ダブルデータレート構成のメモリから出力されるものである。この構成によれば、ダブルデータレート構成のメモリから出力されるデータを取り込む際の誤動作を防止することができる。

本発明によれば、データストローブ信号によりデータを取り込み、ノイズによる誤動作を防止することが可能なインタフェース回路を提供することができる。

（第一実施形態）
以下、本発明を具体化した第一実施形態を図１及び図２に従って説明する。
図１に示すように、ホスト装置１０は例えばＣＰＵからなり、このホスト装置１０にはメモリ２０が接続されている。このメモリ２０はＤＤＲ−ＳＤＲＡＭであり、ホスト装置１０とメモリ２０は、データストローブ信号ＤＱＳによりデータＤＱの授受を行うように構成されている。

ホスト装置１０は演算等の処理を実行する内部回路１１を備え、その内部回路１１は、メモリインタフェース回路１２に接続され、そのメモリインタフェース回路１２はメモリ２０に接続されている。また、ホスト装置１０はクロック回路１３を備えている。このクロック回路１３は、ホスト装置１０が動作するためのクロック信号ＣＬＫを生成する。このクロック信号ＣＬＫは、内部回路１１とメモリインタフェース回路１２とともに、メモリ２０に供給される。

メモリ２０は、ホスト装置１０から入力される図示しない制御信号に基づいてリードやライトなどの動作を行う。メモリ２０からデータを読み出す場合、ホスト装置１０は、リード命令及びデータを読み出すセルのアドレス信号（図示略）をメモリ２０に出力する。メモリ２０は、リード命令に応答し、ホスト装置１０から入力される図示しないアドレス信号に応答して読み出したデータＤＱとともにデータストローブ信号ＤＱＳを出力する。メモリインタフェース回路１２は、データストローブ信号ＤＱＳによりデータＤＱを受け取るタイミングを調整し、受け取ったデータを内部回路１１に出力する。

メモリ２０にデータを書き込む場合、ホスト装置１０は、メモリ２０に対してライト命令とデータを書き込むアドレス信号をメモリ２０に出力した後、データＤＱとともにデータストローブ信号ＤＱＳを出力する。メモリ２０は、ライト命令に応答し、データストローブ信号ＤＱＳによりデータＤＱを受け取るタイミングを調整し、受け取ったデータをアドレス信号により指定セルに書き込む。

図２に示すように、メモリインタフェース回路１２のバッファ回路３１にはデータＤＱが入力され、そのバッファ回路３１の出力端子はラッチ回路としてのフリップフロップ回路（以下、単にＦＦという）３２，３３の入力端子に接続されている。また、メモリインタフェース回路１２のバッファ回路３４にはデータストローブ信号ＤＱＳが入力され、その出力端子は遅延回路３５及びアンド回路３６に接続されている。

遅延回路３５は入力信号を所定時間遅延した遅延信号Ｄ１を生成する。遅延回路３５において遅延する時間は、混入するノイズにより発生するグリッジのパルス幅に応じて設定されている。

第１の論理回路としてのアンド回路３６には、遅延回路３５の遅延信号Ｄ１と、バッファ回路３４の出力信号ＤＱＳ、即ち、遅延回路３５において遅延前の信号ＤＱＳと遅延信号Ｄ１が入力される。尚、バッファ回路３１，３４は入力信号に対して出力信号のレベルが実質的に変更されないため、出力信号に入力信号と同じ符号を用いて説明する。

アンド回路３６は、両信号ＤＱＳ，Ｄ１を論理和演算して第１のストローブ信号ＤＱＳｄを出力する。混入するノイズによりデータストローブ信号ＤＱＳに重畳するグリッジは、そのデータストローブ信号ＤＱＳのパルス幅に比べて極めて短いパルス幅として現れる。従って、グリッジが発生したデータストローブ信号ＤＱＳを、グリッジのパルス幅以上に遅延するとともに、遅延前のデータストローブ信号ＤＱＳと遅延後の遅延信号Ｄ１とを論理積演算することにより、グリッジを除去することができる。つまり、遅延回路３５とアンド回路３６とによりグリッジを除去した第１のストローブ信号ＤＱＳｄが、そのアンド回路３６から出力される。そして、この第１のストローブ信号ＤＱＳｄは、第１のラッチ回路としての第１ＦＦ３２のクロック端子に入力されるとともに第２の論理回路としてのインバータ回路３７に入力され、そのインバータ回路３７は第１のストローブ信号ＤＱＳｄを論理反転した第２のストローブ信号Ｄｄｘを出力する。この第２のストローブ信号Ｄｄｘは、第２のラッチ回路としての第２ＦＦ３３のクロック端子に入力される。

即ち、第１ＦＦ３２のクロック端子には、データストローブ信号ＤＱＳと位相がずれた第１のストローブ信号ＤＱＳｄが入力され、第２ＦＦ３３のクロック端子には第１のストローブ信号ＤＱＳｄと位相が１８０度ずれた第２のストローブ信号Ｄｄｘが入力される。第１ＦＦ３２は、第１のストローブ信号ＤＱＳｄの立ち上がりエッジに応答してバッファ回路３１の出力信号、つまりデータＤＱを保持し、その保持したレベルと実質的に等しいレベルの信号を出力する。同様に、第２ＦＦ３３は、第２のストローブ信号Ｄｄｘの立ち上がりエッジに応答してバッファ回路３１の出力信号、つまりデータＤＱを保持し、その保持したレベルと実質的に等しいレベルの信号を出力する。これにより、データストローブ信号ＤＱＳの両エッジに同期して出力されたデータＤＱを、第１ＦＦ３２と第２ＦＦ３３とにより、交互に取り込むことができる。

そして、両信号ＤＱＳｄ，Ｄｄｘは、遅延回路３５及びアンド回路３６によりグリッジが除去されている。従って、第１ＦＦ３２及び第２ＦＦ３３において、グリッジによりデータＤＱを誤って取り込むことがない、即ち誤動作が防止される。

以上記述したように、本実施形態によれば、以下の効果を奏する。
（１）遅延回路３５はデータストローブ信号ＤＱＳを遅延させて遅延信号Ｄ１を出力する。アンド回路３６は、その遅延信号とデータストローブ信号ＤＱＳとを論理積演算し、その演算結果を第１のストローブ信号ＤＱＳｄとして出力する。インバータ回路３７は、第１のストローブ信号ＤＱＳｄを入力し、その第１のストローブ信号ＤＱＳｄと相補な第２のストローブ信号Ｄｄｘを出力する。第１ＦＦ３２は、第１のストローブ信号ＤＱＳｄに基づいてデータＤＱをラッチし、第２ＦＦ３３は、第２のストローブ信号Ｄｄｘに基づいてデータＤＱをラッチする。この結果、遅延回路３５によりデータストローブ信号ＤＱＳを遅延した遅延信号Ｄ１と、そのデータストローブ信号ＤＱＳとをアンド回路３６にて論理積演算することにより、データストローブ信号ＤＱＳからグリッジノイズを除去した第１のストローブ信号ＤＱＳｄを生成することができる。更に、インバータ回路３７により第１のストローブ信号ＤＱＳｄからグリッジを除去した第２のストローブ信号Ｄｄｘを生成することができる。これらの第１のストローブ信号ＤＱＳｄ及び第２のストローブ信号Ｄｄｘにより、第１ＦＦ３２及び第２ＦＦ３３における誤動作を防止することができる。

（２）データ及びデータストローブ信号ＤＱＳは、ダブルデータレート構成のメモリから出力されるものである。この構成によれば、ダブルデータレート構成のメモリから出力されるデータを取り込む際の誤動作を防止することができる。

（第二実施形態）
以下、本発明を具体化した第二実施形態を図３及び図４に従って説明する。
尚、本実施形態において、第一実施形態と同じ構成部材については同じ符号を付してその説明の一部を省略する。

図３に示すように、メモリインタフェース回路４０のバッファ回路３４の出力信号は、ＤＬＬ（Delay Locked Loop ）回路４１とアンド回路４２とノア回路４３とに入力される。ＤＬＬ回路４１は、入力信号、即ちデータストローブ信号ＤＱＳを、そのデータストローブ信号ＤＱＳを１／４周期ぶん遅延させた遅延信号ＤＱＳ１を生成する。この遅延信号ＤＱＳ１は、アンド回路４２及びノア回路４３に入力される。

第１の論理回路としてのアンド回路４２は、バッファ回路３４の出力信号、即ちデータストローブ信号ＤＱＳと、ＤＬＬ回路４１から出力される遅延信号ＤＱＳ１とを論理積演算した結果の第１のストローブ信号ＤＱＳ１ｄを出力する。このアンド回路４２から出力される第１のストローブ信号ＤＱＳ１ｄは、ＤＬＬ回路４１の入力信号と出力信号、即ち遅延前のデータストローブ信号ＤＱＳと遅延信号ＤＱＳ１とを論理積演算する。つまり、この第１のストローブ信号ＤＱＳ１ｄは、第一実施形態における第１のストローブ信号ＤＱＳｄと同じであるため、本実施形態において、データストローブ信号ＤＱＳの１／４周期より短いパルス幅のグリッジを除去することができる。

アンド回路４２から出力される第１のストローブ信号ＤＱＳ１ｄは、第１ＦＦ３２のクロック端子と、第３の論理回路及び第３のラッチ回路としての第３ＦＦ４４のクロック端子とに入力される。第３ＦＦ４４のデータ入力端子はＬレベルに固定されている。また、この第３ＦＦ４４のプリセット端子には、１つの動作の終了時に、図示しない回路からプリセット信号が入力される。従って、第３ＦＦ４４は、プリセット信号に応答してＨレベルのイネーブル信号ＥＮを出力し、第１のストローブ信号ＤＱＳ１ｄの立ち上がりに応答してＬレベルのイネーブル信号ＥＮを出力する。つまり、このイネーブル信号ＥＮは、第１のストローブ信号ＤＱＳ１ｄの立ち上がりからプリセット信号が入力されるまでＬレベルとなり、プリセット信号が入力されてから第１のストローブ信号ＤＱＳ１ｄが立ち上がる、即ちＨレベルの第１のストローブ信号ＤＱＳ１ｄが入力されるまでＨレベルとなる。このイネーブル信号ＥＮは、ノア回路４３に入力される。

第２及び第３の論理回路としてのノア回路４３は、バッファ回路３４の出力信号、つまりデータストローブ信号ＤＱＳと、ＤＬＬ回路４１から出力される遅延信号ＤＱＳ１と、イネーブル信号ＥＮとが入力される。ノア回路４３は、これらの信号ＤＱＳ，ＤＱＳ１，ＥＮのうちの少なくとも１つがＨレベルのときにはＬレベルの信号ＤＱＳ２を出力し、上記信号ＤＱＳ，ＤＱＳ１，ＥＮがともにＬレベルの場合にはＨレベルの信号ＤＱＳ２を出力する。この信号ＤＱＳ２は第２ＦＦ３３のクロック入力端子に入力される。

上記のように構成されたメモリインタフェース回路４０の動作を図４に従って説明する。
ホスト装置からＬレベルのデータストローブ信号ＤＱＳを出力する期間と、メモリ２０からＬレベルのデータストローブ信号ＤＱＳを出力する期間との間に、データストローブ信号ＤＱＳはハイインピーダンス状態（Ｈｉ−Ｚ）となる。この時、混入するノイズによってデータストローブ信号ＤＱＳにグリッジノイズＧ１が発生する。

メモリインタフェース回路４０のＤＬＬ回路４１は、データストローブ信号ＤＱＳをその１／４周期遅らせた遅延信号ＤＱＳ１を出力する。この遅延信号ＤＱＳ１にも同様にグリッジノイズＧ２が発生している。アンド回路４２は、両信号ＤＱＳ，ＤＱＳ１を論理積演算し、その演算結果のレベルの第１のストローブ信号ＤＱＳ１ｄを出力する。この時、グリッジノイズＧ２がデータストローブ信号ＤＱＳの１／４周期より短いパルス幅であれば、これを除去することができる。

第３ＦＦ４４は、このグリッジノイズＧ２が除去された第１のストローブ信号ＤＱＳ１ｄの立ち上がりに応答してＬレベルのイネーブル信号ＥＮを出力する。ノア回路４３は、信号ＤＱＳ，ＤＱＳ１，ＥＮのうちの少なくとも１つがＨレベルのときにはＬレベルの信号ＤＱＳ２を出力する。従って、イネーブル信号ＥＮがＨレベルである期間内は、Ｌレベルの第２のストローブ信号ＤＱＳ２ｄが出力される。そして、このイネーブル信号ＥＮは、データストローブ信号ＤＱＳがハイインピーダンス状態からＬレベルとなって最初の第１のストローブ信号ＤＱＳ１ｄの立ち上がりまで、つまりデータストローブ信号ＤＱＳが立ち上がるまでは確実にＨレベルが保持されている。従って、ノア回路４３から出力される第２のストローブ信号ＤＱＳ２ｄはＬレベルに保持されるため、その第２のストローブ信号ＤＱＳ２ｄにより動作する第２ＦＦ３３はグリッジノイズを入力しない、即ちグリッジノイズによる第２ＦＦ３３の誤動作を防止することができる。

以上記述したように、本実施形態によれば、以下の効果を奏する。
（１）第３ＦＦ４４はプリセット端子を有し、該プリセット端子に入力される信号によりＨレベルのイネーブル信号ＥＮを出力し、第１のストローブ信号ＤＱＳ１ｄに基づいてＬレベルのイネーブル信号ＥＮを出力する。ノア回路４３は、Ｈレベルのイネーブル信号ＥＮに基づいてＬレベルの第２のストローブ信号ＤＱＳ２ｄを出力し、Ｌレベルのいねーに基づいて、データストローブ信号ＤＱＳと遅延信号ＤＱＳ１とを論理和演算した結果により第２のストローブ信号ＤＱＳ２ｄを出力するようにした。この結果、第１のストローブ信号ＤＱＳ１ｄが入力されるまでイネーブル信号ＥＮがＨレベルに維持されるため、ハイインピーダンス状態においてグリッジノイズの無い第２のストローブ信号ＤＱＳ２ｄを生成することができる。

（２）遅延回路としてＤＬＬ回路４１を用いたため、遅延信号ＤＱＳ１を精度よく生成することができる。
尚、上記各実施の形態は、以下の態様で実施してもよい。

・ダブルデータレート構成のメモリから出力されるデータＤＱ及びデータストローブ信号ＤＱＳを入力するメモリインタフェース回路１２，４０に具体化したが、その他の回路から出力されるデータＤＱ及びデータストローブ信号ＤＱＳを入力するインタフェース回路に具体化してもよい。

システムの概略構成図である。第一実施形態のメモリインタフェース回路を示す回路図である。第二実施形態のメモリインタフェース回路を示す回路図である。メモリインタフェース回路の動作タイミング図である。従来のメモリインタフェース回路の回路図である。従来のメモリインタフェース回路の動作タイミング図である。

符号の説明

２０メモリ
３２，３３フリップフロップ回路
３５，４１遅延回路。

３６アンド回路
３７インバータ回路
４２アンド回路
４３ノア回路
４４フリップフロップ回路
Ｄ１，ＤＱＳ１遅延信号
ＤＱデータ
Ｄｄｘ，ＤＱＳ２ｄ第２のストローブ信号
ＤＱＳデータストローブ信号
ＤＱＳｄ，ＤＱＳ１ｄ第１のストローブ信号
ＥＮイネーブル信号

Claims

データストローブ信号を遅延させた遅延信号を生成する遅延回路と、
前記データストローブ信号と前記遅延信号とを論理積演算し、その演算結果を第１のストローブ信号として出力する第１の論理回路と、
前記第１のストローブ信号を入力し、その第１のストローブ信号と相補な第２のストローブ信号を生成する第２の論理回路と、
前記第１のストローブ信号に基づいて前記データをラッチする第１のラッチ回路と、
前記第２のストローブ信号に基づいて前記データをラッチする第２のラッチ回路と、
を備え、
前記第２の論理回路は、
プリセット端子を有し、該プリセット端子に入力される信号と、前記第１のストローブ信号とに基づいてイネーブル信号を生成する第３のラッチ回路と、
前記データストローブ信号と前記遅延信号と前記イネーブル信号とを否定論理和して前記第２のストローブ信号を生成する第３の論理回路と、から構成された
ことを特徴とするインタフェース回路。
前記データ及びデータストローブ信号は、ダブルデータレート構成のメモリから出力されるものである、ことを特徴とする請求項１に記載のインタフェース回路。