CN103700394B - 一种16比特ddr sdram接口 - Google Patents
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Abstract
一种16比特DDR SDRAM接口，所述的16比特DDR SDRAM接口上设置有一对差分DQS管脚，所述的一对差分DQS管脚可以是HDQS和HDQS#，此时芯片在低8比特的读写数据通路上增加延时控制；所述的一对差分DQS管脚也可以是LDQS和LDQS#，此时芯片在高8比特的读写数据通路上增加延时控制；本发明减少管脚数目意味产品成本更低或是产品可以提供更多功能而得以提高产品价值。减少管脚数目也减少了芯片面积和成本，减少工作电流和工作噪声，提高芯片性能。
Description
技术领域
本发明所述的技术方案涉及一种16比特DDR SDRAM接口，属于芯片技术领域。
背景技术
DDR SDRAM （双倍速同步动态随机存储器，以下简称DDR）通用规格有4比特位宽，8比特位宽和16比特位宽等。DQS是DDR SDRAM中的重要功能。DQS是DQ Strobe（数据选通）的缩写。DQ表示总线上的数据。DQS是数据的源同步时钟。DQS的功能主要用来在一个时钟周期内准确的区分出每个传输周期，并便于接收方准确接收数据。数据的1或0的值由DQS的跳变时刻判断。在DQS的上升沿和下降沿表示DQ总线的采样时刻。每一颗DDR芯片都至少有一个DQS信号线。DQS信号线是双向信号线。在写入时它用来传送由DDR控制芯片发来的DQS信号；读取时，则由DDR生成DQS信号向DDR控制芯片发送。为了提高性能在DDR-II标准中,增加了差分DQS信号，即用一对差分信号的的交错的时刻表示DQ总线采样时刻。差分DQS信号由相位相反的一对DQS信号组成。为了区分DQS信号的相位，通常在信号增加“#”后缀表示是负相位，没有“#”后缀的信号表示是正相位。4比特位宽和8比特位宽的颗粒有1对共2个差分DQS（数据选通）管脚。16比特位宽的颗粒有2对共4个差分DQS管脚，分别记为“LDQS”（正低数据选通），“LDQS#”（负低数据选通），“HDQS”（正高数据选通）和“HDQS#”（负高数据选通）。 其中的前缀“L”表示低8比特；“H”表示高8比特；没有“#”后缀表示正相位有效；有“#”后缀表示负相位有效。LDQS信号与LDQS#信号构成1对低8比特数据位选通差分信号，HDQS信号与HDQS#信号构成1对高8比特数据位选通差分信号。当LDQS与LDQS#交错的时刻就是低8比特数据的采样时刻。当HDQS与HDQS#交错的时刻就是高8比特数据的采样时刻。这样就明确了16比特位宽的DDR的所有数据的采样时刻。
LDQS为D[7:0]提供数据选通功能；HDQS为D[15：8]提供数据选通功能。目前16比特位宽DDR接口需要提供2对共4个数据选通管脚即LDQS，LDQS#，HDQS及HDQS#与DDR SDRAM相对应的管脚连接。
16比特位宽的DDR SDRAM使用到了LDQS，LDQS#，HDQS和HDQS#共4个数据选通管脚，所需管脚数目较多。
发明内容
本发明的目的在于克服上述存在的不足，提供管脚数目少、芯片面积小、成本低的DDR SDRAM接口。
本发明的目的是通过如下技术方案来完成的，一种16比特DDR SDRAM接口，所述的16比特DDR SDRAM接口上设置有一对差分DQS管脚，所述的一对差分DQS管脚可以是HDQS和HDQS#，此时芯片在低8比特的读写数据通路上增加延时控制；所述的一对差分DQS管脚也可以是LDQS和LDQS#，此时芯片在高8比特的读写数据通路上增加延时控制。
本发明针对包含2对DQS差分管脚的DDR 接口，取消1对DQS差分管脚，只需2个数据选通管脚。可以取消LDQS和LDQS#。也可以取消HDQS和HDQS#。为便于说明，取消LDQS，LDQS#，保留HDQS，HDQS#。
在连接DDR颗粒与DDR接口芯片的PCB（印刷电路板）上，DDR颗粒的LDQS与HDQS相连接再与DDR接口的HDQS相连接；DDR颗粒的LDQS#与HDQS#相连接再与DDR接口的HDQS#相连接。
连接线上可以串接电阻以限制最大电流，也可以不串接电阻。
在DDR接口内对D[7:0]增加读延时链和写延时链。D[7:0]的读时钟使用HDQS。读延时链用于调整DDR接口内D[7:0]与HDQS的时序关系，保证D[7:0]能被HDQS正确采样。写延时链用于调整DDR颗粒上D[7:0]与HDQS的时序关系。
延时控制寄存器用于保存延时调整参数。延时调整参数用于控制读延时链与写延时链的延时。
本发明减少管脚数目意味产品成本更低或是产品可以提供更多功能而得以提高产品价值。减少管脚数目也减少了芯片面积和成本，减少工作电流和工作噪声，提高芯片性能。
附图说明
图1为连接DDR颗粒与DDR接口的原理图；
图2为DDR接口结构原理图。
具体实施方式
如图1所示；一种16比特DDR SDRAM接口，所述的16比特DDR SDRAM接口上设置有一对差分DQS管脚，所述的一对差分DQS管脚可以是HDQS和HDQS#，此时芯片在低8比特的读写数据通路上增加延时控制；所述的一对差分DQS管脚也可以是LDQS和LDQS#，此时芯片在高8比特的读写数据通路上增加延时控制。
如图2所示：PCB上连接DDR颗粒与DDR接口芯片，在DDR开始正常工作之前对延时进行调整。调整的方法是先调整写操作，再调整读操作。
写操作的调整方法是从小到大扫描延时控制寄存器的写延时控制值，同时使用示波器观察DQS与数据位的时序关系。选择DQS信号的变化边沿在数据位连续变化边沿的最中间时的延时控制字作为延时控制寄存器的写延时控制字。
读操作的调整方法是：
1)向DDR特定地址写入特定的数据；
2)令延时控制寄存器的读延时控制字为最小值；
3)向DDR相同地址读数据并将读出的数据与写入的数据进行比较，比较结果正确时计此时的延时控制字为有效；比较结果不正确时计此时的延时控制字为无效；
4)增加读延时控制字，并重复第3步骤直到遍历完所有读延时控制字；
5)扫描结束后在有效的延时控制字中选择；选择的控制字位于有效控制字的最中间。如延时控制字3，4，5，6，7为有效控制字，2，8为无效控制字，则选择5作为读延时控制字。
应该理解的是上述实例只是对本发明的说明，而不是对本发明的限制，任何不超出本发明实质精神范围内的发明创造，均落入本发明的保护范围之内。
Claims (1)
1.一种16比特DDR SDRAM接口，其特征在于所述的16比特DDR SDRAM接口上设置有一对差分DQS管脚，所述的一对差分DQS管脚为HDQS和HDQS#，此时芯片在低8比特的读写数据通路上增加延时控制；或者所述的一对差分DQS管脚为LDQS和LDQS#，此时芯片在高8比特的读写数据通路上增加延时控制；
其中，所述HDQS表示正高数据选通，HDQS#表示负高数据选通，LDQS表示正低数据选通，LDQS#表示负低数据选通。
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