KR102532995B1 - 메모리 장치 및 이를 포함하는 메모리 시스템 - Google Patents

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Abstract

메모리 장치는, 다수의 채널들 각각에 대응하고, 호스트로부터 대응하는 채널로 전송되는 제어 신호들을 수신하기 위한 다수의 제1제어 신호 인터페이스들; 상기 다수의 채널 각각에 대응하고, 상기 호스트와 대응하는 채널의 데이터 및 데이터 스트로브 신호들을 송수신하기 위한 다수의 제1데이터 인터페이스들; 모니터링(monitoring) 모드에서 상기 다수의 제1제어 신호 인터페이스들 중 선택된 채널의 제1제어 신호 인터페이스를 통해 수신되는 제어 신호들을 전달받아 출력하는 제2제어 신호 인터페이스; 및 상기 모니터링 모드에서 상기 다수의 제1데이터 인터페이스들 중 상기 선택된 채널의 제1데이터 인터페이스를 통해 송/수신되는 데이터의 일부와 데이터 스트로브 신호들의 일부를 전달받아 출력하는 제2데이터 인터페이스를 포함할 수 있다.

Description

메모리 장치 및 이를 포함하는 메모리 시스템 {MEMORY DEVICE AND MEMORY SYSTEM INCLUDING THE SAME}
본 특허 문헌은 메모리 장치 및 이를 포함하는 메모리 시스템에 관한 것이다.
반도체 메모리 기술이 비약적으로 발전하면서 반도체 장치의 패키징 기술에 대해서도 점차 고집적화 고성능화가 요구되고 있다. 따라서 집적회로 칩들을 와이어나 범프를 이용해 인쇄회로 기판(PCB) 상에 평면적으로 배치시키는 2차원 구조에서 벗어나 다수개의 집적회로 칩들을 수직으로 적층시키는 3차원 구조에 관한 기술이 다양하게 발전하고 있다.
이러한 3차원 구조는 다수개의 메모리 칩들을 수직으로 적층하는 적층형 메모리 장치를 통해 구현될 수 있다. 그리고 이처럼 수직 방향으로 적층된 메모리 칩들은 관통 실리콘 비아(TSV: Through Silicon Via)를 통해 서로 전기적으로 연결되면서 반도체 패키지용 기판에 탑재된다.
본 발명의 실시예들은, 메모리 장치의 동작을 모니터링 가능하게 하는 기술을 제공할 수 있다.
본 발명의 일실시예에 따른 메모리 장치는, 다수의 채널들 각각에 대응하고, 호스트로부터 대응하는 채널로 전송되는 제어 신호들을 수신하기 위한 다수의 제1제어 신호 인터페이스들; 상기 다수의 채널 각각에 대응하고, 상기 호스트와 대응하는 채널의 데이터 및 데이터 스트로브 신호들을 송수신하기 위한 다수의 제1데이터 인터페이스들; 모니터링(monitoring) 모드에서 상기 다수의 제1제어 신호 인터페이스들 중 선택된 채널의 제1제어 신호 인터페이스를 통해 수신되는 제어 신호들을 전달받아 출력하는 제2제어 신호 인터페이스; 및 상기 모니터링 모드에서 상기 다수의 제1데이터 인터페이스들 중 상기 선택된 채널의 제1데이터 인터페이스를 통해 송/수신되는 데이터의 일부와 데이터 스트로브 신호들의 일부를 전달받아 출력하는 제2데이터 인터페이스를 포함할 수 있다.
본 발명의 일실시예에 따른 메모리 시스템은, 메모리 장치의 다수의 채널들 각각에 제어 신호들을 송신하며, 상기 다수의 채널들 각각과 데이터를 송수신하는 PHY 인터페이스를 포함하는 메모리 콘트롤러; 상기 다수의 채널; 상기 메모리 콘트롤러로부터 전송되는 제어 신호들을 수신하고 상기 메모리 콘트롤러와 데이터를 송수신하기 위한 PHY 인터페이스; 및 모니터링 모드에서 상기 메모리 장치의 PHY 인터페이스를 통해 수신되는 제어 신호들 중 선택된 채널의 제어 신호를 전달받아 출력하고 상기 메모리 장치의 PHY 인터페이스를 통해 송수신되는 데이터 중 선택된 채널의 데이터 일부를 전달받아 출력하는 DA(Direct Access) 인터페이스를 포함하는 상기 메모리 장치; 및 상기 메모리 콘트롤러의 PHY 인터페이스와 상기 메모리 장치의 PHY 인터페이스 간에 제어 신호들 및 데이터를 전달하기 위한 인터포저를 포함할 수 있다.
본 발명의 실시예들에 따르면, 메모리 장치의 동작을 모니터링할 수 있다.
도 1은 본 발명의 일실시예에 따른 메모리 시스템(100)의 구성을 나타낸 도면.
도 2는 메모리 장치(110)의 베이스 다이(114)에서 PHY 인터페이스(116)와 DA 인터페이스(118)와 관련된 부분을 도시한 일실시예 도면.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 참조 번호를 가지도록 하고 있음에 유의하여야 한다.
도 1은 본 발명의 일실시예에 따른 메모리 시스템(100)의 구성을 나타낸 도면이다.
도 1을 참조하면, 메모리 시스템(100)은 메모리 장치(110), 메모리 콘트롤러(120), 인터포저(130, Interposer) 및 패키지 기판(140, Package Substrate)을 포함할 수 있다.
패키지 기판(140) 상부에는 인터포저(130)가 형성될 수 있으며, 인터포저(130)의 상부에는 메모리 장치(110)와 메모리 콘트롤러(120)가 형성될 수 있다. 메모리 콘트롤러(120)는 CPU(Central Processing Unit), GPU(Graphic Processing Unit) 및 AP(Application Processor)와 같은 다양한 프로세서 내에 포함되는 것이 일반적이므로, 도 1에서는 메모리 콘트롤러(120)를 프로세서로 표기했다. 메모리 장치(110)의 PHY 인터페이스(116)와 메모리 콘트롤러(120)의 PHY 인터페이스(122)는 인터포저(130)를 통해 연결될수 있다. PHY 인터페이스(116)는 메모리 장치(110)와 메모리 콘트롤러(120) 간의 통신을 위한 인터페이스일 수 있다.
메모리 장치(110)는 다수의 집적회로 칩을 적층하고, 관통 실리콘 비아(TSV: Through Silicon Via)을 통해 다수의 집적회로 칩을 전기적으로 연결하는 형태로 구성될 수 있다. 다수의 집적회로 칩은 베이스 다이(114, Base Die) 및 다수개의 코어 다이(112, Core Die)를 포함할 수 있다. 코어 다이들(112) 각각은 데이터를 저장하기 위한 셀 어레이 및 셀 어레이에 데이터를 라이트하고 리드하기 위한 회로들을 포함할 수 있다. 베이스 다이(114)는 코어 다이들(112)과 베이스 다이(114)와의 인터페이스를 위한 회로들, 베이스 다이(114)와 메모리 콘트롤러(120)와의 인터페이스를 위한 회로들을 포함할 수 있다. 메모리 장치(110)를 이와 같은 형태로 구성할 경우에는 입/출력 유닛의 개수를 크게 늘릴 수 있어 대역폭(bandwidth)을 증가시키는데 유리할 수 있다. 이와 같은 형태로 구성된 메모리 장치(110)의 예로는 HBM(High Bandwidth Memory)이 있을 수 있다. 여기서 HBM이라 함은 HBM1뿐만 아니라 HBM2, HBM3와 같은 여러 버전의 HBM을 포함할 수 있다.
PHY 인터페이스(116)는 베이스 다이(114)와 메모리 콘트롤러(120) 간의 통신을 위한 인터페이스이고, DA(Direct Access) 인터페이스(118)는 메모리 장치(110)의 테스트를 위한 인터페이스일 수 있다. PHY 인터페이스(116)는 마이크로 범프(micro bump)들을 통해 인터포저(130)와 연결되는데 마이크로 범프들의 물리적인 크기가 매우 작고 마이크로 범프들의 개수가 1000개 이상으로 대단히 많아 PHY 인터페이스(116)를 이용해 메모리 장치(110)를 테스트하는 것은 현실적으로 대단히 어렵다. 또한, 메모리 장치(110)가 SIP(System In Package) 형태로 패키지 내부에서 메모리 콘트롤러(120)와 통신하므로, PHY 인터페이스(116)를 이용해 메모리 장치를 테스트하는 것은 더욱 더 어렵다. 이러한 이유로 마이크로 범프들보다 상대적으로 물리적인 사이즈가 크고 갯수가 적은 다이렉트 억세스 패드들을 이용해 인터페이스되는 DA 인터페이스(118)가 메모리 장치(110)의 테스트에 사용될 수 있다.
도 2는 메모리 장치(110)의 베이스 다이(114)에서 PHY 인터페이스(116)와 DA 인터페이스(118)와 관련된 부분을 도시한 일실시예 도면이다.
메모리 장치(110)는 다수의 채널들(CH0~CH7)을 포함할 수 있다. 여기서 채널들(CH0~CH7)은 채널들(CH0~CH7) 마다 개별적인 제어 신호들에 의해 제어되고, 채널들(CH0~CH7) 마다 개별적인 데이터를 송수신할 수 있다. 제어 신호들과 데이터가 분리된 메모리 장치(110)의 채널들(CH0~CH7)은 채널별로 서로 다른 동작을 동시에 수행할 수 있다. 예를 들어, 채널(CH1)에서 리드 동작이 수행되는 것과 동시에 채널(CH5)에서는 라이트 동작이 수행되고 채널(CH6)에서는 액티브 동작이 수행될 수 있다.
PHY 인터페이스(116)는 다수의 제1제어 신호 인터페이스들(211_CH0~211_CH7) 및 다수의 제1데이터 인터페이스들(212_CH0~220_CH7)을 포함할 수 있다. PHY 인터페이스(116)는 미션(mission) 모드와 모니터링(monitoring) 모드에서 사용될 수 있다.
다수의 제1제어 신호 인터페이스들(211_CH0~211_CH7) 각각은 채널들(CH0~CH7) 중 하나에 대응하며, 대응하는 채널의 제어 신호들을 수신할 수 있다. 예를 들어, 제1제어 신호 인터페이스(211_CH0)는 채널(CH0)의 제어 신호들(PHY_CH0_CA<0:7>, PHY_CH0_RA<0:5>, PHY_CH0_CKE, PHY_CH0_CLKt, PHY_CH0_CLKt)을 수신하고, 제1제어 신호 인터페이스(211_CH5)은 채널(CH5)의 제어 신호들(PHY_CH5_CA<0:7>, PHY_CH5_RA<0:5>, PHY_CH5_CKE, PHY_CH5_CLKt, PHY_CH5_CLKc)을 수신할 수 있다.
제1제어 신호 인터페이스들(211_CH0~211_CH7) 각각은 제어 신호들을 수신하기 위한 다수개의 마이크로 범프들 및 제어 신호들을 수신하기 위한 다수개의 수신기를 포함할 수 있다. 예를 들어, 제1제어 신호 인터페이스(211_CH3)는 17개의 제어 신호들(PHY_CH3_CA<0:7>, PHY_CH3_RA<0:5>, PHY_CH3_CKE, PHY_CH3_CLKt, PHY_CH3_CLKt)을 수신하기 위한 17개의 마이크로 범프들 및 17개의 수신기를 포함할 수 있다. 도면에는 지면상 1개의 마이크로 범프와 1개의 수신기만을 도시했다. 제어 신호들 중 PHY_CHN_CA<0:7>은 컬럼 커맨드(column command)와 컬럼 어드레스(column address)를 포함하는 8개의 신호, PHY_CHN_RA<0:5>)는 로우 커맨드(row command)와 로우 어드레스(row address)를 포함하는 6개의 신호, PHY_CHN_CKE는 클럭 인에이블 신호, PHY_CHN_CLKt와 PHY_CHN_CLKc는 디퍼런셜로 입력되는 2개의 클럭 신호들일 수 있다. (N은 0이상 7이하의 정수)
다수의 제1데이터 인터페이스들(212_CH0~212_CH7) 각각은 채널들(CH0~CH7) 중 하나에 대응하며, 대응하는 채널의 데이터와 데이터 관련 신호들을 수신할 수 있다. 예를 들어, 제1데이터 인터페이스(212_CH1)는 채널(CH1)의 데이터(PHY_CH1_DQ<0:127>), 데이터 스트로브 신호들(PHY_CH1_DQS<0:15>), 데이터 버스 인버전 신호들(PHY_CH1_DBI<0:15> 및 데이터 마스크 신호들(PHY_CH1_DM<0:15>)을 송수신하고, 제1데이터 인터페이스(212_CH7)는 채널(CH7)의 데이터(PHY_CH7_DQ<0:127>), 데이터 스트로브 신호들(PHY_CH7_DQS<0:15>), 데이터 버스 인버전 신호들(PHY_CH7_DBI<0:15> 및 데이터 마스크 신호들(PHY_CH7_DM<0:15>)을 송수신할 수 있다.
제1데이터 인터페이스들(212_CH0~212_CH7) 각각은 데이터와 데이터 관련 신호들을 수신하기 위한 다수의 마이크로 범프들과 다수의 수신기들을 포함할 수 있다. 예를 들어, 제1데이터 인터페이스(212_CH6)는 176개(128개 DQ, 16개 DQS, 16개 DBI, 16개 DM)의 마이크로 범프들, 176개의 수신기들 및 176개의 송신기들을 포함할 수 있다. 도면에는 지면상 1개의 마이크로 범프와 1개의 수신기 및 송신기만을 도시했다.
DA 인터페이스(118)는 제2제어 신호 인터페이스(221)와 제2데이터 인터페이스(222)를 포함할 수 있다. DA 인터페이스(118)는 다이렉트 억세스 모드와 모니터링 모드에서 사용될 수 있다.
제2제어 신호 인터페이스(221)는 다이렉트 억세스 모드에서는 제어 신호들(DA_CA<0:7>, DA_RA<0:5>, DA_CKE, DA_CLKt, DA_CLKt)을 수신하고, 모니터링 모드에서는 채널들(CH0~CH7) 중 선택된 채널의 제어 신호들을 전달받아 출력할 수 있다. 제2제어 신호 인터페이스(221)는 17개의 다이렉트 억세스 패드, 17개의 수신기 및 17개의 송신기를 포함할 수 있다. 도면에는 지면상 1개의 다이렉트 억세스 패드, 1개의 수신기 및 1개의 송신기만을 도시했다.
제2데이터 인터페이스(222)는 다이렉트 억세스 모드에서는 데이터(DA_DQ<0:7>)와 데이터 관련 신호들(DQS, DBI, DM)을 송수신하고, 모니터링 모드에서는 채널들(CH0~CH7) 중 선택된 채널의 데이터와 데이터 관련 신호들의 일부를 전달받아 출력할 수 있다.
선택 회로들(231_CH0~231_CH7)은 모드 신호(MODE)에 응답해 자신에 대응하는 채널의 제1제어 신호 인터페이스들(211_CH0~211_CH7)을 통해 수신된 제어 신호들 또는 제2제어 신호 인터페이스(221)를 통해 수신된 제어 신호들을 선택할 수 있다. 선택 회로들(231_CH0~231_CH7)에 의해 선택된 제어 신호들이 해당 채널을 제어하는 제어 신호들일 수 있다. 예를 들어, 채널(CH3)을 제어하는 제어 신호들은 선택 회로(231_CH3)에 의해 선택된 제어 신호들(CH3_CA<0:7>, CH3_RA<0:5>, CH3_CKE, CH3_CLKt, CH3_CLKc)일 수 있다. 모드 신호(MODE)는 멀티 비트의 신호일 수 있으며, 메모리 장치(110)의 동작 모드가 미션 모드, 다이렉트 억세스 모드 및 모니터링 모드 중 어떤 모드인지에 대한 정보를 포함할 수 있다. 선택 회로들(231_CH0~231_CH7)은 미션 모드와 모니터링 모드에서는 제1제어 신호 인터페이스들(211_CH0~211_CH7)을 통해 수신된 제어 신호들을 선택하고, 다이렉트 억세스 모드에서는 제2제어 신호 인터페이스(221)를 통해 수신된 제어 신호들을 선택할 수 있다.
선택 회로들(232_CH0~232_CH7)은 모드 신호(MODE)에 응답해 자신에 대응하는 채널의 제1데이터 인터페이스들(212_CH0~212_CH7)을 통해 수신된 데이터와 데이터 관련 신호들 또는 제2데이터 인터페이스(222)를 통해 수신된 데이터와 데이터 관련 신호들을 선택할 수 있다. 선택 회로들(232_CH0~232_CH7)에 의해 선택된 데이터와 데이터 관련 신호들이 해당 채널에서 수신되는 데이터와 데이터 관련 신호들일 수 있다. 예를 들어, 채널(CH2)에서 수신되는 데이터와 데이터 관련 신호들은 선택 회로(232_CH2)에 의해 선택된 데이터(CH2_DQ<0:127>)와 데이터 관련 신호들(CH2_DQS<0:15>, CH2_DBI<0:15>, CH2_DM<0:15>)일 수 있다. 선택 회로들(232_CH0~232_CH7)은 미션 모드와 모니터링 모드에서는 제1데이터 인터페이스들(212_CH0~212_CH7)의 데이터와 데이터 관련 신호들을 선택하고, 다이렉트 억세스 모드에서는 제2데이터 인터페이스(222)의 데이터와 데이터 관련 신호들을 선택할 수 있다.
제2데이터 인터페이스(222)는 제1데이터 인터페이스들(212_CH0~212_CH7) 각각이 송수신하는 데이터와 데이터 관련 신호의 1/16밖에 송수신하지 못한다. 그러므로 선택 회로들(232_CH0~232_CH7)에 의해 제2데이터 인터페이스(222)로부터 수신된 데이터(DA_DQ<0:7>)와 데이터 관련 신호(DA_DQS, DA_DBI, DA_DM)가 선택되는 경우에 데이터(DA_DQ<0:7>)와 데이터 관련 신호(DA_DQS, DA_DBI, DA_DM)는 16번 복사되어 채널들(CH0~CH7)로 전달될 수 있다. 예를 들어, 선택 회로들(232_CH7)은 다이렉트 억세스 모드에서 데이터(DA_DQ<0:7>)를 16번 복사해 데이터(CH7_DQ<0:127)로 전달하고(DA_DQ<0:7> = CH7_DQ<0:7>, DA_DQ<0:7> = CH7_DQ<8:15>....), 데이터 관련 신호들(DA_DQS, DA_DBI, DA_DM)을 16번 복사해 데이터 관련 신호들(CH7_DQS<0:15>, CH7_DBI<0:15>, CH7_DM<0:15>)로 전달할 수 있다(DA_DQS = CH7_DQS<0:15>, DA_DBI = CH7_DBI<0:15>, DA_DM = CH7_DM<0:15>).
선택 회로들(233_CH0~233_CH7)은 모드 신호(MODE)와 선택 신호(SEL)에 응답해 해당 채널의 데이터와 데이터 관련 신호들 중 제2데이터 인터페이스(222)를 통해 출력될 신호들을 선택할 수 있다. 선택 회로들(233_CH0~233_CH7)은 다이렉트 억세스 모드와 모니터링 모드에서 활성화되며, 활성화시에 선택 신호(SEL)에 응답해 해당 채널의 128개 데이터 중 8개, 16개 데이터 스트로브 신호들 중 1개, 16개의 데이터 버스 인버전 신호들 중 1개, 16개의 데이터 마스크 신호들 중 1개를 선택할 수 있다. 여기서 선택 신호(SEL)는 멀티 비트의 신호이고, 선택 회로들(233_CH0~233_CH7)이 어떤 신호들을 선택해야 하는지에 대한 정보를 포함할 수 있다.
선택 회로(234)는 모드 신호(MODE)와 채널 선택 신호(CH_SEL)에 응답해 채널들(CH0~CH7)의 제어 신호들 중 하나의 채널의 제어 신호들을 선택해 제2제어 신호 인터페이스(221)로 전달할 수 있다. 선택 회로(234)는 모니터링 모드에서 활성화되고, 활성화시에 8개의 채널들(CH0~CH7) 중 채널 선택 신호(CH_SEL)에 의해 선택된 채널의 제어 신호들을 선택해 제2제어 신호 인터페이스(221)로 전달할 수 있다. 채널 선택 신호(CH_SEL)는 멀티 비트의 신호이고 채널들(CH0~CH7) 중 선택될 채널이 무엇인지에 대한 정보를 포함할 수 있다.
선택 회로(235)는 모드 신호(MODE)와 채널 선택 신호(CH_SEL)에 응답해 선택 회로들(233_CH0~233_CH7) 중 선택된 채널의 선택 회로가 선택한 데이터와 데이터 관련 신호를 선택해 제2데이터 인터페이스(222)로 전달할 수 있다. 선택 회로(235)는 다이렉트 억세스 모드와 모니터링 모드에서 활성화되고, 활성화시에 채널들(CH0~CH7) 중 채널 선택 신호(CH_SEL)가 지정하는 채널을 선택할 수 있다.
이제 각각의 모드 별로 메모리 장치(110)의 동작에 대해 알아보기로 한다.
미션 모드에서의 동작
미션 모드는 메모리 장치(110)가 PHY 인터페이스(116)를 이용해 호스트, 즉 메모리 콘트롤러(120), 와 통신하며 동작하는 노멀 모드이다. 미션 모드시에 선택 회로들(231_CH0~231_CH7)은 제1제어 신호 인터페이스들(211_CH0~211_CH7)을 통해 수신된 제어 신호들을 선택하고, 선택 회로들(232_CH0~232_CH7)은 제1데이터 인터페이스들(212_CH0~212_CH7)을 선택할 수 있다. 따라서 미션 모드시에 메모리 장치(110)의 채널들(CH0~CH7)은 제1제어 신호 인터페이스들(211_CH0~211_CH7)을 이용해 해당 채널의 제어 신호들을 수신하고, 제1데이터 인터페이스들(212_CH0~212_CH7)을 이용해 해당 채널의 데이터와 데이터 관련 신호들을 송수신하며 동작할 수 있다.
다이렉트 억세스 모드에서의 동작
다이렉트 억세스 모드는 DA 인터페이스(118)를 이용해 메모리 장치(110)를 테스트하기 위한 테스트 모드이다. 다이렉트 억세스 모드시에 선택 회로들(231_CH0~231_CH7)은 제2제어 신호 인터페이스(221)를 선택할 수 있다. 따라서 다이렉트 억세스 모드시에 메모리 장치(110)의 채널들(CH0~CH7)은 동일한 제어 신호들에 의해 제어될 수 있다. 다이렉트 억세스 모드시에 선택 회로들(232_CH0~232_CH7)은 데이터와 데이터 관련 신호들 중 일부를 선택할 수 있다. 그리고 선택 회로(235)는 선택 회로들(232_CH0~232_CH7)의 중 선택된 채널의 선택 회로에 의해 선택된 데이터와 데이터 관련 신호들을 제2데이터 인터페이스(222)로 전달할 수 있다. 이에 의해 채널들(CH0~CH7) 중 선택된 채널의 데이터와 데이터 관련 신호들 중 일부가 제2데이터 인터페이스(222)를 통해 출력될 수 있다.
모니터링 모드에서의 동작
모니터링 모드는 메모리 장치(110)가 미션 모드로 동작하는 상태에서 PHY 인터페이스(116)의 제어 신호와 데이터 및 데이터 관련 신호들을 DA 인터페이스(118)를 이용해 모니터링하는 모드이다. 메모리 장치(110)의 미션 모드 동작 중에는 다양한 불량이 발생할 수 있는데, 다이렉트 억세스 모드만을 이용해서 미션 모드에서의 불량을 정확하게 분석하는 것은 대단히 어렵다. 미션 모드에서 발생하는 다양한 불량이 발생하는 상황들 및 불량들의 형태들를 알기 위해서는 미션 모드에서 PHY 인터페이스(116)를 이용해 메모리 장치(110)가 메모리 콘트롤러(120)와 직접적으로 통신하는 제어 신호들과 데이터 및 데이터 관련 신호들을 모니터링하는 것이 중요한데, 모니터링 모드는 이를 가능하게 할 수 있다.
모니터링 모드에서 선택 회로(234)는 채널들(CH0~CH7) 중 선택된 채널의 제1제어 신호 인터페이스를 통해 수신되는 제어 신호들을 제2제어 신호 인터페이스(221)로 전달하고, 제2제어 신호 인터페이스(221)는 전달받은 제어 신호들을 다이렉트 억세스 패드들로 출력할 수 있다. 또한, 모니터링 모드에서 선택 회로들(232_CH0~232_CH7)은 데이터와 데이터 관련 신호들 중 일부를 선택할 수 있다. 그리고 선택 회로(235)는 선택 회로들(232_CH0~232_CH7)의 중 선택된 채널의 선택 회로에 의해 선택된 데이터와 데이터 관련 신호들을 제2데이터 인터페이스(222)로 전달할 수 있다. 이에 의해 채널들(CH0~CH7) 중 선택된 채널의 데이터와 데이터 관련 신호들 중 일부가 제2데이터 인터페이스(222)를 통해 출력될 수 있다. 즉, 모니터링 모드에서는 채널들(CH0~CH7) 중 선택된 채널이 메모리 콘트롤러(120)로부터 수신하는 제어 신호들이 제2제어 신호 인터페이스(221)를 통해 출력되고, 선택된 채널이 메모리 콘트롤러(120)와 송수신하는 데이터와 데이터 관련 신호들의 일부가 제2데이터 인터페이스(222)를 통해 출력될 수 있다. 따라서, 제2제어 신호 인터페이스(221)와 제2데이터 인터페이스(222)를 통해 출력되는 신호를 이용해 메모리 장치(110)가 PHY 인터페이스(116)를 이용해 메모리 콘트롤러(120)와 어떠한 신호들을 송수신하는지를 모니터링할 수 있다.
모니터링 모드를 이용하면, 메모리 장치(110)의 미션 모드 동작시에 어떠한 상황에서 어떠한 에러가 발생하는지를 용이하게 분석할 수 있다.
본 발명의 기술사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 전문가라면 본 발명의 기술사상의 범위 내에서 다양한 실시예가 가능함을 알 수 있을 것이다.
110: 메모리 장치
114: 베이스 다이
116: PHY 인터페이스
118: DA 인터페이스

Claims (15)

  1. 다수의 채널들 각각에 대응하고, 호스트로부터 대응하는 채널로 전송되는 제어 신호들을 수신하기 위한 다수의 제1제어 신호 인터페이스들;
    상기 다수의 채널 각각에 대응하고, 상기 호스트와 대응하는 채널의 데이터 및 데이터 스트로브 신호들을 송수신하기 위한 다수의 제1데이터 인터페이스들;
    모니터링(monitoring) 모드에서 상기 다수의 제1제어 신호 인터페이스들 중 선택된 채널의 제1제어 신호 인터페이스를 통해 수신되는 제어 신호들을 전달받아 메모리 장치 외부로 출력하는 제2제어 신호 인터페이스; 및
    상기 모니터링 모드에서 상기 다수의 제1데이터 인터페이스들 중 상기 선택된 채널의 제1데이터 인터페이스를 통해 송/수신되는 데이터의 일부와 데이터 스트로브 신호들의 일부를 전달받아 상기 메모리 장치 외부로 출력하는 제2데이터 인터페이스
    를 포함하는 메모리 장치.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1항에 있어서,
    다이렉트 억세스(DA: Direct Access) 모드에서 상기 제2제어 신호 인터페이스를 통해 수신된 제어 신호들은 상기 다수의 채널들에 의해 공유되고,
    상기 다이렉트 억세스 모드에서 상기 제2데이터 인터페이스를 통해 수신된 데이터와 데이터 스트로브 신호는 상기 다수의 채널들에 의해 공유되는
    메모리 장치.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1항에 있어서,
    상기 다수의 제1제어 신호 인터페이스들과 상기 다수의 제1데이터 인터페이스들 각각은 다수의 마이크로 범프들을 포함하는
    메모리 장치.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제 3항에 있어서,
    상기 제2제어 신호 인터페이스와 상기 제2데이터 인터페이스 각각은 다수의 다이렉트 억세스 패드들을 포함하고,
    상기 제2제어 신호 인터페이스는 상기 선택된 채널의 제1제어 신호 인터페이스를 통해 수신되는 제어 신호들을 상기 다이렉트 억세스 패드들을 통해 상기 메모리 외부로 출력하는
    메모리 장치.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제 4항에 있어서,
    상기 메모리 장치는 HBM(High Bandwidth Memory)이고,
    상기 다수의 제1제어 신호 인터페이스들과 상기 다수의 제1데이터 인터페이스들은 PHY 인터페이스에 포함되고,
    상기 제2제어 신호 인터페이스와 상기 제2데이터 인터페이스는 DA(Direct Access) 인터페이스에 포함되는
    메모리 장치.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1항에 있어서,
    상기 다수의 제1제어 신호 인터페이스들을 통해 수신되는 제어 신호들 중 상기 선택된 채널의 제1제어 신호 인터페이스들을 통해 수신되는 제어 신호들을 선택하기 위한 제1선택 회로;
    상기 다수의 제1인터페이스들 각각에 대응되고, 대응하는 제1데이터 인터페이스를 통해 송수신되는 데이터와 데이터 스트로브 신호들의 일부를 선택하기 위한 다수의 제2선택 회로들; 및
    상기 다수의 제2선택 회로 중 선택된 채널에 대응하는 제2선택 회로의 선택 결과를 선택하기 위한 제3선택 회로
    를 더 포함하는 메모리 장치.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1항에 있어서,
    상기 다수의 제1데이터 인터페이스들은 대응하는 채널의 데이터 마스크 신호들과 데이터 버스 인버전 신호들을 더 수신하고,
    상기 제2데이터 인터페이스는 상기 선택된 채널의 제1데이터 인터페이스를 통해 수신되는 데이터 마스크 신호들의 일부와 데이터 버스 인버전 신호들의 일부를 더 전달받아 출력하는
    메모리 장치.
  8. 메모리 장치의 다수의 채널들 각각에 제어 신호들을 송신하며, 상기 다수의 채널들 각각과 데이터를 송수신하는 PHY 인터페이스를 포함하는 메모리 콘트롤러;
    상기 다수의 채널; 상기 메모리 콘트롤러로부터 전송되는 제어 신호들을 수신하고 상기 메모리 콘트롤러와 데이터를 송수신하기 위한 PHY 인터페이스; 및 모니터링 모드에서 상기 메모리 장치의 PHY 인터페이스를 통해 수신되는 제어 신호들 중 선택된 채널의 제어 신호를 전달받아 상기 메모리 장치 외부로 출력하고 상기 메모리 장치의 PHY 인터페이스를 통해 송수신되는 데이터 중 선택된 채널의 데이터 일부를 전달받아 상기 메모리 장치 외부로 출력하는 DA(Direct Access) 인터페이스를 포함하는 상기 메모리 장치; 및
    상기 메모리 콘트롤러의 PHY 인터페이스와 상기 메모리 장치의 PHY 인터페이스 간에 제어 신호들 및 데이터를 전달하기 위한 인터포저를 포함하는
    메모리 시스템.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제 8항에 있어서,
    상기 메모리 장치의 PHY 인터페이스는
    상기 다수의 채널들 각각에 대응하고, 상기 메모리 콘트롤러로부터 대응하는 채널로 전송되는 제어 신호들을 수신하기 위한 다수의 제1제어 신호 인터페이스들; 및
    상기 다수의 채널들 각각에 대응하고, 상기 메모리 콘트롤러와 대응하는 채널의 데이터 및 데이터 스트로브 신호를 송수신하기 위한 다수의 제1데이터 인터페이스들을 포함하는
    메모리 시스템.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제 9항에 있어서,
    상기 메모리 장치의 DA 인터페이스는
    상기 모니터링 모드에서 상기 다수의 제1제어 신호 인터페이스 중 상기 선택된 채널의 제1제어 신호 인터페이스를 통해 수신되는 제어 신호들을 전달받아 상기 메모리 장치 외부로 출력하는 제2제어 신호 인터페이스; 및
    상기 모니터링 모드에서 상기 다수의 제1데이터 인터페이스들 중 상기 선택된 채널의 제1데이터 인터페이스를 통해 송/수신되는 데이터의 일부와 데이터 스트로브 신호의 일부를 전달받아 상기 메모리 장치 외부로 출력하는 제2데이터 인터페이스를 포함하는
    메모리 시스템.
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈
    제 10항에 있어서,
    다이렉트 억세스(DA: Direct Access) 모드에서 상기 제2제어 신호 인터페이스를 통해 수신된 제어 신호들은 상기 다수의 채널들에 의해 공유되고,
    상기 다이렉트 억세스 모드에서 상기 제2데이터 인터페이스를 통해 수신된 데이터와 데이터 스트로브 신호는 상기 다수의 채널들에 의해 공유되는
    메모리 시스템.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제 10항에 있어서,
    상기 다수의 제1제어 신호 인터페이스들과 상기 다수의 제1데이터 인터페이스들 각각은 다수의 마이크로 범프들을 포함하고,
    상기 제2제어 신호 인터페이스와 상기 제2데이터 인터페이스 각각은 다수의 다이렉트 억세스 패드들을 포함하고,
    상기 제2제어 신호 인터페이스는 상기 선택된 채널의 제어 신호를 상기 다이렉트 억세스 패드들을 통해 상기 메모리 장치 외부로 출력하는
    메모리 시스템.
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제 10항에 있어서,
    상기 메모리 장치는
    상기 다수의 제1제어 신호 인터페이스들을 통해 수신되는 제어 신호들 중 상기 선택된 채널의 제1제어 신호 인터페이스들을 통해 수신되는 제어 신호들을 선택해 상기 제2제어 신호 인터페이스로 전달하기 위한 제1선택 회로;
    상기 다수의 제1인터페이스들 각각에 대응되고, 대응하는 제1데이터 인터페이스를 통해 송수신되는 데이터와 데이터 스트로브 신호들의 일부를 선택하기 위한 다수의 제2선택 회로들; 및
    상기 다수의 제2선택 회로 중 선택된 채널에 대응하는 제2선택 회로의 선택 결과를 선택해 상기 제2데이터 인터페이스로 전달하기 위한 제3선택 회로를 더 포함하는
    메모리 시스템.
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    제 8항에 있어서,
    상기 메모리 장치는 HBM(High Bandwidth Memory)인
    메모리 시스템.
  15. ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈
    제 8항에 있어서,
    상기 메모리 콘트롤러는 프로세서에 포함되는
    메모리 시스템.
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