KR102557310B1 - 반도체 장치 - Google Patents
반도체 장치 Download PDFInfo
- Publication number
- KR102557310B1 KR102557310B1 KR1020160101186A KR20160101186A KR102557310B1 KR 102557310 B1 KR102557310 B1 KR 102557310B1 KR 1020160101186 A KR1020160101186 A KR 1020160101186A KR 20160101186 A KR20160101186 A KR 20160101186A KR 102557310 B1 KR102557310 B1 KR 102557310B1
- Authority
- KR
- South Korea
- Prior art keywords
- input
- input terminal
- input terminals
- nth
- signal
- Prior art date
Links
Images
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00392—Modifications for increasing the reliability for protection by circuit redundancy
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
- G11C29/022—Detection or location of defective auxiliary circuits, e.g. defective refresh counters in I/O circuitry
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/006—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation at wafer scale level, i.e. wafer scale integration [WSI]
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/44—Indication or identification of errors, e.g. for repair
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/76—Masking faults in memories by using spares or by reconfiguring using address translation or modifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
- G11C7/1057—Data output buffers, e.g. comprising level conversion circuits, circuits for adapting load
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
- G11C7/1084—Data input buffers, e.g. comprising level conversion circuits, circuits for adapting load
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
반도체 장치는, 제1 내지 제N입력 단자들(N은 2이상의 정수); 및 리던던시 입력 단자를 포함하고, 상기 제1 내지 제N입력 단자들 중 제K입력 단자(K는 1이상 N-1이하의 정수)의 불량시에 제K+1 내지 제N입력 단자들이 이전 번호의 입력 단자의 신호를 대신 입력 받고, 상기 리던던시 입력 단자는 상기 제1 내지 제N입력 단자들 중 어느 하나의 입력 단자의 불량시에 상기 제N입력 단자의 신호를 대신 입력받을 수 있다.
Description
본 특허 문헌은 반도체 장치에 관한 것으로, 더욱 자세하게는 반도체 장치의 입력 단자의 불량을 리페어하는 기술에 관한 것이다.
반도체 메모리 장치 산업의 초창기에는 반도체 제조 프로세스를 통과한 메모리 칩에서 불량 메모리 셀이 하나도 존재하지 않는 오리지날 굿 다이(original good die)가 웨이퍼(wafer) 상에 다수 분포하였다. 그러나 메모리 장치의 용량이 점차로 증가하면서 불량 메모리 셀이 하나도 존재하지 않는 메모리 장치를 만드는 것이 어려워졌으며, 현재에는 이러한 메모리 장치가 제조될 확률은 없다고 봐도 무방하다. 따라서, 리던던시 메모리 셀들을 이용해 불량 셀들을 대체하는 리페어 방법이 널리 사용되고 있다.
한편, 반도체 메모리 장치의 대역폭(bandwidth)이 점차로 증가하면서, 반도체 메모리 장치의 입력 단자의 개수가 늘어나고 있다. 예를 들어, HBM (High Bandwidth Memory)의 경우에는 고 대역폭의 달성을 위해 1000개 이상의 입력 단자가 사용되고 있다. 이러한 상황에서 반도체 메모리 장치의 모든 입력 단자에 불량이 없을 확률이 매우 낮으므로, 입력 단자의 불량을 리페어하기 위한 기술이 요구되고 있다.
본 발명의 실시예들은, 불량 입력 단자를 리페어하는 것이 가능한 반도체 장치를 제공할 수 있다.
본 발명의 일실시예에 따른 반도체 장치는, 제1 내지 제N입력 단자들(N은 2이상의 정수); 및 리던던시 입력 단자를 포함하고, 상기 제1 내지 제N입력 단자들 중 제K입력 단자(K는 1이상 N-1이하의 정수)의 불량시에 제K+1 내지 제N입력 단자들이 이전 번호의 입력 단자의 신호를 대신 입력 받고, 상기 리던던시 입력 단자는 상기 제1 내지 제N입력 단자들 중 어느 하나의 입력 단자의 불량시에 상기 제N입력 단자의 신호를 대신 입력받을 수 있다.
상기 반도체 장치는, 상기 제1 내지 제N입력 단자들에 연결되는 제1 내지 제N버퍼들; 및 상기 리던던시 입력 단자에 연결되는 리던던시 버퍼를 더 포함할 수 있다.
상기 반도체 장치는, 상기 제1 내지 제N-1버퍼들 중 자신에 대응하는 버퍼를 통해 입력된 신호와 자신에 대응하는 버퍼 이후 번호의 버퍼를 통해 입력된 신호 중 하나의 신호를 선택하기 위한 제1 내지 제N-1선택부들; 및 상기 제N버퍼를 통해 입력된 신호와 상기 리던던시 버퍼를 통해 입력된 신호 중 하나의 신호를 선택하기 위한 제N선택부를 더 포함할 수 있다.
상기 반도체 장치는 메모리 장치이고, 상기 제1입력 단자는 데이터 마스크 신호 입력 단자이고, 상기 제2 내지 제N-1입력 단자들은 데이터 입력 단자들이고, 상기 제N입력 단자는 데이터 버스 인버전 신호 입력 단자일 수 있다.
상기 제1 내지 제N입력 단자들 각각은 패드, 핀 및 마이크로 범프 중 적어도 하나를 포함할 수 있다.
본 발명의 다른 실시예에 따른 반도체 장치는, 제1 내지 제N입력 단자들(N은 2이상의 정수); 제N+1 내지 제2N입력 단자들; 및 리던던시 입력 단자를 포함하고, 상기 제1 내지 제N입력 단자들 중 제K입력 단자(K는 1이상 N-1이하의 정수)의 불량시에 제K+1 내지 제N입력 단자들이 이전 번호의 입력 단자의 신호를 대신 입력 받고, 상기 제N+1 내지 제2N입력 단자들 중 제J입력 단자(J는 N+1이상 2N-1이하의 정수)의 불량시에 제J+1 내지 제2N입력 단자들이 이전 번호의 입력 단자의 신호를 대신 입력 받고, 상기 리던던시 입력 단자는 상기 제1 내지 제N입력 단자들 중 어느 하나의 입력 단자의 불량시에 상기 제N입력 단자의 신호를 대신 입력 받고, 상기 제N+1 내지 제2N입력 단자들 중 어느 하나의 입력 단자의 불량시에 상기 제2N입력 단자의 신호를 대신 입력 받을 수 있다.
상기 제1 내지 제N입력 단자들에서 어느 하나의 입력 단자가 불량이고 상기 제N+1 내지 제2N입력 단자들에서 어느 하나의 입력 단자가 불량인 경우에, 상기 리던던시 입력 단자는 상기 제N입력 단자와 상기 제2N입력 단자 중 하나의 입력 단자의 신호를 대신 입력 받을 수 있다.
상기 반도체 장치는, 상기 제1 내지 제N입력 단자들에 연결되는 제1 내지 제N버퍼들; 상기 제N+1 내지 제2N입력 단자들에 연결되는 제N+1 내지 제2N버퍼들; 및 상기 리던던시 입력 단자에 연결되는 리던던시 버퍼를 더 포함할 수 있다.
상기 반도체 장치는, 상기 제1 내지 제N-1버퍼들 중 자신에 대응하는 버퍼를 통해 입력된 신호와 자신에 대응하는 버퍼 이후 번호의 버퍼를 통해 입력된 신호 중 하나의 신호를 선택하기 위한 제1 내지 제N-1선택부들; 상기 제N버퍼를 통해 입력된 신호와 상기 리던던시 버퍼를 통해 입력된 신호 중 하나의 신호를 선택하기 위한 제N선택부; 상기 제N+1 내지 제2N-1버퍼들 중 자신에 대응하는 버퍼를 통해 입력된 신호와 자신에 대응하는 버퍼 이후 번호의 버퍼를 통해 입력된 신호 중 하나의 신호를 선택하기 위한 제N+1 내지 제2N-1선택부들; 및 상기 제2N버퍼를 통해 입력된 신호와 상기 리던던시 버퍼를 통해 입력된 신호 중 하나의 신호를 선택하기 위한 제2N선택부를 더 포함할 수 있다.
상기 반도체 장치는 메모리 장치이고, 상기 제1입력 단자와 상기 제N+1입력 단자는 데이터 마스크 신호 입력 단자들이고, 상기 제2 내지 제N-1입력 단자들과 상기 제N+2 내지 제2N-1입력 단자들은 데이터 입력 단자들이고, 상기 제N입력 단자와 상기 제2N입력 단자는 데이터 버스 인버전 신호 입력 단자들일 수 있다.
상기 제1 내지 제2N입력 단자들 각각은 패드, 핀 및 마이크로 범프 중 적어도 하나를 포함할 수 있다.
본 발명의 실시예들에 따르면, 반도체 장치의 불량 입력 단자를 리페어할 수 있다.
도 1은 본 발명의 일실시예에 따른 반도체 장치의 구성도.
도 2는 도 1의 반도체 장치의 리페어 동작을 설명하기 위한 도면.
도 3은 본 발명의 다른 실시예에 따른 반도체 장치의 구성도.
도 4는 도 3의 반도체 장치의 리페어 동작을 설명하기 위한 도면.
도 5는 본 발명의 또 다른 실시예에 따른 반도체 장치의 구성도.
도 6은 도 5의 반도체 장치의 리페어 동작을 설명하기 위한 도면.
도 2는 도 1의 반도체 장치의 리페어 동작을 설명하기 위한 도면.
도 3은 본 발명의 다른 실시예에 따른 반도체 장치의 구성도.
도 4는 도 3의 반도체 장치의 리페어 동작을 설명하기 위한 도면.
도 5는 본 발명의 또 다른 실시예에 따른 반도체 장치의 구성도.
도 6은 도 5의 반도체 장치의 리페어 동작을 설명하기 위한 도면.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
도 1은 본 발명의 일실시예에 따른 반도체 장치의 구성도이다.
도 1을 참조하면, 반도체 장치는, 제1 내지 제10입력 단자들(110_1~110_10), 제1 내지 제10버퍼들(120_1~120_10) 및 제1 내지 제9선택부들(130_1~130_9)을 포함할 수 있다.
제1 내지 제10입력 단자들(110_1~110_10)은 반도체 장치 외부로부터 입력되는 신호들(DM, DQ0~DQ7, DBI)을 입력받는 단자들일 수 있다. 제1 내지 제10입력 단자들(110_1~110_10) 각각은 반도체 장치 외부로부터 입력되는 신호들(DM, DQ0~DQ7, DBI)을 입력 받기 위한 패드(pad), 핀(pin) 및 마이크로 범프(micro bump) 중 어느 하나를 포함할 수 있다. 패드, 핀 및 마이크로 범프 등의 형태는 반도체 장치의 패키지 형태에 따라 달라질 수 있다. 도 1에서는 반도체 장치가 메모리 장치인 것을 예시해서, 제1 내지 제10입력 단자들(110_1~110_10)로, 데이터 마스크 신호(DM), 데이터(DQ0~DQ7) 및 데이터 버스 인버전 신호(DBI)가 입력되는 것을 예시했다. 여기서 데이터 마스크 신호(DM)는 데이터(DQ0~DQ7)의 마스킹 여부를 나타내는 신호이며, 데이터 버스 인버전 신호(DBI)는 데이터(DQ0~DQ7)가 반전된 것인지 아닌지를 나타내는 신호일 수 있다.
제1 내지 제10버퍼들(120_1~120_10)은 제1 내지 제10입력 단자들(110_1~110_10)에 연결되어 제1 내지 제10입력 단자들(110_1~110_10)로 인가되는 신호들(DM, DQ0~DQ7, DBI)을 수신할 수 있다.
제1 내지 제9선택부들(130_1~130_9)은 제1 내지 제9버퍼들(120_1~120_9) 중 자신에 대응하는 버퍼를 통해 입력된 신호와 자신에 대응하는 버퍼 이후의 번호의 버퍼를 통해 입력된 신호 중 하나의 신호를 선택할 수 있다. 그리고 선택된 신호를 내부 신호들(DM_INT, DQ0_INT~DQ7_INT)로 출력할 수 있다. 제1 내지 제9선택부들(130_1~130_9)의 선택은 제1 내지 제9선택 신호들(SEL_1~SEL_9)에 응답해 이루어질 수 있다. 예를 들어, 제3선택부(130_3)는 제3선택 신호(SEL_3)가 '0'이면 제3버퍼(120_3)를 통해 입력된 신호를 선택해 내부 데이터 신호(DQ1_INT)로 출력하고, 제3선택 신호(SEL_3)가 '1'이면 제4버퍼(120_4)를 통해 입력된 신호를 선택해 내부 데이터 신호(DQ1_INT)로 출력할 수 있다.
제1 내지 제9입력 단자들(110_1~110_9) 중 불량인 입력 단자의 번호 이상의 번호를 가지는 선택 신호들은 '1'의 레벨을 가지고 나머지 선택 신호들은 '0'의 레벨을 가질 수 있다. 예를 들어, 제4입력 단자(110_4)가 불량인 경우에 제4 내지 제9선택 신호들(SEL_4~SEL_9)은 '1'의 레벨을 가지고 제1 내지 제3선택 신호들(SEL_1~SEL_3)은 '0'의 레벨을 가질 수 있다. 그리고 제1 내지 제9입력 단자들(110_1~110_9) 중 불량인 입력 단자가 없는 경우에는 제1 내지 제9선택 신호들(SEL_1~SEL_9)은 모두 '0'의 레벨을 가질 수 있다.
제1 내지 제9선택 신호들(SEL_1~SEL_9)의 레벨은 반도체 장치의 테스트시에 결정되어, 반도체 장치 내부의 퓨즈 회로 및 이-퓨즈 회로와 같은 비휘발성의 저장 소자에 저장될 수 있다. 또는 반도체 장치의 초기 동작시에 설정 동작 등에 의해 제1 내지 제9선택 신호들(SEL_1~SEL_9)의 레벨이 결정될 수 있다.
도 2는 도 1의 반도체 장치의 리페어 동작을 설명하기 위한 도면이다. 도 2에서는 제7입력 단자(110_7)가 불량이라고 가정하기로 한다.
제7입력 단자(110_7)가 불량인 경우에 제7 내지 제9선택 신호(SEL_7~SEL_9)는 '1'의 레벨을 가지고 제1 내지 제6선택 신호(SEL_1~SEL_6)는 '0'의 레벨을 가질 수 있다.
반도체 장치로 입력 신호들(DM, DQ0~DQ7, DBI)을 인가하는 외부의 장치(예, 메모리 콘트롤러)는 불량인 제7입력 단자(110_7)보다 낮은 번호의 입력 단자들인 제1 내지 제6입력 단자들(110_1~110_6)로는 본래의 입력 신호들(DM, DQ0~DQ4)을 인가하고, 불량인 제7입력 단자(110_7)에는 입력 신호를 인가하지 않고, 불량인 제7입력 단자(110_7)보다 높은 번호의 제8 내지 제10입력 단자들(110_8~110_10)에는 이전 번호의 입력 신호들(DQ5~DQ7)을 인가할 수 있다.
제1 내지 제6선택 신호(SEL_1~SEL_6)가 '0'의 레벨이므로 제1 내지 제6선택부(130_1~130_6)는 제1 내지 제6버퍼들(120_1~120_6)을 통해 입력된 입력 신호들(DM, DQ0~DQ4)을 선택해 내부 입력 신호들(DM_INT, DQ0_INT~DQ4_INT)로 출력할 수 있다. 그리고 제7 내지 제9선택 신호(SEL_7~SEL_9)가 '1'의 레벨이므로 제7 내지 제9선택부(130_7~130_9)는 제8 내지 제10버퍼들(120_8~120_10)을 통해 입력된 입력 신호들(DQ5~DQ7)을 선택해 내부 입력 신호들(DQ5_INT~DQ7_INT)로 출력할 수 있다.
도 2를 참조하면, 제7입력 단자(110_7)가 불량이더라도 입력 신호들(DM, DQ0~DQ7)이 정상적으로 입력되는 것을 확인할 수 있다. 데이터 버스 인버전 신호DBI)를 대신 입력 받을 입력 단자가 존재하지 않으므로 데이터 버스 인버전 신호(DBI)를 입력받는 것은 불가능해 데이터 버스 인버전 기능을 사용할 수는 없다. 데이터 버스 인버전 기능을 사용하지 않는 경우에는 메모리 장치의 동작이 불가능하지는 않지만 메모리 장치의 전류 소모 및 노이즈가 증가할 수는 있다.
도 3은 본 발명의 다른 실시예에 따른 반도체 장치의 구성도이다.
도 3의 반도체 장치는 도 2의 반도체 장치에서 리던던시(redundancy) 입력 단자(310), 리던던시 버퍼(320) 및 제10선택부(130_10)를 더 포함할 수 있다.
리던던시 입력 단자(310)는 제1 내지 제10입력 단자들(110_1~110_10) 중 어느 하나의 입력 단자의 불량시에, 제10입력 단자(110_10)의 신호를 대신 입력받기 위한 입력 단자일 수 있다.
리던던시 버퍼(320)는 리던던시 입력 단자(310)에 연결되어 리던던시 입력 단자(310)를 통해 입력되는 입력 신호를 수신할 수 있다.
제10선택부(130_10)는 제10선택 신호(SEL_10)에 응답해 제10버퍼(120_10)를 통해 입력된 신호와 리던던시 버퍼(320)를 통해 입력된 신호 중 하나의 신호를 선택해 내부 신호(DBI_INT)로 출력할 수 있다. 제10선택 신호(SEL_10)는 제1 내지 제10입력 단자들(110_1~110_10) 중 어느 하나의 입력 단자가 불량인 경우에는 '1'의 레벨을 가지고, 불량 입력 단자가 없는 경우에는 '0'의 레벨을 가질 수 있다.
도 4는 도 3의 반도체 장치의 리페어 동작을 설명하기 위한 도면이다. 도 4에서도 도 2에서와 마찬가지로 제7입력 단자(110_7)가 불량이라고 가정하기로 한다.
도 4를 참조하면, 리던던시 입력 단자(310)로 제10입력 단자(110_10)의 입력 신호(DBI)가 대신 입력되고, 제10선택부(130_10)는 리던던시 버퍼(320)를 통해 입력된 신호를 내부 신호(DBI_INT)로 출력할 수 있다. 이러한 동작을 통해, 제1 내지 제10입력 단자(110_1~110_10) 중 어느 입력 단자의 불량이 있는 경우에도 데이터 버스 인버전 신호(DBI)를 입력 받을 수 있다.
도 5는 본 발명의 또 다른 실시예에 따른 반도체 장치의 구성도이다.
도 5의 반도체 장치는, 제1 내지 제10입력 단자들(110_1~110_10), 제1 내지 제10버퍼들(120_1~120_10), 제1 내지 제10선택부들(130_1~130_10), 제11 내지 제20입력 단자들(110_11~110_20), 제11 내지 제20버퍼들(120_1~120_10), 제11 내지 제20선택부들(120_11~120_20), 리던던시 입력 단자(310) 및 리던던시 버퍼(320)를 포함할 수 있다.
도 5의 반도체 장치는 도 3의 반도체 장치 대비 제11 내지 제20입력 단자들(110_11~110_20), 제11 내지 제20버퍼들(120_1~120_10) 및 제11 내지 제20선택부들(120_11~120_20)을 더 포함하고, 이들이 리던던시 입력 단자(310)와 리던던시 버퍼(320)를 제1 내지 제10입력 단자들(110_1~110_10), 제1 내지 제10버퍼들(120_1~120_10) 및 제1 내지 제10선택부들(130_1~130_10)과 공유할 수 있다.
제1 내지 제10입력 단자들(110_1~110_10) 중 하나의 입력 단자의 불량 시에, 제1 내지 제10선택 신호들(SEL_1~SEL_10) 중 불량인 입력 단자의 번호 이상의 번호를 가지는 선택 신호들이 '1'의 레벨을 가질 수 있다. 예를 들어, 제3입력 단자(110_3)의 불량시에 제3 내지 제10선택 신호들(SEL_3~SEL_10)이 '1'의 레벨을 가지고, 제1 내지 제2선택 신호들(SEL_1~SEL_2)이 '0'의 레벨을 가질 수 있다.
제11 내지 제20입력 단자들(110_11~110_20) 중 하나의 입력 단자의 불량 시에, 제11 내지 제20선택 신호들(SEL_11~SEL_20) 중 불량인 입력 단자의 번호 이상의 번호를 가지는 선택 신호들이 '1'의 레벨을 가질 수 있다. 예를 들어, 제18입력 단자(110_18)의 불량시에 제18 내지 제20선택 신호들(SEL_18~SEL_20)이 '1'의 레벨을 가지고, 제11 내지 제17선택 신호들(SEL_11~SEL_17)이 '0'의 레벨을 가질 수 있다.
제10선택 신호(SEL_10)와 제20선택 신호(SEL_20)가 모두 '1'의 레벨을 가질 경우에 리던던시 버퍼(320)로 입력된 입력 신호가 2개의 내부 입력 신호(DBI_1_INT, DBI_2_INT)로 전달되는 충돌이 발생할 수 있다. 따라서, 제1 내지 제10입력 단자들(110_1~110_10) 중 하나의 입력 단자가 불량이고, 제11 내지 제20입력 단자들(110_11~110_20) 중 하나의 입력 단자가 불량인 경우에는 제10선택 신호(SEL_10)와 제20선택 신호(SEL_20) 중 하나의 선택 신호만이 '1'의 레벨을 가질 수 있다.
도 5의 실시예에 따르면, 리던던시 입력 단자(310)와 리던던시 버퍼(320)의 개수를 늘리지 않으면서도 많은 입력 단자들의 불량에 대응할 수 있다. 제1 내지 제10입력 단자들(110_1~110_10) 중 하나의 입력 단자가 불량이고, 제11 내지 제20입력 단자들(110_11~110_20) 중 하나의 입력 단자가 불량인 경우에는 제10입력 단자(110_10)와 제20입력 단자(110_20)로 원래 입력 되어야 할 입력 신호들(DBI_1, DBI_2) 중 하나의 입력 신호를 입력받는 것을 포기해야 하지만 이러한 경우는 많이 발생하지 않는다.
도 6은 도 5의 반도체 장치의 리페어 동작을 설명하기 위한 도면이다. 도 6에서는 제18입력 단자(110_18)가 불량이라고 가정하기로 한다.
도 6을 참조하면, 제1 내지 제10선택 신호들(SEL_1~SEL_10)과 제11 내지 제17선택 신호들(SEL_11~SEL_17)이 '0'의 레벨을 가지고, 제18 내지 제20선택 신호들(SEL_18~SEL_20)이 '1'의 레벨을 가질 수 있다.
입력 신호들(DM_1, DQ0~DQ7, DBI_1)은 제1 내지 제10입력 단자들(110_1~110_10), 제1 내지 제10버퍼들(120_1~120_10) 및 제1 내지 제10선택부들(130_1~130_10)을 통해 내부 입력 신호들(DM_1, DQ0~DQ7, DBI_1)로 전달될 수 있다.
입력 신호들(DM_2, DQ8~DQ13)은 제11 내지 제17입력 단자들(110_11~110_17), 제11 내지 제17버퍼들(120_11~120_17) 및 제11 내지 제17선택부들(130_11~130_17)을 통해 내부 입력 신호들(DM_2_INT, DQ8_INT~DQ13_INT)로 전달될 수 있다.
입력 신호들(DQ14, DQ15, DBI_2)는 제19 내지 제20입력 단자(110_19, 110_20)와 리던던시 입력 단자(310)를 통해 입력되고, 제19 내지 제20입력 버퍼(120_19, 120_20)와 리던던시 입력 버퍼(320), 제18 내지 제20선택부(130_18~130_20)를 통해 내부 입력 신호들(DQ14_INT, DQ15_INT, DBI_2_INT)로 전달될 수 있다.
본 발명의 기술사상은 상기 바람직한 실시예들에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야에서 통상의 지식을 가진 자라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 알 수 있을 것이다.
특히, 반도체 장치가 포함하는 입력 단자들, 입력 버퍼들, 선택부들의 개수 및 반도체 장치가 입력받는 입력 신호들의 종류들이 얼마든지 변경 가능함은 당연하다.
110_1~110_10: 제1 내지 제10입력 단자들
120_1~120_10: 제1 내지 제10버퍼들
130_1~130_10: 제1 내지 제10선택부들
310: 리던던시 입력 단자
320: 리던던시 버퍼
120_1~120_10: 제1 내지 제10버퍼들
130_1~130_10: 제1 내지 제10선택부들
310: 리던던시 입력 단자
320: 리던던시 버퍼
Claims (11)
- 제1 내지 제N입력 단자들(N은 2이상의 정수);
리던던시 입력 단자;
상기 제1 내지 제N입력 단자들에 연결되는 제1 내지 제N버퍼들; 및
상기 리던던시 입력 단자에 연결되어 상기 리던던시 입력 단자를 통해 입력되는 입력 신호를 수신하는 리던던시 버퍼를 포함하고,
상기 제1 내지 제N입력 단자들 중 제K입력 단자(K는 1이상 N-1이하의 정수)의 불량시에 제K+1 내지 제N입력 단자들이 이전 번호의 입력 단자의 신호를 대신 입력 받고,
상기 리던던시 입력 단자는 상기 제1 내지 제N입력 단자들 중 어느 하나의 입력 단자의 불량시에 상기 제N입력 단자의 신호를 대신 입력받는
반도체 장치.
- 삭제
- ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈제 1항에 있어서,
상기 제1 내지 제N-1버퍼들 중 자신에 대응하는 버퍼를 통해 입력된 신호와 자신에 대응하는 버퍼 이후 번호의 버퍼를 통해 입력된 신호 중 하나의 신호를 선택하기 위한 제1 내지 제N-1선택부들; 및
상기 제N버퍼를 통해 입력된 신호와 상기 리던던시 버퍼를 통해 입력된 신호 중 하나의 신호를 선택하기 위한 제N선택부
를 더 포함하는 반도체 장치.
- ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈제 1항에 있어서,
상기 반도체 장치는 메모리 장치이고,
상기 제1입력 단자는 데이터 마스크 신호 입력 단자이고,
상기 제2 내지 제N-1입력 단자들은 데이터 입력 단자들이고,
상기 제N입력 단자는 데이터 버스 인버전 신호 입력 단자인
반도체 장치.
- ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈제 1항에 있어서,
상기 제1 내지 제N입력 단자들 각각은
패드, 핀 및 마이크로 범프 중 적어도 하나를 포함하는
반도체 장치.
- 제1 내지 제N입력 단자들(N은 2이상의 정수);
제N+1 내지 제2N입력 단자들;
리던던시 입력 단자;
상기 제1 내지 제N입력 단자들에 연결되는 제1 내지 제N버퍼들;
상기 제N+1 내지 제2N입력 단자들에 연결되는 제N+1 내지 제2N버퍼들; 및
상기 리던던시 입력 단자에 연결되어 상기 리던던시 입력 단자를 통해 입력되는 입력 신호를 수신하는 리던던시 버퍼를 포함하고,
상기 제1 내지 제N입력 단자들 중 제K입력 단자(K는 1이상 N-1이하의 정수)의 불량시에 제K+1 내지 제N입력 단자들이 이전 번호의 입력 단자의 신호를 대신 입력 받고,
상기 제N+1 내지 제2N입력 단자들 중 제J입력 단자(J는 N+1이상 2N-1이하의 정수)의 불량시에 제J+1 내지 제2N입력 단자들이 이전 번호의 입력 단자의 신호를 대신 입력 받고,
상기 리던던시 입력 단자는 상기 제1 내지 제N입력 단자들 중 어느 하나의 입력 단자의 불량시에 상기 제N입력 단자의 신호를 대신 입력 받고, 상기 제N+1 내지 제2N입력 단자들 중 어느 하나의 입력 단자의 불량시에 상기 제2N입력 단자의 신호를 대신 입력 받는
반도체 장치.
- ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈제 6항에 있어서,
상기 제1 내지 제N입력 단자들에서 어느 하나의 입력 단자가 불량이고 상기 제N+1 내지 제2N입력 단자들에서 어느 하나의 입력 단자가 불량인 경우에, 상기 리던던시 입력 단자는 상기 제N입력 단자와 상기 제2N입력 단자 중 하나의 입력 단자의 신호를 대신 입력 받는
반도체 장치.
- 삭제
- ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈제 6항에 있어서,
상기 제1 내지 제N-1버퍼들 중 자신에 대응하는 버퍼를 통해 입력된 신호와 자신에 대응하는 버퍼 이후 번호의 버퍼를 통해 입력된 신호 중 하나의 신호를 선택하기 위한 제1 내지 제N-1선택부들;
상기 제N버퍼를 통해 입력된 신호와 상기 리던던시 버퍼를 통해 입력된 신호 중 하나의 신호를 선택하기 위한 제N선택부;
상기 제N+1 내지 제2N-1버퍼들 중 자신에 대응하는 버퍼를 통해 입력된 신호와 자신에 대응하는 버퍼 이후 번호의 버퍼를 통해 입력된 신호 중 하나의 신호를 선택하기 위한 제N+1 내지 제2N-1선택부들; 및
상기 제2N버퍼를 통해 입력된 신호와 상기 리던던시 버퍼를 통해 입력된 신호 중 하나의 신호를 선택하기 위한 제2N선택부
를 더 포함하는 반도체 장치.
- ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈제 6항에 있어서,
상기 반도체 장치는 메모리 장치이고,
상기 제1입력 단자와 상기 제N+1입력 단자는 데이터 마스크 신호 입력 단자들이고,
상기 제2 내지 제N-1입력 단자들과 상기 제N+2 내지 제2N-1입력 단자들은 데이터 입력 단자들이고,
상기 제N입력 단자와 상기 제2N입력 단자는 데이터 버스 인버전 신호 입력 단자들인
반도체 장치.
- ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈제 6항에 있어서,
상기 제1 내지 제2N입력 단자들 각각은
패드, 핀 및 마이크로 범프 중 적어도 하나를 포함하는
반도체 장치.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020160101186A KR102557310B1 (ko) | 2016-08-09 | 2016-08-09 | 반도체 장치 |
| US15/473,907 US9793896B1 (en) | 2016-08-09 | 2017-03-30 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020160101186A KR102557310B1 (ko) | 2016-08-09 | 2016-08-09 | 반도체 장치 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20180017412A KR20180017412A (ko) | 2018-02-21 |
| KR102557310B1 true KR102557310B1 (ko) | 2023-07-20 |
Family
ID=60021681
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020160101186A KR102557310B1 (ko) | 2016-08-09 | 2016-08-09 | 반도체 장치 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US9793896B1 (ko) |
| KR (1) | KR102557310B1 (ko) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102532995B1 (ko) * | 2018-03-26 | 2023-05-17 | 에스케이하이닉스 주식회사 | 메모리 장치 및 이를 포함하는 메모리 시스템 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20100060310A1 (en) * | 2008-09-10 | 2010-03-11 | Qualcomm Incorporated | Systems and Methods Utilizing Redundancy in Semiconductor Chip Interconnects |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6346824B1 (en) * | 1996-04-09 | 2002-02-12 | Xilinx, Inc. | Dedicated function fabric for use in field programmable gate arrays |
| US6107820A (en) * | 1997-05-23 | 2000-08-22 | Altera Corporation | Redundancy circuitry for programmable logic devices with interleaved input circuits |
| KR100474002B1 (ko) | 1998-04-28 | 2005-07-18 | 엘지.필립스 엘시디 주식회사 | 액정표시장치의불량패드수리방법및그구조 |
| US6201404B1 (en) * | 1998-07-14 | 2001-03-13 | Altera Corporation | Programmable logic device with redundant circuitry |
| US6443739B1 (en) | 2000-12-28 | 2002-09-03 | Unisys Corporation | LGA compression contact repair system |
| KR100400307B1 (ko) * | 2001-05-09 | 2003-10-01 | 주식회사 하이닉스반도체 | 로오 리페어회로를 가진 반도체 메모리 장치 |
| US7215140B1 (en) * | 2003-05-30 | 2007-05-08 | Altera Corporation | Programmable logic device having regions of non-repairable circuitry within an array of repairable circuitry and associated configuration hardware and method |
| US7180324B2 (en) * | 2004-05-28 | 2007-02-20 | Altera Corporation | Redundancy structures and methods in a programmable logic device |
| US7508231B2 (en) * | 2007-03-09 | 2009-03-24 | Altera Corporation | Programmable logic device having redundancy with logic element granularity |
| US7746100B2 (en) * | 2008-04-28 | 2010-06-29 | Altera Corporation | Flexible adder circuits with fast carry chain circuitry |
| US8539420B2 (en) * | 2011-07-05 | 2013-09-17 | Xilinx, Inc. | Method and apparatus for self-annealing multi-die interconnect redundancy control |
| US9236864B1 (en) * | 2012-01-17 | 2016-01-12 | Altera Corporation | Stacked integrated circuit with redundancy in die-to-die interconnects |
| US8860460B1 (en) * | 2012-11-05 | 2014-10-14 | Altera Corporation | Programmable integrated circuits with redundant circuitry |
-
2016
- 2016-08-09 KR KR1020160101186A patent/KR102557310B1/ko active IP Right Grant
-
2017
- 2017-03-30 US US15/473,907 patent/US9793896B1/en active Active
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20100060310A1 (en) * | 2008-09-10 | 2010-03-11 | Qualcomm Incorporated | Systems and Methods Utilizing Redundancy in Semiconductor Chip Interconnects |
Also Published As
| Publication number | Publication date |
|---|---|
| US9793896B1 (en) | 2017-10-17 |
| KR20180017412A (ko) | 2018-02-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US9997229B2 (en) | Address decoder and active control circuit and semiconductor memory including the same | |
| US11194505B2 (en) | High bandwidth memory device and system device having the same | |
| TWI664638B (zh) | 智慧自修復裝置和方法 | |
| US8110892B2 (en) | Semiconductor device having a plurality of repair fuse units | |
| TWI615911B (zh) | 使用解碼器／編碼器之矽通孔冗餘方案及結構 | |
| US20160163609A1 (en) | Methods and apparatus for testing auxiliary components in a multichip package | |
| US8698276B2 (en) | Semiconductor device having a plurality of repair fuse units | |
| US8601327B2 (en) | Semiconductor memory device | |
| KR102578200B1 (ko) | 래치 회로 및 이를 포함하는 반도체 장치 | |
| US8108741B2 (en) | Semiconductor memory device having mount test circuits and mount test method thereof | |
| KR20170084193A (ko) | 포스트 패키지 트림을 수행하기 위한 장치들 및 방법들 | |
| KR20150120617A (ko) | 반도체 칩 적층 패키지 | |
| US6812557B2 (en) | Stacked type semiconductor device | |
| US11681457B2 (en) | High bandwidth memory device and system device having the same | |
| US20200219582A1 (en) | Integrated circuit chip and die test without cell array | |
| US20130157386A1 (en) | Semiconductor apparatus and repairing method thereof | |
| US8829933B2 (en) | Semiconductor apparatus and probe test method thereof | |
| KR102557310B1 (ko) | 반도체 장치 | |
| US8134880B2 (en) | Semiconductor integrated circuit | |
| JP2014071932A (ja) | マルチチップメモリモジュール | |
| US20140110711A1 (en) | Stacked chip module with integrated circuit chips having integratable built-in self-maintenance blocks | |
| US7123527B2 (en) | Redundancy fuse circuit | |
| US9058901B2 (en) | Semiconductor apparatus with boundary scan test circuit | |
| US20020113251A1 (en) | Redundant circuit and method for replacing defective memory cells in a memory device | |
| US9966363B1 (en) | Semiconductor apparatus and method for preparing the same |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right |