KR20170084193A - 포스트 패키지 트림을 수행하기 위한 장치들 및 방법들 - Google Patents

포스트 패키지 트림을 수행하기 위한 장치들 및 방법들 Download PDF

Info

Publication number
KR20170084193A
KR20170084193A KR1020177015706A KR20177015706A KR20170084193A KR 20170084193 A KR20170084193 A KR 20170084193A KR 1020177015706 A KR1020177015706 A KR 1020177015706A KR 20177015706 A KR20177015706 A KR 20177015706A KR 20170084193 A KR20170084193 A KR 20170084193A
Authority
KR
South Korea
Prior art keywords
integrated circuit
memory
post
circuit die
interface
Prior art date
Application number
KR1020177015706A
Other languages
English (en)
Other versions
KR102058589B1 (ko
Inventor
알란 제이. 윌슨
제프리 피. 라이트
Original Assignee
마이크론 테크놀로지, 인크.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 마이크론 테크놀로지, 인크. filed Critical 마이크론 테크놀로지, 인크.
Publication of KR20170084193A publication Critical patent/KR20170084193A/ko
Application granted granted Critical
Publication of KR102058589B1 publication Critical patent/KR102058589B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/20—Memory cell initialisation circuits, e.g. when powering up or down, memory clear, latent image memory
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4072—Circuits for initialization, powering up or down, clearing memory or presetting
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/20—Initialising; Data preset; Chip identification
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/021—Detection or location of defective auxiliary circuits, e.g. defective refresh counters in voltage or current generators
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/022—Detection or location of defective auxiliary circuits, e.g. defective refresh counters in I/O circuitry
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/023—Detection or location of defective auxiliary circuits, e.g. defective refresh counters in clock generator or timing circuitry
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/028—Detection or location of defective auxiliary circuits, e.g. defective refresh counters with adaption or trimming of parameters
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/46—Test trigger logic
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4076—Timing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4093—Input/output [I/O] data interface arrangements, e.g. data buffers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
    • G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
    • G11C17/18—Auxiliary circuits, e.g. for writing into memory
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/14—Implementation of control logic, e.g. test mode decoders
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
    • G11C5/063—Voltage and signal distribution in integrated semi-conductor memory access lines, e.g. word-line, bit-line, cross-over resistance, propagation delay
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Tests Of Electronic Circuits (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)

Abstract

메모리 다이는 3-차원 집적 회로를 형성하기 위해 적층될 수 있다. 예를 들면, 실리콘-관통 비아들(TSV들)은 신호들이 3-차원 집적 회로를 통해 수직으로 통과하는 것을 허용할 수 있다. 메모리 다이의 포스트 패키지 트리밍을 수행하기 위한 장치들 및 방법들이 본 출원에 개시되며, 유리하게는 메모리 다이가 적층된 후 메모리 다이가 트리밍되는 것을 허용하여, 테스트 및 트리밍 특성들이 실제로 접하게 될 것에 비교적 가깝다.

Description

포스트 패키지 트림을 수행하기 위한 장치들 및 방법들{APPARATUSES AND METHODS TO PERFORM POST PACKAGE TRIM}
본 발명은 전반적으로 전자 장치에 관한 것이다. 특히 본 발명은 메모리 디바이스들에 관한 것이다.
집적 회로의 성능은 제조 프로세스 가변성을 포함하여, 많은 변수들의 영향을 받는다. 제조 프로세스 가변성을 보상하기 위해, 집적 회로들은 제조 동안 종종 "트리밍(trimmed)"된다. 수율을 개선하기 위해 트림 프로세스를 개선하는 것이 바람직할 것이다.
본 출원에서 이들 도면들 및 연관된 설명은 본 발명의 특정 실시예들을 예시하기 위해 제공되며 제한적이도록 의도되지 않는다.
도 1은 실리콘 관통 비아들(TSV들)을 포함한 다이의 스택을 예시한다.
도 2는 테스트 장비 및 시스템 온 칩의 예를 예시한다.
도 3은 포스트 패키지 트림을 포함한 메모리 디바이스의 일 부분의 실시예의 블록도이다.
도 4는 포스트 패키지 트림 및 소프트 포스트 패키지 트림을 포함한 메모리 디바이스의 일 부분의 일 실시예의 블록도이다.
도 5는 포스트 패키지 트리밍을 위한 프로세스의 일 실시예를 일반적으로 예시한, 흐름도이다.
도 6은 소프트 포스트 패키지 트리밍을 위한 프로세스의 일 실시예를 일반적으로 예시한, 흐름도이다.
특정한 실시예들이 본 출원에서 설명되지만, 본 출원에 제시된 이득들 및 특징들이 모두를 제공하지 않는 실시예들을 포함하여, 본 발명의 다른 실시예들이 이 기술분야의 숙련자들에게 명백할 것이다.
도 1은 메모리 다이(102, 104, 106, 108) 및 재-구동 층(re-drive layer)(110)의 스택을 포함한 3-차원(3D) 집적 회로(100)를 예시한다. 4개의 메모리 다이(102, 104, 106, 108)를 갖고 예시되지만, 스택에서 메모리 다이의 수는 둘 이상의 매우 폭넓은 범위에서 달라질 수 있다. 메모리 다이(102, 104, 106, 108)는 신호들이 수직 방식으로 스택의 다양한 다이를 통과하도록 허용하는, 실리콘-관통 비아들(through-silicon vias; TSV들)을 포함할 수 있다. TSV들의 일 부분은 어드레스들 및/또는 데이터를 위한 버스를 형성하기 위해 사용될 수 있다. 이것은 시스템 온 칩(system on a chip; SOC) 또는 패키지형 시스템(system in a package; SIP) 애플리케이션들과 같은 애플리케이션들을 위한 메모리의 비교적 밀집한 패키징을 허용한다. 메모리는 동적 랜덤 액세스 메모리(DRAM), 정적 랜덤 액세스 메모리(SRAM), 플래시 메모리, 전기적으로 소거 가능한 판독 전용 메모리(EEPROM), 상 변화 메모리(PCM) 등일 수 있다.
종래에, 메모리 다이(102, 104, 106, 108)는 개별적으로 테스트되며, 트리밍된다면, 3D 집적 회로에서 패키징 전에 트리밍된다. 그러나, 적층으로 인해, 제조 및 테스트 동안 조건들은 필드에서의 사용 동안 마주하게 되는 조건들과 매우 상이할 수 있다. 예를 들면, 다른 다이로부터의 기생 용량으로 인해 TSV들에 연결된 접촉들 상에 보다 많은 기생 용량이 있을 수 있다. 또 다른 예에서, 스택에 배열될 다른 메모리 다이의 수는 알려지지 않을 수 있다. 또 다른 예에서, 스택 내에서의 메모리 다이의 위치가 알려지지 않을 수 있다. 테스트 및 동작 사이에서의 이러한 불일치는 시스템-레벨 테스트 동안 고장들 또는 필드에서의 고장들로 이어질 수 있다. 이러한 고장들은, 예를 들면 그것의 정격 규격들에서 신뢰 가능하게 동작하지 않는 DRAM을 포함할 수 있다. 메모리의 포스트 패키지 트림을 수행하기 위한 장치들 및 방법들이 본 출원에 개시되며, 이것은 유리하게는 메모리 다이가 필드에서 사용된 것에 더 가깝거나 또는 그것과 동일한 구성으로 트리밍되도록 허용한다. 이것은 유리하게는 시스템 온 칩이 감소된 속도들로 또는 추가 레이턴시(latency)들로 보다는, 그것의 최고 속도로 DRAM을 동작시키도록 허용할 수 있다.
도 2는 테스트 장비(202) 및 시스템 온 칩(system on a chip)(204)의 예를 예시한다. 예시된 시스템 온 칩(204)은 CPU(210), DRAM 스택(212), 디스플레이 프로세서(214), 인터페이스들(216), 제어기들(218), 및 오디오 프로세서(220)를 포함한다. 시스템 온 칩 구성들은 광범위하게 달라질 수 있으며 부가적인 또는 보다 적은 주변 장치들이 사용될 수 있다. 또한, DRAM 스택(212)에 대해 DRAM의 스택의 맥락에서 예시되지만, 플래시 메모리와 같은 다른 유형들의 메모리가 또한 적층될 수 있다. DRAM 스택(212)이 시스템 온 칩으로의 조립 후 테스트되고 트리밍될 때, DRAM 스택(212)의 메모리 디바이스들은 그것들이 동작할 실제 환경에서 테스트될 수 있다.
테스트 장비(202)는 예를 들면, DRAM 스택(212)에 테스트 패턴들을 제공하며 에러들에 대해 모니터링함으로써, 내장된 자기-진단을 위한 실행 가능한 코드를 업로딩하고, 버스들 상에서의 신호들을 모니터링하는 등에 의해, 메모리 테스트들을 실행할 수 있다. 메모리 테스팅 기술들은 이 기술분야의 숙련자들에게 잘 알려져 있다.
도 3은 포스트 패키지 트림(PPT)을 포함한 메모리 디바이스의 일 부분(300)의 실시예의 블록도이다. 예시된 부분(300)은 테스트 모드 제어 회로(302), 테스트 모드 래치들(304), 퓨즈 로직/직렬화기(306), 퓨즈들(308), 디코더(310), 트리밍될 회로(312), 포스트 패키지 트림 퓨즈들(314), 및 트리밍될 다른 회로들(316)을 포함한다. 물론, 메모리 디바이스는 하나 이상의 메모리 어레이들, 로우 및 컬럼 디코더들, 감지 회로들, 어드레스 및 데이터 래치들, 버퍼들, 인터페이스 회로들 등과 같은, 다른 회로들(318)을 포함할 수 있다.
메모리 디바이스의 부분(300)은 트리밍을 위한 두 개의 상이한 테스트 모드들을 가진다. 제 1 테스트 모드는 메모리 디바이스가 제조 테스트 동안 스스로 테스트될 때 사용된다. 제 1 테스트 모드는 포스트 패키지 트림을 위한 설비가 존재할 때 선택적일 수 있다. 제 2 테스트 모드는 포스트 패키지 트림(PPT) 테스트 모드에 대응하며, 이것은 메모리 디바이스가 다른 메모리 디바이스들과 함께 적층되며 및/또는 시스템 온 칩에 패키징된 후 사용될 수 있다.
예시된 예에서, 트리밍될 회로(312)는 지연에 대응한다. 이러한 지연은 어드레스 래치 또는 데이터 래치와 같은 래치를 위한 셋업 및 유지 시간을 결정하기 위해 사용될 수 있다. 트리밍될 비교적 많은 셋업 및 유지 시간들이 있을 수 있다. 이에 제한되지 않지만, 전압들, 레이턴시에서 클록 사이클들의 수, 클록 회로의 주파수, 출력 드라이버 구동 세기 등과 같은, 트리밍될 다른 회로들(316)을 위한 다른 아이템들이 트리밍될 수 있다. 예시된 트리밍될 회로(312)는 지연 회로들(320, 322) 및 다중화기들(324, 326)을 포함한다. 지연 회로들(320, 322)은 예를 들면, 게이트 지연들에 의해 구현될 수 있다. 다중화기들(324, 326)은 트리밍될 회로(312)를 통해 지연을 조정하기 위해 0, 1, 또는 2개의 지연들을 포함하는 경로를 선택할 수 있다.
일 실시예에서, 제 1 테스트 모드를 위한 명령어들이 접촉들 상에서 프로빙함으로써 메모리 디바이스에 제공된다. 제 1 테스트 모드는 패키징 전에 수행될 수 있으므로, 제 1 테스트 모드를 이용한 테스트 장비는 이용 가능한 포스트 패키징이 아닌 접촉들을 이용할 수 있다. 또한 이용 가능한 포스트 패키징인 접촉들이 대안적으로 사용될 수 있다. 테스트 모드 제어 회로(302)는 제 1 테스트 모드로 진입할지 여부를 결정한다. 제 1 테스트 모드는 테스트 모드 제어 회로(302), 테스트 모드 래치들(304), 퓨즈 로직/직렬화기(306), 퓨즈들(308), 및 디코더(310)에 의해 구현된다. 제 1 테스트 모드에서, 테스트 모드 제어 회로(302)는 트림 설정을 테스트하기 위해 테스트 모드 래치들(304)에 대한 적절한 어드레스들에 데이터를 위치시킬 수 있다. 테스트 모드 래치들(304)의 출력들은 입력들로서 디코더(310)에 제공된다. 디코더(310)는 트리밍될 회로(312)의 다중화기들(324, 326)을 제어하기 위해 테스트 모드 래치들(304)로부터의 설정 또는 트리밍될 다른 회로들(316)에 대한 다른 트림 설정들을 해석할 수 있다.
적절한 설정이 발견된 후, 설정은 퓨즈들(308) 중 하나 이상의 퓨즈들을 프로그램함으로써 저장될 수 있다. 일 실시예에서, 퓨즈 로직/직렬화기(306)는 대리인 문서 MICRON.629A를 갖고 "메모리 디바이스들의 포스트 패키지 복구(Post Package Repair of Memory Devices)"라는 제목의, 2013년 11월 12일에 출원된, 공동-소유된 미국 특허 출원 번호 제14/077,630호에서 설명된 바와 같이 순차적인 방식으로 퓨즈들을 프로그램하거나 또는 "블로잉(blow)"할 수 있으며, 그것의 개시는 본 출원에 참조로서 통합된다. 순차적인 방식으로 퓨즈들의 블로잉은 유리하게는 퓨즈들을 블로잉하기 위해 사용된 피크 전류를 감소시킬 수 있다. 발진기 신호는 퓨즈들의 순차적 블로잉을 통해 움직이기 위해 사용될 수 있다. 메모리 디바이스는 그 후 정상 동작 동안 구성을 위해 퓨즈들(308)로부터 저장된 설정들을 검색할 수 있다. 어떤 트리밍도 특정한 회로에 대한 제 1 테스트 모드 동안 표시되지 않는다면, 대응하는 퓨즈들(308)은 블로잉될 필요가 없으며, 디코더(310)는 디폴트 설정을 사용하기 위해 블로잉된 퓨즈들의 부재를 해석할 수 있다. 제 1 테스트 모드 동안 및 포스트 패키지 트리밍이 없는 정상 동작 동안, 디코더(310)는 테스트 모드 래치들(304)로부터의 상부 경로를 사용한다. 나중에 설명될 바와 같이, 트리밍 설정이 PPT에 의해 변경되었다면, 디코더(310)는 PPT 퓨즈들(314)로부터의 대안 설정을 선택할 수 있다. 본 출원에서 사용된 바와 같이, 퓨즈들(308) 및 PPT 퓨즈들(314)에서 사용된 바와 같이 용어("퓨즈들(fuses)")는 퓨즈들 및 안티퓨즈(antifuse)들 양쪽 모두를 커버하는 것으로 해석될 것이라는 것이 주의되어야 한다. 퓨즈들은 단락들로서 시작하며 개방될 수 있다. 안티퓨즈들은 개방 회로들로서 시작되며 예를 들면, 비교적 높은 전압의 펄스를 갖고 두 개의 노드들 사이에서의 비교적 얇은 산화물 층에서 절연 파괴를 야기함으로써 단락될 수 있다. 다른 형태들의 비-휘발성 저장 장치가 대안적으로 트림 설정들을 저장하기 위해 사용될 수 있다.
제 2 테스트 모드 또는 PPT 테스트 모드는 퓨즈 로직/직렬화기(306), 퓨즈들(308), 테스트 모드 래치들(304), 및 디코더(310)에 의해 구현된다. 예시된 실시예에서, 어드레스들/데이터를 위한 메모리 디바이스 상에 이미 존재하는 입력/출력(I/O)은 PPT 테스트 모드 동안 통신하기 위해 사용된다. 일 실시예에서, 트리밍되는 메모리 디바이스는 하나 이상의 메모리 어레이들의 복구를 위한 중복 컬럼들 및/또는 로우들 및 포스트 패키지 복구(PPR :post package repair)를 위한 설비를 포함하며, PPT 및 PPR을 위해 메모리 디바이스와 통신하기 위해 사용된 프로토콜들 및 인터페이스 회로들은 동일할 수 있다.
I/O를 통해 수신된 명령어들에 기초하여, 퓨즈 로직/직렬화기(306)는 존재한다면, 제 1 테스트 모드의 퓨즈들(308)에 저장된, 원래 트림 설정들을 오버라이딩할 수 있는 PPT 퓨즈들(314)로 새로운 또는 대안적인 트림 설정들을 프로그램할 수 있다. PPT 퓨즈 데이터는 PPT 설정이 사용되는지 여부를 결정하기 위해, 및 PPT 설정의 값을 검색하기 위해 디코더(310)에 의해 검색된다. PPT 설정이 존재한다면, 디코더(310)는 트리밍될 회로(312)에 PPT 설정을 적용한다. 그렇지 않다면, 디코더(310)는 제 1 테스트 모드로부터의 설정을 사용할 수 있다.
도 4는 포스트 패키지 트림(PPT : post package trim) 및 소프트 포스트 패키지 트림(SPPT : soft post package trim)을 포함한 메모리 디바이스의 일 부분(400)의 일 실시예의 블록도이다. 일단 블로잉되면, 퓨즈들/안티퓨즈들은 블로잉되지 않을 수 없다. SPPT 피처는 다양한 트림 설정들이 퓨즈들을 블로잉함으로써 영구적으로 설정들에 투입하기 전에 시도되도록 허용한다. 예를 들면, 스택의 다양한 다이는 서로 상호 작용할 수 있으며 트리밍 프로세스는 반복적 프로세스가 사용된다면 보다 양호한 성능을 제공할 수 있다. SPPT 피처는 시스템 벤더들로 하여금 다양한 소프트 조정들을 갖고 실험하며 입력/출력 정렬, 셋업 및 유지 시간들 등을 위해 적층된 디바이스들의 다수의 디바이스들에 걸쳐 성능을 평가하도록 허용한다. 비교적 양호한 구성이 발견된 후, 이들 소프트 트림 설정들은 퓨즈들/안티퓨즈들을 블로잉함으로써 영구적으로 저장될 수 있다.
예시된 부분(400)은 테스트 모드 제어 회로(302), 테스트 모드 래치들(304), 퓨즈 로직/직렬화기(306), 퓨즈들(308), 디코더(310), 트리밍될 회로(312), 포스트 패키지 트림(PPT) 퓨즈들(314), 및 트리밍될 다른 회로들(316)을 포함한다. 부분(400)은 SPPT 모드의 제공을 위해 SPPT 래치들(402) 및 SPPT 모드 다중화기(SPPT 모드 먹스(mux))(404)를 추가로 포함한다. 설명의 반복을 피하기 위해, 동일한 또는 유사한 기능을 가진 도 3 및 도 4에서의 구성요소들은 동일한 참조 번호에 의해 참조될 수 있다.
SPPT 래치들(402)은 데이터 래치들, 레지스터들, 플립 플롭들, SRAM 셀들 등에 대응할 수 있다. SPPT 래치들(402)은 SPPT 모드 동안 임시 트림 설정들을 저장하기 위해 사용될 수 있다. SPPT 모드 동안, 퓨즈 로직/직렬화기(306)는 메모리 디바이스들의 I/O를 통해 테스트 장비와 통신할 수 있다. 제대로 작동하는 트림 설정들은 그 후 PPT 퓨즈들(314)로 프로그램될 수 있다. 트림 설정들이 제대로 작동하지 않을 때, 상이한 트림 설정들이 시도될 수 있다. 유리하게는, SPPT 래치들(402)은 다양한 트림 설정들이 시도될 수 있도록 반복적으로 겹쳐 쓰여질 수 있다. 활성화 신호는 SPPT 래치들(402)의 래칭을 제어할 수 있다.
SPPT 모드 먹스(404)는 두 개의 세트들의 입력들을 가진다. 제 1 세트의 입력들은 PPT 퓨즈들(314)에 결합되며, 제 2 세트의 입력들은 SPPT 래치들(402)에 결합된다. SPPT 모드에 있을 때, SPPT 모드 먹스(404)는 출력으로서 제 2 세트의 입력들(SPPT 퓨즈들)을 선택한다. 그렇지 않다면, SPPT 모드 먹스(404)는 출력으로서 제 1 세트의 입력들(PPT 퓨즈들)을 선택할 수 있다. SPPT 모드 먹스(404)의 출력은 디코더(310)에 결합되며, 이것은 SPPT 래치들(402) 또는 PPT 퓨즈들(314)에서의 데이터에 의해 규정된 방식으로 트리밍될 회로(312)를 트리밍할 수 있다. 다수의 파라미터들의 소프트 트리밍을 제공하기 위해 메모리 디바이스에서 많은 세트들의 SPPT 래치들(402) 및 SPPT 모드 먹스들(404)이 있을 수 있다는 것이 이해될 것이다.
도 5는 포스트 패키지 트리밍을 위한 프로세스의 일 실시예를 일반적으로 예시한 흐름도이다. 프로세스는 일반적으로 퓨즈 로직/직렬화기(306)에 의해 수행될 수 있다. 예시된 프로세스는 다양한 방식들로 수정될 수 있다는 것이 숙련된 전문가에 의해 이해될 것이다. 예를 들면, 또 다른 실시예에서, 예시된 프로세스의 다양한 부분들이 조합될 수 있고, 대안적인 시퀀스로 재배열될 수 있고, 제거될 수 있다.
프로세스는 포스트 패키지 트림(PPT)로 진입하기 위해 상태(502)에서 시작한다. 예를 들면, 테스트 장비는 메모리 디바이스의 I/O와 직접 통신할 수 있거나 또는 예를 들면, 메모리 디바이스가 존재하는 시스템 온 칩의 CPU를 통해 간접적으로 통신할 수 있다. 프로세스는 상태(502)에서 상태(504)로 전진한다.
상태(504)에서, 프로세스는 트리밍될 파라미터의 표시를 수신한다. 예를 들면, 표시는 어드레스에 대응할 수 있으며, 어드레스는 특정한 래치의 셋업 및 유지를 위한 트림과 같은, 파라미터에 매핑될 수 있다. 프로세스는 상태(504)에서 상태(506)로 전진한다.
상태(506)에서, 프로세스는 트림 설정을 수신한다. 예를 들면, 설정은 래치를 위한 셋업 및 유지에서의 지연에 대응할 수 있다. 프로세스는 상태(506)에서 상태(508)로 전진한다.
상태(508)에서, 프로세스는 트림 설정을 저장하기 위해 퓨즈들을 블로잉한다. 예를 들면, 퓨즈 로직/직렬화기(306)는 PPT 퓨즈들(314)의 적용 가능한 퓨즈들을 블로잉할 수 있다. 일 실시예에서, 프로세스는 PPT 퓨즈들(314) 모두를 위한 트림 설정들을 셋 업하며, 적용 가능한 PPT 퓨즈들(314)은 순차적인 방식으로 블로잉된다. 프로세스는 다른 트림 설정들을 위해 요구된 대로 반복될 수 있다.
도 6은, 수행된 소프트 포스트 패키지 트리밍을 위한 프로세스의 일 실시예를 일반적으로 예시한 흐름도이다. 프로세스는 일반적으로 퓨즈 로직/직렬화기(306)에 의해 수행될 수 있다. 예시된 프로세스는 다양한 방식들로 수정될 수 있다는 것이 숙련된 전문가에 의해 이해될 것이다. 예를 들면, 또 다른 실시예에서, 예시된 프로세스의 다양한 부분들이 조합될 수 있고, 대안적인 시퀀스로 재배열될 수 있으며 제거될 수 있다.
프로세스는 소프트 포스트 패키지 트림(SPPT) 모드로 진입하기 위해 상태(602)에서 시작한다. SPPT 모드에서, SPPT 모드 먹스(404)는 SPPT 래치들(402)에 결합되는 입력들을 사용하도록 지시받아야 한다. 예를 들면, 테스트 장비는 메모리 디바이스의 I/O와 직접 통신할 수 있거나 또는 예를 들면 메모리 디바이스가 존재하는 시스템 온 칩의 CPU를 통해 간접적으로 통신할 수 있다. 프로세스는 상태(602)에서 상태(604)로 전진한다.
상태(604)에서, 프로세스는 트리밍될 파라미터의 표시를 수신한다. 예를 들면, 표시는 어드레스에 대응할 수 있으며, 어드레스는 특정한 래치의 셋업 및 유지를 위한 트림과 같은, 파라미터에 매핑될 수 있다. 프로세스는 상태(604)에서 상태(606)로 전진한다.
상태(606)에서, 프로세스는 트림 설정을 수신한다. 예를 들면, 설정은 래치를 위한 셋업 및 유지에서의 지연에 대응할 수 있다. 프로세스는 상태(606)에서 상태(608)로 전진한다.
상태(608)에서, 프로세스는 활성화 명령어를 수신하기 위해 대기하며, 이것은 SPPT 래치로의 설정을 래치하기 위해 사용되는, 활성화 신호 상에서의 상승 에지에 대응할 수 있다. 신호는 퓨즈 로직/직렬화기(306), 또 다른 회로에 의해, 또는 외부적으로 발생될 수 있다. 프로세스는 적절한 트림 파라미터들이 발견될 때까지 반복될 수 있으며, 그 후 프로세스는 도 5와 관련되어 이전에 설명된 바와 같이 PPT 퓨즈들(314)에 그것들을 저장함으로써 적절한 트림 설정들에 투입할 수 있다.
일 실시예는 장치를 포함하며, 본 출원에서 장치는 집적 회로 다이로서: 메모리 셀들의 어레이; 집적 회로 다이로 및 상기 집적 회로 다이로부터의 데이터 전달을 허용하도록 구성된 인터페이스; 인터페이스를 통해 수신된 지시들에 응답하여 포스트-패키지 트림 모드로 진입하도록 구성된 회로로서, 상기 회로는 하나 이상의 값들을 수신하며 상기 하나 이상의 값들에 적어도 부분적으로 기초하여 메모리 특성에 관련하여 집적 회로의 특성을 조정하도록 구성되는, 상기 회로를 포함한, 상기 집적 회로 다이를 포함한다.
일 실시예는 집적 회로 다이를 위한 트리밍을 수행하는 전자적으로-구현된 방법을 포함하며, 상기 방법은: 집적 회로 다이의 인터페이스를 통해, 포스트-패키지 트림 모드로 진입하기 위한 지시를 수신하는 단계로서, 상기 집적 회로 다이는 메모리 셀들의 어레이를 포함하며, 상기 인터페이스는 집적 회로 다이로 및 상기 집적 회로 다이로부터의 데이터 전달을 허용하도록 구성되는, 상기 지시 수신 단계; 및 상기 인터페이스를 통해 하나 이상의 값들을 수신하며 상기 하나 이상의 값들에 적어도 부분적으로 기초하여 메모리 특성에 관련하여 집적 회로 다이의 특성을 조정하는 단계를 포함한다.
일 실시예는 시스템 온 칩을 포함하며, 상기 시스템 온 칩은: 프로세서; 및 복수의 집적 회로 메모리 다이로서, 상기 복수의 집적 회로 메모리 다이는 스택에 배열되며 실리콘-관통 비아들을 통해 버스를 공유하고, 상기 복수의 집적 회로 메모리 다이의 집적 회로 메모리 다이는: 메모리 셀들의 어레이; 상기 집적 회로 다이로 및 상기 집적 회로 다이로부터의 데이터 전달을 허용하도록 구성된 버스; 상기 버스를 통해 수신된 지시들 및 및 집적 회로 메모리 다이와 연관된 칩 선택에 응답하여 포스트-패키지 트림 모드로 진입하도록 구성된 회로로서, 상기 회로는 하나 이상의 값들을 수신하며 상기 하나 이상의 값들에 적어도 부분적으로 기초하여 메모리 특성에 관련하여 집적 회로의 특성을 조정하도록 구성되는, 상기 회로를 포함하는, 상기 복수의 집적 회로 메모리 다이를 포함한다.
반대로 명확하게 서술되지 않는다면, "결합된(coupled)"은 반드시 기계적으로는 아닌, 하나의 요소/특징이 직접 또는 간접적으로 또 다른 요소/특징에 결합됨을 의미한다. 따라서, 도면들은 요소들 및 구성요소들의 배열들의 다양한 예들을 예시하지만, 부가적인 매개 요소들, 디바이스들, 피처들 또는 구성요소들이 실제 실시예에서 존재할 수 있다.
반도체 메모리 디바이스들은 디지털 전자 디바이스들 및 다양한 시스템들에서 어디에나 있다. 이들 다양한 시스템들은 지시들을 실행하며 및/또는 메모리 디바이스들 상에 저장된 데이터를 액세스하도록 구성된 프로세스를 포함할 수 있다. 이들 디바이스들의 예들은 데스크탑 컴퓨터들, 워크스테이션들, 서버들, 태블릿들, 랩탑 컴퓨터들, 디지털 카메라들, 비디오 카메라들, 디지털 미디어 플레이어들, 개인용 디지털 보조기들, 스마트폰들, 이동 전화들, 내비게이션 디바이스들, 비-휘발성 저장 제품들, 키오스크들, 자동차 제품들 등을 포함한다.
상기 설명된 기법들을 이용한 디바이스들은 다양한 전자 디바이스들로 구현될 수 있다. 전자 디바이스들의 예들은 이에 제한되지 않지만, 소비자 전자 제품들, 소비자 전자 제품들의 부분들, 전자 테스트 장비 등을 포함할 수 있다. 전자 디바이스들의 예들은 또한 광학 네트워크들 또는, 예를 들면 기지국들을 포함한 다른 통신 네트워크들의 회로들을 포함할 수 있다. 소비자 전자 제품들은, 이에 제한되지 않지만, 자동차, 캠코더, 카메라, 디지털 카메라, 휴대용 메모리 칩, 세탁기, 건조기, 세탁기/건조기, 복사기, 팩시밀리 기계, 스캐너, 다-기능 주변 디바이스 등을 포함할 수 있다. 뿐만 아니라, 전자 디바이스는 산업용, 의료용 및 자동차 애플리케이션들을 위한 것들을 포함하여, 완성되지 않은 제품들을 포함할 수 있다.
다양한 실시예들이 상기 설명되었다. 이들 특정 실시예들을 참조하여 설명되지만, 설명들은 예시적이도록 의도되며 제한적이도록 의도되지 않는다. 다양한 수정들 및 응용들이 이 기술분야의 숙련자들에게 발생할 수 있다.

Claims (20)

  1. 장치에 있어서,
    집적 회로 다이를 포함하되, 상기 집적 회로 다이는:
    메모리 셀들의 어레이;
    상기 집적 회로 다이로 및 상기 집적 회로 다이로부터의 데이터 전달을 허용하도록 구성된 인터페이스;
    상기 인터페이스를 통해 수신된 지시들에 응답하여 포스트-패키지 트림 모드(post-package trim mode)로 진입하도록 구성된 회로로서, 상기 회로는 하나 이상의 값들을 수신하며 상기 하나 이상의 값들에 적어도 부분적으로 기초하여 메모리 특성에 관련하여 상기 집적 회로의 특성을 조정하도록 구성되는, 상기 회로를 포함하는, 장치.
  2. 청구항 1에 있어서,
    상기 집적 회로 다이는 실리콘-관통 비아(through-silicon via)들을 더 포함하며, 상기 인터페이스는 복수의 집적 회로 다이가 3-차원 집적 회로를 형성하기 위해 적층 가능하도록 상기 실리콘-관통 비아들에 결합되는, 장치.
  3. 청구항 1에 있어서,
    상기 회로는 영구적 트리밍을 위해 비휘발성 방식으로 상기 조정된 특성을 저장하도록 구성되는, 장치.
  4. 청구항 1에 있어서,
    상기 회로는 트리밍된 구성의 테스팅을 위해 휘발성 방식으로 상기 조정된 특성을 저장하도록 구성되는, 장치.
  5. 청구항 1에 있어서,
    상기 메모리 셀들은 동적 랜덤 액세스 메모리(DRAM)를 포함하는, 장치.
  6. 청구항 1에 있어서,
    상기 메모리 셀들은 플래시 메모리를 포함하는, 장치.
  7. 청구항 1에 있어서,
    상기 조정된 특성은 어드레스 래치의 셋업 및 유지 시간, 데이터 래치의 셋업 및 유지 시간(hold time), 출력 드라이버 구동 세기, 또는 레이턴시에 대한 클록 사이클들의 구성 가능한 수를 포함하는, 장치.
  8. 집적 회로 다이를 위한 트리밍을 수행하는 전자적으로-구현된 방법에 있어서,
    상기 집적 회로 다이의 인터페이스를 통해, 포스트-패키지 트림 모드로 진입하기 위한 지시를 수신하는 단계로서, 상기 집적 회로 다이는 메모 셀들의 어레이를 포함하며, 상기 인터페이스는 상기 집적 회로 다이로 및 상기 집적 회로 다이로부터의 데이터 전달을 허용하도록 구성되는, 상기 지시 수신 단계; 및
    상기 인터페이스를 통해 하나 이상의 값들을 수신하며 상기 하나 이상의 값들에 적어도 부분적으로 기초하여 메모리 특성에 관련하여 상기 집적 회로 다이의 특성을 조정하는 단계를 포함하는, 방법.
  9. 청구항 8에 있어서,
    상기 집적 회로 다이는 상기 인터페이스를 위한 실리콘-관통 비아들을 가지며, 시스템 온 칩의 복수의 집적 회로 다이의 스택에 배열되고, 상기 방법은 상기 시스템 온 칩의 프로세서가 외부적으로-액세스 가능한 통신 포트를 통해 테스트 장비와 통신하게 하는 단계, 및 상기 프로세서가 포스트(post)를 위해 상기 인터페이스를 통해 상기 하나 이상의 값들을 전송하게 하는 단계를 더 포함하는, 방법.
  10. 청구항 8에 있어서,
    영구적 트리밍을 위해 비휘발성 방식으로 상기 조정된 특성을 저장하는 단계를 더 포함하는, 방법.
  11. 청구항 8에 있어서,
    소프트 포스트-패키지 복구를 위한 트리밍된 구성의 테스팅을 위해 휘발성 방식으로 상기 조정된 특성을 저장하는 단계를 더 포함하는, 방법.
  12. 청구항 8에 있어서,
    상기 인터페이스는 상기 집적 회로 다이를 위한 입력/출력을 포함하며, 상기 입력/출력을 통해 상기 포스트-패키지 복구 모드를 위한 명령어들을 수신하는 단계를 더 포함하는, 방법.
  13. 청구항 8에 있어서,
    상기 포스트-패키지 트림 모드를 위해 포스트-패키지 복구 모드를 위한 프로토콜을 사용하는 단계를 더 포함하는, 방법.
  14. 청구항 8에 있어서,
    상기 조정된 특성은 어드레스 래치의 셋업 및 유지 시간, 데이터 래치의 셋업 및 유지 시간, 출력 드라이버 구동 세기, 또는 레이턴시에 대한 클록 사이클들의 구성 가능한 수를 포함하는, 방법.
  15. 시스템 온 칩에 있어서,
    프로세서; 및
    복수의 집적 회로 메모리 다이로서, 상기 복수의 집적 회로 메모리 다이는 임의의 스택에 배열되며 실리콘-관통 비아들을 통해 버스를 공유하고, 상기 복수의 집적 회로 메모리 다이의 집적 회로 메모리 다이는:
    메모리 셀들의 어레이;
    상기 집적 회로 다이로 및 상기 집적 회로 다이로부터의 데이터 전달을 허용하도록 구성된 버스;
    상기 버스를 통해 수신된 지시들 및 상기 집적 회로 메모리 다이와 연관된 칩 선택에 응답하여 포스트-패키지 트림 모드로 진입하도록 구성된 회로로서, 상기 회로는 하나 이상의 값들을 수신하며 상기 하나 이상의 값들에 적어도 부분적으로 기초하여 메모리 특성에 관련하여 상기 집적 회로의 특성을 조정하도록 구성되는, 상기 회로를 포함하는, 시스템 온 칩.
  16. 청구항 15에 있어서,
    상기 회로는 영구적 트리밍을 위해 비휘발성 방식으로 상기 조정된 특성을 저장하도록 구성되는, 시스템 온 칩.
  17. 청구항 15에 있어서,
    상기 회로는 트리밍된 구성의 테스팅을 위해 휘발성 방식으로 상기 조정된 특성을 저장하도록 구성되는, 시스템 온 칩.
  18. 청구항 15에 있어서,
    상기 메모리 셀들은 동적 랜덤 액세스 메모리(DRAM)를 포함하는, 시스템 온 칩.
  19. 청구항 15에 있어서,
    상기 조정된 특성은 어드레스 래치의 셋업 및 유지 시간, 데이터 래치의 셋업 및 유지 시간, 출력 드라이버 구동 세기, 또는 레이턴시에 대한 클록 사이클들의 구성 가능한 수를 포함하는, 시스템 온 칩.
  20. 청구항 15에 있어서,
    상기 프로세서는 상기 버스로부터 분리된 외부 통신 포트로 테스트 장비와 통신하도록 구성되며, 상기 프로세서는 포스트-패키지 트림 모드를 위해 상기 버스를 제어하도록 구성되는, 시스템 온 칩.
KR1020177015706A 2014-11-12 2015-11-09 포스트 패키지 트림을 수행하기 위한 장치들 및 방법들 KR102058589B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US14/539,331 US9741403B2 (en) 2014-11-12 2014-11-12 Apparatuses and methods to perform post package trim
US14/539,331 2014-11-12
PCT/US2015/059786 WO2016077248A1 (en) 2014-11-12 2015-11-09 Apparatuses and methods to perform post package trim

Publications (2)

Publication Number Publication Date
KR20170084193A true KR20170084193A (ko) 2017-07-19
KR102058589B1 KR102058589B1 (ko) 2019-12-23

Family

ID=55912743

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020177015706A KR102058589B1 (ko) 2014-11-12 2015-11-09 포스트 패키지 트림을 수행하기 위한 장치들 및 방법들

Country Status (6)

Country Link
US (1) US9741403B2 (ko)
EP (1) EP3218903B1 (ko)
KR (1) KR102058589B1 (ko)
CN (1) CN107148650B (ko)
TW (1) TWI585761B (ko)
WO (1) WO2016077248A1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200089768A (ko) * 2017-12-28 2020-07-27 마이크론 테크놀로지, 인크 비휘발성 메모리에서 트림 파라미터를 업데이트하는 기술

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9343184B2 (en) 2014-04-07 2016-05-17 Micron Technology, Inc. Soft post package repair of memory devices
US9349491B1 (en) 2015-04-17 2016-05-24 Micron Technology, Inc. Repair of memory devices using volatile and non-volatile memory
US11036410B2 (en) 2018-04-13 2021-06-15 Micron Technology, Inc. Clock characteristic determination
US20190393204A1 (en) * 2018-06-21 2019-12-26 Xcelsis Corporation Eliminating defects in stacks
US10782345B2 (en) * 2018-06-28 2020-09-22 Micron Technology, Inc. Debugging a semiconductor device
US10832793B2 (en) * 2018-08-21 2020-11-10 Micron Technology, Inc. Defective memory cell detection circuitry including use in automotive control systems
US11157213B2 (en) 2018-10-12 2021-10-26 Micron Technology, Inc. Parallel memory access and computation in memory devices
US10461076B1 (en) 2018-10-24 2019-10-29 Micron Technology, Inc. 3D stacked integrated circuits having functional blocks configured to accelerate artificial neural network (ANN) computation
US10832791B2 (en) 2019-01-24 2020-11-10 Micron Technology, Inc. Apparatuses and methods for soft post-package repair
US11798649B2 (en) 2020-09-11 2023-10-24 Changxin Memory Technologies, Inc. Defect repair circuit and defect repair method
EP4030436B1 (en) 2020-10-20 2024-05-29 Changxin Memory Technologies, Inc. Repair circuit and memory
US11984185B2 (en) 2021-04-07 2024-05-14 Micron Technology, Inc. Apparatuses and methods for zone-based soft post-package repair

Family Cites Families (55)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3886323A (en) 1974-02-27 1975-05-27 Gte Automatic Electric Lab Inc Method and apparatus for testing communications switching system space divided equipment supervisory devices
US5278839A (en) 1990-04-18 1994-01-11 Hitachi, Ltd. Semiconductor integrated circuit having self-check and self-repair capabilities
US5764878A (en) 1996-02-07 1998-06-09 Lsi Logic Corporation Built-in self repair system for embedded memories
US5862314A (en) 1996-11-01 1999-01-19 Micron Electronics, Inc. System and method for remapping defective memory locations
JP3450625B2 (ja) 1997-02-10 2003-09-29 東芝マイクロエレクトロニクス株式会社 不揮発性半導体記憶装置とその動作方法
US5910921A (en) 1997-04-22 1999-06-08 Micron Technology, Inc. Self-test of a memory device
US5974564A (en) 1997-07-31 1999-10-26 Micron Electronics, Inc. Method for remapping defective memory bit sets to non-defective memory bit sets
US6367030B1 (en) 1997-10-09 2002-04-02 Matsushita Electric Industrial Co., Ltd. Address conversion circuit and address conversion system with redundancy decision circuitry
US6085334A (en) 1998-04-17 2000-07-04 Motorola, Inc. Method and apparatus for testing an integrated memory device
US6472897B1 (en) 2000-01-24 2002-10-29 Micro International Limited Circuit and method for trimming integrated circuits
JP4723714B2 (ja) * 2000-10-04 2011-07-13 株式会社東芝 半導体集積回路装置およびその検査方法
US20020133769A1 (en) 2001-03-15 2002-09-19 Cowles Timothy B. Circuit and method for test and repair
US6621284B2 (en) 2001-08-09 2003-09-16 Advanced Analogic Technologies, Inc. Post-package trimming of analog integrated circuits
JP3866588B2 (ja) 2002-03-01 2007-01-10 エルピーダメモリ株式会社 半導体集積回路装置
JP4254334B2 (ja) 2003-05-01 2009-04-15 ソニー株式会社 半導体記憶装置およびそのセルフリペア方法
CN100437870C (zh) * 2003-05-16 2008-11-26 美国凹凸微系有限公司 集成电路校准锁定的电路和方法
KR100505702B1 (ko) 2003-08-20 2005-08-02 삼성전자주식회사 웨이퍼 테스트와 포스트 패키지 테스트에서 선택적으로프로그램 가능한 반도체 메모리 장치의 리페어 장치 및 그리페어 방법
US20050080581A1 (en) 2003-09-22 2005-04-14 David Zimmerman Built-in self test for memory interconnect testing
US7536611B2 (en) 2003-11-03 2009-05-19 Lst Corporation Hard BISR scheme allowing field repair and usage of reliability controller
US7295480B2 (en) 2003-12-18 2007-11-13 Agere Systems Inc Semiconductor memory repair methodology using quasi-non-volatile memory
US7350119B1 (en) 2004-06-02 2008-03-25 Advanced Micro Devices, Inc. Compressed encoding for repair
US7116590B2 (en) 2004-08-23 2006-10-03 Micron Technology, Inc. Memory address repair without enable fuses
US7437626B2 (en) 2005-02-11 2008-10-14 International Business Machines Corporation Efficient method of test and soft repair of SRAM with redundancy
US7277350B2 (en) * 2005-06-01 2007-10-02 Infineon Technologies Ag Implementation of a fusing scheme to allow internal voltage trimming
US7562272B2 (en) * 2005-10-06 2009-07-14 International Business Machines Corporation Apparatus and method for using eFuses to store PLL configuration data
KR20070083282A (ko) * 2006-02-09 2007-08-24 삼성전자주식회사 멀티 칩 패키지 및 그것의 메모리 장치의 리던던시 방법
JP4353336B2 (ja) * 2006-12-26 2009-10-28 エルピーダメモリ株式会社 半導体記憶装置及びそのプログラム方法
KR20080090664A (ko) 2007-04-05 2008-10-09 삼성전자주식회사 포스트 패키지 리페어 제어회로를 구비하는 반도체메모리장치 및 포스트 패키지 리페어 방법
US7684266B2 (en) 2007-04-11 2010-03-23 Micron Technology, Inc. Serial system for blowing antifuses
US20080270854A1 (en) 2007-04-24 2008-10-30 Micron Technology, Inc. System and method for running test and redundancy analysis in parallel
US7816934B2 (en) * 2007-10-16 2010-10-19 Micron Technology, Inc. Reconfigurable connections for stacked semiconductor devices
US7768847B2 (en) 2008-04-09 2010-08-03 Rambus Inc. Programmable memory repair scheme
KR101535460B1 (ko) 2008-08-25 2015-07-10 삼성전자주식회사 배드 블록 리맵핑 기능을 갖는 불휘발성 메모리 장치 및 그배드 블록 리맵핑 방법
US7881134B2 (en) 2008-11-17 2011-02-01 Micron Technology, Inc. Replacing defective columns of memory cells in response to external addresses
KR101586325B1 (ko) * 2009-11-09 2016-02-03 삼성전자주식회사 트림 회로 및 이를 포함하는 반도체 메모리 장치
US8817882B2 (en) 2010-07-30 2014-08-26 Qualcomm Incorporated Coding blocks of data using a generalized form of golomb codes
US8887012B2 (en) 2010-08-24 2014-11-11 Advanced Micro Devices, Inc. Method and apparatus for saving and restoring soft repair data
JP2012069175A (ja) * 2010-09-21 2012-04-05 Renesas Electronics Corp 半導体装置
US8645583B2 (en) 2010-09-23 2014-02-04 Intersil Americas Inc. Zero pin serial interface
JP2012083243A (ja) * 2010-10-13 2012-04-26 Elpida Memory Inc 半導体装置及びそのテスト方法
US9076513B2 (en) 2010-11-03 2015-07-07 Shine C. Chung Low-pin-count non-volatile memory interface with soft programming capability
US8913449B2 (en) 2012-03-11 2014-12-16 Shine C. Chung System and method of in-system repairs or configurations for memories
SG191903A1 (en) 2011-01-19 2013-08-30 Marvell World Trade Ltd Dual channel hdd systems and methods
KR20120118538A (ko) 2011-04-19 2012-10-29 삼성전자주식회사 멀티 칩 패키지, 이의 제조 방법, 및 멀티 칩 패키지를 포함하는 메모리 시스템
US8495440B2 (en) * 2011-08-30 2013-07-23 Advanced Micro Devices, Inc. Fully programmable parallel PRBS generator
US9001601B2 (en) 2011-09-30 2015-04-07 Samsung Electronics Co., Ltd. Memory device including repair circuit and repair method thereof
US8599595B1 (en) * 2011-12-13 2013-12-03 Michael C. Stephens, Jr. Memory devices with serially connected signals for stacked arrangements
KR20130098039A (ko) 2012-02-27 2013-09-04 삼성전자주식회사 패키징 후에 발생되는 특성 결함을 구제하는 반도체 장치
US9165679B2 (en) 2012-09-18 2015-10-20 Samsung Electronics Co., Ltd. Post package repairing method, method of preventing multiple activation of spare word lines, and semiconductor memory device including fuse programming circuit
US9472284B2 (en) 2012-11-19 2016-10-18 Silicon Storage Technology, Inc. Three-dimensional flash memory system
KR20140099689A (ko) 2013-02-04 2014-08-13 삼성전자주식회사 불휘발성 메모리 셀 어레이를 포함하는 반도체 메모리 장치
US9202595B2 (en) 2013-11-12 2015-12-01 Micron Technology, Inc. Post package repair of memory devices
US9213491B2 (en) 2014-03-31 2015-12-15 Intel Corporation Disabling a command associated with a memory device
US9343184B2 (en) 2014-04-07 2016-05-17 Micron Technology, Inc. Soft post package repair of memory devices
US9349491B1 (en) 2015-04-17 2016-05-24 Micron Technology, Inc. Repair of memory devices using volatile and non-volatile memory

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200089768A (ko) * 2017-12-28 2020-07-27 마이크론 테크놀로지, 인크 비휘발성 메모리에서 트림 파라미터를 업데이트하는 기술
US11928330B2 (en) 2017-12-28 2024-03-12 Micron Technology, Inc. Techniques to update a trim parameter in non-volatile memory

Also Published As

Publication number Publication date
TWI585761B (zh) 2017-06-01
TW201629960A (zh) 2016-08-16
KR102058589B1 (ko) 2019-12-23
WO2016077248A1 (en) 2016-05-19
EP3218903A1 (en) 2017-09-20
EP3218903B1 (en) 2020-05-06
US20160133310A1 (en) 2016-05-12
US9741403B2 (en) 2017-08-22
EP3218903A4 (en) 2018-07-18
CN107148650A (zh) 2017-09-08
CN107148650B (zh) 2021-03-16

Similar Documents

Publication Publication Date Title
KR102058589B1 (ko) 포스트 패키지 트림을 수행하기 위한 장치들 및 방법들
US9922729B2 (en) Soft post package repair of memory devices
US9570201B2 (en) Repair of memory devices using volatile and non-volatile memory
US9202595B2 (en) Post package repair of memory devices
US8848443B2 (en) Semiconductor memory device and repair method thereof
US9355695B2 (en) Semiconductor memory device and method of testing the same
US20100295605A1 (en) Fuse circuit of semiconductor device and method for monitoring fuse state thereof
US8854853B2 (en) Technology of memory repair after stacking of three-dimensional integrated circuit
US8767490B2 (en) Electrical fuse rupture circuit
US10636497B2 (en) Semiconductor memory device, manufacturing method thereof and output method of data strobe signal
US20160336077A1 (en) Semiconductor device and semiconductor system
US9607718B2 (en) Semiconductor memory device and test operation method thereof
US20160299190A1 (en) Semiconductor apparatus and test method thereof
KR101143398B1 (ko) 반도체 집적회로
US6788087B2 (en) Integrated circuit having a test circuit, and method of decoupling a test circuit in an integrated circuit
KR101212748B1 (ko) 반도체 메모리, 메모리 시스템 및 그 프로그래밍 방법
KR102221417B1 (ko) 반도체 장치의 빌트 인 테스트 회로
US20140226419A1 (en) Semiconductor apparatus
KR20130011272A (ko) 반도체 장치의 테스트 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E90F Notification of reason for final refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant