CN100437870C - 集成电路校准锁定的电路和方法 - Google Patents

Abstract

在使用可编程熔丝阵列的集成电路中提供一种校准锁定电路来进行封装后校准工序。在一个实施例中，提供了一种单一电源输入到可编程熔丝阵列的校准锁定电路。在另一个实施例中，提供了一种校准锁定电路以和两个或多个电源输入一起工作。校准锁定电路使可编程熔丝阵列对电源出现的过压情况电绝缘。

Description

集成电路校准锁定的电路和方法

技术领域

本发明涉及一种集成电路的封装后校准锁定电路和方法，特别是一种对电源管理集成电路的封装后校准锁定电路和方法。

背景技术

常规的封装后IC校准工序通常以一个锁定步骤结束，断开校准区块与封装组件管脚的连接，使得这些管脚能用于其他功能，并且在保存校准后的参数数值状态的同时，使校准区块永久失效。封装后校准工序使得IC具有一个稳定的参数，不能再被意外地修改。常规的IC校准电路如图1和图2所示。图1所示的是一个带有单个电源电压管脚A(VCC)5的IC，而图2所示的是一个带有两个电源电压、管脚A(VCC)5和管脚B(LVCC)6的IC。改变熔丝状态所需的电能由VCC_校准节点8提供，该节点可以与管脚A 5也可以与管脚B 6相连接。可编程熔丝(或者齐纳二极管)阵列2是由输入校准数据9来寻址的。这个输入的数据包括对可编程熔丝(或者齐纳二极管)寻址的常规数据。每个单独的熔丝输出都能从可编程熔丝阵列区块2的熔丝状态输出10中获得。每个熔丝单元4通常包括一个熔丝(或者齐纳二极管)，一种能改变熔丝状态的装置(典型的为一个由输入校准数据9控制的开关)，以及一个提供熔丝状态输出10的传感区块(图中未标明)。

这些校准锁定的传统技术在一些专利中有记载。例如，Russell等人发明的美国专利号为No.5079516的专利申请，Shyr等人发明的美国专利号为No.6472897的专利申请，Chen发明的美国专利号为No.6338032的专利申请以及Laville等人发明的法国专利号为No.9908240的专利申请。总的来说，这些专利是通过抑制输入校准数据从封装管脚到可编程熔丝阵列区块2的传输来实现的。

熔丝单元4中的开关可以包括一个普通的MOS晶体管或者一个SCR器件。一旦熔丝被调整(熔断)，这个开关就不能被控制终端打开；因此熔丝一旦被调整，熔丝状态就不能被改变。这种方法的主要缺点是熔丝单元4中的熔丝(或者齐纳二极管)和可控制开关在校准工序完成之后仍保持与封装管脚连接。这样，在管脚A 5或者管脚B 6上并发的一个反常电压(过压，高dv/dt电压脉冲，静电释放(ESD)脉冲)就有可能会寄生地打开熔丝单元4中的开关(例如，通过溢出，迅速跳回和/或漏极电容效应)，并且意外地熔断相应的熔丝(或者使齐纳二极管短路)，改变原始校准工序的结果。这意味着上述的锁定方法在可能的环境电压情况下不是完全安全的。

在Russell等人发明的美国专利号为No.5079516的专利中记载了另一种校准锁定方法，在该方法中，每个校准位的两个熔丝都不得不被熔断。同时还需要两个SCR设备以锁定每个校准位。因此，这个方法将会变得复杂而且将消耗较大的芯片区域。此外，这种基于熔断熔丝的锁定工序将仅仅适用于腔式封装，也就是说，典型的塑料封装不能使用这种锁定方法。

发明内容

本发明的目的在于提供一种既可用于塑料封装也可用于腔式封装集成电路的校准锁定电路和方法，该校准锁定电路和方法应用一个封装后校准工序，保证校准状态在并发电路事件下的安全。本发明的电路和方法能够改变传送电能到可编程熔丝的物理通路。因此，不论是正常校准工序，还是任何可以超过正常运行条件的电路事件(ESD，EOS)都不能修改熔丝，从而锁定了校准状态。本发明可以被使用在塑料封装或者腔式封装的集成电路中。本发明可使用封装后校准管脚，因此本发明的执行可以在不需要辅助管脚的条件下完成。本发明的执行可以仅仅使用少量的组件。例如，在本文所述的示范性实施例中，本发明的执行可以仅仅使用三个或四个附助集成元件：一个金属熔丝，一个或两个二极管以及一个电阻。本发明同样能够与封装后校准工序一起使用从而实施多晶硅熔丝或者齐纳二极管以对校准数据进行编码。

在本发明的一个示范性实施例中，描述了一个带有单一电源的校准锁定电路。在这个实施例中，用于带有可编程熔丝阵列的集成电路的校准锁定电路包括：一个金属熔丝和一个第一阻断二极管串联后连接到一个输入管脚；一个第二阻断二极管和一个电源电阻并联后连接到一个电源；其中所述金属熔丝、所述电源电阻和所述阻断二极管用于使负载电绝缘于出现在所述输入管脚上的过压状态。

在本发明的另一个示范性实施例中，描述了一个带有两个(或者多个)电源的校准锁定电路。在这个实施例中，一个用于带有可编程熔丝阵列的集成电路的校准锁定电路包括：一个金属熔丝和一个电源电阻并联，连接在一个第二电源和一个可编程熔丝阵列电源线之间；一个阻断二极管反向偏置连接在该金属熔丝与该电源电阻的并联结构和一个第一电源之间；其中该金属熔丝、电源电阻和阻断二极管用于使负载电绝缘于出现在第二电源上的过压状态。

值得本领域的技术人员重视的是，虽然下面的详细描述是基于给出的最佳实施例及其使用方法，但是本发明并不仅仅局限于这些实施例和使用方法。反而，本发明涉及范围广泛，其范围由相应权利要求限定。

本发明的其他的功能和优点将通过接下去的具体实施方式的描述所体现，在参考附图的基础上，参照图中数字标识的部分，其中包括：

附图说明

图1所示为一个常规IC校准电路的电路图；

图2所示为另一种常规IC校准电路的电路图；

图3所示为一个基于本发明的示范性校准电路的电路图；

图4所示为另一个基于本发明的示范性校准电路的电路图；

图5所示为一个基于本发明的示范性可编程熔丝阵列的电路图。

具体实施方式

本发明的内容将在下文中描述，参考图3、图4和图5，这些图描述了本发明示范性实施例的主要模块。校准锁定方法和电路根据两种IC类型分别描述：单个电源电压IC(图4和图5)，和两个或者多个电源电压IC(图3和图5)。广泛的讲，本发明提供了一种包括在电源线路和可编程熔丝阵列(多晶硅熔丝或者齐纳二极管)间插入一个金属熔丝的锁定校准电路。这个金属熔丝被选择用来维持熔断多晶硅熔丝或者齐纳二极管所需的电流。使用一个电路结构使得金属熔丝被熔断，这也是本发明的目标。一旦金属熔丝被熔断，传输到可编程熔丝(多晶硅熔丝或者齐纳二极管)阵列的电能就受到限制，这样一个熔丝的寄生熔断的可能性就被充分减小了。换句话说，没有并发的寄生电压来传送足够的电能到可编程熔丝阵列，因此校准结果就被安全地保存下来。本发明将适用于任何使用一个校准过程来设置与IC相关联的一个或多个电压/电流信号的数值的集成电路。

图4描述了一个使用一个金属熔丝33、两个二极管DLOCK1 32和DLOCK2 31以及一个电源电阻34的示范性校准电路100。图4所示的校准电路100是一个基于本发明的带有单个电源的校准锁定电路的实例。这个电路能够锁定校准处理而不管已经校准的位数(在熔丝单元4中)。图5描述了这个示范性熔丝单元4的具体框架图。

可编程熔丝阵列2的电源是在后封装校准处理过程中由管脚C 14(典型的是一个I C中与校准工序无关的输入管脚)通过与金属熔丝33串联的二极管DLOCK2 31供电到本区电源线VCC_校准8上。一个常规的校准处理是由通过一个高阻抗通路(例如，MOS栅极46)提供给开关42(图5所示)的输入校准数据信号9来执行的。可编程熔丝阵列通过高阻抗通路(例如，MOS栅极)输出信号10。管脚A(VCC)5提供标准IC电源，并且在校准处理过程中与管脚C(输入)14配合。

一旦校准处理完成，管脚A(VCC)5就与地GND7连接，管脚C 14上的电压被提高到足够大以使熔断金属熔丝33所需的电流能从管脚C 14通过DLOCK231、金属熔丝33以及DLOCK1 32流到管脚A(VCC)5上。在金属熔丝33熔断之后，本地VCC_校准线8由管脚A(VCC)5通过电源电阻34供电。可编程熔丝阵列2的电源电流仅仅在检测校准熔丝状态时需要，所以可以根据比如熔丝阵列的电流需求来为电源电阻34设置一个很大的值。

在常规的ESD器件13、12发生ESD事件期间，管脚C 14和管脚A 5节点上的过压就受到限制。最后，在金属熔丝33被熔断后，可编程熔丝阵列2仅仅通过电源电阻34与封装组件的管脚相连。电源电阻34的阻抗被选择为足够大从而使管脚A(VCC)5上的寄生过压(由ESD器件12限制)无法给本区电源线8传输可能熔断一个或多个在熔丝单元4中的校准熔丝所需的电能。这样使得封装后校准锁定能够预防可能的并发过压事件。当金属熔丝33被熔断(如上所述)，管脚C 14的输入就与可编程熔丝阵列2绝缘了。同样，管脚C由于二极管DLOCK231的阻抗作用也被绝缘了。管脚C 14可以被用作它所具有的第二个功能(输入)。在金属熔丝熔断后，仅有限的电能可以提供给可编程熔丝阵列2，不是通过电源电阻(高阻抗)就是通过熔断金属熔丝的残留阻抗(高阻抗，甚至是在塑料封装中)。

所以这个概念同样适用于塑料封装式IC。即使金属熔丝33不完全熔断，它的残留阻抗也将足够大，因此特别是在过压时从这条路径传输的电能无法影响熔丝单元4中的可编程熔丝。

现在讨论图3，它描述了另一种使用一个金属熔丝21、一个二极管DLOCK 22和一个电源电阻23的示范性校准电路200。图3所示的校准电路200是一个基于本发明的包含两个电源的校准锁定电路的实例。这个电路用于锁定校准处理，而不管已经校准的比特数(在熔丝单元4中)。图5示出了示范性熔丝单元4的具体框架图。

可编程熔丝阵列2的电源是在封装后校准处理过程中由管脚B(LVCC)6通过金属熔丝21供电给本地电源线VCC_校准8的(通常是一个比VCC低的第二个恒定电压)。使用常规技术的校准处理(如上所述)通过图5所示的一个高阻抗通路(MOS栅极46)提供输入校准数据信号9到开关42上。一旦校准处理结束，管脚A(VCC)5就与地GND 7连接，同时管脚B 6的电压增大，这样使得熔断金属熔丝21所需的电流可以通过金属熔丝21和二极管DLOCK 22传输到管脚A(VCC)5上。

在金属熔丝21熔断之后，本区的VCC_校准线8由管脚B(LVCC)6通过电源电阻23供电。可编程熔丝阵列的电源电流仅仅在检测校准熔丝状态时需要，所以可以根据比如熔丝阵列的电流需求来为电源电阻选择一个适当的大值。

最后，在金属熔丝21熔断后，可编程熔丝阵列2仅仅通过电源电阻23与封装组件的管脚相连，此电源电阻23的阻抗被选择为足够大从而使管脚B(LVCC)6上的寄生过压(由ESD器件11限制)无法对可编程熔丝阵列2中的熔丝产生影响。

因此，传输到本区电源线8的偶发电能(有可能熔断熔丝单元4中的一个或多个校准熔丝)同样被防止了。然后管脚B 6可以被用作它所指定的主要功能(在这个例子中，管脚B被用作恒压电源电压管脚)。这个概念同样适用于塑料封装式IC。即使金属熔丝21不是完全熔断，它的残留阻抗也比电源电阻23的阻抗大，并且在发生过压事件时从这条通路传送的电能也不会影响熔丝单元4中的可编程熔丝。

熟悉本领域的技术人员会意识到其它许多对本发明的改进方案。例如，本发明描述一个与一个可编程熔丝阵列2协作使用的校准锁定电路。然而，本发明能够适用到任何负载，因此，这个可编程熔丝阵列在此可以归纳为一个负载。除此之外，这里还谈到了一个单一电源和双电源拓扑技术，但是本发明同样可以延伸为任何数量的电源。

同样，上述图3和图4中的电源电阻设置带有相对大的阻值是基于例如可编程熔丝阵列2的电流要求而定的。电源电阻34或者电源电阻23的确切阻值也可以基于操作环境、所选择的应用以及指定组件的容差来定。因此，所谈及的电源电阻的阻值中的术语“大”或者“相对大”应该被广泛地解释为根据事先设定的原则能够锁定可编程熔丝阵列的所选值。所有这些改进都在由权利要求限定的本发明的精神和范围之内。

Claims (10)

1.用于一种带有可编程熔丝阵列的集成电路的校准锁定电路，其特征在于，所述校准锁定电路包括：

一个金属熔丝和一个电源电阻并联，连接在一个第二电源和一个可编程熔丝阵列电源线之间；

一个阻断二极管反向偏置连接在所述金属熔丝与所述电源电阻的并联结构和第一电源之间；

其中所述金属熔丝、所述电源电阻和所述阻断二极管用于使负载与出现在所述第二电源上的过压状态电气隔离。

2.如权利要求1所述的校准锁定电路，其特征在于，所述校准锁定电路还包括：

一个连接在所述第一电源和地之间的第一静电释放器件，和一个连接在所述第二电源和所述地之间的第二静电释放器件；所述第一和第二静电释放器件用于抑制所述第一或者第二电源的静电释放。

3.如权利要求1所述的校准锁定电路，其特征在于：所述电源电阻具有一阻值，选择该阻值以减少出现在所述第二电源上的过压情况。

4.如权利要求1所述的校准锁定电路，其特征在于：所述金属熔丝被选择在一个选定的电流作用下而成为开路。

5.如权利要求1所述的校准锁定电路，其特征在于：所述金属熔丝、所述电源电阻和所述二极管应用所述可编程熔丝阵列和所述第二电源执行一个封装后校准工序。

6.用于一个带有可编程熔丝阵列的集成电路的校准锁定电路，其特征在于，所述校准锁定电路包括：

一个金属熔丝和一个第一阻断二极管串联后连接到一个输入管脚；

一个第二阻断二极管和一个电源电阻并联后连接到一个电源；

其中所述金属熔丝、所述电源电阻和所述阻断二极管用于使负载与出现在所述输入管脚上的过压状态电气隔离。

7.如权利要求6所述的一个校准锁定电路，其特征在于，所述校准锁定电路还包括：

一个连接在所述电源和地之间的第一静电释放器件，一个连接在所述输入管脚和所述地之间的第二静电释放器件；所述第一和第二静电释放器件可抑制所述电源或者所述输入管脚上的静电释放。

8.如权利要求6所述的一个校准锁定电路，其特征在于：所述电源电阻的阻值被选择以减少出现在所述输入管脚上的过压情况。

9.如权利要求6所述的一个校准锁定电路，其特征在于：所述金属熔丝被选择以使该金属熔丝在一个选定的电流作用下成为开路。

10.如权利要求6所述的一个校准锁定电路，其特征在于：所述金属熔丝、所述电源电阻和所述二极管应用所述可编程熔丝阵列和所述输入管脚执行一个封装后校准工序。

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