KR101586325B1

KR101586325B1 - 트림 회로 및 이를 포함하는 반도체 메모리 장치

Info

Publication number: KR101586325B1
Application number: KR1020090107301A
Authority: KR
Inventors: 정재용
Original assignee: 삼성전자주식회사
Priority date: 2009-11-09
Filing date: 2009-11-09
Publication date: 2016-02-03
Also published as: KR20110050780A; US20110110164A1; US8379460B2

Abstract

트림 코드에 대한 일시적인 보정을 효율적으로 수행하기 위하여, 트림 회로는 트림 코드 저장부, 글로벌 래치부 및 로컬 래치부를 포함한다. 트림 코드 저장부는 복수의 트림 코드들을 저장하고, 어드레스 신호에 응답하여 센싱 코드를 출력한다. 글로벌 래치부는 센싱 코드 또는 센싱 코드를 보정한 보정 코드를 래치하여 글로벌 출력 신호를 발생한다. 로컬 래치부는 어드레스 신호에 응답하여 글로벌 출력 신호를 순차적으로 래치하여 복수의 트림 출력 신호들을 발생한다.

Description

트림 회로 및 이를 포함하는 반도체 메모리 장치{Trim circuit and semiconductor memory device including the same}

본 발명은 동작 전압, 클록 신호 등을 조절하기 위한 회로에 관한 것으로서, 더욱 상세하게는 저장된 트림 코드를 효율적으로 보정할 수 있는 트림 회로, 이를 포함하는 반도체 메모리 장치 및 테스트 시스템에 관한 것이다.

일반적으로 불휘발성 메모리 셀을 기반으로 하는 반도체 메모리 장치는 내부적으로 특정한 목적을 수행하기 위하여 메인 메모리 셀 어레이와는 별도로 퓨즈 어레이를 구비하고 있다. 퓨즈 어레이는 반도체 메모리 장치의 동작을 위해 사용되는 동작 전압 및/또는 클록 신호를 조절하기 위한 트림 코드를 저장한다. 예를 들어, 반도체 제조 공정상의 변화에 따라 반도체 메모리 장치의 전압 레귤레이터에서 발생되는 고전압에는 서로 다른 오차가 발생할 수 있고, 이러한 각각의 오차를 보상하기 위한 트림 코드가 퓨즈 어레이에 저장된다. 공정상의 오차는 불가피한 측면이 있고 상기 고전압의 레벨은 제품의 안정성과 수명에 큰 영향을 미치기 때문에 퓨즈 어레이에 저장된 트림 코드를 이용하여 각 반도체 메모리 장치의 고전압 레벨을 조절할 필요가 있다.

반도체 메모리 장치는 웨이퍼상의 테스트, 패키지 후의 테스트 등 다양한 목적의 테스트들을 거치기 때문에 테스트 과정에서 퓨즈 어레이에 저장된 트림 코드를 유지하면서도 퓨즈 어레이의 출력을 일시적으로 변경할 필요가 있다. 또한 테스트가 완료된 후의 통상의 동작에 있어서도 반도체 메모리 장치의 내부적인 특정한 목적을 위해 퓨즈 어레이의 출력을 일시적으로 변경할 필요가 있다. 종래의 구성에서는 메모리 칩마다의 데이터를 모두 메모리 칩 외부로 출력하여 테스터 등의 외부 장치가 적절한 보정값을 계산하여 메모리 칩마다 서로 다른 값을 일시적으로 세팅해야 하므로, 이와 같은 목적을 쉽게 달성하기는 매우 어렵다. 또한 대량 생산되는 플래시 메모리 장치들은 병렬적으로 많은 개수가 동시에 테스트되어야 할 필요가 있는데, 종래의 구성에서는 각 반도체 메모리 장치마다 퓨즈 어레이의 출력을 변경하여야 하므로 테스트 시간이 증가하고 생산성이 저하된다.

상기와 같은 문제점을 해결하기 위한 본 발명의 일 목적은 효율적으로 트림 코드를 보정할 수 있는 트림 회로를 제공하는 것이다.

본 발명의 다른 목적은 상기 트림 회로를 이용하여 다양한 동작 모드 및 동작 조건에서 적응적으로 주변 회로를 제어할 수 있는 반도체 메모리 장치를 제공하는 것이다.

본 발명의 또 다른 목적은 상기 트림 회로를 이용하여 다양한 동작 모드 및 동작 조건에서 적응적으로 주변 회로를 제어하여 복수의 피검사 장치들의 효율적인 병력 테스트를 수행할 수 있는 테스트 시스템을 제공하는 것이다.

상기 일 목적을 달성하기 위해, 본 발명의 일 실시예에 따른 트림 회로는, 트림 코드 저장부, 글로벌 래치부 및 로컬 래치부를 포함하여 구현될 수 있다.

상기 트림 코드 저장부는 복수의 트림 코드들을 저장하고, 어드레스 신호에 응답하여 센싱 코드를 출력한다. 상기 글로벌 래치부는 상기 센싱 코드 또는 상기 센싱 코드를 보정한 보정 코드를 래치하여 글로벌 출력 신호를 발생한다. 상기 로컬 래치부는 상기 어드레스 신호에 응답하여 상기 글로벌 출력 신호를 순차적으로 래치하여 복수의 트림 출력 신호들을 발생한다.

상기 트림 회로는, 상기 센싱 코드를 보정하기 위한 입력 코드 및 상기 센싱 코드를 연산하여 상기 보정 코드를 발생하는 계산부를 더 포함할 수 있다.

상기 글로벌 래치부는, 상기 보정 코드에 상응하는 하나의 트림 출력 신호를 발생하기 위하여 상기 센싱 코드를 래치하여 상기 글로벌 출력 신호로서 출력하는 제1 래치 동작 및 상기 센싱 코드 또는 상기 보정 코드 중 하나를 선택적으로 래치하여 상기 글로벌 출력 신호로서 출력하는 제2 래치 동작을 순차적으로 수행할 수 있다.

상기 계산부는, 상기 제1 래치 동작에 의한 상기 글로벌 출력 신호를 통하여 상기 센싱 코드를 수신할 수 있고, 상기 로컬 래치부는, 상기 제2 래치 동작에 의한 상기 글로벌 출력 신호를 래치할 수 있다.

상기 글로벌 래치부는, 보정 인에이블 신호에 응답하여 상기 센싱 코드 또는 상기 보정 코드 중 하나를 출력하는 선택부, 및 제1 래치 신호에 응답하여 상기 선택부의 출력을 래치하고, 상기 글로벌 출력 신호를 출력하는 글로벌 래치 회로를 포함할 수 있다.

상기 글로벌 래치 회로는, 상기 보정 코드에 상응하는 하나의 트림 출력 신호를 발생하기 위하여 상기 센싱 코드를 래치하여 상기 글로벌 출력 신호로서 출력하는 제1 래치 동작 및 상기 센싱 코드 또는 상기 보정 코드 중 하나를 선택적으로 래치하여 상기 글로벌 출력 신호로서 출력하는 제2 래치 동작을 순차적으로 수행할 수 있다.

상기 제1 래치 신호는 순차적으로 활성화되는 제1 펄스 및 제2 펄스를 포함하고, 상기 제1 래치 동작은 상기 제1 펄스에 동기하여 수행되고, 상기 제2 래치 동작은 상기 제2 펄스에 동기하여 수행될 수 있다.

상기 보정 인에이블 신호는 상기 제1 래치 동작 중에 항상 비활성화되고, 상기 제1 래치 동작 중에 선택적으로 활성화될 수 있다.

상기 선택부는 상기 센싱 코드의 각 비트 및 상기 보정 코드의 각 비트를 수신하는 복수의 멀티플렉서들을 포함하고, 상기 글로벌 래치 회로는 상기 멀티플렉서들의 출력을 각각 래치하여 상기 글로벌 출력 신호의 각 비트를 출력하는 복수의 래치들을 포함할 수 있다.

상기 로컬 래치부는, 상기 글로벌 출력 신호를 순차적으로 래치하여 상기 트림 출력 신호들의 각각을 발생하는 복수의 출력부들을 포함할 수 있다.

상기 출력부들의 각각은, 제2 래치 신호에 응답하여 상기 글로벌 출력 신호 를 래치하여 상기 트리밍 출력 신호들 중 하나를 출력하는 로컬 래치 회로, 및 상기 어드레스 신호에 응답하여 상기 로컬 래치 회로의 래치 동작을 제어하는 로컬 디코더를 포함할 수 있다. 상기 로컬 래치 회로는, 상기 글로벌 출력 신호의 각 비트를 래치하기 위한 복수의 래치들을 포함할 수 있다.

상기 트림 코드 저장부는, 플래시 메모리 셀들로 구현된 퓨즈 어레이를 포함할 수 있다.

상기 다른 목적을 달성하기 위해, 본 발명의 일 실시예에 따른 반도체 메모리 장치는, 데이터를 저장하는 메모리 코어, 트림 코드 저장부, 글로벌 래치부, 로컬 래치부, 주변 회로 및 상기 메모리 코어의 동작을 제어하는 컨트롤러를 포함하여 구현될 수 있다.

상기 트림 코드 저장부는 복수의 트림 코드들을 저장하고, 어드레스 신호에 응답하여 센싱 코드를 출력한다. 상기 글로벌 래치부는 상기 센싱 코드 또는 상기 센싱 코드를 보정한 보정 코드를 래치하여 글로벌 출력 신호를 발생한다. 상기 로컬 래치부는 상기 어드레스 신호에 응답하여 상기 글로벌 출력 신호를 순차적으로 래치하여 복수의 트림 출력 신호들을 발생한다. 상기 주변 회로는 상기 메모리 코어의 동작을 위한 적어도 하나의 동작 전압 및 적어도 하나의 클록 신호를 발생하고, 상기 복수의 트림 출력 신호들에 기초하여 상기 동작 전압 및 상기 클록 신호 중 적어도 하나를 조절한다.

상기 반도체 메모리 장치는, 상기 센싱 코드를 보정하기 위한 입력 코드 및 상기 센싱 코드를 연산하여 상기 보정 코드를 발생하는 계산부를 더 포함할 수 있 다.

상기 반도체 메모리 장치는, 상기 반도체 메모리 장치의 동작 모드 또는 동작 조건에 따라 상기 센싱 코드를 보정하기 위한 제1 입력 코드를 발생하는 캘리브레이터를 더 포함할 수 있다. 또한, 상기 반도체 메모리 장치는, 상기 제1 입력 코드 또는 상기 반도체 메모리 장치의 외부로부터 제공되는 제2 입력 코드 중 하나를 선택하여 상기 계산부로 출력하는 멀티플렉서를 더 포함할 수 있다.

상기 메모리 코어는 플래시 메모리 코어이고, 상기 주변 회로는, 전원 전압을 펌핑하여 상기 플래시 메모리 코어의 동작을 위한 고전압을 발생하고, 상기 각 트림 출력 신호에 기초하여 상기 고전압의 레벨을 트리밍하는 적어도 하나의 전압 레귤레이터를 포함할 수 있다.

상기 또 다른 목적을 달성하기 위해, 본 발명의 일 실시예에 따른 테스트 시스템은, 복수의 피검사 장치들, 및 상기 피검사 장치들의 병렬 테스트를 수행하는 테스터를 포함하여 구현될 수 있다.

상기 피검사 장치들의 각각은, 복수의 트림 코드들을 저장하고, 어드레스 신호에 응답하여 센싱 코드를 출력하는 트림 코드 저장부, 상기 센싱 코드 또는 상기 센싱 코드를 보정한 보정 코드를 래치하여 글로벌 출력 신호를 발생하는 글로벌 래치부, 상기 어드레스 신호에 응답하여 상기 글로벌 출력 신호를 순차적으로 래치하여 복수의 트림 출력 신호들을 발생하는 로컬 래치부, 및 상기 복수의 트림 출력 신호들에 기초하여 적어도 하나의 동작 전압 및 적어도 하나의 클록 신호들을 조절하는 주변 회로를 포함할 수 있다.

상기와 같은 본 발명의 실시예들에 따른 트림 회로 및 반도체 메모리 장치는 퓨즈 어레이에 저장된 트림 코드를 변경하지 않으면서 퓨즈 어레이의 출력을 일시적으로 보정하여 다양한 동작 모드 및/또는 동작 조건에 적응적으로 대처할 수 있다. 상기 트림 회로는 각 반도체 메모리 장치의 퓨즈 어레이에 저장된 트림 코드가 서로 다른 경우에도 효율적으로 각 퓨즈 어레이의 출력을 효율적으로 보정할 수 있다. 또한 본 발명의 실시예들에 따른 트림 회로 및 반도체 메모리 장치는 공통의 글로벌 래치를 사용하여 복수의 트림 코드들을 보정함으로써 반도체 메모리 장치의 집적도를 향상시킬 수 있다.

상기와 같은 본 발명의 실시예들에 따른 테스트 시스템은 복수의 피검사 장치들의 병렬 테스트 시간을 감소하여 생산성을 향상할 수 있다.

본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.

본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어 야 한다.

제 1, 제 2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로 사용될 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제 1 구성요소는 제 2 구성요소로 명명될 수 있고, 유사하게 제 2 구성요소도 제 1 구성요소로 명명될 수 있다.

어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.

본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.

다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미이다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미인 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.

이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.

도 1은 본 발명의 일 실시예에 따른 트림 회로를 나타내는 블록도이다.

도 1을 참조하면, 트림 회로(10)는 트림 코드 저장부(100), 글로벌 래치부(200) 및 로컬 래치부(400)를 포함하여 구현될 수 있다. 실시예에 따라서, 트림 회로(10)는 계산부(300)를 더 포함할 수 있다.

트림 코드 저장부(200)는 복수의 트림 코드들을 저장한다. 트림 코드는 테스트 과정 등을 통하여 제공되는 프로그램 코드(PCODE)를 이용하여 트림 코드 저장부(200)에 기입될 수 있다. 트림 코드 저장부(200)는 어드레스 신호(ADD)에 응답하여 센싱 코드(SCODE)를 출력한다. 센싱 코드(SCODE)는 복수의 트림 코드들 중에서 어드레스 신호(ADD)가 나타내는 트림 코드 저장부(200)의 특정 영역에 저장된 트림 코드에 해당한다. 어드레스 신호(ADD)는 테스터, 반도체 메모리 장치 내의 메모리 컨트롤러로부터 제공될 수 있으며, 반도체 메모리 장치 내의 어드레스 버퍼 등을 통하여 제공될 수 있다.

글로벌 래치부(200)는 센싱 코드(SCODE) 또는 센싱 코드(SCODE)를 보정한 보정 코드(CCODE)를 래치하여 글로벌 출력 신호(GOUT)를 발생한다. 일 실시예에서, 글로벌 래치부(200)는 보정 인에이블 신호(CAL_EN)가 제1 논리 레벨(예를 들어, 논리 로우 레벨)로 비활성화된 된 경우에는 센싱 코드(SCODE)를 글로벌 출력 신호(GOUT)로서 출력하고, 보정 인에이블 신호(CAL_EN)가 제2 논리 레벨(예를 들어, 논리 하이 레벨)로 활성화된 된 경우에는 보정 코드(CCODE)를 글로벌 출력 신호(GOUT)로서 출력할 수 있다.

로컬 래치부(400)는 어드레스 신호(ADD)에 응답하여 글로벌 출력 신호(GOUT)를 순차적으로 래치하여 복수의 트림 출력 신호들(TOUT1, TOUT2, TOUTn)을 발생한다. 트림 출력 신호들(TOUT1, TOUT2, TOUTn)은 어드레스 신호(ADD)에 의해 트림 코드 저장부(100)에 저장된 복수의 트림 코드들과 각각 매칭될 수 있다. 결과적으로 각각의 트림 출력 신호(TOUT1, TOUT2, TOUTn)는 트림 코드 저장부(100)에 저장된 트림 코드, 즉 센싱 코드(SCODE)를 나타내거나 이를 보정한 보정 코드(CCODE)를 나타낼 수 있다.

이와 같이, 본 발명의 실시예들에 따른 트림 회로(10)는 공통의 글로벌 래치(200)를 사용하여 복수의 트림 코드들을 보정함으로써 트림 회로(10) 및 이를 포함하는 반도체 메모리 장치의 집적도를 향상시킬 수 있다.

계산부(200)는 센싱 코드(SCODE)를 보정하기 위한 입력 코드(ICODE) 및 센싱 코드(SCODE)를 연산하여 보정 코드(CCODE)를 발생한다. 입력 코드(ICODE)는 동작 모드 및/또는 동작 조건에 따라 트림 코드 저장부(100)의 출력인 센싱 코드(SCODE)를 일시적으로 보정하기 위한 값이다. 계산부(200)는 덧셈기 또는 뺄셈기로 구현될 수 있으며, 센싱 코드(SCODE) 및 입력 코드(ICODE)를 더하거나 빼서 보정 코드(CCODE)를 발생할 수 있다. 입력 코드(ICODE)는, 후술하는 바와 같이, 테스트 과정에서 테스터로부터 제공될 수도 있고 반도체 메모리 장치 내에 구비된 캘리브레이터로부터 제공될 수도 있다.

일 실시예에서, 글로벌 래치부(200)는, 보정 코드(CCODE)에 상응하는하나의 트림 출력 신호(TOUTi, i=1,2, ..., k)를 발생하기 위하여 트림 코드 저장부(100)로부터 수신한 센싱 코드(SCODE)를 래치하여 글로벌 출력 신호(GOUT)로서 출력하는 제1 래치 동작 및 센싱 코드(SCODE) 또는 보정 코드(CCODE) 중 하나를 선택적으로 래치하여 글로벌 출력 신호(GOUT)로서 출력하는 제2 래치 동작을 순차적으로 수행할 수 있다. 이 경우, 계산부(300)는 상기 제1 래치 동작에 의한 글로벌 출력 신호(GOUT)를 통하여 센싱 코드(SCODE)를 수신하여 보정 코드(CCODE)를 계산할 수 있고, 로컬 래치부(400)는 상기 제2 래치 동작에 의한 글로벌 출력 신호(GOUT)를 래치하여 각각의 트림 출력 신호(TOUTi)를 발생할 수 있다. 글로벌 래치부(200)는 제1 래치 신호(LATSET1)에 응답하여 래치 동작을 수행할 수 있고, 로컬 래치부(400)는 제2 래치 신호(LATSET2)에 응답하여 래치 동작을 수행할 수 있다. 예를 들어, 전술한 글로벌 래치부(100)의 제1 래치 동작 및 제2 래치 동작이 수행된 후에 로컬 래치부(400)가 래치 동작을 수행할 수 있도록 제1 래치 신호(LATSET1) 및 제2 래치 신호(LATSET2)가 활성화되는 타이밍이 제어될 수 있다. 이에 대해서는 도 6 내지 8을 참조하여 후술하기로 한다.

이와 같이, 본 발명의 실시예들에 따른 트림 회로(10)는 트림 코드 저장부(100)에 저장된 트림 코드를 변경하지 않으면서 트림 코드 저장부(100)의 출력, 즉 센싱 코드(SCODE)를 일시적으로 보정하여 다양한 동작 모드 및/또는 동작 조건에 적응적으로 대처할 수 있다.

도 2는 도 1의 트림 회로에 포함된 트림 코드 저장부의 일 예를 나타내는 블록도이다.

도 2를 참조하면, 트림 코드 저장부(100a)는 퓨즈 어레이(110), 행 디코더(X-DEC, 120), 열 디코더(Y-DEC, 130), 기입 드라이버(W/D, 140) 및 센스 앰프(S/A, 150)를 포함할 수 있다.

퓨즈 어레이(110)는 행과 열의 매트릭스 형태로 배열되어 각각의 워드 라인과 각각의 비트 라인에 연결된 복수의 퓨즈 셀들을 포함할 수 있다. 퓨즈 어레이(10)는 반도체 메모리 장치에서 데이터를 저장하기 위한 메모리 셀 어레이와는 구분된다.

행 디코더(120)와 열 디코더(130)는 어드레스 신호(ADD)를 디코딩하여 트림 코드의 기입 동작 및 독출 동작시 어드레스 신호(ADD)에 상응하는 워드 라인과 비트 라인을 선택한다. 기입 드라이버(140)는 프로그램 코드(PCODE)를 비트 라인에 인가하여 트림 코드 저장부(100)에 트림 코드로서 기입하고, 센스 앰프(150)는 비트 라인을 통하여 트림 코드 저장부(100)로부터 독출된 트림 코드를 감지하여 센싱 코드(SCODE)로서 출력한다. 프로그램 코드(PCODE)는 외부로부터 직접 기입 드라이버(140)에 제공될 수도 있고, 글로벌 래치부(200)를 경유하여 제공될 수도 있다.

퓨즈 어레이(110)에 포함된 퓨즈 셀은, 레이저 커팅 등을 이용하여 프로그램되는 퓨즈로 구현될 수도 있고, 전기적으로 프로그램이 가능한 전기 퓨즈, 안티 퓨즈 등으로 구현될 수도 있다. 일 실시예에서, 퓨즈 셀은 전기적으로 소거 및 재프로그램이 가능하도록 도 3에 예시한 플래시 셀로 구현될 수도 있다.

도 3은 도 2의 트림 코드 저장부에 포함된 퓨즈 어레이의 일 예를 나타내는 회로도이다.

도 3을 참조하면, 퓨즈 어레이(110a)는 행과 열의 매트릭스 형태로 배열되어 각각의 워드 라인(WL1, WL2, WLn)과 각각의 비트 라인(BL0, BL1, BLk)에 연결된 복수의 퓨즈 셀들(111, 112, 113)을 포함할 수 있다. 퓨즈 셀들(111, 112, 113)은 도 3에 도시된 바와 같이, 플래시 셀로 구현될 수 있으며 플래시 메모리 장치의 메모리 셀과 동일한 공정을 통하여 형성될 수도 있다. 각 퓨즈 셀(111, 112, 113)은 트림 코드의 비트값을 저장하는 코드 셀(C1) 및 더미 셀(C2)을 포함할 수 있다. 코드 셀(C1)은 각 비트 라인(BL0, BL1, BLk)과 각 소스 라인(S1, S2, Sn) 사이에 연결되며, 코드 셀(C1)의 제어 게이트는 각 워드 라인(WL1, WL2, WLn)에 연결된다. 더미 셀(C2)의 제어 게이트에는 더미 셀(C2)을 턴오프하기 위한 전압이 인가되어 더미 셀(C2)이 항상 비활성화될 수 있다. 도 3에는 플래시 메모리의 제조 공정에 따른 더미 셀(C2)이 도시되어 있으나, 제조 공정에 따라 이러한 더미 셀(C2)은 생략될 수도 있다.

복수의 메모리 셀들(111, 112, 113)은 각각의 목적을 위한 복수의 트림코드들을 저장한다. 예를 들어, 제1 워드 라인(WL1)이 선택되면 이에 연결된 메모리 셀들(111)에 저장된 트림 코드가 센스 앰프(151)를 통하여 센싱 코드(SCODE[k:0])로서 출력되고, 전술한 래치 동작 등을 통하여 로컬 래치부(400)로부터 제1 트림 출력 신호(TOUT1)가 발생될 수 있다. 예를 들어 퓨즈 셀들(111, 112, 113)의 각각은 각각 1비트를 저장할 수 있으며, 도 3에 도시된 바와 같이, 각 센싱 코드(SCODE[k:0])는 복수의 비트들(SCODE[0], SCODE[1], SCODE[k])을 포함할 수 있다. 마찬가지로 제2 워드 라인(WL2)이 선택되면 제2 트림 출력 신호(TOUT2)가 발생될 수 있고, 이러한 방식으로 복수의 트림 출력 신호들(TOUT1, TOUT2, TOUTn)이 순차적으로 발생될 수 있다.

도 4는 도 1의 트림 회로에 포함된 계산부 및 글로벌 래치부의 일 예를 나타내는 도면이다.

도 4를 참조하면, 글로벌 래치부(200a)는 선택부(210) 및 글로벌 래치 회로(220)를 포함할 수 있다.

선택부(210)는 보정 인에이블 신호(CAL_EN)에 응답하여 센싱 코드(SCODE[k:0]) 또는 보정 코드(CCODE[k:0]) 중 하나를 출력한다.

글로벌 래치 회로(220)는 제1 래치 신호(LATSET1)에 응답하여 선택부(210)의 출력을 래치하고, 래치된 신호를 글로벌 출력 신호(GOUT[k:0])로서 출력한다.

글로벌 래치 회로(220)는, 로컬 래치부(400)에서 하나의 트림 출력 신호(TOUT[k:0])를 발생하기 위하여 센싱 코드(SCODE[k:0])를 래치하여 글로벌 출력 신호(GOUT[k:0])로서 출력하는 제1 래치 동작 및 센싱 코드(SCODE[k:0]) 또는 보정 코드(CCODE[k:0]) 중 하나를 선택적으로 래치하여 글로벌 출력 신호(GOUT[k:0])로서 출력하는 제2 래치 동작을 순차적으로 수행할 수 있다. 이 경우, 도 6 내지 8을 참조하여 후술하는 바와 같이 제1 래치 신호(LATSET1)는 순차적으로 활성화되는 제1 펄스(P1) 및 제2 펄스(P2)를 포함할 수 있다. 상기 제1 래치 동작은 제1 펄스(P1)에 동기하여 수행되고, 상기 제2 래치 동작은 제2 펄스(P2)에 동기하여 수행될 수 있다.

보정 인에이블 신호(CAL_EN)는 상기 제1 래치 동작 중에는 항상 비활성화되고, 상기 제2 래치 동작 중에는 선택적으로 활성화될 수 있다. 이러한 보정 인에이블 신호(CAL_EN)에 응답하여, 선택부(210)는 상기 제1 래치 동작 중에는 항상 센싱 코드(SCODE[k:0])를 출력하고, 상기 제2 래치 동작 중에는 센싱 코드(SCODE[k:0]) 또는 보정 코드(CCODE[k:0]) 중 하나를 선택하여 출력할 수 있다.

도 4에 도시된 바와 같이, 선택부(210)는 센싱 코드(SCODE[k:0])의 각 비트(SCODE[0], SCODE[1], SCODE[k]) 및 보정 코드(CCODE[k:0])의 각 비트(CCODE[0], CCODE[1], CCODE[k])를 수신하는 복수의 멀티플렉서들(MUX, 211)을 포함할 수 있고, 글로벌 래치 회로(220)는 멀티플렉서들(211)의 출력을 각각 래치하여 글로벌 출력 신호(GOUT)의 각 비트(GOUT[0], GOUT[1], GOUT[k])를 출력하는 복수의 래치들(221)을 포함할 수 있다. 예를 들어, 각 래치(221)는 플립플롭으로 구현될 수 있다.

각 멀티플렉서(211)는 트림 코드 저장부(100)로부터 제공되는 센싱 코 드(SCODE[k:0])의 각 비트(SCODE[i], i=1,2, ..., k) 및 계산부(CAL, 300a)로부터 제공되는 보정 코드(CCODE[k:0])의 각 비트(CCODE[i])를 수신하고 보정 인에이블 신호(CAL_EN)에 응답하여 하나의 비트를 선택하여 출력한다. 각 멀티플렉서(221)의 데이터 입력 단자(D)에는 멀티플렉서(211)의 출력이 인가되고, 제어 단자 또는 클록 단자(CK)에는 제1 래치 신호(LATSET1)가 인가되며, 출력 단자(Q)를 통하여 글로벌 출력 신호(GOUT[k:0])의 각 비트(GOUT[i])를 출력한다. 래치(221)는 리셋 단자(RST)에 인가되는 리셋 신호(LATRST)에 응답하여 초기화될 수 있다.

전술한 바와 같이, 글로벌 래치 회로(220)는 센싱 코드(SCODE[k:0])를 래치하여 글로벌 출력 신호(GOUT[k:0])로서 출력하는 제1 래치 동작 및 센싱 코드(SCODE[k:0]) 또는 보정 코드(CCODE[k:0]) 중 하나를 선택적으로 래치하여 글로벌 출력 신호(GOUT[k:0])로서 출력하는 제2 래치 동작을 순차적으로 수행할 수 있다. 이 경우, 계산부(300a)는 상기 제1 래치 동작에 의한 글로벌 출력 신호(GOUT[k:0])를 통하여 센싱 코드(SCODE[k:0])를 수신할 수 있고, 이를 위하여, 도 4에 도시된 바와 같이 래치들(221)의 출력 단자들(Q)이 계산부(300a)의 입력에 연결될 수 있다. 로컬 래치부(400)는 상기 제2 래치 동작에 의한 글로벌 출력 신호(GOUT[k:0])를 래치할 수 있다. 이를 위하여, 후술하는 바와 같이, 로컬 래치부(400)의 제3 래치 동작을 제어하는 제2 래치 신호(LATSET2)는 글로벌 래치부(200)의 제1 래치 동작 및 제2 래치 동작이 완료된 후에 활성화될 수 있다.

도 5는 도 1의 트림 회로에 포함된 로컬 래치부의 일 예를 나타내는 도면이다.

도 5를 참조하면, 로컬 래치부(400a)는 글로벌 출력 신호(GOUT[k:0])를 순차적으로 래치하여 트림 출력 신호들(TOUT1[k:0], TOUT2[k:0], TOUTn[k:0])의 각각을 발생하는 복수의 출력부들(410)을 포함할 수 있다. 전술한 바와 같이, 트림 출력 신호들(TOUTj[k:0], j=1,2, ..., n)의 각각은 복수의 비트들(TOUTj[i], i=0, 1, ..., k)을 포함할 수 있다.

출력부들(410)의 각각은 로컬 디코더(LOCAL DEC, 410) 및 로컬 래치 회로(LOCAL LAT, 412)를 포함할 수 있다. 각각의 로컬 래치 회로(412)는 제2 래치 신호(LATSET2)에 응답하여 글로벌 출력 신호(GOUT[k:0])를 래치하여 각각의 트리밍 출력 신호(TOUTj[k:0])를 출력한다. 로컬 디코더(411)는 어드레스 신호(ADD)에 응답하여 로컬 래치 회로(411)의 래치 동작을 제어한다. 어드레스 신호(ADD)에 포함된 각각의 어드레스에 상응하는 하나의 로컬 래치 회로(411)만이 활성화되고, 어드레스를 순차적으로 변경함으로써 복수의 트림 출력 신호들(TOUT1[k:0], TOUT2[k:0], TOUTn[k:0])이 순차적으로 발생될 수 있다.

각각의 로컬 래치 회로(412)는, 글로벌 출력 신호(GOUT[k:0])의 각 비트를 래치하기 위한 복수의 래치들을 포함할 수 있으며, 각각의 로컬 래치 회로(412)는 도 4의 글로벌 래치 회로(220)와 유사한 구성을 가질 수 있다.

일 실시예에서, 트림 회로(10)는 도 5에 도시된 바와 같은 출력 버퍼(420)를 더 포함할 수 있다. 센싱 코드(SCODE) 또는 보정 코드(CCODE)는 트림 출력 신호(TOUT)로서 주변 회로에 제공되어 동작 전압 및/또는 클록 신호 등을 조절하는데 이용될 수 있을 뿐만 아니라, 출력 버퍼(420)의 출력(DQ)으로서 테스터, 메모리 컨 트롤러 등에 제공되어 이용될 수 있다. 예를 들어, 출력 버퍼(420)의 출력(DQ)은 트림 코드 저장부(100)에 저장된 트림 코드의 갱신을 위한 프로그램 코드(PCODE)의 생성에 이용될 수 있다.

트림 회로(10)는 공통의 글로벌 래치 회로(220) 및 트림 출력 신호들(TOUT1, TOUT2, TOUTn)의 개수에 상응하는 복수의 로컬 래치 회로(412)를 포함한다. 이와 같이, 본 발명의 실시예들에 따른 트림 회로(10) 및 이를 포함하는 반도체 메모리 장치는 공통의 글로벌 래치(220)를 사용하여 복수의 트림 코드들을 보정함으로써 반도체 메모리 장치의 집적도를 향상시킬 수 있다.

도 6은 본 발명의 일 실시예에 따른 트림 회로의 보정 동작의 일 예를 나타내는 타이밍도이고, 도 7은 본 발명의 일 실시예에 따른 트림 회로의 비보정 동작의 일 예를 나타내는 타이밍도이다.

보정 동작은 트림 코드 저장부(100)로부터 독출된 센싱 코드(SCODE)를 보정한 보정 코드(CCODE)가 트림 출력 신호(TOUT)로서 출력되는 동작을 나타내고, 비보정 동작은 트림 코드 저장부(100)로부터 독출된 센싱 코드(SCODE)가 보정 없이 그대로 트림 출력 신호(TOUT)로서 출력되는 동작을 나타낸다.

도 6 및 도 7을 참조하면, 제1 래치 신호(LATSET1)는 시간 t1 및 t3에서 순차적으로 활성화되는 제1 펄스(P1) 및 제2 펄스(P2)를 포함하고, 제2 래치 신호(LATSET2)는 제1 펄스(P1) 및 제2 펄스(P2) 후의 시간 t4에서 활성화되는 제3 펄스(P3)를 포함한다.

전술한 바와 같이, 글로벌 래치 회로(220)는 센싱 코드(SCODE)를 래치하여 글로벌 출력 신호(GOUT)로서 출력하는 제1 래치 동작 및 센싱 코드(SCODE) 또는 보정 코드(CCODE) 중 하나를 선택적으로 래치하여 글로벌 출력 신호(GOUT)로서 출력하는 제2 래치 동작을 순차적으로 수행할 수 있다.

제1 펄스(P1)에 동기되어 수행되는 제1 래치 동작을 위하여 보정 인에이블 신호(CAL_EN)는 보정 동작 또는 비보정 동작에 관계없이 제1 논리 레벨(예를 들어, 논리 로우 'L')로 비활성화되고, 글로벌 래치부(200)는 제1 래치 동작에 의해 항상 센싱 코드(SCODE)를 글로벌 출력 신호(GOUT)로서 출력한다. 제1 래치 동작에 의해 출력된 센싱 코드(SCODE)는 계산부(300)로 제공되고 보정 코드(CCODE)의 계산에 이용될 수 있다.

제2 펄스(P2)에 동기되어 수행되는 제2 래치 동작을 위하여 보정 인에이블 신호(CAL_EN)는 보정 동작 또는 비보정 동작에 따라 시간 t2에서 제1 논리 레벨(예를 들어, 논리 로우 'L')로 비활성화된 상태를 유지하거나 시간 t2에서 제2 논리 레벨(예를 들어, 논리 하이 'H')로 활성화된다.

도 6에 도시된 바와 같이 보정 동작의 경우에는 보정 인에이블 신호(CAL_EN)는 시간 t2에서 제1 논리 레벨로 비활성화된 상태를 유지하고, 선택부(210)는 보정 코드(CCODE)를 선택하여 출력한다. 글로벌 래치 회로(220)는 제2 펄스(P2)에 동기하여 제2 래치 동작을 수행하고 보정 코드(CCODE)를 글로벌 출력 신호(GOUT)로서 출력한다.

도 7에 도시된 바와 같이 비보정 동작의 경우에는 보정 인에이블 신호(CAL_EN)는 시간 t2에서 제2 논리 레벨로 활성화되고, 선택부(210)는 센싱 코 드(SCODE)를 선택하여 출력한다. 글로벌 래치 회로(220)는 제2 펄스(P2)에 동기하여 제2 래치 동작을 수행하고 센싱 코드(SCODE)를 글로벌 출력 신호(GOUT)로서 출력한다.

로컬 래치부(400)는 시간 t4에서 활성화되는 제3 펄스(P3)에 동기하여 제3 래치 동작을 수행한다. 로컬 래치부(400)는 글로벌 출력 신호(GOUT)에 포함된 센싱 코드(SCODE) 또는 보정 코드(CCODE)를 어드레스 신호(ADD)에 상응하는 로컬 래치 회로(412)를 이용하여 래치하고 각각의 트림 출력 신호(TOUT)를 발생한다.

일 실시예에서, 모든 트림 출력 신호들(TOUT1, TOUT2, TOUTn)에 대하여 트림 코드 저장부(100)로부터 독출된 센싱 코드(SCODE)를 보정 없이 그대로 트림 출력 신호(TOUT)로서 출력하고자 하는 경우에는 제1 래치 신호(LATSET1)의 제2 펄스(P2)는 생략될 수 있고, 이 경우 하나의 트림 출력 신호(TOUT)의 발생을 위하여 글로벌 래치부(200)는 제1 펄스(P1)에 동기하여 한 번의 래치 동작만을 수행할 수도 있다

이와 같이, 본 발명의 실시예들에 따른 트림 회로(10)는 퓨즈 어레이(110)에 저장된 트림 코드를 변경하지 않으면서 퓨즈 어레이(110)의 출력을 일시적으로 보정하여 다양한 동작 모드 및/또는 동작 조건에 적응적으로 대처할 수 있다.

도 8은 본 발명의 일 실시예에 따른 트림 회로의 복수의 트림 출력 신호들을 순차적으로 발생하는 동작의 일 예를 나타내는 타이밍도이다.

도 8을 참조하면, 제1 주기(T1) 동안에는 어드레스 신호(ADD)가 제1 어드레스(ADD1)를 포함하여 트림 회로(10)는 제1 어드레스(ADD1)에 상응하는 제1 트림 출력 신호(TOUT1)를 발생하고, 제2 주기(T2) 동안에는 어드레스 신호(ADD)가 제2 어 드레스(ADD2)를 포함하여 트림 회로(10)는 제2 어드레스(ADD2)에 상응하는 제2 트림 출력 신호(TOUT2)를 발생하고, 이러한 방식으로 제n 주기(Tn) 동안에는 어드레스 신호(ADD)가 제n 어드레스(ADDn)를 포함하여 트림 회로(10)는 제n 어드레스(ADDn)에 상응하는 제n 트림 출력 신호(TOUT2)를 발생한다.

각 주기(T1, T2, Tn)에서, 전술한 바와 같이 제1 래치 신호(LATSET1)는 제1 펄스(P1) 및 제2 펄스(P2)를 포함하고 제3 래치 신호(LATSET1)는 제3 펄스(P3)를 포함한다. 글로벌 래치부(200)는, 하나의 트림 출력 신호(TOUTi)를 발생하기 위하여, 제1 펄스(P1)에 동기하여 트림 코드 저장부(100)로부터 수신한 센싱 코드(SCODE)를 래치하여 글로벌 출력 신호(GOUT)로서 출력하는 제1 래치 동작 및 제2 펄스(P2)에 동기하여 센싱 코드(SCODE) 또는 보정 코드(CCODE) 중 하나를 선택적으로 래치하여 글로벌 출력 신호(GOUT)로서 출력하는 제2 래치 동작을 순차적으로 수행한다. 제1 래치 동작에서는 항상 센싱 코드(SCODE1, SCODE2, SCODEn)가 글로벌 출력 신호(GOUT)로서 출력되고, 제2 래치 동작에서는 보정 코드(CCODE1, CCODEn) 또는 센싱 코드(SCODE2)가 선택적으로 글로벌 출력 신호(GOUT)로서 출력된다.

로컬 래치부(400)는 각 어드레스(ADD1, ADD2, ADDn)에 상응하는 각각의 로컬 래치 회로(412)를 각 주기(T1, T2, Tn)마다 활성화하고, 활성화된 래치 회로(412)는 제3 펄스(P3)에 동기하여 글로벌 출력 신호(GOUT)를 래치하는 제3 래치 동작을 수행한다.

도 8에는, 제1 주기(T1) 및 제n 주기(Tn)에서는 보정 동작이 수행되고, 제2 주기(T2)에서는 비보정 동작이 수행되는 예가 도시되어 있다. 결과적으로 제1 트림 출력 신호(TOUT1) 및 제n 트림 출력 신호(TOUTn)는 각각의 보정 코드(CCODE1, CCODEn)를 나타내고, 제2 트림 출력 신호(TOUT2)는 센싱 코드(SCODE2)를 나타낸다.

보정 동작 또는 비보정 동작의 여부는 전술한 바와 같이 보정 인에이블 신호(CAL_EN)를 제어하여 결정할 수 있다. 보정 동작의 경우에는 제2 펄스(P2)가 활성화되기 전에 보정 인에이블 신호(CAL_EN)가 활성화되고, 비보정 동작의 경우에는 제2 펄스(P2)가 활성화될 때 보정 인에이블 신호(CAL_EN)는 비활성화된 상태를 유지한다.

이와 같은 방식으로, 공통의 글로벌 래치부(200)를 이용하여 복수의 트림 출력 신호들(TOUT1, TOUT2, TOUTn)을 발생할 수 있으므로, 회로의 집적도를 향상하고 퓨즈 어레이(110)의 출력에 대한 일시적인 보정을 효율적으로 수행할 수 있다.

도 9는 본 발명의 일 실시예에 따른 테스트 시스템을 나타내는 블록도이다.

도 9를 참조하면, 테스트 시스템(1000)은 복수의 피검사 장치들(DUT: Device Under Test, 3000) 및 테스터(2000)를 포함한다. 도 9에 도시된 바와 같이 테스터(2000)는 복수의 피검사 장치들(2000)을 동시에 테스트하는 병렬 테스트를 수행할 수 있다.

피검사 장치(2000)의 각각은, 후술하는 바와 같이, 트림 회로(10) 및 트림 회로(10)로부터 발생되는 복수의 트림 출력 신호들에 기초하여 적어도 하나의 동작 전압 및 적어도 하나의 클록 신호들을 조절하는 주변 회로를 포함한다. 전술한 바와 같이, 트림 회로(10)는 복수의 트림 코드들을 저장하고, 어드레스 신호에 응답하여 센싱 코드를 출력하는 트림 코드 저장부(100), 상기 센싱 코드 또는 상기 센 싱 코드를 보정한 보정 코드를 래치하여 글로벌 출력 신호를 발생하는 글로벌 래치부(200), 및 상기 어드레스 신호에 응답하여 상기 글로벌 출력 신호를 순차적으로 래치하여 복수의 트림 출력 신호들을 발생하는 로컬 래치부(400)를 포함하여 구현될 수 있다.

일반적으로 반도체 메모리 장치의 테스트 과정은 다양한 항목들을 포함하며, 테스트 항목마다 피검사 장치(2000)의 동작 전압, 클록 신호 등을 변경할 필요가 있다. 종래의 테스트에서는 복수의 피검사 장치들에 저장된 서로 다른 트림 코드들을 독출하고 이를 각각 계산하여 동작 전압 등을 변경하기 위한 보정 코드들을 피검사 장치들로 제공하였다. 따라서, 테스트 시간을 감소하기 위한 병렬 테스트의 취지와는 다르게 테스트 시간이 증가되며, 각 피검사 장치마다 복수의 트림 코드들을 변경하여야 하는 경우에는 테스트 시간이 현저히 증가한다. 본원 발명의 실시예들에 따른 피검사 장치(2000)는 전술한 트림 회로(10)를 포함하여 효율적으로 트림 코드들 보정할 수 있기 때문에 테스트 시간을 감소하고 생산성을 향상시킬 수 있다.

도 10은 본 발명의 일 실시예에 따른 반도체 메모리 장치를 나타내는 블록도이고, 도 11은 도 10의 반도체 메모리 장치에 포함된 전압 레귤레이터의 일 예를 나타내는 블록도이다.

예를 들어, 도 10의 반도체 메모리 장치(3000a)는 도 9의 테스트 시스템(1000)에 의해 테스트되는 피검사 장치(3000)일 수 있다.

도 10을 참조하면, 반도체 메모리 장치(3000a)는 트림 회로(10a), 메모리 코 어(20a), 컨트롤러(30a) 및 주변 회로(40a)를 포함하여 구현될 수 있다.

메모리 코어(20a)는 데이터를 저장하는 저장 장치로서, 복수의 메모리 셀들로 구성된 메모리 셀 어레이, 메모리 셀 어레이에 데이터를 기입하거나 메모리 셀 어레이로부터 데이터를 독출하기 위한 디코더, 센스 앰프, 기입 드라이버 등의 회로들을 포함할 수 있다. 컨트롤러(30a)는 메모리 코어(20a)의 동작을 제어하며, 트림 회로(10a) 등의 제어를 위한 신호(CTRL)를 발생할 수도 있다.

주변 회로(40a)는 메모리 코어(20a)의 동작을 위한 적어도 하나의 동작 전압(VPP1, VPP2) 및 적어도 하나의 클록 신호(CLK)를 발생하고, 트림 회로(10)로부터 출력되는 복수의 트림 출력 신호들에 기초하여 동작 전압(VPP1, VPP2) 및 클록 신호(CLK) 중 적어도 하나를 조절한다. 예를 들어, 트림 출력 신호들에 기초하여, 동작 전압(VPP1, VPP2)의 전압 레벨, 발생 시점 등이 조절될 수 있으며, 클록 신호(CLK)의 주기, 듀티비 등이 조절될 수 있다.

예를 들어, 주변 회로(40a)는 제1 동작 전압(VPP1)을 발생하는 제1 전압 레귤레이터(REG1, 41), 제2 동작 전압(VPP2)을 발생하는 제2 전압 레귤레이터(REG2, 42), 클록 신호(CLK)를 발생하는 클록 발생기(CK_GEN, 43) 등을 포함할 수 있다.

일 실시예에서, 메모리 코어(20a)는 플래시 메모리 코어일 수 있다. 이 경우, 주변 회로(40a)에서 발생되는 동작 전압들(VPP1, VPP2)은 전원 전압을 펌핑하여 생성되는 고전압일 수 있다. 일반적으로, 플래시 메모리 장치는 프로그램 동작, 소거 동작 등을 위하여 비교적 높은 전압 레벨을 갖는 고전압을 필요로 한다. 전술한 바와 같이 공정상의 변화에 따른 고전압 레벨의 오차는 불가피한 측면이 있고 상기 고전압의 레벨은 제품의 안정성과 수명에 큰 영향을 미치기 때문에 퓨즈 어레이에 저장된 트림 코드를 이용하여 각 반도체 메모리 장치의 고전압 레벨을 조절할 필요가 있으며, 서로 다른 동작 모드 및/또는 동작 조건에 따라 퓨즈 어레이에 저장된 트림 코드를 변경하지 않으면서 퓨즈 어레이의 출력을 일시적으로 보정할 필요가 있다. 전술한 바와 같이, 본 발명의 실시예들에 따른 트림 회로(10a)는 효율적으로 트림 코드들을 보정하여 복수의 트림 출력 신호들을 발생할 수 있으며, 전압 레귤레이터(41, 42)는 트림 출력 신호들 중 적어도 하나에 기초하여 고전압(VPP1, VPP2)의 레벨을 트리밍할 수 있다.

도 11을 참조하면, 예를 들어, 제1 전압 레귤레이터(41)는 기준 전압(VREF)을 발생하는 기준 전압 발생기(45) 및 전원 전압(VDD)을 펌핑하여 기준 전압(VREF)에 상응하는 제1 고전압(VPP1)을 발생하는 펌핑 회로(46)를 포함하여 구현될 수 있다. 이 경우, 제1 트림 출력 신호(TOUT1[k:0])를 기준 전압 발생기(45)에 제공하여 기준 전압(VREF)을 트리밍할 수 있고, 결과적으로 제1 고전압(VPP1)을 트리밍할 수 있다.

예를 들어, 전술한 동작 모드는 테스트 항목에 따른 각각의 동작 모드로 구분될 수도 있고, 플래시 메모리 장치의 프로그램 모드, 소거 모드, 독출 모드 등으로 구분될 수도 있으며, 플래시 메모리 셀에 1비트를 저장하는 SLC(Single Level Cell) 모드, 2비트 이상을 저장하는 MLC(Multi Level Cell)모드 등으로 구분될 수도 있다. 전술한 동작 조건은, 반도체 메모리 장치의 동작 온도 등일 수 있다.

전술한 바와 같이, 트림 회로(10a)는 복수의 트림 코드들을 저장하고, 어드 레스 신호에 응답하여 센싱 코드를 출력하는 트림 코드 저장부(100), 상기 센싱 코드 또는 상기 센싱 코드를 보정한 보정 코드를 래치하여 글로벌 출력 신호를 발생하는 글로벌 래치부(200), 및 상기 어드레스 신호에 응답하여 상기 글로벌 출력 신호를 순차적으로 래치하여 복수의 트림 출력 신호들을 발생하는 로컬 래치부(400)를 포함하고, 상기 센싱 코드를 보정하기 위한 입력 코드 및 상기 센싱 코드를 연산하여 상기 보정 코드를 발생하는 계산부(200)를 더 포함할 수 있다.

이와 같이, 본 발명의 실시예들에 따른 트림 회로(10a) 및 이를 포함하는 반도체 메모리 장치(3000a)는 퓨즈 어레이에 저장된 트림 코드를 변경하지 않으면서 퓨즈 어레이의 출력을 일시적으로 보정하여 다양한 동작 모드 및/또는 동작 조건에 적응적으로 대처할 수 있다.

도 12는 본 발명의 다른 실시예에 따른 반도체 메모리 장치를 나타내는 블록도이다.

도 12의 반도체 메모리 장치(3000b)는, 도 10의 반도체 메모리 장치(3000a)와 비교하여, 트림 회로(10b), 메모리 코어(20b), 컨트롤러(30b), 주변 회로(40b) 이외에도 캘리브레이터(50b)를 더 포함한다.

캘리브레이터(50b)는 반도체 메모리 장치(3000b)의 동작 모드 또는 동작 조건에 따라 퓨즈 어레이로부터 출력되는 센싱 코드를 보정하기 위한 제1 입력 코드(ICODE1)를 발생한다. 일 실시예에서, 캘리브레이터(50b)는 동작 모드에 따른 각각의 코드값을 저장하기 위한 레지스터를 포함할 수 있고, 동작 모드에 상응하는 코드값을 제1 입력 코드(ICODE1)로서 출력할 수 있다. 다른 실시예에서, 캘리브레 이터(50b)는 주변 회로(40b)의 출력 및/또는 동작 온도 등의 동작 조건을 검출하기 위한 센서 등을 포함할 수 있고, 상기 센서에 의해 검출된 결과에 따라 제1 입력 코드(ICODE1)를 조절할 수 있다.

반도체 메모리 장치(3000b)는 캘리브레이터(50b)로부터 제공되는 제1 입력 코드(ICODE1) 또는 테스터와 같은 반도체 메모리 장치(ICODE2)의 외부로부터 제공되는 제2 입력 코드(ICODE2) 중 하나를 선택하고, 트림 회로(10b) 내의 계산부에 전술한 입력 코드(ICODE)를 출력하는 멀티플렉서(60b)를 더 포함할 수 있다. 멀티플렉서(60b)는 컨트롤러(30b)의 제어 신호(CTRL)에 포함된 선택 신호(SEL)에 응답하여 동작할 수 있다. 이 경우, 테스트 동작시에는 외부로부터 제공되는 제2 입력 코드(ICODE2)를 이용하여 트림 코드를 보정할 수 있고, 반도체 메모리 장치(3000b)의 통상의 동작시에는 내부적으로 발생된 제1 입력 코드(ICODE1)를 이용하여 트림 코드를 보정할 수 있다.

이와 같이, 본 발명의 실시예들에 따른 트림 회로(10b) 및 이를 포함하는 반도체 메모리 장치(3000b)는 퓨즈 어레이에 저장된 트림 코드를 변경하지 않으면서 퓨즈 어레이의 출력에 대한 일시적인 보정을 효율적으로 수행함으로써 다양한 동작 모드 및/또는 동작 조건에 적응적으로 대처할 수 있다.

본 발명은 동작 전압, 클록 신호 등을 트리밍하기 위한 트림 코드를 저장하고 이를 일시적으로 보정할 필요가 있는 임의의 장치 및 시스템에 이용될 수 있다. 본 발명은 다양한 동작 모드 및 동작 조건에 의해 동작하며 고전압 레벨 등의 정밀 한 트리밍이 요구되는 반도체 메모리 장치, 특히 플래시 메모리 장치에 더욱 유용하게 이용될 수 있다.

상기에서는 본 발명이 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.

도 6은 본 발명의 일 실시예에 따른 트림 회로의 보정 동작의 일 예를 나타내는 타이밍도이다.

도 7은 본 발명의 일 실시예에 따른 트림 회로의 비보정 동작의 일 예를 나타내는 타이밍도이다.

도 10은 본 발명의 일 실시예에 따른 반도체 메모리 장치를 나타내는 블록도이다.

도 11은 도 10의 반도체 메모리 장치에 포함된 전압 레귤레이터의 일 예를 나타내는 블록도이다.

<도면의 주요부분에 대한 부호의 설명>

10: 트림 회로 100: 트림 코드 저장부

110: 퓨즈 어레이 200: 글로벌 래치부

300: 계산부 400: 로컬 래치부

PCODE: 프로그램 코드 SCODE: 센싱 코드

CCODE: 보정 코드 ICODE: 입력 코드

GOUT: 글로벌 출력 신호 TOUT: 트림 출력 신호

Claims

복수의 트림 코드들을 저장하고, 어드레스 신호에 응답하여 센싱 코드를 출력하는 트림 코드 저장부;

상기 센싱 코드 또는 상기 센싱 코드를 보정한 보정 코드를 래치하여 글로벌 출력 신호를 발생하는 글로벌 래치부; 및

상기 어드레스 신호에 응답하여 상기 글로벌 출력 신호를 순차적으로 래치하여 복수의 트림 출력 신호들을 발생하는 로컬 래치부를 포함하는 트림 회로.
제1 항에 있어서,

상기 센싱 코드를 보정하기 위한 입력 코드 및 상기 센싱 코드를 연산하여 상기 보정 코드를 발생하는 계산부를 더 포함하는 것을 특징으로 하는 트림 회로.
제2 항에 있어서,

상기 글로벌 래치부는, 상기 보정 코드에 상응하는 하나의 트림 출력 신호를 발생하기 위하여 상기 센싱 코드를 래치하여 상기 글로벌 출력 신호로서 출력하는 제1 래치 동작 및 상기 센싱 코드 또는 상기 보정 코드 중 하나를 선택적으로 래치하여 상기 글로벌 출력 신호로서 출력하는 제2 래치 동작을 순차적으로 수행하는 것을 특징으로 하는 트림 회로.
제3 항에 있어서,

상기 계산부는, 상기 제1 래치 동작에 의한 상기 글로벌 출력 신호를 통하여 상기 센싱 코드를 수신하고,

상기 로컬 래치부는, 상기 제2 래치 동작에 의한 상기 글로벌 출력 신호를 래치하는 것을 특징으로 하는 트림 회로.
제1 항에 있어서, 상기 글로벌 래치부는,

보정 인에이블 신호에 응답하여 상기 센싱 코드 또는 상기 보정 코드 중 하나를 출력하는 선택부; 및

제1 래치 신호에 응답하여 상기 선택부의 출력을 래치하고, 상기 글로벌 출력 신호를 출력하는 글로벌 래치 회로를 포함하는 것을 특징으로 하는 트림 회로.
제5 항에 있어서,

상기 글로벌 래치 회로는, 상기 보정 코드에 상응하는 하나의 트림 출력 신호를 발생하기 위하여 상기 센싱 코드를 래치하여 상기 글로벌 출력 신호로서 출력하는 제1 래치 동작 및 상기 센싱 코드 또는 상기 보정 코드 중 하나를 선택적으로 래치하여 상기 글로벌 출력 신호로서 출력하는 제2 래치 동작을 순차적으로 수행하는 것을 특징으로 하는 트림 회로.
제6 항에 있어서,

상기 제1 래치 신호는 순차적으로 활성화되는 제1 펄스 및 제2 펄스를 포함하고,

상기 제1 래치 동작은 상기 제1 펄스에 동기하여 수행되고, 상기 제2 래치 동작은 상기 제2 펄스에 동기하여 수행되는 것을 특징으로 하는 트림 회로.
제1 항에 있어서, 상기 로컬 래치부는,

상기 글로벌 출력 신호를 순차적으로 래치하여 상기 트림 출력 신호들의 각각을 발생하는 복수의 출력부들을 포함하고,

상기 출력부들의 각각은,

제2 래치 신호에 응답하여 상기 글로벌 출력 신호를 래치하여 상기 트림 출력 신호들 중 하나를 출력하는 로컬 래치 회로; 및

상기 어드레스 신호에 응답하여 상기 로컬 래치 회로의 래치 동작을 제어하는 로컬 디코더를 포함하는 것을 특징으로 하는 트림 회로.
데이터를 저장하는 메모리 코어;

복수의 트림 코드들을 저장하고, 어드레스 신호에 응답하여 센싱 코드를 출력하는 트림 코드 저장부;

상기 센싱 코드 또는 상기 센싱 코드를 보정한 보정 코드를 래치하여 글로벌 출력 신호를 발생하는 글로벌 래치부;

상기 어드레스 신호에 응답하여 상기 글로벌 출력 신호를 순차적으로 래치하 여 복수의 트림 출력 신호들을 발생하는 로컬 래치부;

상기 메모리 코어의 동작을 위한 적어도 하나의 동작 전압 및 적어도 하나의 클록 신호를 발생하고, 상기 복수의 트림 출력 신호들에 기초하여 상기 동작 전압 및 상기 클록 신호 중 적어도 하나를 조절하는 주변 회로; 및

상기 메모리 코어의 동작을 제어하는 컨트롤러를 포함하는 반도체 메모리 장치.
제 9항에 있어서,

상기 반도체 메모리 장치의 동작 모드 또는 동작 조건에 따라 상기 센싱 코드를 보정하기 위한 제1 입력 코드를 발생하는 캘리브레이터를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치.