JP7320385B2 - 半導体装置およびメモリのテスト方法 - Google Patents

Description

本発明は、半導体装置およびメモリのテスト方法に関し、例えば、フラッシュメモリを含む半導体装置およびフラッシュメモリのテスト方法に関する。

特許文献１には、温度補償電流（Ｉｒｅｆ３）および電圧補償電流（Ｉｒｅｆ４）で不揮発性のメモリセルと同様の温度依存および電圧依存を持つ電流を生成し、当該電流に、トリミング可能な正のベース電流（Ｉｒｅｆ１）および負のベース電流（Ｉｒｅｆ２）を加えることで、読出し用の参照電流（Ｉｒｅｆ０）を生成する方式が示される。これにより、参照電流（Ｉｒｅｆ０）のトリミング範囲を拡張することが可能になる。

特開２０１６－１７３８６９号公報

例えば、フラッシュメモリ等の不揮発性メモリでは、メモリセルのデータ書換えを繰り返すことによって、消去後のメモリセルの読出し電流が低下し、製品寿命に達する。このようなデータ書換え寿命は、エンデュランスと呼ばれる。ここで、エンデュランス特性が基準に満たない製品を出荷前に排除するためには、例えば、出荷前テストにおいて、消去後のベリファイ時のリファレンス電流に、エンデュランスに伴う電流低下分を反映させたリファレンス電流を用いて消去テストを行えばよい。

一方、エンデュランスに伴う電流低下分は、例えば、実際の製品の一部を実験的に評価すること等で可変的に決定される。ここで、当該電流低下分は、市場不良を防止しつつ、製品歩留まりを向上させるため（言い換えればテストの精度を高めるため）、過不足無い最適な値に設定されることが望ましい。しかし、そのために、回路上でリファレンス電流を高分解能で調整可能なように設計すると、回路規模が増大する恐れがある。

後述する実施の形態は、このようなことに鑑みてなされたものであり、その他の課題と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。

一実施の形態による半導体装置は、不揮発性のメモリセルと、内部電流生成回路と、外部電流入力端子と、外部電流入力回路と、センスアンプと、を有する。内部電流生成回路は、メモリセルの読出し時またはベリファイ時に用いるリファレンス電流を生成する。外部電流入力回路は、外部電流入力端子に印加される調整電流をリファレンス電流に付加することで調整後リファレンス電流を生成する。センスアンプは、メモリセルから読出されたメモリセル電流と、調整後リファレンス電流との差分を増幅する。

前記一実施の形態によれば、小さい回路規模で高精度なテストが実現可能になる。

本発明の実施の形態１による半導体装置の概略構成例を示すブロック図である。 図１におけるフラッシュメモリの主要部の概略構成例を示す回路ブロック図である。 図２におけるリファレンス電流生成回路の構成例を示す回路図である。 図３の内部電流生成回路によって生成される各種リファレンス電流を説明する図である。 図３のリファレンス電流生成回路を用いた製品出荷前テストの一例を説明するための概念図である。 図３のリファレンス電流生成回路を用いた製品出荷前テストの一例を説明するための概念図である。 本発明の実施の形態２による半導体装置において、図２のリファレンス電流生成回路の構成例を示す回路図である。 図７のリファレンス電流生成回路を用いた製品出荷前テストの一例を説明するための概念図である。 本発明の実施の形態３による半導体装置において、図２のリファレンス電流生成回路の構成例を示す回路図である。 本発明の実施の形態３による半導体装置において、図９のリファレンス電流生成回路を用いたメモリのテスト方法の一例を示すフロー図である。 図９のリファレンス電流生成回路を用いた製品出荷前テストの他の一例を説明するための概念図である。 不揮発性メモリで行われる製品出荷前テストの一例を説明するための概念図である。 本発明の第１の比較例となる半導体装置におけるリファレンス電流生成回路の構成例を示す回路図である。 本発明の第２の比較例となる半導体装置におけるリファレンス電流生成回路の構成例を示す回路図である。 図１４のリファレンス電流生成回路を用いた場合の問題点の一例を説明する図である。

以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらは互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。

さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。

また、実施の形態の各機能ブロックを構成する回路素子は、特に制限されないが、公知のＣＭＯＳ（相補型ＭＯＳトランジスタ）等の集積回路技術によって、単結晶シリコンのような半導体基板上に形成される。なお、実施の形態では、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）の一例としてＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）（ＭＯＳトランジスタと略す）を用いるが、ゲート絶縁膜として非酸化膜を除外するものではない。図面において、ｐチャネル型ＭＯＳトランジスタ（ｐＭＯＳトランジスタ）にはゲートに丸印の記号を付すことで、Ｎチャネル型ＭＯＳトランジスタ（ｎＭＯＳトランジスタ）と区別することとする。図面にはＭＯＳトランジスタの基板電位の接続は特に明記していないが、ＭＯＳトランジスタが正常動作可能な範囲であれば、その接続方法は特に限定しない。

以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。

（実施の形態１）
《半導体装置の概略》
図１は、本発明の実施の形態１による半導体装置の概略構成例を示すブロック図である。実施の形態１の半導体装置は、例えば、１個の半導体チップで構成され、少なくともフラッシュメモリ等の不揮発性メモリを備えるマイクロコントローラ、ＳｏＣ（System on Chip）、または、単体の不揮発性メモリ装置等である。その一例として、図１の半導体装置ＤＥＶは、互いにバスＢＳで接続されるＣＰＵ（Central Processing Unit）、ＲＡＭ（Random Access Memory）、ＲＯＭ（Read Only Memory）、フラッシュメモリ（不揮発性メモリ）ＦＭＥＭ、アナログディジタル変換器ＡＤＣ、ディジタルアナログ変換器ＤＡＣ、シリアル通信インタフェースＳＣＩ等を備える。

さらに、図１の半導体装置ＤＥＶは、フラッシュメモリＦＭＥＭに接続される外部電流入力端子（外部入力パッド）ＶＰＰＴＳを備える。詳細は後述するが、外部電流入力端子ＶＰＰＴＳは、例えば、製品出荷前のテスト時に使用され、製品出荷後の通常使用状態では無効化される。具体例として、外部電流入力端子ＶＰＰＴＳは、例えば、製品出荷後にはグラウンド端子やＮＣ（No Connection）端子等に割り当てられる。あるいは、外部電流入力端子ＶＰＰＴＳは、他の外部端子と共用化され、通常使用状態とは異なるテストモード時のみで外部電流入力端子ＶＰＰＴＳとして機能するように構成される。

《フラッシュメモリの概略》
図２は、図１におけるフラッシュメモリの主要部の概略構成例を示す回路ブロック図である。図２に示すフラッシュメモリＦＭＥＭは、メモリアレイＭＡＲＹと、列選択スイッチＣＳＷと、行デコーダＲＤＥＣと、列デコーダＣＤＥＣと、センスアンプＳＡと、ｐＭＯＳトランジスタＭＰ１０と、ｎＭＯＳトランジスタＭＮ１，ＭＮ１０と、リファレンス電流生成回路ＲＥＦＧと、外部電流入力端子ＶＰＰＴＳとを備える。

メモリアレイＭＡＲＹは、列方向に延伸する複数のワード線ＷＬ０，ＷＬ１，…、複数の制御ゲート線ＣＧＬ０，ＣＧＬ１，…、および複数のソース線ＳＬ０，ＳＬ１，…と、列方向と交差する行方向に延伸する複数のビット線ＢＬ０，ＢＬ１，…と、複数の不揮発性のメモリセルＭＣ００，ＭＣ０１，…，ＭＣ１０，ＭＣ１１，…とを備える。明細書では、当該複数のワード線、制御ゲート線、ソース線、ビット線を総称して、それぞれ、ワード線ＷＬ、制御ゲート線ＣＧＬ、ソース線ＳＬ、ビット線ＢＬと呼び、複数の不揮発性のメモリセルを総称してメモリセルＭＣと呼ぶ。

メモリセルＭＣは、複数のワード線ＷＬ（または制御ゲート線ＣＧＬ、ソース線ＳＬ）と複数のビット線ＢＬの交点にそれぞれ設けられ、マトリックス状に配置される。例えば、メモリセルＭＣｘｙ（ｘ＝０，１，…、ｙ＝０，１，…）は、ワード線ＷＬｘとビット線ＢＬｙの交点に設けられる。メモリセルＭＣは、例えば、データを記憶するメモリトランジスタＭＴと、メモリトランジスタＭＴを選択する選択トランジスタ（ｎＭＯＳトランジスタ）ＳＴとを含むフラッシュメモリセルである。選択トランジスタＳＴおよびメモリトランジスタＭＴは、対応するビット線ＢＬと、対応するソース線ＳＬとの間に直列に接続される。選択トランジスタＳＴは、対応するワード線ＷＬによって駆動され、メモリトランジスタＭＴは、対応する制御ゲート線ＣＧＬによって駆動される。

行デコーダＲＤＥＣは、複数のワード線ＷＬ、制御ゲート線ＣＧＬおよびソース線ＳＬをそれぞれ駆動する複数のワードドライバＷＤ、制御ゲートドライバＣＧＤおよびソースドライバＳＤを備える。ワードドライバＷＤ、制御ゲートドライバＣＧＤおよびソースドライバＳＤは、それぞれ、アドレス信号およびアクセス種別（消去、書込み、読出し）に応じて、対応するワード線ＷＬ、制御ゲート線ＣＧＬおよびソース線ＳＬに所定の電圧を印加する。例えば、ワードドライバＷＤは、メモリセル用電源ＶＤＤ２が供給され、対応するメモリセルＭＣのアクセス時に、メモリセルＭＣへワード線ＷＬを介してメモリセル用電源ＶＤＤ２の電圧を供給する。

列選択スイッチＣＳＷは、複数のｐＭＯＳトランジスタＭＰ２０，ＭＰ２１，…，ＭＰ２ｎを備える。列デコーダＣＤＥＣは、アドレス信号およびアクセス種別に応じて、列選択スイッチＣＳＷ内の各ｐＭＯＳトランジスタのオン・オフを制御する。列選択スイッチＣＳＷ内の各ｐＭＯＳトランジスタ（例えばＭＰ２０）は、オンに制御された際に、対応するビット線（ＢＬ０）をグローバルビット線ＧＢＬ（ひいてはセンスアンプＳＡの入力ノードＮｉｎ）へ接続する。なお、具体例として、１本のグローバルビット線ＧＢＬには、例えば、３２本のビット線ＢＬが列選択スイッチＣＳＷ内のｐＭＯＳトランジスタを介して接続される。そして、このようなグローバルビット線ＧＢＬが、列方向に順次配置される。

ここで、読出し時、またはベリファイ時、選択されたメモリセルＭＣには、メモリトランジスタＭＴの記憶データ（しきい値電圧）に応じたメモリセル電流Ｉｃｅｌが流れる。当該メモリセル電流Ｉｃｅｌは、センスアンプＳＡの入力ノードＮｉｎから当該メモリセルＭＣのソース線ＳＬへ流れる。リファレンス電流生成回路ＲＥＦＧは、詳細は後述するが、メモリセルＭＣの読出し時またはベリファイ時に、メモリセル電流Ｉｃｅｌの大きさ（すなわち記憶データ）を比較判定するためのリファレンス電流Ｉｒｅｆを生成する。

リファレンス電流Ｉｒｅｆは、メモリセルＭＣのアクセス種別に応じて切り替えられ、読出し時に用いる読出し用リファレンス電流（Ｉｒｅｆ＿ＲＤ）と、消去後のベリファイ時に用いる消去ベリファイ用リファレンス電流（Ｉｒｅｆ＿ＥＶ）と、書込み後のベリファイ時に用いる書込みベリファイ用リファレンス電流（Ｉｒｅｆ＿ＰＶ）とを含む。さらに、リファレンス電流Ｉｒｅｆは、テスト時に用いる調整後リファレンス電流（Ｉｒｅｆ＿Ｔ）を含む。

リファレンス電流Ｉｒｅｆは、転写元をｎＭＯＳトランジスタＭＮ１、転写先をｎＭＯＳトランジスタＭＮ１０とするカレントミラー回路を介して、ｎＭＯＳトランジスタＭＮ１０側に転写される。ｎＭＯＳトランジスタＭＮ１０に流れるリファレンス電流Ｉｒｅｆは、スイッチとなるｐＭＯＳトランジスタＭＰ１０を介してセンスアンプＳＡのリファレンス入力ノードＮｒｅｆに流れる。センスアンプＳＡは、選択されたメモリセルＭＣから入力ノードＮｉｎに読出されたメモリセル電流Ｉｃｅｌと、リファレンス入力ノードＮｒｅｆに流れるリファレンス電流Ｉｒｅｆとの差分を増幅する。そして、センスアンプＳＡは、出力ノードＮｏｕｔに、増幅結果となる読出しデータＲＤＡＴを出力する。

なお、一例として、メモリセルＭＣ００の読出し時には、ワード線ＷＬ０に１．５Ｖ、制御ゲート線ＣＧＬ０に１．５Ｖ、ソース線ＳＬ０に０Ｖ、ビット線ＢＬ０に１．５Ｖ等が印加される。メモリセルＭＣ００への書込み時には、ワード線ＷＬ０に１．５Ｖ、制御ゲート線ＣＧＬ０に１０．５Ｖ、ソース線ＳＬ０に４．５Ｖ、ビット線ＢＬに０Ｖ等が印加される。メモリセルＭＣ００を含む所定のメモリセルの消去時には、制御ゲート線ＣＧＬ０に２０Ｖ、ソース線ＳＬ０に０Ｖ等が印加される。また、書込み後のベリファイ時、または消去後のベリファイ時の電圧条件は、読出し時と同じである。

ただし、読出し時（ベリファイ時）、書込み時、消去時の各電圧条件は、特に前述した条件に限定されず、適宜変更可能である。また、メモリセルＭＣ（メモリアレイＭＡＲＹ）の構成に関しても、一般的に知られている様々な構成を用いることが可能であり、その構成に応じて各電圧条件も適宜定められればよい。

《出荷前テストの概要》
図１２は、不揮発性メモリで行われる製品出荷前テストの一例を説明するための概念図である。フラッシュメモリ等の不揮発性メモリでは、一般的に、メモリセルＭＣのデータ書換えを繰り返すことによって、消去後のメモリセル電流Ｉｃｅｌが低下し、製品寿命（エンデュランス）が生じる。図１２には、チップ内に含まれる消去後の各メモリセルＭＣのメモリセル電流Ｉｃｅｌに関して、エンデュランス前のばらつき特性ＳＰｅ１と、エンデュランス後のばらつき特性ＳＰｅ２とが示される。エンデュランス後では、エンデュランス前に比べて、メモリセル電流Ｉｃｅｌの電流低下分ΔＩｏｎが生じる。

そこで、出荷前テストに際し、エンデュランスによるメモリセル電流Ｉｃｅｌの電流低下分ΔＩｏｎを、予め、実際の製品を実験的に評価すること等で決定しておく。そして、出荷前テストの一つである消去テストにおいて、図２のリファレンス電流Ｉｒｅｆは、通常の消去後のベリファイ時に用いられる消去ベリファイ用リファレンス電流Ｉｒｅｆ＿ＥＶに、電流低下分ΔＩｏｎに対応する調整電流ΔＩｒｅｆを加算した大きさに設定される。

センスアンプＳＡは、このようなリファレンス電流（Ｉｒｅｆ＿ＥＶ＋ΔＩｒｅｆ）を基準としてメモリセル電流Ｉｃｅｌの判定を行う。そして、消去後の各メモリセルＭＣのメモリセル電流Ｉｃｅｌが、全てリファレンス電流よりも大きい場合には良品と判定され、そうでない場合には不良品と判定される。これにより、出荷後の製品において、メモリセル電流Ｉｃｅｌは、エンデュランス後の消去の際に少なくとも消去ベリファイ用リファレンス電流Ｉｒｅｆ＿ＥＶよりも大きくなり、市場不良を防止することが可能になる。

《リファレンス電流生成回路の構成》
図３は、図２におけるリファレンス電流生成回路の構成例を示す回路図である。図３に示すリファレンス電流生成回路ＲＥＦＧａ（ＲＥＦＧ）は、内部電流生成回路ＩＣＧと、外部電流入力回路ＥＣＩＦａとを備える。内部電流生成回路ＩＣＧは、メモリセルＭＣの読出し時またはベリファイ時に用いる各種リファレンス電流を生成する。その一つとして図３の例では、内部電流生成回路ＩＣＧは、メモリセルＭＣの消去後のベリファイ時に用いる消去ベリファイ用リファレンス電流Ｉｒｅｆ＿ＥＶを生成する。

外部電流入力回路ＥＣＩＦａは、外部電流入力端子ＶＰＰＴＳに印加される調整電流ΔＩｒｅｆをリファレンス電流（ここでは消去ベリファイ用リファレンス電流Ｉｒｅｆ＿ＥＶ）に付加することで調整後リファレンス電流Ｉｒｅｆ＿Ｔを生成する。この例では、外部電流入力回路ＥＣＩＦａは、調整電流ΔＩｒｅｆを消去ベリファイ用リファレンス電流Ｉｒｅｆ＿ＥＶに加算することで調整後リファレンス電流Ｉｒｅｆ＿Ｔ（＝Ｉｒｅｆ＿ＥＶ＋ΔＩｒｅｆ）を生成する。なお、調整後リファレンス電流Ｉｒｅｆ＿Ｔは、図２でも示したように、ｎＭＯＳトランジスタＭＮ１に流れる。そして、センスアンプＳＡによって、メモリセル電流Ｉｃｅｌと、調整後リファレンス電流Ｉｒｅｆ＿Ｔとの差分が増幅され、メモリセル電流Ｉｃｅｌの判定が行われる。

内部電流生成回路ＩＣＧは、電流源となるリファレンストランジスタ（ｎＭＯＳトランジスタ）ＷＬＴと、トリミング回路ＴＲＭ１，ＴＲＭ２とを備える。リファレンストランジスタＷＬＴは、例えば、図２のワード線ＷＬに接続される選択トランジスタＳＴを模擬し、ゲート酸化膜の膜厚が選択トランジスタＳＴと同じとなるように構成される。トリミング回路ＴＲＭ１は、リファレンストランジスタＷＬＴの制御電圧（ゲート電圧）を可変設定する。

具体的には、トリミング回路ＴＲＭ１は、図２で述べたメモリセル用電源ＶＤＤ２の電圧を分圧することでゲート電圧を生成する分圧抵抗（抵抗素子Ｒ１～Ｒｊ）と、分圧抵抗の分圧比を定めるｎＭＯＳトランジスタ（トリミング用スイッチ）ＭＮ２［０］～ＭＮ２［ｋ］とを備える。抵抗素子Ｒ１～Ｒｊは、メモリセル用電源ＶＤＤ２と接地電源ＧＮＤとの間に直列に接続され、ｎＭＯＳトランジスタＭＮ２［０］～ＭＮ２［ｋ］は、隣接する２個の抵抗素子の間のノードと、接地電源ＧＮＤとの間にそれぞれ接続される。

リファレンストランジスタＷＬＴのゲート電圧は、ｎＭＯＳトランジスタＭＮ２［０］～ＭＮ２［ｋ］のオン・オフをトリミングコードＳＷＮ［０］～ＳＷＮ［ｋ］で選択することで定められる。リファレンストランジスタＷＬＴは、当該ゲート電圧に応じた大きさの内部リファレンス電流Ｉｒｅｆ＿ｉを生成する。

ここで、メモリセル用電源ＶＤＤ２は、メモリセルＭＣのワード線ＷＬの電圧で用いられるため、当該メモリセル用電源ＶＤＤ２に基づいて生成される内部リファレンス電流Ｉｒｅｆ＿ｉは、メモリセル電流Ｉｃｅｌと同じ電圧依存性を持つ。内部リファレンス電流Ｉｒｅｆ＿ｉの温度依存性は、リファレンストランジスタＷＬＴのゲート電圧によって変えることができる。このため、トリミングコードＳＷＮ［０］～ＳＷＮ［ｋ］は、メモリセル電流Ｉｃｅｌと同じ温度依存性となるように定められる。なお、このようなリファレンストランジスタＷＬＴの代わりに、図２のメモリセルＭＣを反映したリファレンス用のメモリセルを用いることも可能である。

トリミング回路ＴＲＭ２は、カレントミラー回路（ＭＰ１［ｍ：０］，ＭＰ２［ｎ：０］）を含み、リファレンストランジスタＷＬＴからの内部リファレンス電流Ｉｒｅｆ＿ｉをノードＮ１に転写することでノードＮ１に消去ベリファイ用リファレンス電流Ｉｒｅｆ＿ＥＶを流す。この際に、トリミング回路ＴＲＭ２は、当該カレントミラー回路のカレントミラー比を可変設定することで、消去ベリファイ用リファレンス電流Ｉｒｅｆ＿ＥＶの大きさを定める。具体的には、トリミング回路ＴＲＭ２は、例えば、ｍ＋１個の単位トランジスタで構成されるｐＭＯＳトランジスタＭＰ１［ｍ：０］と、これとカレントミラー回路を構成しｎ＋１個の単位トランジスタで構成されるｐＭＯＳトランジスタＭＰ２［ｎ：０］と、ｎ＋１個のｐＭＯＳトランジスタＭＰ３［ｎ：０］とを備える。

ｐＭＯＳトランジスタＭＰ３［ｎ：０］は、それぞれ、ｐＭＯＳトランジスタＭＰ２［ｎ：０］内の対応する単位トランジスタと直列に接続され、トリミングコードＳＷＰ［ｎ：０］に基づいてオン・オフが切り替えられることで、ｐＭＯＳトランジスタＭＰ２［ｎ：０］を構成するｎ＋１個の単位トランジスタの有効・無効を制御する。例えば、ｐＭＯＳトランジスタＭＰ３［ｎ：０］が全てオンの場合、内部リファレンス電流Ｉｒｅｆ＿ｉは、カレントミラー比（ｎ＋１）／（ｍ＋１）でノードＮ１に転写される。なお、カレントミラー回路を構成するｐＭＯＳトランジスタＭＰ１［ｍ：０］，ＭＰ２［ｎ：０］は、メモリセル用電源ＶＤＤ２と異なる電源ＶＤＤに接続される。

外部電流入力回路ＥＣＩＦａは、加算用のカレントミラー回路（ＭＮ３，ＭＮ４，ＭＰ４，ＭＰ５）と、イネーブル信号ＳＷＰＥに応じて加算用のカレントミラー回路の有効・無効を切り替えるｐＭＯＳトランジスタ（選択スイッチ）ＭＰ６と、外部電流入力端子ＶＰＰＴＳを加算用のカレントミラー回路に接続するスイッチＳＷとを備える。外部電流入力端子ＶＰＰＴＳには、調整電流ΔＩｒｅｆが印加される。また、外部電流入力端子ＶＰＰＴＳは、スイッチＳＷを介してｎＭＯＳトランジスタＭＮ３に接続される。ｎＭＯＳトランジスタＭＮ３，ＭＮ４は、カレントミラー回路を構成し、外部電流入力端子ＶＰＰＴＳからの調整電流ΔＩｒｅｆをｎＭＯＳトランジスタＭＮ４側に転写する。

ｐＭＯＳトランジスタＭＰ４，ＭＰ５は、電源ＶＤＤに接続され、カレントミラー回路を構成する。ｐＭＯＳトランジスタＭＰ４は、ｎＭＯＳトランジスタＭＮ４に流れる調整電流ΔＩｒｅｆを折り返す形でｐＭＯＳトランジスタＭＰ５側に転写する。ｐＭＯＳトランジスタ（選択スイッチ）ＭＰ６がオンに制御された場合、ｐＭＯＳトランジスタＭＰ５に流れる調整電流ΔＩｒｅｆは、ｐＭＯＳトランジスタＭＰ６を介してノードＮ１に流れ込む。これにより、ｎＭＯＳトランジスタＭＮ１において、消去ベリファイ用リファレンス電流Ｉｒｅｆ＿ＥＶに調整電流ΔＩｒｅｆが加算された調整後リファレンス電流Ｉｒｅｆ＿Ｔが流れる。

ここで、仮に、ノードＮ１に、外部電流入力端子ＶＰＰＴＳを直接接続した場合、または、直列接続のトランジスタを介して接続したような場合、調整後リファレンス電流Ｉｒｅｆ＿Ｔを生成する際に、ノードＮ１に対して、外部電流入力端子ＶＰＰＴＳ（すなわち外部入力パッド）に伴う大きな寄生容量が付加されてしまう。その結果、調整後リファレンス電流Ｉｒｅｆ＿Ｔ（特に、消去ベリファイ用リファレンス電流Ｉｒｅｆ＿ＥＶ）を安定させるのに長い待ち時間が必要になってしまう。

そこで、図３のように、ノードＮ１に対して、カレントミラー回路（ＭＮ３，ＭＮ４，ＭＰ４，ＭＰ５）を介して外部電流入力端子ＶＰＰＴＳを接続することが望ましい。また、カレントミラー回路を構成する各トランジスタ（ＭＮ３，ＭＮ４，ＭＰ４，ＭＰ５）は、カレントミラー比のズレを防止するため、例えば、ｐＭＯＳトランジスタＭＰ２［ｎ：０］を構成する単位トランジスタ等と比較して、十分に大きいトランジスタサイズで構成されることが望ましい。

《内部電流生成回路による各種リファレンス電流》
図４は、図３の内部電流生成回路によって生成される各種リファレンス電流を説明する図である。図４には、各種リファレンス電流と、消去後のチップ内におけるメモリセル電流Ｉｃｅｌのばらつき特性ＳＰｅ１と、書込み後のチップ内におけるメモリセル電流Ｉｃｅｌのばらつき特性ＳＰｐ１との関係が示される。読出し用リファレンス電流Ｉｒｅｆ＿ＲＤを基準として、ばらつき特性（消去）ＳＰｅ１は、メモリセル電流Ｉｃｅｌが高くなる方に分布し、ばらつき特性（書込み）ＳＰｐ１は、メモリセル電流Ｉｃｅｌが低くなる方に分布する。

ばらつき特性（書込み）ＳＰｐ１を、読出し用リファレンス電流Ｉｒｅｆ＿ＲＤに対して十分にマージンを持った位置に分布させるため、書込み時には、例えば、書込み電圧の印加と、その後の書込みベリファイ用リファレンス電流Ｉｒｅｆ＿ＰＶを用いたベリファイ（書込まれたメモリセルＭＣへの読出し）とが繰り返し行われる。すなわち、ばらつき特性（書込み）ＳＰｐ１が書込みベリファイ用リファレンス電流Ｉｒｅｆ＿ＰＶよりも低い領域に分布するようになるまで、リトライ書込みが行われる。

同様に、ばらつき特性（消去）ＳＰｅ１を、読出し用リファレンス電流Ｉｒｅｆ＿ＲＤに対して十分にマージンを持った位置に分布させるため、消去時には、消去電圧の印加と、その後の消去ベリファイ用リファレンス電流Ｉｒｅｆ＿ＥＶを用いたベリファイ（消去されたメモリセルＭＣへの読出し）とが繰り返し行われる。すなわち、ばらつき特性（消去）ＳＰｅ１が消去ベリファイ用リファレンス電流Ｉｒｅｆ＿ＥＶよりも高い領域に分布するようになるまで、リトライ消去が行われる。なお、実施の形態では、このようにリトライ書込みおよびリトライ消去を行うフラッシュメモリＦＭＥＭを例とするが、リトライ書込みおよびリトライ消去を行わない（すなわち書込み電圧、消去電圧の印加を１回しか行わない）フラッシュメモリＦＭＥＭであってもよい。

図３の内部電流生成回路ＩＣＧは、図４に示したような書込みベリファイ用リファレンス電流Ｉｒｅｆ＿ＰＶ、消去ベリファイ用リファレンス電流Ｉｒｅｆ＿ＥＶおよび読出し用リファレンス電流Ｉｒｅｆ＿ＲＤを、トリミングコードＳＷＮ［ｋ：０］，ＳＷＰ［ｎ：０］をそれぞれ切り替えることで生成する。例えば、トリミングコードＳＷＮ［ｋ：０］は、製造ばらつきに関わらず、各チップの内部リファレンス電流Ｉｒｅｆ＿ｉが共に同じ電流値となるように定められる。そして、このようにして定められた内部リファレンス電流Ｉｒｅｆ＿ｉを基準として、トリミングコードＳＷＰ［ｎ：０］によってカレントミラー比を変えることで、それぞれ大きさが異なる各リファレンス電流が生成される。

この際に、より詳細には、メモリセル電流Ｉｃｅｌの温度依存性および電圧依存性を補償するため、消去時、書込み時、読出し時で、それぞれ、トリミングコードＳＷＮ［ｋ：０］が切り替えられ、これに併せて、トリミングコードＳＷＰ［ｎ：０］も切り替えられる。具体例として、読出し時には、トリミングコードＳＷＮ［ｋ：０］によって、リファレンストランジスタＷＬＴのゲート電圧を所定の電圧に設定することで、内部リファレンス電流Ｉｒｅｆ＿ｉにフラットな温度依存性を持たせる。

一方、消去時には、トリミングコードＳＷＮ［ｋ：０］によって、リファレンストランジスタＷＬＴのゲート電圧を読出し時よりも上げることで、内部リファレンス電流Ｉｒｅｆ＿ｉに、メモリセル電流Ｉｃｅｌと同様の負の温度依存性を持たせる。また、書込み時には、リファレンストランジスタＷＬＴのゲート電圧を読出し時よりも下げることで、内部リファレンス電流Ｉｒｅｆ＿ｉに、メモリセル電流Ｉｃｅｌと同様の正の温度依存性を持たせる。なお、メモリセル電流Ｉｃｅｌの電圧依存性は、リファレンストランジスタＷＬＴのゲート電圧をメモリセル用電源ＶＤＤ２に基づいて生成することで補償される。

《リファレンス電流生成回路を用いた出荷前テスト》
図５および図６は、図３のリファレンス電流生成回路を用いた製品出荷前テストの一例を説明するための概念図である。図５には、図１２の場合と同様に、チップ内に含まれる消去後の各メモリセルＭＣのメモリセル電流Ｉｃｅｌに関して、エンデュランス前のばらつき特性ＳＰｅ１と、エンデュランス後のばらつき特性ＳＰｅ２とが示される。エンデュランス後では、エンデュランス前に比べて、メモリセル電流Ｉｃｅｌの電流低下分ΔＩｏｎが生じる。

これは、例えば、メモリセルＭＣの書換え（消去および書込み）を繰り返すことで、メモリトランジスタＭＴの絶縁膜の膜質が劣化すること等に起因する。図５のばらつき特性ＳＰｅ２に示されるように、仮に、製品出荷後に、消去後のメモリセル電流Ｉｃｅｌが消去ベリファイ用リファレンス電流Ｉｒｅｆ＿ＥＶよりも小さくなった場合、市場不良（消去不良）が生じる。言い換えれば、消去（またはリトライ消去）時に、メモリセル電流Ｉｃｅｌをベリファイ用リファレンス電流Ｉｒｅｆ＿ＥＶよりも大きくすることができなくなった場合、市場不良（消去不良）が生じる。

そこで、出荷前テストの一つである消去テストでは、外部テスト装置が、電流低下分ΔＩｏｎと同じ大きさの調整電流ΔＩｒｅｆを外部電流入力端子ＶＰＰＴＳに印加する。電流低下分ΔＩｏｎは、予め、実際の製品を実験的に評価すること等で決定される。消去テストでは、メモリセルＭＣに対して消去電圧が印加されたのち、センスアンプＳＡを用いて当該メモリセルＭＣのメモリセル電流Ｉｃｅｌのベリファイが行われる。この際に、センスアンプＳＡは、図６に示されるように、消去ベリファイ用リファレンス電流Ｉｒｅｆ＿ＥＶに調整電流ΔＩｒｅｆを加算した調整後リファレンス電流Ｉｒｅｆ＿Ｔでベリファイを行う。

このような消去テストを用いて、消去後の各メモリセルＭＣのメモリセル電流Ｉｃｅｌが調整後リファレンス電流Ｉｒｅｆ＿Ｔよりも大きくなる製品が良品として出荷される。言い換えれば、消去（またはリトライ消去）によって、メモリセル電流Ｉｃｅｌを調整後リファレンス電流Ｉｒｅｆ＿Ｔよりも大きくすることが可能な製品が良品とみなされる。これにより、出荷後のエンデュランスによって、電圧低下分ΔＩｏｎが生じた場合であっても、消去（またはリトライ消去）時に、少なくとも、メモリセル電流Ｉｃｅｌを消去ベリファイ用リファレンス電流Ｉｒｅｆ＿ＥＶよりも大きくすることが可能になる。

その結果、市場不良（消去不良）を防止することができる。なお、例えば、図６のばらつき特性ＳＰｅ３，ＳＰｅ４を有する製品は、消去テスト時のばらつき特性ＳＰｅ３が調整後リファレンス電流Ｉｒｅｆ＿Ｔよりも大きいため、良品として出荷される。この出荷された製品は、エンデュランス後において、ばらつき特性ＳＰｅ４が消去ベリファイ用リファレンス電流Ｉｒｅｆ＿ＥＶよりも小さくならないため、市場での不良品とならない。

《リファレンス電流生成回路（比較例）の構成》
図１３は、本発明の第１の比較例となる半導体装置におけるリファレンス電流生成回路の構成例を示す回路図であり、図１４は、本発明の第２の比較例となる半導体装置におけるリファレンス電流生成回路の構成例を示す回路図である。図１３に示すリファレンス電流生成回路ＲＥＦＧ’ａでは、図３の場合と同様の内部電流生成回路ＩＣＧが設けられるが、外部電流入力回路は設けられない。この場合、内部電流生成回路ＩＣＧのトリミングコードＳＷＮ［ｋ：０］，ＳＷＰ［ｎ：０］を適宜調整することで、調整後リファレンス電流Ｉｒｅｆ＿Ｔ’が生成される。

図１４に示すリファレンス電流生成回路ＲＥＦＧ’ｂでは、図３の場合とは異なる外部電流入力回路ＥＣＩＦ’と、リファレンストランジスタＷＬＴからの電流パスを遮断するｐＭＯＳトランジスタＭＰ８とが設けられる。外部電流入力回路ＥＣＩＦ’は、カレントミラー回路となるｎＭＯＳトランジスタＭＮ３’，ＭＮ４’を備え、図３の場合と異なり、ｐＭＯＳトランジスタＭＰ２［ｎ：０］側の電流パス上のノードＮ１ではなく、ｐＭＯＳトランジスタＭＰ１［ｍ：０］側の電流パス上のノードＮ２に接続される。当該構成では、外部テスト装置が、調整後リファレンス電流Ｉｒｅｆ＿Ｔ’を生成し、それを外部電流入力端子ＶＰＰＴＳに印加する。

図１３に示したような内部生成方式を用いた場合、汎用性を高めるために調整電流ΔＩｒｅｆの調整範囲を広く設計するほど、また、テスト精度を高めるために調整電流ΔＩｒｅｆの調整ステップ幅を細かく設計するほど、素子数が増加し回路規模が大きくなり得る。具体的には、ｎＭＯＳトランジスタＭＮ２［ｋ：０］および抵抗Ｒ２～Ｒｊや、ｐＭＯＳトランジスタＭＰ１［ｍ：０］，ＭＰ２［ｎ：０］，ＭＰ３［ｎ：０］の素子数が増加する。また、実際上は製造ばらつきが生じるため、調整後リファレンス電流Ｉｒｅｆ＿Ｔ’が正しい電流値になっていることを外部テスト装置による電流測定で確認する必要があり、テスト時間が増加し得る。

一方、図１４に示したような外部印加方式を用いた場合、メモリセル電流Ｉｃｅｌの電圧依存性および温度依存性を反映させることができないため、テストの精度が低下する恐れがある。また、外部印加方式では、消去ベリファイ用リファレンス電流Ｉｒｅｆ＿ＥＶのチップ間のばらつきも考慮できない。図１５は、図１４のリファレンス電流生成回路を用いた場合の問題点の一例を説明する図である。消去ベリファイ用リファレンス電流Ｉｒｅｆ＿ＥＶは、チップ内では１個の値となるが、図１５のばらつき特性ＳＰｅ１０に示されるように、チップ間ではばらつきを有する。

このため、外部印加方式では、チップ毎の実際の消去ベリファイ用リファレンス電流Ｉｒｅｆ＿ＥＶではなく、チップ間のばらつき特性ＳＰｅ１０を考慮したワースト条件（ここでは最大値）での消去ベリファイ用リファレンス電流Ｉｒｅｆ＿ＥＶ（ｍａｘ）を用いる必要がある。すなわち、外部テスト装置が当該ワースト条件での消去ベリファイ用リファレンス電流Ｉｒｅｆ＿ＥＶ（ｍａｘ）に調整電流ΔＩｒｅｆを加算した調整後リファレンス電流Ｉｒｅｆ＿Ｔ’を生成した状態で、消去テストが行われる必要がある。このため、消去テストのテスト条件が過剰となり、歩留まりが低下する恐れがある。

また、図３の場合と同様に、図１３の内部生成方式と図１４の外部印加方式とを組み合わせて調整後リファレンス電流Ｉｒｅｆ＿Ｔ’を生成することも考えられる。ただし、この場合、図１４において、外部電流入力回路ＥＣＩＦ’はカレントミラー回路（ＭＰ１［ｍ：０］，ＭＰ２［ｎ：０］）の転写元側のノードＮ２に接続されるため、外部電流入力端子ＶＰＰＴＳに印加される調整電流ΔＩｒｅｆは、当該カレントミラー回路を介して調整後リファレンス電流Ｉｒｅｆ＿Ｔ’に反映されることになる。その結果、調整後リファレンス電流Ｉｒｅｆ＿Ｔ’は、“Ｉｒｅｆ＿ＥＶ＋ΔＩｒｅｆ×ミラー比”となり、このミラー比を考慮して調整電流ΔＩｒｅｆを定める必要があるため、テストの複雑化等が生じ得る。

《実施の形態１の主要な効果》
以上、実施の形態１の半導体装置を用いることで、代表的には、小さい回路規模で高精度なテストが実現可能になる。具体的には、図１３および図１４の方式と比較して、以下のような効果が得られる。

（１）消去テスト時に用いる調整後リファレンス電流Ｉｒｅｆ＿Ｔは、内部電流生成回路ＩＣＧからの消去ベリファイ用リファレンス電流Ｉｒｅｆ＿ＥＶを含んでいるため、これと同じ電圧依存性および温度依存性を有する。消去ベリファイ用リファレンス電流Ｉｒｅｆ＿ＥＶは、消去状態のメモリセル電流Ｉｃｅｌと同等の電圧依存性および温度依存性を有する。実動作では、消去ベリファイ用リファレンス電流Ｉｒｅｆ＿ＥＶの電圧依存性および温度依存性とメモリセル電流Ｉｃｅｌの電圧依存性および温度依存性とが互いに打ち消し合うことで、マージンが確保される。

図３のリファレンス電流生成回路ＲＥＦＧａを用いると、この電圧依存性および温度依存性に関する実動作上のマージンを生じさせた状態で消去テストを行うことができる。その結果、図１４のような外部印加方式（すなわち、実動作上のマージンを生じさせない状態での消去テスト）に比べて、テストの高精度化が図れる。具体的には、例えば、過剰なテスト条件となる事態を防止できる。

（２）図１５のばらつき特性ＳＰｅ１０に示したように、消去ベリファイ用リファレンス電流Ｉｒｅｆ＿ＥＶは、チップ間でばらつく場合がある。このため、図１４のような外部印加方式を用いる場合、調整後リファレンス電流Ｉｒｅｆ＿Ｔ’の基準となる消去ベリファイ用リファレンス電流Ｉｒｅｆ＿ＥＶを、ばらつきを加味したワースト値（Ｉｒｅｆ＿ＥＶ（ｍａｘ））に定める必要がある。

一方、図３のリファレンス電流生成回路ＲＥＦＧａを用いると、調整後リファレンス電流Ｉｒｅｆ＿Ｔの基準となる消去ベリファイ用リファレンス電流Ｉｒｅｆ＿ＥＶは、内部電流生成回路ＩＣＧによってチップ固有の値に定められるため、チップ間のばらつきを加味する必要性自体が生じない。その結果、図１４のような外部印加方式を用いる場合に比べて、テストの高精度化が図れる。具体的には、例えば、過剰なテスト条件となる事態を防止できる。

（３）図３のリファレンス電流生成回路ＲＥＦＧａでは、外部テスト装置から調整電流ΔＩｒｅｆのみを加えて調整後リファレンス電流Ｉｒｅｆ＿Ｔを生成するため、図１３のような内部生成方式と比べて、回路規模を増大させることなく、広い調整範囲と精度の良い調整電流ΔＩｒｅｆを生成することが可能になる。また、この際には、調整電流ΔＩｒｅｆをノードＮ２ではなくノードＮ１に直接加えることで、カレントミラー回路（ＭＰ１［ｍ：０］，ＭＰ２［ｎ：０］）のミラー比の影響を受けずに、外部テスト装置で調整電流ΔＩｒｅｆの値を容易に定めることが可能になる。

（４）図１３のような内部生成方式を用いた場合、製造ばらつきに伴う調整電流ΔＩｒｅｆの変動を補償するため、調整後リファレンス電流Ｉｒｅｆ＿Ｔ’が正しい電流値になっていることを外部テスト装置で確認する必要がある。その結果、テスト時間が増加し得る。一方、図３のリファレンス電流生成回路ＲＥＦＧａを用いると、調整電流ΔＩｒｅｆは外部テスト装置から印加されるため、調整電流ΔＩｒｅｆの大きさを確認する必要は無く、テスト時間の増加を防止できる。

（実施の形態２）
《リファレンス電流生成回路の構成》
図７は、本発明の実施の形態２による半導体装置において、図２のリファレンス電流生成回路の構成例を示す回路図である。図７に示すリファレンス電流生成回路ＲＥＦＧｂ（ＲＥＦＧ）は、図３の構成例と比較して、外部電流入力回路ＥＣＩＦｂの構成が異なっている。図７の外部電流入力回路ＥＣＩＦｂは、外部電流入力端子ＶＰＰＴＳに印加される調整電流ΔＩｒｅｆをリファレンス電流（ここでは消去ベリファイ用リファレンス電流Ｉｒｅｆ＿ＥＶ）から減算することで調整後リファレンス電流Ｉｒｅｆ＿Ｔ２（＝Ｉｒｅｆ＿ＥＶ－ΔＩｒｅｆ）を生成する。

具体的には、外部電流入力回路ＥＣＩＦｂは、減算用のカレントミラー回路（ＭＮ３，ＭＮ４）と、イネーブル信号ＳＷＮＥに応じて減算用のカレントミラー回路の有効・無効を切り替えるｎＭＯＳトランジスタ（選択スイッチ）ＭＮ５と、外部電流入力端子ＶＰＰＴＳを減算用のカレントミラー回路に接続するスイッチＳＷとを備える。外部電流入力端子ＶＰＰＴＳは、スイッチＳＷを介してｎＭＯＳトランジスタＭＮ３に接続される。ｎＭＯＳトランジスタＭＮ３，ＭＮ４は、カレントミラー回路を構成し、外部電流入力端子ＶＰＰＴＳからの調整電流ΔＩｒｅｆをｎＭＯＳトランジスタＭＮ４側に転写する。

ｎＭＯＳトランジスタ（選択スイッチ）ＭＮ５がオンに制御された場合、ｎＭＯＳトランジスタＭＮ４に流れる調整電流ΔＩｒｅｆは、ｎＭＯＳトランジスタＭＮ５を介してノードＮ１から流れ出す。これにより、ｎＭＯＳトランジスタＭＮ１において、消去ベリファイ用リファレンス電流Ｉｒｅｆ＿ＥＶから調整電流ΔＩｒｅｆが減算された調整後リファレンス電流Ｉｒｅｆ＿Ｔ２が流れる。

《リファレンス電流生成回路を用いた出荷前テスト》
図８は、図７のリファレンス電流生成回路を用いた製品出荷前テストの一例を説明するための概念図である。一般的に、メモリセルＭＣにデータを書込む際、図２の各線（ＷＬ，ＣＧＬ，ＳＬ，ＢＬ）に印加される電圧によって、書込み対象のメモリセルＭＣを除く消去状態のメモリセルＭＣにおけるメモリセル電流Ｉｃｅｌが減少する。同様に、メモリセルＭＣのデータを読出す際、図２の各線に印加される電圧によって、消去状態のメモリセルＭＣにおけるメモリセル電流Ｉｃｅｌが減少する。このような現象は、ディスターブと呼ばれる。

図８には、チップ内に含まれる消去後の各メモリセルＭＣのメモリセル電流Ｉｃｅｌに関して、ディスターブ前のばらつき特性ＳＰｄ１と、ディスターブ後のばらつき特性ＳＰｄ２とが示される。ディスターブによって、メモリセル電流Ｉｃｅｌが低下し、オンセル（消去状態のメモリセルＭＣ）読出しで必要な読出しマージンΔＩｒｄを確保できなくなった場合、正常な読出しが困難となる恐れがある。そこで、出荷前テストの一つとなるディスターブテストでは、例えば、消去状態のメモリセルＭＣに対して、所定のディスターブ動作を行った後（具体的には書込み時または読出し時に加わる電圧ストレスを印加した後）、オンセル読出しに必要な読出しマージンΔＩｒｄを確保できる製品が良品として出荷される。

このようなディスターブテストを行うため、図８に示されるように、消去ベリファイ用リファレンス電流Ｉｒｅｆ＿ＥＶからディスターブマージンΔＩｄｂに相当する調整電流ΔＩｒｅｆを減算した調整後リファレンス電流Ｉｒｅｆ＿Ｔ２が用いられる。ディスターブマージンΔＩｄｂ（調整電流ΔＩｒｅｆ）は、図８から分かるように、予め設計上で定められる読出し用リファレンス電流Ｉｒｅｆ＿ＲＤと消去ベリファイ用リファレンス電流Ｉｒｅｆ＿ＥＶと読出しマージンΔＩｒｄとの関係から定められる。

そして、ディスターブ動作後のメモリセルＭＣの読出しにおいて、外部テスト装置は外部電流入力端子ＶＰＰＴＳに調整電流ΔＩｒｅｆを印加し、センスアンプＳＡは、調整後リファレンス電流Ｉｒｅｆ＿Ｔ２（＝Ｉｒｅｆ＿ＥＶ－ΔＩｒｅｆ）を用いて、各メモリセルＭＣのメモリセル電流Ｉｃｅｌを判定する。そして、各メモリセルＭＣのメモリセル電流Ｉｃｅｌが調整後リファレンス電流Ｉｒｅｆ＿Ｔ２よりも大きくなる製品が、良品として出荷される。これにより、出荷後の製品において、ディスターブ後でもオンセル読出しに必要な読出しマージンΔＩｒｄを確保できるため、市場不良（読出し不良）を防止できる。

《実施の形態２の主要な効果》
以上、実施の形態２の半導体装置を用いることで、実施の形態１で述べた各種効果に加えて、さらに、消去ベリファイ用リファレンス電流Ｉｒｅｆ＿ＥＶから外部テスト装置で調整可能な調整電流ΔＩｒｅｆを減算した電流を用いてメモリセル電流Ｉｃｅｌを判定することが可能になる。これにより、補正後リファレンス電流Ｉｒｅｆ＿Ｔ２の調整範囲をマイナス側に広げることが可能になる。

（実施の形態３）
《リファレンス電流生成回路の構成》
図９は、本発明の実施の形態３による半導体装置において、図２のリファレンス電流生成回路の構成例を示す回路図である。図９に示すリファレンス電流生成回路ＲＥＦＧｃ（ＲＥＦＧ）は、図３の構成例と比較して、外部電流入力回路ＥＣＩＦｃの構成が異なっている。外部電流入力回路ＥＣＩＦｃは、図３に示した構成例に対して、さらに、図７に示したｎＭＯＳトランジスタＭＮ５と、新たにｐＭＯＳトランジスタＭＰ７とを備えることで、調整電流ΔＩｒｅｆの加算または減算を選択可能な構成となっている。

具体的には、外部電流入力回路ＥＣＩＦｃは、減算用のカレントミラー回路（ＭＮ３，ＭＮ４）と、当該減算用のカレントミラー回路を利用した加算用のカレントミラー回路（ＭＮ３，ＭＮ４，ＭＰ４，ＭＰ５）と、加算用の選択スイッチ（ＭＰ６，ＭＰ７）と、減算用の選択スイッチ（ＭＮ５）と、スイッチＳＷとを備える。ｐＭＯＳトランジスタ（選択スイッチ）ＭＰ７は、ｐＭＯＳトランジスタＭＰ４とｎＭＯＳトランジスタＭＮ４との間に直列に挿入され、イネーブル信号ＳＷＰＥ１によってオン・オフが制御される。

ｐＭＯＳトランジスタ（選択スイッチ）ＭＰ６は、図３の場合と同様に、ｐＭＯＳトランジスタＭＰ５とノードＮ１との間に挿入され、イネーブル信号ＳＷＰＥ２によってオン・オフが制御される。ｎＭＯＳトランジスタＭＮ５（選択スイッチ）は、図７の場合と同様に、ｎＭＯＳトランジスタＭＮ４とノードＮ１との間に挿入され、イネーブル信号ＳＷＮＥによってオン・オフが制御される。

ここで、図９の例では、ノードＮ１に所定のリファレンス電流Ｉｒｅｆ＿ＸＸが流れている。加算用の選択スイッチ（ＭＰ６，ＭＰ７）をオンに制御し、減算用の選択スイッチ（ＭＮ５）をオフに制御した場合、実質的に図３と同様の回路構成になる。その結果、外部電流入力回路ＥＣＩＦｃは、図３の場合と同様に、所定のリファレンス電流Ｉｒｅｆ＿ＸＸに調整電流ΔＩｒｅｆを加算する動作を行う。一方、加算用の選択スイッチ（ＭＰ６，ＭＰ７）をオフに制御し、減算用の選択スイッチ（ＭＮ５）をオンに制御した場合、実質的に図７と同様の回路構成になる。その結果、外部電流入力回路ＥＣＩＦｃは、図７の場合と同様に、所定のリファレンス電流Ｉｒｅｆ＿ＸＸから調整電流ΔＩｒｅｆを減算する動作を行う。

《メモリのテスト方法》
図１０は、本発明の実施の形態３による半導体装置において、図９のリファレンス電流生成回路を用いたメモリのテスト方法の一例を示すフロー図である。図１０には、出荷前テストにおける一部のフローが示される。図１０に示す出荷前テストは、消去テストＳ１０と、ディスターブテストＳ１１とを含む。

消去テストＳ１０において、まず、内部電流生成回路ＩＣＧは、リファレンス電流Ｉｒｅｆ＿ＸＸとして、メモリセルＭＣの消去後のベリファイ時に用いる消去ベリファイ用リファレンス電流Ｉｒｅｆ＿ＥＶを生成する（ステップＳ１０１）。また、外部テスト装置は、外部電流入力端子ＶＰＰＴＳにエンデュランス用の調整電流ΔＩｒｅｆを印加する（ステップＳ１０２）。さらに、外部電流入力回路ＥＣＩＦｃは、スイッチＳＷと共に加算用の選択スイッチ（ＭＰ６，ＭＰ７）をオンに制御し、減算用の選択スイッチ（ＭＮ５）をオフに制御する（ステップＳ１０３）。

ステップＳ１０１～Ｓ１０３の処理に伴い、外部電流入力回路ＥＣＩＦｃは、調整電流ΔＩｒｅｆを消去ベリファイ用リファレンス電流Ｉｒｅｆ＿ＥＶに加算することで調整後リファレンス電流Ｉｒｅｆ＿Ｔｘを生成することになる。この状態で、フラッシュメモリＦＭＥＭは、メモリセルＭＣの消去を実行し（ステップＳ１０４）、その後、センスアンプＳＡを用いた判定を行う（ステップＳ１０５）。

具体的には、センスアンプＳＡは、消去されたメモリセルＭＣから読出されたメモリセル電流Ｉｃｅｌと、調整後リファレンス電流Ｉｒｅｆ＿Ｔｘとの差分を増幅することで当該メモリセルＭＣの良否を判定する。この際に、調整後リファレンス電流Ｉｒｅｆ＿Ｔｘと比較して、メモリセル電流Ｉｃｅｌが大きい場合には良品（Ｐａｓｓ）と判定され、小さい場合には不良品（Ｆａｉｌ）と判定される。

なお、リトライ消去を用いる場合、ステップＳ１０４における消去電圧の印加と、ステップＳ１０５におけるセンスアンプＳＡを用いた判定（ベリファイ）とが予め定めた上限回数を限度として繰り返し行われる。そして、調整後リファレンス電流Ｉｒｅｆ＿Ｔｘよりも小さいメモリセル電流Ｉｃｅｌを持つメモリセルＭＣが存在しなくなった場合に、良品（Ｐａｓｓ）と判定される。また、消去テストＳ１０は、詳細には、フラッシュメモリＦＭＥＭに搭載されるテストモードを用いて実行される。例えば、ステップＳ１０３の処理は、テストモードを制御する制御回路からのイネーブル信号ＳＷＰＥ１，ＳＷＰＥ２，ＳＷＮＥを受けて実行される。

ディスターブテストＳ１１において、まず、内部電流生成回路ＩＣＧは、リファレンス電流Ｉｒｅｆ＿ＸＸとして、消去ベリファイ用リファレンス電流Ｉｒｅｆ＿ＥＶを生成する（ステップＳ１１１）。また、外部テスト装置は、外部電流入力端子ＶＰＰＴＳにディスターブ用の調整電流ΔＩｒｅｆを印加する（ステップＳ１１２）。さらに、外部電流入力回路ＥＣＩＦｃは、スイッチＳＷと共に減算用の選択スイッチ（ＭＮ５）をオンに制御し、加算用の選択スイッチ（ＭＰ６，ＭＰ７）をオフに制御する（ステップＳ１１３）。

ステップＳ１１１～Ｓ１１３の処理に伴い、外部電流入力回路ＥＣＩＦｃは、調整電流ΔＩｒｅｆを消去ベリファイ用リファレンス電流Ｉｒｅｆ＿ＥＶから減算することで調整後リファレンス電流Ｉｒｅｆ＿Ｔｘを生成することになる。この状態で、フラッシュメモリＦＭＥＭは、メモリセルＭＣの消去を実行し（ステップＳ１１４）、続いて、消去後のメモリセルＭＣに対してディスターブ動作を行う（ステップＳ１１５）。ディスターブ動作は、例えば、書込み電圧を所定時間継続して印加する動作であったり、または、読出し電圧を所定時間継続して印加する動作等である。この際に、読出し電圧に関しては、保証期間（例えば１０年）に基づいて加速した電圧（高電圧化した電圧）が用いられる。

その後、センスアンプＳＡは、調整後リファレンス電流Ｉｒｅｆ＿Ｔｘを用いてディスターブ動作後のメモリセルＭＣの良否を判定する（ステップＳ１１６）。この際に、調整後リファレンス電流Ｉｒｅｆ＿Ｔｘと比較して、メモリセル電流Ｉｃｅｌが大きい場合には良品（Ｐａｓｓ）と判定され、小さい場合には不良品（Ｆａｉｌ）と判定される。

なお、ディスターブテストＳ１１は、フラッシュメモリＦＭＥＭに搭載されるテストモードを用いて実行される。例えば、ステップＳ１１３の処理は、テストモードを制御する制御回路からのイネーブル信号ＳＷＰＥ１，ＳＷＰＥ２，ＳＷＮＥを受けて実行される。さらに、例えば、ステップＳ１１５，Ｓ１１６の処理も、当該制御回路によるテスト専用の制御シーケンスを用いて実行される。

《リファレンス電流生成回路を用いた各種出荷前テスト》
図１１は、図９のリファレンス電流生成回路を用いた製品出荷前テストの他の一例を説明するための概念図である。図１０では、調整後リファレンス電流Ｉｒｅｆ＿Ｔｘとして、消去ベリファイ用リファレンス電流Ｉｒｅｆ＿ＥＶに対して調整電流ΔＩｒｅｆを加算した電流、または、減算した電流を用いた。一方、調整後リファレンス電流Ｉｒｅｆ＿Ｔｘは、このように消去ベリファイ用リファレンス電流Ｉｒｅｆ＿ＥＶに対して加減算される電流に限らず、図１１に示されるように、書込みベリファイ用リファレンス電流Ｉｒｅｆ＿ＰＶまたは読出し用リファレンス電流Ｉｒｅｆ＿ＲＤに対して加減算される電流であってもよい。

例えば、書込み状態のメモリセルＭＣを対象に、書込みベリファイ用リファレンス電流Ｉｒｅｆ＿ＰＶに対してエンデュランス劣化やディスターブによるメモリセル電流Ｉｃｅｌの変動分を加算（または減算）した調整後リファレンス電流Ｉｒｅｆ＿Ｔｘを用いてテストを行うことで、マージンを考慮したテストを行えるようになる。同様に、読出し用リファレンス電流Ｉｒｅｆ＿ＲＤに対してオンセル（消去状態のメモリセルＭＣ）読出しやオフセル（書込み状態のメモリセルＭＣ）読出しに必要な分の電流を加算（または減算）した調整後リファレンス電流Ｉｒｅｆ＿Ｔｘを用いてテストを行うことで、マージンを考慮したテストを行えるようになる。

一例として、読出し用リファレンス電流Ｉｒｅｆ＿ＲＤに調整電流ΔＩｒｅｆを付加することで、所定の温度（例えば８０℃）で等価的に異なる温度（例えば１２５℃）相当の読出しテストを行うことが可能になる。または、低速の外部テスト装置を用いた遅い読出し周期で、等価的に高速の外部テスト装置を用いた早い読み出し周期相当の読出しテストを行うことが可能になる。

《実施の形態３の主要な効果》
以上、実施の形態３の半導体装置を用いることで、実施の形態１および実施の形態２で述べた各種効果を、様々なテストで得ることが可能になる。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。例えば、前述した実施の形態は、本発明を分かり易く説明するために詳細に説明したものであり、必ずしも説明した全ての構成を備えるものに限定されるものではない。また、ある実施の形態の構成の一部を他の実施の形態の構成に置き換えることが可能であり、また、ある実施の形態の構成に他の実施の形態の構成を加えることも可能である。また、各実施の形態の構成の一部について、他の構成の追加・削除・置換をすることが可能である。

例えば、ここでは、フラッシュメモリＦＭＥＭを例としたが、実施の形態の方式は、これに限らず、様々な不揮発性メモリ（特に、ベリファイを行う不揮発性メモリ）に対して適用可能である。また、実施の形態の方式は、図１１に示したようにマージンを考慮した読出しテストを行うという観点では、不揮発性メモリに限らず、場合によっては、揮発性メモリに適用することも可能である。

ＤＥＶ 半導体装置
ＥＣＩＦ 外部電流入力回路
ＦＭＥＭ フラッシュメモリ
ＩＣＧ 内部電流生成回路
Ｉｃｅｌ メモリセル電流
Ｉｒｅｆ リファレンス電流
Ｉｒｅｆ＿ＥＶ 消去ベリファイ用リファレンス電流
Ｉｒｅｆ＿Ｔ 調整後リファレンス電流
Ｉｒｅｆ＿ｉ 内部リファレンス電流
ΔＩｒｅｆ 調整電流
ＭＣ メモリセル
ＭＮ ｎＭＯＳトランジスタ
ＭＰ ｐＭＯＳトランジスタ
Ｎ ノード
Ｒ１～Ｒｊ 抵抗素子（分圧抵抗）
ＲＥＦＧ リファレンス電流生成回路
ＳＡ センスアンプ
ＴＲＭ トリミング回路
ＶＤＤ２ メモリセル用電源
ＶＰＰＴＳ 外部電流入力端子
ＷＬＴ リファレンストランジスタ

Claims (7)

1. 不揮発性のメモリセルと、
   前記メモリセルの読出し時またはベリファイ時に用いるリファレンス電流を生成する内部電流生成回路と、
   外部電流入力端子と、
   前記外部電流入力端子に印加される調整電流を前記リファレンス電流に付加することで調整後リファレンス電流を生成する外部電流入力回路と、
   前記メモリセルから読出されたメモリセル電流と、前記調整後リファレンス電流との差分を増幅するセンスアンプと、
   を有し、
   前記外部電流入力回路は、前記調整電流を前記リファレンス電流から減算する第２のカレントミラー回路を有し、
   前記リファレンス電流は、前記メモリセルの消去後のベリファイに用いる消去ベリファイ用リファレンス電流であり、
   前記調整後リファレンス電流は、前記調整電流を前記リファレンス電流から減算した電流であり、消去状態の前記メモリセルに対して所定のディスターブ動作を行った後のベリファイ時に用いられる電流である、
   半導体装置。
2. 不揮発性のメモリセルと、
   前記メモリセルの読出し時またはベリファイ時に用いるリファレンス電流を生成する内部電流生成回路と、
   外部電流入力端子と、
   前記外部電流入力端子に印加される調整電流を前記リファレンス電流に付加することで調整後リファレンス電流を生成する外部電流入力回路と、
   前記メモリセルから読出されたメモリセル電流と、前記調整後リファレンス電流との差分を増幅するセンスアンプと、
   を有し、
   前記外部電流入力回路は、
   前記調整電流を前記リファレンス電流に加算する第１のカレントミラー回路と、
   前記第１のカレントミラー回路の有効・無効を切り替える第１の選択スイッチと、
   前記調整電流を前記リファレンス電流から減算する第２のカレントミラー回路と、
   前記第２のカレントミラー回路の有効・無効を切り替える第２の選択スイッチと、
   を有する、
   半導体装置。
3. 不揮発性のメモリセルと、
   前記メモリセルの読出し時またはベリファイ時に用いるリファレンス電流を生成する内部電流生成回路と、
   外部電流入力端子と、
   前記外部電流入力端子に印加される調整電流を前記リファレンス電流に付加することで調整後リファレンス電流を生成する外部電流入力回路と、
   前記メモリセルから読出されたメモリセル電流と、前記調整後リファレンス電流との差分を増幅するセンスアンプと、
   を有し、
   前記内部電流生成回路は、
   電流源となるリファレンストランジスタと、
   前記リファレンストランジスタの制御電圧を可変設定する第１のトリミング回路と、
   前記リファレンストランジスタに流れる内部リファレンス電流を第１のノードに転写することで前記第１のノードに前記リファレンス電流を流す第３のカレントミラー回路を含み、前記第３のカレントミラー回路のカレントミラー比を可変設定する第２のトリミング回路と、
   を有し、
   前記外部電流入力回路は、前記第１のノードに接続される、
   半導体装置。
4. 請求項３記載の半導体装置において、
   前記メモリセルのアクセス時に前記メモリセルへ電圧を供給するメモリセル用電源を有し、
   前記第１のトリミング回路は、
   前記メモリセル用電源の電圧を分圧することで前記制御電圧を生成する分圧抵抗と、
   前記分圧抵抗の分圧比を定めるトリミング用スイッチと、
   を有する、
   半導体装置。
5. 請求項１～３のいずれか１項に記載の半導体装置において、
   前記メモリセルは、フラッシュメモリセルである、
   半導体装置。
6. 不揮発性のメモリセルと、内部電流生成回路と、外部電流入力端子と、外部電流入力回路と、センスアンプとを有するメモリのテスト方法であって、
   前記内部電流生成回路が、前記メモリセルの読出し時またはベリファイ時に用いるリファレンス電流を生成する第１の工程と、
   外部テスト装置が、前記外部電流入力端子に調整電流を印加する第２の工程と、
   前記外部電流入力回路が、前記第２の工程で印加された前記調整電流を前記第１の工程で生成された前記リファレンス電流に付加することで調整後リファレンス電流を生成する第３の工程と、
   前記センスアンプが、前記メモリセルから読出されたメモリセル電流と、前記第３の工程で生成された前記調整後リファレンス電流との差分を増幅することで前記メモリセルの良否を判定する第４の工程と、
   前記第４の工程の前に行われ、消去後の前記メモリセルに対してディスターブ動作を行う第５の工程、
   とを有し、
   前記第１の工程では、前記内部電流生成回路が、前記メモリセルの消去後のベリファイ時に用いる消去ベリファイ用リファレンス電流を生成し、
   前記第３の工程では、前記外部電流入力回路が、前記調整電流を前記消去ベリファイ用リファレンス電流から減算することで前記調整後リファレンス電流を生成し、
   前記第４の工程では、前記センスアンプが、前記第３の工程で生成された前記調整後リファレンス電流を用いて前記ディスターブ動作後の前記メモリセルの良否を判定する、
   メモリのテスト方法。
7. 請求項６記載のメモリのテスト方法において、
   前記メモリセルは、フラッシュメモリセルである、
   メモリのテスト方法。

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