JP2015115083A - 半導体装置 - Google Patents

Abstract

【課題】抵抗変化型メモリセルの読み出しマージンを拡大する。
【解決手段】以下の半導体装置が提供される。該半導体装置は、互いに異なる向きの第１及び第２電流を印加することによってそれぞれ第１及び第２抵抗状態に書き込まれ、第１、第２抵抗状態でそれぞれ第１、第２情報を記憶する第１抵抗変化型メモリセルと、互いに異なる向きの第３及び第４電流を印加することによってそれぞれ第３及び第４抵抗状態に書き込まれ、第３、第４抵抗状態でそれぞれ第１、第２情報を記憶する第２抵抗変化型メモリセルと、第１調整抵抗に基づいて第１抵抗変化型メモリセルに記憶される情報を読み出す第１読出回路と、第２調整抵抗に基づいて第２抵抗変化型メモリセルに記憶される情報を読み出す第２読出回路とを備える。第１調整抵抗及び第２調整抵抗は、抵抗値が互いに異なる。
【選択図】図１

Description

本発明は、半導体装置に関する。特に、本発明は、抵抗変化型素子を記憶素子として備え、例えば読み出しに好適なリファレンス抵抗を備えた半導体装置に関する。

現在、フラッシュメモリは、不揮発性の半導体記憶装置として広く用いられている。フラッシュメモリのほかにも、様々な不揮発性の半導体記憶装置の開発が進んでいる。中でも、記憶素子に抵抗変化型素子を用いて、その抵抗状態により論理「０」、「１」の２値情報を記憶する抵抗変化型メモリセルが知られている。

例えば、抵抗変化型素子として、磁気トンネル接合（ＭＴＪ；Ｍａｇｎｅｔｉｃ Ｔｕｎｎｅｌ Ｊｕｎｃｔｉｏｎ）素子を用いてスピン注入磁化反転書き込みを行うＳＴＴ−ＲＡＭ（Ｓｐｉｎ Ｔｒａｎｓｆｅｒ Ｔｏｒｑｕｅ−Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）や、金属酸化物等を用いるＲｅ−ＲＡＭ（Ｒｅｓｉｓｔｉｖｅ−Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）等がある。

例えば、ＳＴＴ−ＲＡＭを使用した抵抗変化型メモリセルにおいて、読み出し動作は、ビット線に読み出し電圧を印加し、当該ビット線を介して抵抗変化型メモリセルに流れる電流値を、センスアンプ等の読み出し回路でリファレンス電流ＩＲＥＦと比較・センスすることにより行われる。

一般的に、抵抗変化型メモリセルにおいて、高抵抗状態（論理「１」）と、低抵抗状態（論理「０」）とでは、その抵抗値に差があるため、同一の電流源から電流を印加したとして、ビット線→抵抗変化型メモリセル→グラウンドを流れる印加電流に差が生じる。論理「１」を記憶した抵抗変化型メモリセルを読み出す場合の電流値（以下、「ＩＲＥＡＤ１」という）は、論理「０」を記憶した抵抗変化型メモリセルを読み出す場合の電流値（以下、「ＩＲＥＡＤ０」という）よりも小さくなる。

そこで、読み出し時に、読み出し回路において、抵抗変化型メモリセルに記憶されている論理「１」と「０」のセンス動作を成功させる（正しく読み出す）ためには、リファレンス電流ＩＲＥＦの値を、ＩＲＥＡＤ１とＩＲＥＡＤ０の中間レベルに設定する必要がある。読み出し回路は、抵抗変化型メモリセルの読み出し時の上記印加電流と、当該中間レベルに設定したリファレンス電流とを比べ、大であるか小であるかにより、抵抗変化型メモリセルから読み出したデータが、論理「０」又は「１」のいずれかであるかを判定する。

リファレンス電流ＩＲＥＦの生成方法の一例として、以下の方法が知られている。リファレンス用ビット線を２本用意し、一方のビット線に接続されるリファレンスセルに論理「１」（例えば高抵抗状態）を書き込んでおき、他方のビット線に接続されるリファレンスセルに論理「０」（例えば低抵抗状態）を書き込んでおく。読み出し時には、上記２本のリファレンスビット線に読み出し電圧を印加し、上記２本のリファレンスビット線の各々に流れる電流の平均値をリファレンス電流ＩＲＥＦとする。

なお、特許文献１には、ＳＴＴ−ＲＡＭのメモリセルにデータを書き込む際に使用する、書き込み回路が開示されている。該書き込み回路では、メモリセルに所望の書き込み電流Ｉｗｒｉｔｅが流れるようにするため、負荷抵抗としてメモリセルのレプリカとなるレプリカセルを使用している（特許文献１の図２を参照）。該書き込み回路によれば、所望の書き込み電流Ｉｗｒｉｔｅをメモリセルに流すための、高精度な書き込み電圧Ｖｗｒｉｔｅを生成することができる。また特許文献１には、ＳＴＴ−ＲＡＭのメモリセルからデータを読み出す動作が開示されている。

特開２００９−９３６８７号公報

以下の分析は、本発明によって与えられたものである。

リファレンスセルを利用して、読み出しを行う方式において、リファレンスセルの経時変化等に起因して不具合問題が生じる。リファレンスセルの状態は、一度書き込みを行えば、半永久的に保持されるというものではなく、時間経過等により、リファレンスセルの状態が変化する。リファレンスセルの状態の経時変化に起因して、読み出し時のエラー率（セルデータを誤った値で読み出すエラーの割合）が増加する。よって、読み出し時のエラー率の増加を抑制するためには、リファレンスセルに対して、一定期間毎に再書き込み動作を行うことが必要になる。

また、リファレンスセルの読み出しには、読み出しディスターブの問題もある。読み出しディスターブとは、読み出し動作時には論理「０」（例えば低抵抗状態）を書き込む場合と同じ方向に電流を流すため、論理「１」（例えば高抵抗状態）を記憶したセルが、読み出し動作の際に、論理「０」に反転してしまうことをいう。読み出しディスターブが発生したリファレンスセルでは、高精度な読み出しができなくなる。

また、ＳＴＴ−ＲＡＭの場合、チップ間、チップ内の場所等に依存して抵抗値にばらつきがある。そのため、リファレンスセルの抵抗値を１つの代表値で設定すると、十分な読み出しマージンを確保することができない場合がある。例えば、１つのチップ内で、論理「１」を記憶した複数のセルと論理「０」を記憶した複数のセルに、読み出し電圧ＶＲＥＡＤを印加したときの電流分布を比較した場合を想定する。このとき、論理「１」のセルと論理「０」のセルの電流分布が十分に分離していれば、ＩＲＥＦの設定を最適化することにより、読み出しマージンを確保することができる。しかしながら、チップ内の抵抗値のばらつき等により、論理「１」のセルの電流の最大値が、論理「０」のセルの電流の最小値よりも大きくなる場合（即ち、論理「１」のセルと論理「０」のセルの電流分布が分離していない場合）がある。このような場合には、ＩＲＥＦの設定を最適化しても読み出しエラーを回避することができない。

上記特許文献１では、ＳＴＴ−ＲＡＭのメモリセルにおいて、レプリカセルにより高精度な書き込み電圧を生成することを可能としているが、読み出し動作に関する上記した問題については、これらの問題点に関する認識を欠いており、このため、十分な検討はなされていない。

本発明の第１の視点によれば、以下の半導体装置が提供される。該半導体装置は、互いに異なる向きの第１及び第２電流を印加することによって、それぞれ第１抵抗状態及び第２抵抗状態に書き込まれ、前記第１抵抗状態で第１情報を記憶し、前記第２抵抗状態で第２情報を記憶する第１抵抗変化型メモリセルと、互いに異なる向きの第３及び第４電流を印加することによって、それぞれ第３抵抗状態及び第４抵抗状態に書き込まれ、前記第３抵抗状態で前記第１情報を記憶し、前記第４抵抗状態で前記第２情報を記憶する第２抵抗変化型メモリセルと、第１調整抵抗に基づいて、前記第１抵抗変化型メモリセルに記憶される情報を読み出す第１読出回路と、第２調整抵抗に基づいて、前記第２抵抗変化型メモリセルに記憶される情報を読み出す第２読出回路と、を備え、前記第１調整抵抗及び前記第２調整抵抗は、抵抗値が互いに異なる。

本発明の第２の視点によれば、以下の半導体装置が提供される。該半導体装置は、それぞれが１以上の抵抗変化型メモリセルと電気的に接続された複数の読出回路と、前記複数の読出回路に、それぞれ抵抗値が調整可能な調整抵抗を供給する複数のリファレンス回路と、を備える。ここで、各々の前記読出回路は、供給された前記調整抵抗に基づいて、前記抵抗変化型メモリセルに記憶された情報を読み出す。

本発明によれば、抵抗変化型メモリセルの抵抗値のばらつきを補償したリファレンス抵抗の供給を実現し、読み出しマージンを拡大することに貢献し得る半導体装置を提供することが可能になる。

一実施形態に係る半導体装置の構成を示す図である。 他の一実施形態に係る半導体装置の構成を示す図である。 第１の実施形態に係る半導体装置の全体構成を示すブロック図である。 第１の実施形態に係る半導体装置におけるメモリマットの構成を示す図である。 第１の実施形態に係る半導体装置における１つのサブマットの構成を示すブロック図である。 第１の実施形態に係る抵抗変化型メモリセルの構成を示す図である。 第１の実施形態に係るビット線／ソース線用スイッチを示す図である。 第１の実施形態に係る書き込みドライバの回路構成を例示する図である。 第１の実施形態に係るリファレンス回路の回路構成を例示する図である。 第１の実施形態に係るグローバル制御信号生成回路の回路構成を示すブロック図である。 第１の実施形態に係るグローバルリファレンス回路の回路構成を例示する図である。 第１の実施形態に係る第１制御信号生成回路の回路構成を例示する図である。 第１の実施形態に係るリード電圧温度補正回路の回路構成を例示する図である。 第１の実施形態に係るセンスアンプの回路構成を例示する図である。 第１の実施形態に係るローカル制御信号生成回路の回路構成を例示する図である。

まず、本発明の一実施形態の概要について説明する。なお、実施形態の概要の説明において付記した図面参照符号は専ら理解を助けるための例示であり、図示の態様に限定することを意図するものではない。

一実施形態における半導体装置は、図１に示すように、互いに異なる向きの第１及び第２電流を印加することによって、それぞれ第１抵抗状態（例えば、低抵抗状態）及び第２抵抗状態（例えば、高抵抗状態）に書き込まれ、第１抵抗状態で第１情報（例えば、論理「０」）を記憶し、第２抵抗状態で第２情報（例えば、論理「１」）を記憶する第１抵抗変化型メモリセル２ａと、互いに異なる向きの第３及び第４電流を印加することによって、それぞれ第３抵抗状態（例えば、低抵抗状態）及び第４抵抗状態（例えば、高抵抗状態）に書き込まれ、第３抵抗状態で第１情報（例えば、論理「０」）を記憶し、第４抵抗状態で第２情報（例えば、論理「１」）を記憶する第２抵抗変化型メモリセル２ｂと、第１調整抵抗４ａに基づいて、第１抵抗変化型メモリセル２ａに記憶される情報を読み出す第１読出回路３ａと、第２調整抵抗４ｂに基づいて、第２抵抗変化型メモリセル２ｂに記憶される情報を読み出す第２読出回路３ｂと、を備える。ここで、第１調整抵抗４ａ及び第２調整抵抗４ｂは、抵抗値が互いに異なる。

上記一実施形態によれば、第１抵抗変化型メモリセル２ａと第２抵抗変化型メモリセル２ｂとの間で抵抗値にばらつきがあったとしても、高抵抗、低抵抗の各抵抗状態に対応して調整可能な第１及び第２調整抵抗４ａ、４ｂを、それぞれ対応する読出回路３ａ、３ｂに供給するようにしている。一実施形態によれば、かかる構成としたことにより、抵抗変化型メモリセル２ａ、２ｂの抵抗値のばらつきを補償し、読み出しマージンを拡大することが可能になる。

他の一実施形態における半導体装置は、図２に示すように、第１調整抵抗６ａを供給する第１リファレンス回路５ａと、第２調整抵抗６ｂを供給する第２リファレンス回路５ｂと、を備える。ここで、第１リファレンス回路５ａは、第１制御信号Ｃ１に応じて、第１基準抵抗１０７ａを生成する第１可変抵抗回路１１と、第２制御信号Ｃ２に応じて、前記第１基準抵抗１０７ａに第１加算抵抗１０８ａを加算することによって、第１調整抵抗６ａを生成する第２可変抵抗回路１２と、を含むようにしてもよい。また、第２リファレンス回路５ｂは、第１制御信号Ｃ１に応じて第１基準抵抗１０７ａと同じ抵抗値である第２基準抵抗１０７ｂを生成する第３可変抵抗回路１３と、第３制御信号Ｃ３に応じて、前記第２基準抵抗１０７ｂに第２加算抵抗１０８ｂを加算することによって、第２調整抵抗６ｂを生成する第４可変抵抗回路１４と、を含むようにしてもよい。

さらに他の一実施形態における半導体装置は、図４、図５のいずれかに示すように、それぞれが１以上の抵抗変化型メモリセル（図５のメモリセルアレイ８の抵抗変化型メモリセルＭＣ）と電気的に接続された複数の読出回路１８（図５ではｊ番目のメモリサブマットに対応した１つの読出回路（センスアンプ）１８が図示されている。複数のメモリサブマットに対応して複数の読出回路（センスアンプ）１８を備える）と、複数の読出回路１８に、それぞれ抵抗値が調整可能な調整抵抗を供給する複数のリファレンス回路１９（図５ではｊ番目のメモリサブマットに対応した１つの読出回路（センスアンプ）１８に対する１つのリファレンス回路１９が図示されている。複数のメモリサブマットに対応して複数のリファレンス回路１９を備える）と、を備える。各々の読出回路（センスアンプ）１８は、供給された調整抵抗（図９（Ａ）のリファレンス回路１９が供給する抵抗に相当）に基づいて、抵抗変化型メモリセルに記憶された情報を読み出す。例えば、図４、図５の構成では、メモリサブマット＿ｊ（j＝０〜１５）毎に、読出回路１８、及びリファレンス１９を備えている。

上記半導体装置において、各々のリファレンス回路１９は、図９に示すように、複数のリファレンス回路１９に供給される共通の第１制御信号（図９（Ａ）、図９（Ｂ）のグローバル制御信号ＣＤＥＣ２、ｃ＜０＞〜ｃ＜７＞、ｃｂ＜０＞〜ｃｂ＜７＞に対応する）に応じて、調整抵抗（図９（Ａ）のリファレンス回路１９が供給する抵抗に相当）を調整する第１可変抵抗回路（図９（Ａ）のグローバル可変抵抗回路９７に対応する）と、複数のリファレンス回路１９に個別に供給される複数の第２制御信号（図９（Ａ）、図９（Ｂ）のローカル制御信号Ｃ６、ｄ＜１＞〜ｄ＜３＞、ｄｂ＜１＞〜ｄｂ＜３＞に対応する）に応じて、第１可変抵抗回路（図９（Ａ）のグローバル可変抵抗回路９７に相当）により調整された調整抵抗（図９（Ａ）のリファレンス回路１９が供給する抵抗に相当）をさらに個別に調整する第２可変抵抗回路（図９（Ａ）のローカル可変抵抗回路９８ａ、９８ｂに相当）と、を含むことが好ましい。なお、図９（Ａ）のローカル可変抵抗回路９８ａ、ローカル可変抵抗回路９８ｂ、グローバル可変抵抗回路９７の詳細は後述される。

上記半導体装置は、図１５に示すように、複数の第２制御信号（図１４のローカル制御信号ｃ６＜７：０＞に相当）を生成するための情報をそれぞれ記憶する、複数のＭＴＪ破壊型のアンチヒューズ回路（ＭＴＪトンネル膜破壊型アンチヒューズ７３に相当）をさらに備えるようにしてもよい。図１５のアンチヒューズ７３、アンチヒューズセンス回路７２の詳細は後述される。なお、本明細書において、信号名に＜ｍ：ｎ＞（ｍ、ｎは整数）が付されている場合、＜ｍ：ｎ＞の“ｍ”、“ｎ”は（ｍ−ｎ＋１）ビット幅のＭＳＢ（Most Significant Bit）、ＬＳＢ(Least Significant Bit)を表している。

上記半導体装置は、図１３に示すように、抵抗変化型メモリセルと調整抵抗（図９（Ａ）のリファレンス回路１９が供給する抵抗に相当）との抵抗値の温度特性差を補正する補正回路（図１０、図１３のリード電圧温度補正回路３３に相当）をさらに備えることが好ましい。ここで、補正回路（リード電圧温度補正回路３３に相当）は、抵抗値の温度特性がメモリセルアレイ（図５の８に相当）の抵抗変化型メモリセル（図５のＭＣに相当）と実質的に同じであるレプリカメモリセル回路（メモリセルレプリカ群５４、５５に相当）と、抵抗値の温度特性が調整抵抗（図９（Ａ）のリファレンス回路１９が供給する抵抗に相当）と実質的に同じである第５可変抵抗回路（図１３の可変抵抗器５６、５７に相当）と、を含み、第５可変抵抗回路（可変抵抗器５６、５７に相当）の抵抗値に対するレプリカメモリセル回路（メモリセルレプリカ群５４、５５に相当）の抵抗値の比率を、読み出し制御電圧（ＶＧＧ３０に相当）に掛け算することにより温度特性差を補正することが好ましい。

上記半導体装置において、図１３、図１４のいずれかに示すように、各々の読出回路（センスアンプ）１８は、抵抗変化型メモリセル（図５の９等）の読み出し経路上にソース・ドレイン経路を有するトランジスタＮ８を含み、補正回路（図１０、図１３のリード電圧温度補正回路３３に相当）は、上記比率が掛け算された読み出し制御電圧（ＶＧＧ３０Ｒに相当）によりトランジスタＮ８のゲートを制御するようにしてもよい。

上記補正回路（図１０、図１３のリード電圧温度補正回路３３）において、第５可変抵抗回路（可変抵抗器５６、５７に相当）の抵抗値は、レプリカメモリセル回路（メモリセルレプリカ群５４、５５に相当）の抵抗値に対して、調整可能に構成されることが好ましい。

複数の抵抗変化型メモリセル（図５の各メモリサブマットにおけるＭＣ）は、ＳＴＴ−ＲＡＭ（Spin Transfer Torque-Random Access Memory）のセルで構成してもよい。

以下に具体的な実施の形態について、図面を参照して説明する。

（第１の実施形態）
第１の実施形態に係る半導体装置１の構成について、図３を参照しながら説明する。

図３は、半導体装置１の全体構成を示すブロック図である。

半導体装置１は、抵抗変化型メモリセルとしてスピン注入磁化反転書き込みを行うＳＴＴ−ＲＡＭを使用したメモリセルマット１３０を備えている。また、半導体装置１は外部端子として外部クロック端子ＣＫ／ＣＫＢ、クロックイネーブル端子ＣＫＥ、コマンド端子ＣＳＢ、ＲＡＳＢ、ＣＡＳＢ、ＷＥＢ、ＲＥＢ、データ入出力端子ＤＱを備えている。ここで、ＣＫ、ＣＫＢは互いに相補の信号である。

クロック発生回路１２２には、外部クロック信号ＣＫ／ＣＫＢとクロックイネーブル信号ＣＫＥが入力され、クロック発生回路１２２は半導体装置１内部で必要とされる内部クロック信号ＩＣＬＫを発生し、各部に供給する。

コマンド端子ＣＳＢ、ＲＡＳＢ、ＣＡＳＢ、ＷＥＢ、ＲＥＢには、それぞれチップセレクト信号ＣＳＢ、ロウアドレスストローブ信号ＲＡＳＢ、カラムアドレスストローブ信号ＣＡＳＢ、ライトイネーブル信号ＷＥＢ、リードイネーブル信号ＲＥＢが供給される。これらのコマンド信号は、コマンドデコーダ１２１に供給される。コマンドデコーダ１２１は、入力されたコマンド信号をデコードし、チップ制御回路１２０に出力する。

モードレジスタ１１９には、半導体装置１の動作モードが設定される。チップ制御回路１２０は、コマンドデコーダ１２１の出力及びモードレジスタ１１９に設定された動作モードを入力し、それらに基づいて各種制御信号を生成して、アレイ制御回路１１２、ＲＷ（リードライト）アンプ１１４、ラッチ回路１１５、データ入出力バッファ１１６、カラムアドレスバッファ１１７、ロウアドレスバッファ１１８に供給する。

アレイ制御回路１１２は、ロウデコーダ１１３、及びカラムデコーダ１１１を制御する。また、アレイ制御回路１１２は、各センスアンプ１８内部の差動増幅器６４に供給するセンスアンプイネーブル信号ＳＡＥを制御する（図１４を参照）。

アドレス信号ＡＤＤは、ロウアドレスｒｏｗ＿ａｄｄと、カラムアドレスｃｏｌ＿ａｄｄと、を含んでいる。ロウアドレスｒｏｗ＿ａｄｄはロウアドレスバッファ１１８に供給され、カラムアドレスｃｏｌ＿ａｄｄはカラムアドレスバッファ１１７に供給される。

ロウアドレスバッファ１１８が出力するロウアドレスｒｏｗ＿ａｄｄは、ロウデコーダ１１３によりデコードされる。また、カラムアドレスバッファ１１７が出力するカラムアドレスｃｏｌ＿ａｄｄは、カラムデコーダ１１１によりデコードされる。

ロウアドレスｒｏｗ＿ａｄｄ、及びカラムアドレスｃｏｌ＿ａｄｄにより選択された抵抗変化型メモリセルＭＣ（図５）からの読み出しデータは、ＩＯ線対（ＩＯＴ／ＩＯＢ）を介してＲＷ（リードライト）アンプ１１４に出力される。また、ロウアドレスｒｏｗ＿ａｄｄ、及びカラムアドレスｃｏｌ＿ａｄｄにより選択された抵抗変化型メモリセルＭＣへ書き込むデータは、ＩＯ線対（ＩＯＴ／ＩＯＢ）を介してＲＷ（リードライト）アンプ１１４から供給される。ＲＷアンプ１１４は、ラッチ回路１１５及びデータ入出力バッファ１１６を介して、外部端子であるデータ入出力端子ＤＱと接続されている。ここで、ラッチ回路１１５及びデータ入出力バッファ１１６には、クロック発生回路１２２から内部クロック信号ＩＣＬＫが供給されメモリセルマット１３０とデータ入出力端子ＤＱの間のデータの入出力のタイミングが制御される。

ここで、半導体装置１は、コード調整回路１０及びグローバル制御信号生成回路１５を備える。コード調整回路１０は、図３に示す各信号、例えば、ＭＯＤＥ２等、を出力する。

グローバル制御信号生成回路１５は、図３に示す各信号、例えば、モード選択信号ＭＯＤＥ２、調整コードＤ２＜２：０＞、モード選択信号ＭＯＤＥ４、調整コードＤ４＜３：０＞を入力し、グローバル制御信号として、制御電圧ＶＧＧ３０、ＶＧＧ３０Ｒ、及びＣＤＥＣ２＜７：０＞を出力する。

半導体製造工程のウエハテスト等において、ウエハ状態の半導体装置１はテスタ（不図示）と接続され、調整が行われる。半導体装置１は、テスタにより、３つの調整が可能に構成されている。１つ目の調整は、グローバルリファレンス回路３４（図１１参照）、及び各リファレンス回路１９のグローバル可変抵抗回路９７（図９参照）の調整である。この調整は、テスタが調整コマンドＣＯＭ１を発行することにより開始される。２つ目の調整は、リード電圧温度補正回路３３の可変抵抗器５６、５７（図１３参照）の調整である。この調整は、テスタが調整コマンドＣＯＭ２を発行することにより開始される。３つ目の調整は、各リファレンス回路１９のローカル可変抵抗回路９８ａ、９８ｂ（図９（Ａ）参照）の調整である。この調整は、テスタが調整コマンドＣＯＭ３を発行することにより行われる。

図３において、半導体装置１は、テスタからの調整コマンドを受けると、コマンドデコーダ１２１が調整コマンドをデコードし、チップ制御回路１２０に出力する。チップ制御回路１２０は、デコードされた調整コマンドをコード調整回路１０に出力する。コード調整回路１０は、調整コマンド（ＣＯＭ１、ＣＯＭ２、ＣＯＭ３）に応じて、調整コード（Ｄ２＜２：０＞、Ｄ４＜３：０＞、Ｄ６＜７：０＞）の調整を行う。なお、コード調整回路１０、及び調整コマンドＣＯＭ１、ＣＯＭ２、ＣＯＭ３による調整の詳細は後述される。

図４は、図３に示したメモリマット１３０の構成を示す図である。

メモリマット１３０は、複数のメモリサブマット＿ｊ（ｊ＝０〜１５）により構成される。各メモリサブマットにはカラムデコーダ１１１（図３）の出力から選択信号ＹＳＷ＜ｊ＞が供給されており、選択信号ＹＳＷ＜ｊ＞のうちのいずれかをＨｉｇｈレベルに活性化することにより、アクセスするメモリサブマットが選択される。

また、各メモリサブマットには、図４に示すように、ワード線ＷＬ＿０〜５１１、ビット線／ソース線選択信号ＳＥＬＴ＿０〜３１、ＳＥＬＢ＿０〜３１が供給される。ここで、ワード線ＷＬ＿０〜５１１には、ロウデコーダ１１３（図３）の出力が供給される。また、ビット線／ソース線選択信号ＳＥＬＴ＿０〜３１は、カラムデコーダ１１１（図３）の出力から供給される。また、ビット線／ソース線選択信号ＳＥＬＢ＿０〜３１は、それぞれビット線／ソース線選択信号ＳＥＬＴ＿０〜３１を論理反転した信号である。

また、各メモリサブマットには、図４に示すように、ライトイネーブル信号ＷＥＢ、リードイネーブル信号ＲＥＢが供給される。ライトイネーブル信号ＷＥＢ、リードイネーブル信号ＲＥＢは、それぞれ、コマンド端子ＷＥＢ、ＲＥＢ（図３を参照）が受ける信号である。ここで、ライトイネーブル信号ＷＥＢ、リードイネーブル信号ＲＥＢは、ロウアクティブの信号である。

また、各メモリサブマットには、図４に示すように、センスアンプイネーブル信号ＳＡＥが供給される。センスアンプイネーブル信号ＳＡＥは、前述したように、アレイ制御回路１１２から供給され、Ｈｉｇｈレベル時に、センスアンプ１８の差動増幅器６４（図１４）を活性化する制御信号である。

また、各メモリサブマットは、図４に示すように、図３で示したＩＯ線対（ＩＯＴ／ＩＯＢ）と接続され、ＩＯ線対（ＩＯＴ／ＩＯＢ）を介してデータが入出力される。

また、各メモリサブマットには、図３で示したコード調整回路１０から制御信号ＣＥＮＴ、調整コードＤ６＜７：０＞、モード選択信号ＭＯＤＥ６が供給される。また、各メモリサブマットには、図３で示したグローバル制御信号生成回路１５からグローバル制御信号ＣＤＥＣ２＜７：０＞が供給される。

また、各メモリサブマットには、不図示のコントローラ等より、制御信号ＬＤＴが供給される。制御信号ＬＤＴは、例えば、リセット信号ＲＳＴＢ（図１２参照）がＬｏｗレベルに活性化したことを受けて、一定期間Ｈｉｇｈレベルに遷移する信号である。

図５は、複数のメモリサブマットのうち、ｊ番目のメモリサブマットの構成を示す図である。

図５に示されるメモリサブマットは、２次元的に配置された複数の抵抗変化型メモリＭＣを有するメモリセルアレイ８を備えている。メモリセルアレイ８内では、５１２本のワード線ＷＬ＿０〜５１１と、３２本のビット線ＢＬ＿０〜３１及びソース線ＳＬ＿０〜３１とが、互いに直交する方向に延在している。そして、複数の抵抗変化型メモリＭＣは、ワード線ＷＬ＿０〜５１１とビット線／ソース線（ＢＬ＿０〜３１／ＳＬ＿０〜３１）の交点位置に対応して配置される。なお、図４では、メモリサブマットの数は１６とされ、図５では、ワード線は５１２本、ビット線／ソース線は３２本とされているが、メモリサブマットの数（図５の＿ｊのｊの最大値）や、図５におけるワード線、ビット線／ソース線の数等は、あくまで例示であり、これらに限定されるものでなく、他の数としてもよいことは勿論である。

ビット線／ソース線用スイッチ１６は、３２本のビット線ＢＬ＿０〜３１、３２本のソース線ＳＬ＿０〜３１から、選択ビット線及び選択ソース線を選択し、それぞれＢＬ＿ＩＯ、ＳＬ＿ＩＯと電気的に接続する機能を有する。ビット線／ソース線用スイッチ１６の詳細は後述される。

書き込みドライバ１７は、書き込み動作時（ライトイネーブル信号ＷＥがアクティブ時）に、選択ビット線／選択ソース線、及び選択ワード線（ワード線ＷＬ＿０〜５１１のいずれか）により選択された抵抗変化型メモリセルＭＣに書き込み電圧を印加することにより、論理「０」又は論理「１」を書き込む機能を有する。書き込みドライバ１７の詳細は後述される。

センスアンプ（読出回路）１８は、読み出し動作時（リードイネーブル信号ＲＥがアクティブ時）に、選択ビット線／選択ソース線、及び選択ワード線により選択された抵抗変化型メモリセルＭＣに記憶された情報を読み出す機能を有する。センスアンプ（読出回路）１８の詳細は後述される。

リファレンス回路１９は、読み出し動作時のリファレンス抵抗として使用する抵抗（「ハーフ抵抗」ともいう）をセンスアンプ（読出回路）１８に供給する機能を有する（なお、リファレンス回路１９が供給するハーフ抵抗は、図１の調整抵抗４ａ、４ｂ、図２の調整抵抗６ａ、６ｂに相当する）。また、上記ハーフ抵抗の抵抗値を「ハーフ抵抗値」ともいう。リファレンス回路１９のハーフ抵抗値は、抵抗変化型メモリセルＭＣの低抵抗状態（論理「０」を記憶した状態）の抵抗値と高抵抗状態（論理「１」を記憶した状態）の抵抗値との中間の抵抗値になるように調整される。リファレンス回路１９の詳細な構成、及びその調整方法は後述される。なお、本明細書では、論理「０」を低抵抗状態、論理「１」を高抵抗状態としているが、それに限定されず、逆に定義してもよい。

ローカル制御信号生成回路２０は、各メモリサブマット内のリファレンス回路１９が供給するハーフ抵抗を個別に調整するためのローカル制御信号Ｃ６＜７：０＞をリファレンス回路１９に供給する機能を有する。ローカル制御信号生成回路２０の詳細な構成は後述する。

また、図５において、ＩＯ線対（ＩＯＴ／ＩＯＢ）は、書き込みドライバ１７及びセンスアンプ１８と接続され、相補のＩＯ線ＩＯＴ／ＩＯＢを介して書き込みデータ・読み出しデータを入出力する。

図６は、メモリセルアレイ８内の抵抗変化型メモリセル９の構成の一例を示す図である。

図６に示すように、抵抗変化型メモリセル９は、ＭＴＪ（Ｍａｇｎｅｔｉｃ Ｔｕｎｎｅｌ Ｊｕｎｃｔｉｏｎ）素子２１を用いてスピン注入磁化反転書き込みを行うＳＴＴ−ＲＡＭ（Ｓｐｉｎ Ｔｒａｎｓｆｅｒ Ｔｏｒｑｕｅ−Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）のメモリセルである。ＭＴＪ素子２１は、磁性体であるフリー層（強磁性層）２２及び固定層（強磁性層）２３と、それらの間に挟まれた絶縁層（「トンネル絶縁層」ともいう）２４とを含んで構成される。そして、スピン注入磁化反転書き込み方式では、フリー層２２に対して、固定層２３の磁気モーメントによりスピン偏極させた電子流を供給することによりデータの書き込みを行う。

また、ＭＴＪ素子２１とセルトランジスタＮ１４は、ビット線ＢＬとソース線ＳＬの間に直列に接続される。セルトランジスタＮ１４のゲートは、ワード線ＷＬと接続され、ワード線ＷＬが選択されるとセルトランジスタＮ１４が導通し、ＭＴＪ素子２１のフリー層２２と固定層２３の間にビット線ＢＬとソース線ＳＬの電位差が印加される。

図７（Ａ）は、図５で示したビット線／ソース線用スイッチ１６の構成を示す図である。

図７（Ａ）に示すように、ビット線／ソース線用スイッチ１６は、３２本のビット線ＢＬ＿０〜３１（図５）、及び３２本のソース線ＳＬ＿０〜３１（図５）のそれぞれに対応した６４個のスイッチ回路（ＣＭＯＳトランスファゲート）２５を備えている。

図７（Ａ）において、ＳＥＬＴ＿ｉ、ＳＥＬＢ＿ｉ（ｉ＝０〜３１）のうちのいずれか１つ、例えば、ｉ０が選択される（ＳＥＬＴ＿ｉ０がＨｉｇｈレベル、ＳＥＬＢ＿ｉ０がＬｏｗレベル）と、対応するビット線ＢＬ＿ｉ０、ソース線ＳＬ＿ｉ０がそれぞれＢＬ＿ＩＯ、ＳＬ＿ＩＯと電気的に接続される。

図７（Ｂ）は、図７（Ａ）に示されるスイッチ回路２５の構成を示す図である。

スイッチ回路２５は、ＮＭＯＳトランジスタとＰＭＯＳトランジスタを抱き合わせて接続したＣＭＯＳトランスファゲートである。ＮＭＯＳトランジスタのゲート、ＰＭＯＳトランジスタのゲートにはそれぞれソース線／ビット線選択信号ＳＥＬＴ＿ｉ、ＳＥＬＢ＿ｉ（ｉ＝０〜３１）が供給される。ここで、ＳＥＬＴ＿ｉとＳＥＬＢ＿ｉは互いに相補の信号である。

一般に、ＮＭＯＳトランジスタのみで構成されるＮＭＯＳトランスファゲートを使用した場合には、Ｈｉｇｈレベルの信号を通したときに、しきい値電圧の分だけ電圧が低下してしまう。また、ＰＭＯＳトランジスタのみで構成されるＰＭＯＳトランスファゲートを使用した場合には、Ｌｏｗレベルの信号を通したときに、しきい値電圧の分だけ電圧が上昇してしまう。図７（Ｂ）のＣＭＯＳトランスファゲートは、上記した電圧低下／電圧上昇の問題がなく、ビット線／ソース線スイッチ１６のスイッチ回路２５として好適である。

図８（Ａ）は、図５で示した書き込みドライバ１７の構成を示す図である。

書き込みドライバ１７は、書き込み動作時に、選択ビット線、選択ソース線とそれぞれ電気的に接続されるＢＬ＿ＩＯ及びＳＬ＿ＩＯを書き込みデータに応じて駆動する回路である。

図８（Ａ）の書き込みドライバ１７の構成について説明する。図８（Ａ）のＢＬ＿ＩＯ、ＳＬ＿ＩＯは、それぞれ、選択ビット線、選択ソース線が電気的に接続される信号線である（図７参照）。書き込みドライバ１７では、電圧源ＶＷＴ０とＢＬ＿ＩＯの間に、ＰＭＯＳトランジスタＰ１とＰ２が縦積み（cascode）に接続される。また、低電位電源ＶＳＳとＢＬ＿ＩＯの間に、ＮＭＯＳトランジスタＮ１とＮ２が縦積みに接続される。また、低電位電源ＶＳＳとＳＬ＿ＩＯの間に、ＮＭＯＳトランジスタＮ３とＮ４が縦積みに接続される。また、電圧源ＶＷＴ１とＳＬ＿ＩＯの間に、ＰＭＯＳトランジスタＰ３とＰ４が縦積みに接続される。

図８（Ｂ）は、選択信号ＹＳＷ＜ｊ＞及びライトイネーブル信号ＷＥから、制御信号ＷＥ＿Ｂ、ＷＥ＿Ｔを生成する回路である（ここで、図４で示したロウアクティブなライトイネーブル信号ＷＥＢは、不図示のインバータ回路等により、ハイアクティブなライトイネーブル信号ＷＥに変換されているものとする）。図８（Ｂ）において、選択信号ＹＳＷ＜ｊ＞は、ＮＡＮＤ回路２６の一方の入力端子に供給される。また、ライトイネーブル信号ＷＥは、ＮＡＮＤ回路２６の他方の入力端子に供給される。制御信号ＷＥ＿Ｂの信号線は、ＮＡＮＤ回路２６の出力端子と接続される。また、制御信号ＷＥ＿Ｔの信号線は、インバータ回路２７を介してＮＡＮＤ回路２６の出力端子と接続される。上記の構成により、ライトイネーブル信号ＷＥ及びＹＳＷ＜ｊ＞信号がＨｉｇｈレベルの場合（即ち、書き込み動作時でｊ番目のサブマットが選択されている場合）、制御信号ＷＥ＿Ｂ、ＷＥ＿Ｔは、それぞれＬｏｗレベル、Ｈｉｇｈレベルに制御される。

図８（Ｃ）は、ＩＯ線ＩＯＢの信号から、制御信号Ｄ０Ｂ、Ｄ０Ｔを生成する回路である。図８（Ｃ）において、ＩＯ線ＩＯＢは、インバータ回路２８の入力端子と接続される。制御信号Ｄ０Ｂの信号線はインバータ回路２８の出力端子と接続される。制御信号Ｄ０Ｔの信号線はインバータ回路２９を介してインバータ回路２８の出力端子と接続される。上記の構成により、ＩＯ線ＩＯＢがＨｉｇｈレベルのとき（即ち、書き込みデータが論理「０」のとき）、制御信号Ｄ０Ｂ、Ｄ０Ｔが、それぞれＬｏｗレベル、Ｈｉｇｈレベルになる。また、ＩＯ線ＩＯＢがＬｏｗレベルのとき（即ち、書き込みデータが論理「１」のとき）、制御信号Ｄ０Ｂ、Ｄ０Ｔが、それぞれＨｉｇｈレベル、Ｌｏｗレベルになる。

図８（Ｄ）は、ＩＯ線ＩＯＴの信号から、制御信号Ｄ１Ｂ、Ｄ１Ｔを生成する回路である。図８（Ｄ）において、ＩＯ線ＩＯＴは、インバータ回路３０の入力端子と接続される。制御信号Ｄ１Ｂの信号線はインバータ回路３０の出力端子と接続される。制御信号Ｄ１Ｔの信号線はインバータ回路３１を介してインバータ回路３０の出力端子と接続される。上記の構成により、ＩＯ線ＩＯＴがＨｉｇｈレベルのとき（即ち、書き込みデータが論理「１」のとき）、制御信号Ｄ１Ｂ、Ｄ１Ｔが、それぞれＬｏｗレベル、Ｈｉｇｈレベルになる。また、ＩＯ線ＩＯＴがＬｏｗレベルのとき（即ち、書き込みデータが論理「０」のとき）、制御信号Ｄ１Ｂ、Ｄ１Ｔが、それぞれＨｉｇｈレベル、Ｌｏｗレベルになる。

図８（Ｂ）〜（Ｄ）のように生成した制御信号ＷＥ＿Ｂ、ＷＥ＿Ｔ、Ｄ０Ｂ、Ｄ０Ｔ、Ｄ１Ｂ、Ｄ１Ｔを、それぞれ、ＰＭＯＳトランジスタＰ２及びＰ３のゲート、ＮＭＯＳトランジスタＮ２及びＮ３のゲート、ＰＭＯＳトランジスタＰ１のゲート、ＮＭＯＳトランジスタＮ４のゲート、ＰＭＯＳトランジスタＰ４のゲート、ＮＭＯＳトランジスタＮ１のゲートに供給する。これにより、書き込み時で、書き込みデータが論理「０」の場合、ＰＭＯＳトランジスタＰ１及びＰ２、ＮＭＯＳトランジスタＮ３及びＮ４が導通し、ＢＬ＿ＩＯ、ＳＬ＿ＩＯがそれぞれ電圧源ＶＷＴ０、低電位電源ＶＳＳで駆動される。また、書き込み時で、書き込みデータが論理「１」の場合、ＮＭＯＳトランジスタＮ１及びＮ２、ＰＭＯＳトランジスタＰ３及びＰ４が導通し、ＢＬ＿ＩＯ、ＳＬ＿ＩＯがそれぞれ低電位電源ＶＳＳ、電圧源ＶＷＴ１で駆動される。このように駆動することで、書き込みデータが論理「０」の場合と論理「１」の場合とで、抵抗変化型メモリセルのＭＴＪ素子２１内を逆方向に電流が流れる。具体的には、書き込みデータが論理「０」の場合には、フリー層２２から固定層２３の方向に電流が流れ（電子流は、固定層２３からフリー層２２の方向に流れ）、書き込みデータが論理「１」の場合には、固定層２３からフリー層２２の方向に電流が流れる（電子流は、フリー層２２から固定層２３の方向に流れる）。

図９（Ａ）は、図５で示したリファレンス回路１９の回路構成を例示する図である。

リファレンス回路１９は、前述したように、ハーフ抵抗を供給する回路である。図９（Ａ）において、リファレンス回路１９は、ベースとなる抵抗ΔＲＧ（１４５ａ）及びＲＢＡＳＥ（１４４）と、各リファレンス回路１９で共通に調整されるグローバル可変抵抗回路９７と、各リファレンス回路１９で個別に調整される２つのローカル可変抵抗回路（９８ａ、９８ｂ）と、を含んで構成される。

ローカル可変抵抗回路９８ａは、ＣＭＯＳトランスファゲート８１ａ（ＮＸ、ＮＸＢでオン、オフ）、抵抗８３ｂ（抵抗値：１×ΔＲ）とＣＭＯＳトランスファゲート８１ｂ（ｄ＜４＞、ｄｂ＜４＞でオン、オフ）の直列回路、抵抗８３ｃ（抵抗値：２×ΔＲ）とＣＭＯＳトランスファゲート８１ｃ（ｄ＜５＞、ｄｂ＜５＞でオン、オフ）の直列回路、抵抗８３ｄ（抵抗値：３×ΔＲ）とＣＭＯＳトランスファゲート８１ｄ（ｄ＜６＞、ｄｂ＜６＞でオン、オフ）の直列回路、抵抗８３ｅ（抵抗値：４×ΔＲ）とＣＭＯＳトランスファゲート８１ｅ（ｄ＜７＞、ｄｂ＜７＞でオン、オフ）の直列回路を並列接続して構成される。

図９（Ｂ）は、コード演算回路を示す図である。図９（Ｂ）に示すように、ＮＸは、ｄ＜０＞〜ｄ＜３＞をＯＲ演算した結果、ＮＸＢはＮＸの反転信号である。

図９（Ａ）に戻り、ローカル可変抵抗回路９８ｂは、抵抗１４５ｂ（抵抗値：１／３×ΔＲＧ）とＣＭＯＳトランスファゲート８０ａ（ｄ＜１＞、ｄｂ＜１＞でオン、オフ）の直列回路、抵抗１４５ｃ（抵抗値：ΔＲＧ）とＣＭＯＳトランスファゲート８０ｂ（ｄ＜２＞、ｄｂ＜２＞でオン、オフ）の直列回路、抵抗１４５ｄ（抵抗値：３×ΔＲＧ）とＣＭＯＳトランスファゲート８０ｃ（ｄ＜３＞、ｄｂ＜３＞でオン、オフ）の直列回路を並列接続して構成される。また、ローカル可変抵抗回路９８ｂは、ベースとなる抵抗１４５ａ（抵抗値：ΔＲＧ）と並列接続される。

グローバル可変抵抗回路９７は、抵抗１４６ａ（抵抗値：ΔＲＧ）とＣＭＯＳトランスファゲート１４３ａ（ｃ＜０＞、ｃｂ＜０＞でオン、オフ）の直列回路、抵抗１４６ｂ（抵抗値：２×ΔＲＧ）とＣＭＯＳトランスファゲート１４３ｂ（ｃ＜１＞、ｃｂ＜１＞でオン、オフ）の直列回路、・・・、抵抗１４６ｃ（抵抗値：８×ΔＲＧ）とＣＭＯＳトランスファゲート１４３ｃ（ｃ＜７＞、ｃｂ＜７＞でオン、オフ）の直列回路を並列接続して構成される。

リファレンス回路１９に含まれる抵抗（８３ｂ〜ｅ、１４６ａ〜ｃ、１４５ａ〜ｄ）は、各抵抗値が固定の抵抗（即ち、抵抗変化型素子でない）であり、安定したハーフ抵抗値を供給するために、温度依存性が小さい素子を使用する。例えば、Ｎ−抵抗は、温度依存性が小さく、好適である。これにより、リファレンス抵抗を抵抗変化型素子で構成した場合のリファレンス抵抗の抵抗状態の経時変化や読み出しディスターブの問題を解消することができる。また、リファレンス抵抗に対する再書き込みも不要になる。

リファレンス回路１９に含まれる各ＣＭＯＳトランスファゲート（８１ａ〜ｅ、１４３ａ〜ｃ、８０ａ〜ｃ）をオン・オフ制御する信号は、図９（Ｂ）に示すように生成される。ｃ＜７：０＞は各リファレンス回路１９に共通のグローバル制御信号ＣＤＥＣ２＜７：０＞である。また、ｃｂ＜７：０＞は、インバータ回路８７ａ〜ｂにより、ｃ＜７：０＞の論理を反転した信号である。また、ｄ＜７：０＞は、リファレンス回路１９毎に異なるローカル制御信号ｃ６＜７：０＞である。また、ｄｂ＜７：０＞は、インバータ回路８８ａ〜ｂにより、ｄ＜７：０＞の論理を反転した信号である。ＣＭＯＳトランスファゲートは、前述したように、導通時に信号を通す場合の電圧低下／電圧上昇の問題がなく、リファレンス回路１９において使用されるスイッチ回路として好適である。

図９（Ａ）のグローバル可変抵抗回路９７において、グローバル可変抵抗回路９７に供給されるグローバル制御信号ＣＤＥＣ２＜７：０＞は、グローバル可変抵抗回路９７の調整結果に応じて、８ｂｉｔのうちのいずれか１つが“１”で、残りの７ｂｉｔが“０”である（調整の詳細は後述される）。グローバル制御信号ＣＤＥＣ２＜７：０＞に対応して、ｃ＜ｊ＞（ｊ＝０〜７）のうちの１つが“１”、残りの７つが“０”となる。ここで、グローバル可変抵抗回路９７の８つのＣＭＯＳトランスファゲート１４３ａ〜ｃに対して、ｃ＜ｊ＞＝“１”、ｃｂ＜ｊ＞＝“０”が供給される１つのＣＭＯＳトランスファゲートが導通し、それ以外の７つのＣＭＯＳトランスファゲートは非導通となる。これにより、グローバル可変抵抗回路９７の抵抗値は、導通したＣＭＯＳトランジスタと直列に接続された抵抗の抵抗値となる。具体的には、例えば、ｃ＜０＞＝“１”のとき、ＣＭＯＳトランスファゲート１４３ａが導通し、グローバル可変抵抗回路９７の抵抗値は抵抗１４６ａの抵抗値ΔＲＧとなる。ｃ＜１＞＝“１”のとき、ＣＭＯＳトランスファゲート１４３ｂが導通し、グローバル可変抵抗回路９７の抵抗値は抵抗１４６ｂの抵抗値２×ΔＲＧとなる。また、ｃ＜７＞＝“１”のとき、ＣＭＯＳトランスファゲート１４３ｃが導通し、グローバル可変抵抗回路９７の抵抗値は抵抗１４６ｃの抵抗値８×ΔＲＧとなる。そして、抵抗１４４（抵抗値：ＲＢＡＳＥ）と抵抗１４５ａ（抵抗値：ΔＲＧ）の直列接続に対して、グローバル可変抵抗回路９７の抵抗がさらに直列接続され、ハーフ抵抗が生成される。グローバル可変抵抗回路９７は、チップ内を代表してハーフ抵抗値の調整を行う抵抗として使用する。

図９（Ａ）のローカル可変抵抗回路９８ａ、９８ｂにおいて、ローカル可変抵抗回路９８ａ、９８ｂに供給されるローカル制御信号Ｃ６＜７：０＞は、ローカル可変抵抗回路９８ａ、９８ｂの調整結果に応じて、８ｂｉｔのうちのいずれか１つが“１”で、残りの７ｂｉｔが“０”である（調整の詳細は後述される）。ローカル制御信号Ｃ６＜７：０＞に対応して、ｄ＜ｊ＞（ｊ＝０〜７）のうちの１つが“１”、残りの７つが“０”となる。

ｄ＜ｊ＞（ｊ＝４〜７）のいずれかが“１”となる場合、ローカル可変抵抗回路９８ａ、９８ｂにおいて、ｄ＜ｊ＞＝“１”、ｄｂ＜ｊ＞＝“０”が供給される１つのＣＭＯＳトランスファゲートが導通し、それ以外のＣＭＯＳトランスファゲートは非導通となる。これにより、ローカル可変抵抗回路９８ａの抵抗値は、導通したＣＭＯＳトランジスタと直列に接続された抵抗の抵抗値となる。具体的には、ｄ＜４＞＝“１”のとき、ＣＭＯＳトランスファゲート８１ｂが導通し、ローカル可変抵抗回路９８ａの抵抗値は抵抗８３ｂの抵抗値１×ΔＲＬとなる。また、ｄ＜５＞＝“１”のとき、ＣＭＯＳトランスファゲート８１ｃが導通し、ローカル可変抵抗回路９８ａの抵抗値は抵抗８３ｃの抵抗値２×ΔＲＬとなる。また、ｄ＜６＞＝“１”のとき、ＣＭＯＳトランスファゲート８１ｄが導通し、ローカル可変抵抗回路９８ａの抵抗値は抵抗８３ｄの抵抗値３×ΔＲＬとなる。また、ｄ＜７＞＝“１”のとき、ＣＭＯＳトランスファゲート８１ｅが導通し、ローカル可変抵抗回路９８ａの抵抗値は抵抗８３ｅの抵抗値４×ΔＲＬとなる。以上により、ｄ＜ｊ＞（ｊ＝４〜７）のいずれかが“１”となる場合、各々の場合のローカル可変抵抗回路９８ａの抵抗が、グローバル可変抵抗回路９７の抵抗に直列に接続され、ハーフ抵抗値が増加する。

次に、ｄ＜ｊ＞（ｊ＝１〜３）のいずれかが“１”となる場合、ＮＸ＝“１”となり、ＣＭＯＳトランスファゲート８１ａが導通し、ローカル可変抵抗回路９８ａによる抵抗値の調整は行われない。一方、ローカル可変抵抗回路９８ｂにおいて、ｄ＜ｊ＞＝“１”、ｄｂ＜ｊ＞＝“０”が供給される１つのＣＭＯＳトランスファゲートが導通し、それ以外のＣＭＯＳトランスファゲートは非導通となる。これにより、ローカル可変抵抗回路９８ｂの抵抗値は、導通したＣＭＯＳトランジスタと直列に接続された抵抗の抵抗値となる。具体的には、ｄ＜１＞＝“１”のとき、ＣＭＯＳトランスファゲート８０ａが導通し、ローカル可変抵抗回路９８ｂの抵抗値は抵抗１４５ｂの抵抗値１／３×ΔＲＧとなる。また、ｄ＜２＞＝“１”のとき、ＣＭＯＳトランスファゲート８０ｂが導通し、ローカル可変抵抗回路９８ｂの抵抗値は抵抗１４５ｃの抵抗値ΔＲＧとなる。また、ｄ＜３＞＝“１”のとき、ＣＭＯＳトランスファゲート８０ｃが導通し、ローカル可変抵抗回路９８ｂの抵抗値は抵抗１４５ｄの抵抗値３×ΔＲＧとなる。上記した各々の場合において、ローカル可変抵抗回路９８ｂの抵抗は、抵抗１４５ａ（抵抗値：ΔＲＧ）と並列に接続され、抵抗値は減少する。具体的には、ｄ＜１＞＝“１”のとき、抵抗１４５ａにローカル可変抵抗回路９８ｂを並列接続することにより、抵抗値は１／４に減少する。また、ｄ＜２＞＝“１”のとき、抵抗１４５ａにローカル可変抵抗回路９８ｂを並列接続することにより、抵抗値は１／２に減少する。また、ｄ＜３＞＝“１”のとき、抵抗１４５ａにローカル可変抵抗回路９８ｂを並列接続することにより、抵抗値は３／４に減少する。以上により、ｄ＜ｊ＞（ｊ＝１〜３）のいずれかが“１”となる場合、各々の場合のローカル可変抵抗回路９８ｂの抵抗により、ハーフ抵抗値が減少する。

次に、ｄ＜０＞＝“１”となる場合、ローカル可変抵抗回路９８ａ、９８ｂにおいて、ＣＭＯＳトランスファゲート８１ａが導通し、それ以外のＣＭＯＳトランスファゲートは非導通になる。この場合は、２つのローカル可変抵抗回路９８ａ、９８ｂをいずれも使用せず、ベースとなる抵抗１４４、１４５ａ、及びグローバル可変抵抗回路９７のみが使用される。

ローカル可変抵抗回路９８ａ、９８ｂは、チップ内の場所に依存してハーフ抵抗値を加減する回路である。ローカル可変抵抗回路９８ａ、９８ｂは、センスアンプ１８毎にハーフ抵抗値を調整可能に構成している。これにより、各センスアンプ１８に対応した抵抗変化型メモリセルの領域毎にハーフ抵抗値を個別に調整することが可能になる。

なお、調整の刻み幅となるΔＲＧ、ΔＲＬの値は、ハーフ抵抗値の要求精度に応じて適宜設定すればよい。

図１０は、図３に示したグローバル制御信号生成回路１５の構成を示す図である。

グローバル制御信号生成回路１５は、各センスアンプ１８及び各リファレンス回路１９に共通のグローバル制御信号を生成する。まず、制御電圧ＶＧＧ３０を生成する部分について説明する。図１０において、ソースが高電位電源ＶＤＤに共通に接続されたＰＭＯＳトランジスタＰ５、Ｐ６のゲートが共通接続される。また、ＰＭＯＳトランジスタＰ５のドレインとゲートは接続されている。ＰＭＯＳトランジスタＰ５、Ｐ６はカレントミラー回路を構成し、ＰＭＯＳトランジスタＰ５のドレイン電流のミラー電流がＰＭＯＳトランジスタＰ６のドレイン電流となる。ＰＭＯＳトランジスタＰ５のドレインには、電流値ＩＲＥＦの定電流源３２が接続され、ＰＭＯＳトランジスタＰ６には、そのミラー電流が流れる。

ＰＭＯＳトランジスタＰ６のドレインは、ＮＭＯＳトランジスタＮ５を介して、グローバルリファレンス回路３４と接続される。これにより、グローバルリファレンス回路３４に電流値ＩＲＥＦの電流が供給される。また、ＮＭＯＳトランジスタＮ５のゲートとドレインは接続されている。なお、グローバルリファレンス回路３４の詳細は後述される。

グローバルリファレンス回路３４に電流ＩＲＥＦが流れると、電圧降下により電位ＶＲＥＡＤが生成される。そして、電位ＶＲＥＡＤにＮＭＯＳトランジスタＮ５のゲートソース間電圧が加算された電圧ＶＧＧ３０が各センスアンプ１８に出力される。

次に、図１０において、第１制御信号生成回路３５は、グローバルリファレンス回路３４、及び各リファレンス回路１９のグローバル可変抵抗回路９７（図９（Ａ））が供給するハーフ抵抗を調整するグローバル制御信号ＣＤＥＣ２＜７：０＞を生成する回路である。なお、第１制御信号生成回路３５の詳細は後述される。

次に、図１０において、リード電圧温度補正回路３３は、メモリセルアレイ８（図５）内の抵抗変化型メモリセルＭＣの抵抗値の温度依存性を補正する回路である。リード電圧温度補正回路３３は、制御電圧ＶＧＧ３０に対して抵抗変化型メモリセルＭＣの温度依存性（温度係数）に応じた補正を行い、補正された制御電圧ＶＧＧ３０Ｒを出力する。なお、リード電圧温度補正回路３３の詳細は後述される。

図１１は、図１０に示したグローバルリファレンス回路３４の構成を示す図である。

グローバルリファレンス回路３４は、ハーフ抵抗を生成する回路である。グローバルリファレンス回路３４は、抵抗４６ａ（抵抗値：ΔＲＧ）とＣＭＯＳトランスファゲート４３ａ（ｃ＜０＞、ｃｂ＜０＞でオン、オフ）の直列回路、抵抗４６ｂ（抵抗値：２×ΔＲＧ）とＣＭＯＳトランスファゲート４３ｂ（ｃ＜１＞、ｃｂ＜１＞でオン、オフ）の直列回路、・・・、抵抗４６ｃ（抵抗値：８×ΔＲＧ）とＣＭＯＳトランスファゲート４３ｃ（ｃ＜７＞、ｃｂ＜７＞でオン、オフ）の直列回路を並列接続して構成される。図１１（Ａ）を図９（Ａ）のリファレンス回路１９と比較すると分かるように、グローバルリファレンス回路３４は、リファレンス回路１９の抵抗１４４（抵抗値：ＲＢＡＳＥ）、１４５ａ（抵抗値：ΔＲＧ）と、グローバル可変抵抗回路９７とで構成される部分と同様の構成を有している。そのため、重複する説明は省略する。また、図１１（Ａ）のグローバルリファレンス回路３４を調整するための制御信号は、図９（Ａ）の場合と同様に、グローバル制御信号ＣＤＥＣ２＜７：０＞である。

図１２（Ａ）は、図１０に示した第１制御信号生成回路３５の構成を示す図である。

第１制御信号生成回路３５は、前述したように、グローバル制御信号ＣＤＥＣ２＜７：０＞を生成する回路である。図１２（Ａ）において、第１制御信号発生回路３５は、コード３ｂｉｔ・トリミング回路３６とデコーダ３７とにより構成される。また、コード３ｂｉｔ・トリミング回路３６は、３ビットコードを記録する３個のヒューズラッチ回路３８ａ〜ｃとバスセレクタ３９により構成される。

図１２（Ｂ）は、１個のヒューズラッチ回路３８ａの回路構成を例示する図である。

図１２（Ｂ）に示すように、ヒューズラッチ回路３８ａは、低電位電源ＶＳＳとノードＮＦ間に接続されたヒューズ４０と、ソースが高電位電源ＶＤＤに共通接続され、ドレインがノードＮＦに共通接続されたＰＭＯＳトランジスタＰ７、Ｐ８と、入力端子がノードＮＦに接続されたインバータ回路４１と、インバータ回路４１の出力に入力端子が接続されたインバータ回路４２とを備え、ＰＭＯＳトランジスタＰ７のゲートには、リセット信号ＲＳＴＢ（Ｌｏｗアクティブ）が入力され、ＰＭＯＳトランジスタＰ８のゲートはインバータ回路４１の出力端子に接続され、インバータ回路４２の出力はｉビット目のＣ２０Ｔ＜ｉ＞として出力される。なお、リセット信号ＲＳＴＢ（Ｌｏｗアクティブ）は不図示の外部端子から、不図示のコントローラ等より供給される。

図１２（Ｂ）に示すように、情報の記録は、ヒューズ４０の溶断をする／しないにより行う（ウエハテスト等において電気溶断もしくはレーザ照射等により溶断。詳細は後述）。そして、３個のヒューズ４０のコードをデコーダ３７により８ビットにデコードしたものがグローバル制御信号ＣＤＥＣ２＜７：０＞となる。

ヒューズ４０が切断（溶断）されている場合、デバイス電源投入時等に、ＲＳＴＢ信号がＨｉｇｈレベルからＬｏｗレベル（活性状態）に遷移すると、ＰＭＯＳトランジスタＰ７がオンし、ノードＮＦがＨｉｇｈレベルになる。これを受けてＰＭＯＳトランジスタＰ８のゲートがＬｏｗレベルとなり、ＰＭＯＳトランジスタＰ８もオンする。このとき、インバータ回路４２の出力はＨｉｇｈレベルである。次に、ＲＳＴＢ信号がＨｉｇｈレベルに戻った場合、ＰＭＯＳトランジスタＰ７はオフするが、ノードＮＦはＨｉｇｈレベルを維持し、ＰＭＯＳトランジスタＰ８はオン状態を保持する。これにより、インバータ回路４２の出力Ｃ２０Ｔ＜ｉ＞はＨｉｇｈレベルを保持する。

一方、ヒューズが切断（溶断）されていない場合には、ノードＮＦは常にＬｏｗレベルとなるため、インバータ回路４２の出力Ｃ２０Ｔ＜ｉ＞は常にＬｏｗレベルとなる。

以上のようにして第１制御信号生成回路３５で生成されたグローバル制御信号ＣＤＥＣ２＜７：０＞は、グローバルリファレンス回路３４及び各リファレンス回路１９に供給される。

図１２（Ａ）において、調整時にモード選択信号ＭＯＤＥ２はアクティブ（Ｈｉｇｈレベル）に設定され、これを受けてバスセレクタ３９は、調整コードＤ２＜２：０＞を選択出力する。一方、通常動作モード時にモード選択信号ＭＯＤＥ２はＬｏｗレベルに設定され、ＭＯＤＥ２の値に基づき、バスセレクタ３９はヒューズラッチ回路３８ａ〜ｃの出力Ｃ２０Ｔ＜ｉ＞を選択出力する。なお、モード選択信号ＭＯＤＥ２をアクティブにして行う調整の詳細は、後述される。

図１３は、図１０に示したリード電圧温度補正回路３３の構成を示す図である。

まず、リード電圧温度補正回路３３が必要とされる理由について説明する。抵抗変化型メモリセルＭＣはＭＴＪ素子２１、及びセルトランジスタＮ１４の直列抵抗を有するため、抵抗変化型メモリセルＭＣのハーフ抵抗値（論理「０」状態のリードパス寄生抵抗値と、論理「１」状態のリードパス寄生抵抗値の中間抵抗値）は、温度依存性が高い。一方、グローバルリファレンス回路３４（図１１（Ａ））及びリファレンス回路１９（図９（Ａ））には、温度依存性をほとんど持たせていない。そのため、ビット線ＢＬ側のリードパス寄生抵抗と、グローバルリファレンス回路３４・リファレンス回路１９側のハーフ抵抗との間で、温度依存性に差が生じる。そこで、リード電圧温度補正回路３３は、グローバルリファレンス回路３４側に温度依存性（温度係数）を掛け算することにより、上記した温度依存性の差をキャンセルするようにしている。具体的には、リード電圧温度補正回路３３は、抵抗変化型メモリセルＭＣの抵抗値が、現在の温度において室温時の何倍になっているかの比率を算出し、算出された比率に応じて電圧ＶＧＧ３０を補正し、補正した電圧ＶＧＧ３０Ｒを出力する機能を有する。

図１３を参照すると、リード電圧温度補正回路３３は、差動増幅器５０、メモリセルレプリカ群５４、５５、可変抵抗器５６、５７、可変抵抗器制御信号生成回路５８、電圧監視回路１０１を備えている。差動増幅器５０は、差動増幅器５０に接続される抵抗により減算増幅回路を構成している。ここで、差動増幅器５０は、例えば、オペアンプ（演算増幅器）から構成される。上記の減算増幅回路は、オペアンプの応用回路として知られている回路である。

図１３において、差動増幅器５０には、以下の４つの抵抗が接続されている。１つ目は、差動増幅器５０の反転入力端子（−）と低電位電源ＶＳＳの間に接続される可変抵抗器５６（抵抗値をＲ１とする）である。２つ目は、差動増幅器５０の反転入力端子（−）と出力端子の間の帰還路に挿入されたメモリセルレプリカ群５４（抵抗値をＲ２とする）である。３つ目は、差動増幅器５０の非反転入力端子（＋）と、入力電圧ＶＧＧ３０の入力端子の間に接続される可変抵抗器５７（抵抗値をＲ３とする）である。４つ目は、差動増幅器５０の非反転入力端子（＋）と低電位電源ＶＳＳの間に接続されるメモリセルレプリカ群５５（抵抗値をＲ４とする）である。

ここで、Ｒ１＝Ｒ３（＝Ｒ０）、Ｒ２＝Ｒ４（＝Ｒ（ｒｅｐ））とおくと、リード電圧温度補正回路３３の出力電圧ＶＧＧ３０Ｒは、（１）により表される。即ち、（１）は、電圧ＶＧＧ３０と電圧ＶＳＳの差を増幅する減算増幅回路の式となっている。さらに、式（１）において、ＶＳＳ＝０とすると、（２）になる。

ＶＧＧ３０Ｒ ＝ （Ｒ（ｒｅｐ）／Ｒ０）×（ＶＧＧ３０−ＶＳＳ） ・・・（１）

ＶＧＧ３０Ｒ ＝ （Ｒ（ｒｅｐ）／Ｒ０）×ＶＧＧ３０ ・・・（２）

次に、上記した４つの抵抗について、詳細に説明する。まず、メモリセルレプリカ群５４、５５は、Ｒ２＝Ｒ４の条件から、同じ抵抗値を持たせるようにする。即ち、メモリセルレプリカ群５５は、メモリセルレプリカ群５４のレプリカとなるようにする。各々のメモリセルレプリカ群５４は、メモリセルアレイ８（図５）内の抵抗変化型メモリセルＭＣと実質的に同じものを複数個（例えば、８個程度）並列に接続した構成とする。即ち、図１３に示すように、メモリセルレプリカ群５４において、ＭＴＪ素子６１ａ〜６１ｂの一端は共通に接続され、他端にはセルトランジスタＮ６ａ〜Ｎ６ｂが接続されている（メモリセルレプリカ群５５の構成も同様である）。セルトランジスタＮ６ａ〜Ｎ６ｂは常にオン状態となるように電圧ＶＰＰが印加される。このように複数のＭＴＪ素子を並列接続するのは、ＭＴＪ素子の特性ばらつきを抑制するためである。

各ＭＴＪ素子６１ａ〜６１ｂの記憶状態は、温度依存性を算出することができればよく、その抵抗状態は、論理「０」、論理「１」のいずれであってもよい。図１３では、フリー層から固定層の方向に電流が流れるように接続されているため、低抵抗状態の論理「０」を記憶した状態となっている。また、予め所定の抵抗状態に書き込んだものを使用するようにしてもよい。

次に、可変抵抗器５６、５７は、リファレンス回路１９やグローバルリファレンス回路３４と同様に、温度依存性（温度係数）の小さな素子（例えば、Ｎ−抵抗等）を使用する。そして、可変抵抗器５６、５７は、Ｒ１＝Ｒ３の条件から、同じ抵抗値を持たせるようにする。即ち、可変抵抗器５７は可変抵抗器５６のレプリカとなるようにする。

次に、可変抵抗器制御信号生成回路５８について説明する。可変抵抗器制御信号生成回路５８は、可変抵抗器５６、５７の抵抗値を調整する、例えば１６ビットの可変抵抗器制御信号ＣＤＥＣ４＜１５：０＞を生成する。可変抵抗器制御信号生成回路５８は、コード４ｂｉｔ・トリミング回路５９とデコーダ６０とを備えている。コード４ｂｉｔ・トリミング回路５９は、４個のヒューズラッチ回路１３８ａ〜ｄとバスセレクタ１３９とを備えている（各ヒューズラッチ回路１３８ａ〜ｄの構成は図１２（Ｂ）のヒューズラッチ回路３８ａと同じである）。コード４ｂｉｔ・トリミング回路５９は、４ｂｉｔのコードＣＯＤＥ４＜３：０＞を出力し、デコーダ６０により１６ｂｉｔの可変抵抗器制御信号ＣＤＥＣ４＜１５：０＞に変換している。

図１３において、調整時にモード選択信号ＭＯＤＥ４はアクティブ（Ｈｉｇｈレベル）に設定され、これを受けてコード４ｂｉｔ・トリミング回路５９内のバスセレクタ１３９は、調整コードＤ４＜３：０＞を選択出力する。一方、通常動作モード時にモード選択信号ＭＯＤＥ４はＬｏｗレベルに設定され、ＭＯＤＥ４の値に基づき、上記バスセレクタ１３９はヒューズラッチ回路１３８ａ〜ｄの出力Ｃ４０Ｔ＜ｉ＞を選択出力する。

モード選択信号ＭＯＤＥ４がＨｉｇｈレベルとなる調整モードにおいて、調整コードＤ４＜３：０＞の調整は、室温でＲ０の値（可変抵抗器５６、５７の抵抗値）が、Ｒ（ｒｅｐ）（メモリセルレプリカ群５４、５５の抵抗値）と同じになるように最適化する。このように調整することで、室温では、（３）が成り立つ。

ＶＧＧ３０Ｒ ≒ ＶＧＧ３０ ・・・（３）

次に、図１３において、電圧監視回路１０１について説明する。電圧監視回路１０１は、比較器５１とバッファ５２とが直列に接続され、バッファ５２の出力を監視するための観測用ＰＡＤ５３を備えている。比較器５１の反転入力端子（−）には電圧ＶＧＧ３０Ｒが供給され、比較器５１の非反転入力端子（＋）には電圧ＶＧＧ３０が供給される。また、電圧監視回路１０１は、比較器５１の出力端子に接続された信号反転検出回路１０２を備えている。信号反転検出回路１０２は、比較器５１の出力が遷移したことを検出して、信号ｉ＿ＲＥＶＥＲＳＥをＨｉｇｈレベルに活性化する機能を有する回路である。信号反転検出回路１０２が出力する信号ｉ＿ＲＥＶＥＲＳＥは、ＭＯＤＥ４をアクティブに設定した調整時にＤ４＜３：０＞の調整を行う際に使用される（詳細は後述）。

室温時時に（３）が成り立つように調整することにより、リード電圧温度補正回路３３による補正を室温時の状態を基準とすることができる。また、温度が室温（例えば３００Ｋ＝２７℃）から変化した場合に、メモリセルレプリカ群５４、５５の抵抗値Ｒ（ｒｅｐ）が室温時に比して、現在、何倍になっているかという比率を、電圧比（ＶＧＧ３０Ｒ／ＶＧＧ３０）から得ることができる。また、入力電圧ＶＧＧ３０に上記比率を掛け算した電圧を、出力電圧ＶＧＧ３０Ｒとして出力し、電圧ＶＧＧ３０Ｒを読み出し動作の制御電圧とすることで、抵抗変化型メモリセルＭＣの温度特性を補正することができる。。

図３及び図１０を参照して、グローバル制御信号生成回路１５は、電圧ＶＧＧ３０、及びリード電圧温度補正回路３３による電圧ＶＧＧ３０Ｒを、グローバル制御信号として各センスアンプ１８に供給する。

図１４（Ａ）は、センスアンプ（読出回路）１８の構成の一例を示す図である。

図１４では、ｊ番のメモリサブマット（図４のメモリサブマット＿ｊに対応）に対応したセンスアンプが示される。センスアンプ１８は、ＢＬ＿ＩＯ、ＳＬ＿ＩＯと電気的に接続された抵抗変化型メモリセルＭＣに記憶された情報を読み出し、ＩＯ線対（ＩＯＴ／ＩＯＢ）に出力する機能を有する。センスアンプ１８は、ＮＭＯＳトランジスタＮ８、Ｎ９と、ＰＭＯＳトランジスタＰ９、Ｐ１０、Ｐ１１、Ｐ１２と、差動増幅器６４と、ソース線制御回路６３とを含んで構成される。

ＮＭＯＳトランジスタＮ８のドレインはノードＮｒｅｆと接続され、ＮＭＯＳトランジスタＮ８のソースはリファレンス回路１９と接続される。また、ＮＭＯＳトランジスタＮ９のドレインはノードＮと接続され、ＮＭＯＳトランジスタＮ９のソースはＢＬ＿ＩＯと接続される。また、ＮＭＯＳトランジスタＮ８、Ｎ９のゲートには、それぞれ制御電圧ＶＧＧ６０Ｒ、ＶＧＧ６０が供給される。

ソース線制御回路６３はＮＭＯＳトランジスタＮ１２により構成され、読み出し動作時にリードイネーブル信号ＲＥがアクティブになると、ＮＭＯＳトランジスタＮ１２が導通し、ＳＬ＿ＩＯを電位ＶＳＳに制御する（ここで、図４で示したロウアクティブなリードイネーブル信号ＲＥＢは、不図示のインバータ回路等により、ハイアクティブなリードイネーブル信号ＲＥに変換されているものとする）。

また、ノードＮｒｅｆと高電位電源ＶＤＤの間にＰＭＯＳトランジスタＰ１１が接続され、ノードＮと高電位電源ＶＤＤの間にＰＭＯＳトランジスタＰ１２が接続される。また、ＰＭＯＳトランジスタＰ１１及びＰ１２のゲートはノードＮｒｅｆに共通に接続される。

また、ノードＮｒｅｆと高電位電源ＶＤＤの間、ノードＮと高電位電源ＶＤＤの間には、それぞれＰＭＯＳトランジスタＰ９、Ｐ１０が接続される。ＰＭＯＳトランジスタＰ９、Ｐ１０のゲートにはプレチャージ制御信号ＰＣＢが供給される。

ノードＮｒｅｆ、Ｎは、それぞれ差動増幅器６４の反転入力端子（−）、非反転入力端子（＋）と接続され、差動増幅器６４はノードＮとノードＮｒｅｆの電位差をセンス増幅する。センスアンプイネーブル信号ＳＡＥは、差動増幅器６４に供給され、アクティブ時に差動増幅器６４を活性化する。

差動増幅器６４は、２つの出力端子ＯＴ／ＯＢに互いに相補な信号を出力する。出力端子ＯＴはＮＭＯＳトランジスタＮ１１を介してＩＯＴと接続され、出力端子ＯＢはＮＭＯＳトランジスタＮ１０を介してＩＯＢと接続される。ＡＮＤ回路６５にｊ番目のメモリサブマットを選択する選択信号ＹＳＷ＜ｊ＞と、リードイネーブル信号ＲＥとが入力され、ＡＮＤ回路６５の出力は、ＮＭＯＳトランジスタＮ１０、Ｎ１１のゲートと接続される。これにより、読み出し動作時で且つｊ番目のメモリサブマット選択時には、ＡＮＤ回路６５の出力がＨｉｇｈレベルになり、ＮＭＯＳトランジスタＮ１０、Ｎ１１が導通し、差動増幅器６４によりセンス増幅された電圧がＩＯＴ、ＩＯＢに出力される。

図１４（Ｂ）は、制御電圧ＶＧＧ６０、ＶＧＧ６０Ｒを生成する回路を示している。

読み出し動作時で、リードイネーブル信号ＲＥがＨｉｇｈレベルの場合は、ＣＭＯＳトランスファゲート７０ａ、７０ｂは導通し、ＮＭＯ ＳトランジスタＮ１２ａ、Ｎ１２ｂはオフになる。これにより、制御電圧ＶＧＧ６０、ＶＧＧ６０Ｒは、それぞれセンスアンプ１８に供給される電圧ＶＧＧ３０、ＶＧＧ３０Ｒになる。他方、リードイネーブル信号ＲＥがＬｏｗレベルのときには、ＣＭＯＳトランスファゲート７０ａ、７０ｂは非導通になり、制御電圧ＶＧＧ６０、ＶＧＧ６０Ｒは電位ＶＳＳに非活性化され、ＮＭＯＳトランジスタＮ８、Ｎ９はオフになる。

また、スタンバイ状態等でセンスアンプを動作させない場合には、プリチャージ信号ＰＣＢをＬｏｗレベルに制御することによりノードＮｒｅｆ、Ｎを中間電位（略ＶＤＤ）とする。これにより、差動増幅器６４のＰＭＯＳトランジスタで構成された入力ゲートに該中間電位が伝わり、スタンバイ電流を低減することができる、という効果が得られる。

次に、センスアンプ１８のセンス増幅の動作について説明する。読み出し動作時には、前述したように、ＮＭＯＳトランジスタＮ８、Ｎ９のゲート電圧ＶＧＧ６０Ｒ、ＶＧＧ６０Ｇは、それぞれグローバル制御信号生成回路１５（図１０）から供給される電圧ＶＧＧ３０Ｒ、ＶＧＧ３０になる。

各センスアンプ１８に対応した各リファレンス回路１９に供給される電流をＩＲＥＦｊ’（ｊ＝０〜１５）とする。また、室温における場合（ＶＧＧ３０Ｒ≒ＶＧＧ３０の場合）を、ＩＲＥＦｊ（ｊ＝０〜１５）とする。また、各リファレンス回路１９が供給するハーフ抵抗値をＲｈｊ（ｊ＝０〜１５）とする。また、グローバルリファレンス回路３４（図１０、図１１（Ａ））が供給するハーフ抵抗値をＲｈとする。以下に、（ａ）〜（ｃ）の場合についてそれぞれ説明する。
（ａ）Ｒｈｊ＝Ｒｈの場合
ＩＲＥＦｊ＝ＩＲＥＦとなる。
（ｂ）Ｒｈｊ＞Ｒｈの場合
ＩＲＥＦｊ＜ＩＲＥＦとなる。
（ｃ）Ｒｈｊ＜Ｒｈの場合
ＩＲＥＦｊ＞ＩＲＥＦとなる。

上記（ａ）〜（ｃ）のように、リファレンス回路１９毎（ｊ＝０〜１５）に調整されたハーフ抵抗値を使用することで、各電流値ＩＲＥＦｊ（ｊ＝０〜１５）がセンスアンプ１８毎に最適化されている。さらに、温度が室温から変化した場合には、各電流値は、ＩＲＥＦｊ’に補正される。

次に、ｊ番目のセンスアンプ１８において、ＮＭＯＳトランジスタＮ９を介して、ＢＬ＿ＩＯ（図５）からＢＬ＿ＩＯと電気的に接続された抵抗変化型メモリセルＭＣに流れる電流をＩＲＥＡＤｊとする。リードパス寄生抵抗値がリファレンス回路１９のハーフ抵抗値と等しい場合には、ＩＲＥＡＤｊ＝ＩＲＥＦｊ’となる。

また、抵抗変化型メモリセルＭＣに、論理「０」が記憶されており、リードパス寄生抵抗値がリファレンス回路１９のハーフ抵抗値よりも小さい場合には、ＩＲＥＡＤｊ＞ＩＲＥＦｊ’となる。この場合、ノードＮの電位は、ノードＮｒｅｆの電位に対して大幅に低下する。差動増幅器６４は、ノードＮとノードＮｒｅｆの電位差を増幅し、差動増幅器６４の出力端子ＯＴは低い電圧を出力する。

一方、抵抗変化型メモリセルＭＣに低抵抗状態である論理「１」が記憶されており、リードパス寄生抵抗値がリファレンス回路１９のハーフ抵抗値よりも大きい場合には、ＩＲＥＡＤｊ＜ＩＲＥＦｊ’となる。この場合、ノードＮの電位は、ノードＮｒｅｆの電位に対して大幅に上昇する。差動増幅器６４は、ノードＮとノードＮｒｅｆの差を増幅し、差動増幅器６４の出力端子ＯＴは高い電圧を出力する。

次に、図１４（Ａ）において、ローカル制御信号Ｃ６＜７：０＞を生成する部分の構成について説明する。 図１４（Ａ）において、調整時にモード選択信号ＭＯＤＥ６はアクティブ（Ｈｉｇｈレベル）に設定され、これを受けてバスセレクタ６８は、調整コードＤ６＜７：０＞を選択出力する。一方、通常動作モード時にモード選択信号ＭＯＤＥ６はＬｏｗレベルに設定され、ＭＯＤＥ６の値に基づき、上記バスセレクタ６８はローカル制御信号生成回路２０の出力ＳＯＵＴ＜７：０＞を選択出力する。なお、調整コードＤ６＜７：０＞の調整の詳細は、後述される。

図１４（Ａ）において、制御信号ＣＵＴＢは、ＹＳＷ＜ｊ＞と制御信号ＣＥＮＴが入力されたＮＡＮＤ回路６６の出力信号である。ここで、制御信号ＣＥＮＴは、アンチヒューズの破壊を命令する信号である。これにより、ＹＳＷ＜ｊ＞が選択され（Ｈｉｇｈレベル）、制御信号ＣＥＮＴがＨｉｇｈレベル（アンチヒューズの破壊を指示）になると、制御信号ＣＵＴＢがＬｏｗレベルに活性化される。また、レベルシフタ６７は、制御信号ＣＵＴＢの電圧レベルをＶＤＤからＶＰＰに変換するために設けたものである。生成された制御信号ＣＵＴＢは、８個のローカル制御信号生成回路２０に供給される。

図１５は、図１４で示したローカル制御信号生成回路２０の構成を示す図である。
図１５では、８個のローカル制御信号生成回路２０のうち、ｉ番目のローカル制御信号生成回路２０が示される。ローカル制御信号生成回路２０は、ＭＴＪトンネル膜破壊型アンチヒューズ７３とアンチヒューズセンス回路７２とを備えている。図１５において、ＭＴＪトンネル膜破壊型アンチヒューズ７３は、不図示の昇圧電源回路からの昇圧電源ＶＰＰとノードＮＡＦ１間に縦積みされ、ゲートに調整コードＤ６＜ｉ＞と制御信号ＣＵＴＢをそれぞれ入力するＰＭＯＳトランジスタＰ１４、Ｐ１５と、ノードＮＡＦと低電位電源ＶＳＳ間に接続されたＭＴＪ素子７４ａ、７４ｂを備えている。

ＭＴＪトンネル膜破壊型アンチヒューズ７３では、図１２（Ｂ）のヒューズ４０のような汎用的なヒューズに代えて、ＭＴＪ素子７４ａ、７４ｂを使用し、最適化した調整コードＤ６＜７：０＞の永久保存（少なくともデバイス寿命期間の保存）を行っている。

抵抗変化型メモリセルＭＣのＭＴＪ素子では、通常は、論理「０」の書き込み、論理「１」の書き込み、読み出しのいずれかの動作が行われる。これらの動作でＭＴＪ素子に印加される電圧は、それぞれ、ＶＷＴ０、ＶＷＴ１、ＶＲＥＡＤである。書き込み電圧ＶＷＴ０、ＶＷＴ１よりも高い電圧ＶＰＰ（例えば、ワード線を駆動する電圧）を印加することにより、ＭＴＪ素子のトンネル膜が破壊され、破壊／非破壊により情報を記録することができる。トンネル膜を破壊したＭＴＪ素子は導通状態となり、トンネル膜を破壊しないＭＴＪ素子は抵抗を持つ状態となることで、情報を記憶することができる。破壊電圧は、トンネル膜の膜厚で決まるが、大体０．５〜１Ｖ程度である。この電圧は、ヒューズ４０（図１２（Ｂ））を切断する電圧に比べると低く、特別な高電圧を用意する必要がなく、メモリセルアレイ８内の既存の電圧（例えば、ワード線を駆動する昇圧電圧（高電圧）ＶＰＰ）などを流用でき、センスアンプ１８毎に低コストでＭＴＪトンネル膜破壊型アンチヒューズ７３を配置することが可能になる。

ＭＴＪトンネル膜破壊型アンチヒューズ７３において、制御信号ＣＵＴＢと調整コードＤ６＜ｉ＞が共にＬｏｗレベルの場合、ＭＴＪ素子７４ａ、７４ｂに電圧ＶＰＰが印加されてＭＴＪ素子７４ａ、７４ｂのトンネル膜が破壊される。

次に、図１５のアンチヒューズセンス回路７２について説明する。アンチヒューズセンス回路７２は、ノードＮＡＦ３に入力が接続され、ＳＯＵＴ＜ｉ＞に出力が接続されたインバータ回路７９、ノードＮＡＦ２に入力が接続され、ノードＮＡＦ３に出力が接続されたインバータ回路７８、ノードＮＡＦ３に入力が接続されたインバータ回路７７、インバータ回路７７の出力とＮＡＦ２間に接続されゲートに制御信号ＬＤＢを入力するＮＭＯＳトランジスタＮ１３、電圧源ＶＳＥＴとノードＮＡＦ２間に接続されたＰＭＯＳトランジスタＰ１３、ノードＮＡＦ２とアンチヒューズ７３のノードＮＡＦ１間に接続され、相補信号ＬＤＴ／ＬＤＢで導通、非導通が制御されるＣＭＯＳトランスファゲート７５を備えている。

アンチヒューズセンス回路７２は、制御信号ＬＤＴがＨｉｇｈレベルのときに、ＭＴＪ素子７４ａ、７４ｂに記録されたコードをロードし、ＳＯＵＴ＜ｉ＞として出力する機能を有する。

制御信号ＬＤＴをＨｉｇｈレベルにすると、スイッチ回路７５が導通し、ノードＮＡＦ２の電位はノードＮＡＦ１の電位に等しくなる。ＭＴＪ素子７４ａ、７４ｂのトンネル膜が破壊されている場合はＭＴＪ素子７４ａ、７４ｂは導通状態になるので、ノードＮＡＦ２は電位ＶＳＳに近い低電圧となり、ＳＯＵＴ＜ｉ＞はＬｏｗレベルとなる。一方、ＭＴＪ素子７４ａ、７４ｂのトンネル膜が破壊されていない場合は電源ＶＳＥＴからＭＴＪ素子７４ａ、７４ｂに電流が流れ、ノードＮＡＦ２の電位はＭＴＪ素子７４ａ、７４ｂによる電圧降下によりＶＳＥＴに近い高電位となり、ＳＯＵＴ＜ｉ＞はＨｉｇｈレベルとなる。制御信号ＬＤＴをＬｏｗレベルにすると、ＣＭＯＳトランスファゲート７５が非導通、ＰＭＯＳトランジスタＰ１３がオフになるが、ＮＭＯＳトランジスタＮ１３がオンになり、インバータ回路７７、７８によって機能するラッチ回路によりＳＯＵＴ＜ｉ＞が保持される。

ＭＴＪトンネル膜破壊型アンチヒューズ７３において、２つのＭＴＪ素子７４ａ、７４ｂを直列に接続しているのは、ロード動作（ＬＤＴ：Ｈｉｇｈレベル）の際に、ＭＴＪ素子のトンネル膜破壊を起こさせないためである。電圧ＶＳＥＴは、インバータ回路７７、７８で構成されるラッチ回路の入力閾値以上でなければならないが、電圧ＶＳＥＴを大きくし過ぎると、ロード動作時にＭＴＪ素子のトンネル膜破壊が生じてしまう。ＶＳＥＴをラッチ回路の入力閾値以上にし、且つ、ＭＴＪ素子のトンネル膜破壊が生じないＶＳＥＴを設定することが条件によっては難しい場合がある。そこで、２つのＭＴＪ素子を直列接続することにより、ＶＳＥＴをラッチ回路の入力閾値に対して十分大きくした場合であっても、ロード動作時に、１つのＭＴＪ素子に印加される電圧は半分になるため、トンネル膜破壊が生じる問題を回避することができる。尚、直列に接続するＭＴＪ素子の数は２つに限定されず、トンネル膜破壊が生じる電圧が低くなる程、直列に接続する数を増やすようにするとよい。

次に、第１の実施形態に係る半導体装置１の調整手順を説明しながら、半導体装置１の作用効果について説明する。なお、以下の調整手順の説明において、コード調整回路１０を示す図３を適宜参照する。半導体製造工程のウエハテスト等において、ウエハ状態の半導体装置１はテスタ（不図示）と接続され、調整が行われる。半導体装置１はテスタからの調整コマンドを受けると、コード調整回路１０は、調整コマンドに応じて、モード選択信号（ＭＯＤＥ２、ＭＯＤＥ４、ＭＯＤＥ６）、及び調整コード（Ｄ２＜２：０＞、Ｄ４＜３：０＞、Ｄ６＜７：０＞）等を生成する。

(調整コマンドＣＯＭ１による調整)
コード調整回路１０（図３）は、調整コマンドＣＯＭ１を受けた場合、モード選択信号ＭＯＤＥ２をアクティブ（Ｈｉｇｈレベル）にする。コード調整回路１０（図３）には、３ｂｉｔの内部カウンタ（不図示）が設けられており、該カウンタの出力を調整コードＤ２＜２：０＞として出力する。コード調整回路１０は、モード選択信号ＭＯＤＥ２と上記調整コードＤ２＜２：０＞とをグローバル制御信号生成回路１５（図３、図１０）に供給する。

調整コマンドＣＯＭ１による調整はウエハ内の各チップに対して順次行われるが、以下の説明では、ウエハ内の複数のチップのうち、ある１つのチップの半導体装置１に対する調整方法を示している。調整コマンドＣＯＭ１は、グローバルリファレンス回路３４（図１１（Ａ））、及び各リファレンス回路１９のグローバル可変抵抗回路９７（図９（Ａ））を調整するコマンドである。コード調整回路１０（図３）とテスタは、以下のステップＡ１〜Ａ１０を実行する。
＜ステップＡ１＞
コード調整回路１０は、調整コマンドＣＯＭ１を受けると、モード選択信号ＭＯＤＥ２をアクティブ（Ｈｉｇｈレベル）にする。
＜ステップＡ２＞
コード調整回路１０は、調整コードＤ２＜２：０＞＝“０００”に設定する（調整コードＤ２＜２：０＞を出力する３ｂｉｔの内部カウンタを０クリアする）。
＜ステップＡ３＞
チップ内の各抵抗変化型メモリセルＭＣを論理「０」に書き込む。
＜ステップＡ４＞
チップ内の各抵抗変化型メモリセルＭＣを読み出し、読み出しエラーとなった（読み出しデータが論理「１」となった）セル数をカウントし、カウント値（ＥＲＲ＿ＣＯＵＮＴ０１）を一時保存する。
＜ステップＡ５＞
チップ内の各抵抗変化型メモリセルＭＣを論理「１」に書き込む。
＜ステップＡ６＞
チップ内の各抵抗変化型メモリセルＭＣを読み出し、読み出しエラーとなった（読み出しデータが論理「０」となった）セル数をカウントし、カウント値（ＥＲＲ＿ＣＯＵＮＴ１０）を一時保存する。
＜ステップＡ７＞
一時保存されたＥＲＲ＿ＣＯＵＮＴ０１とＥＲＲ＿ＣＯＵＮＴ１０を加算し、加算結果ＥＲＲ＿ＣＯＵＮＴを一時保存する。
＜ステップＡ８＞
コード調整回路１０の３ｂｉｔの内部カウンタにより調整コードＤ２＜２：０＞をインクリメントし、ステップ（Ａ３）〜（Ａ７）を実行する。上記をＤ２＜２：０＞＝“１１１”になるまで繰り返す。
＜ステップＡ９＞
調整コードＤ２＜２：０＞＝“０００”〜“１１１”（８通り）のうちで、ＥＲＲ＿ＣＯＵＮＴが最小になる場合の調整コードＤ２＜２：０＞を最適コードＤ２＿ｏｐｔ＜２：０＞とする。
＜ステップＡ１０＞
コード調整回路は、ＭＯＤＥ２をＬｏｗレベル（通常動作モード）にし、調整コマンドＣＯＭ１を終了する。

次に、プローバ（不図示）は、上記の最適コードＤ２＿ｏｐｔ＜２：０＞を取得し、最適コードＤ２＿ｏｐｔ＜２：０＞に応じてヒューズラッチ回路３８ａ〜ｃのＦＵＳＥ４０（図１２（Ｂ））をレーザ照射等により溶断し、ＦＵＳＥ４０に永久保存（デバイス寿命の間保存）する（最適コードＤ２＿ｏｐｔ＜２：０＞のビットの値が“１”の場合、対応するＦＵＳＥ４０を溶断する）。以降の通常動作モードでは、図１２（Ａ）において、バスセレクタ３９はヒューズラッチ回路３８ａ〜ｃの出力Ｃ２０Ｔ＜２：０＞を出力する。

上記の調整コマンドＣＯＭ１による調整により、以下の作用効果が得られる。半導体装置１のチップ間で、抵抗変化型メモリセルＭＣの抵抗値にばらつきがあった場合に、チップ毎に、読み出しエラーのセル数（ステップ（Ａ７）におけるＥＲＲ＿ＣＯＵＮＴ）が最小になる最適コードＤ２＿ｏｐｔ＜２：０＞を算出するようにしている。これにより、リードパス率が向上する（ここで、リードパス率とは、論理「１」状態、論理「０」状態にそれぞれ記憶させたセルのリード成功確率の和である）。即ち、最適コードＤ２＿ｏｐｔ＜２：０＞によるグローバルリファレンス回路３４（図１１（Ａ））及びリファレンス回路１９（図９（Ａ））のハーフ抵抗値を使用することで、チップ間の抵抗値ばらつきが補正され、リードパス率を向上させ、読み出しマージンを拡大することができる。

(調整コマンドＣＯＭ２による調整)
コード調整回路１０（図３）は、調整コマンドＣＯＭ２を受けた場合、モード選択信号ＭＯＤＥ４をアクティブ（Ｈｉｇｈレベル）にする。コード調整回路１０には、４ｂｉｔの内部カウンタ（不図示）が設けられており、該４ｂｉｔの内部カウンタの出力を調整コードＤ４＜３：０＞として出力する。コード調整回路１０は、モード選択信号ＭＯＤＥ４と上記調整コードＤ４＜３：０＞とをグローバル制御信号生成回路１５（図３、図１０）に供給する。また、コード調整回路１０は、電圧監視回路１０１の信号反転検出回路１０２（図１３）の出力ｉ＿ＲＥＶＥＲＳＥを入力する。

調整コマンドＣＯＭ２による調整はウエハ内の各チップに対して順次行われるが、以下の説明では、ウエハ内の複数のチップのうち、ある１つのチップの半導体装置１に対する調整方法を示している。調整コマンドＣＯＭ２は、リード電圧温度補正回路３３の可変抵抗器５６、５７（図１３）を調整するコマンドである。該調整コマンドＣＯＭ２は、室温（例えば３００Ｋ＝２７℃）の環境で行う。コード調整回路１０（図３）とテスタは、以下のステップＢ１〜Ｂ５を実行する。
＜ステップＢ１＞
コード調整回路１０は、調整コマンドＣＯＭ２を受けると、モード選択信号ＭＯＤＥ４をアクティブ（Ｈｉｇｈレベル）にする。
＜ステップＢ２＞
コード調整回路１０は、調整コードＤ４＜３：０＞＝“００００”に設定する（調整コードＤ４＜３：０＞を出力する４ｂｉｔの内部カウンタを０クリアする）。なお、この初期状態で信号反転検出回路１０２が出力するｉ＿ＲＥＶＥＲＳＥはＬｏｗレベルである。
＜ステップＢ３＞
コード調整回路１０は、上記４ｂｉｔの内部カウンタにより、調整コードＤ４＜３：０＞を“００００”から“１１１１”に向けて、カウントアップを開始する。
＜ステップＢ４＞
図１３において、信号反転検出回路１０２は、比較器５１の出力が遷移したことを検出して、信号ｉ＿ＲＥＶＥＲＳＥをＨｉｇｈレベルに活性化する機能を有する。ステップＢ３の途中で、信号反転検出回路１０２の出力ｉ＿ＲＥＶＥＲＳＥがＬｏｗレベルからＨｉｇｈレベルに遷移すると、コード調整回路１０はｉ＿ＲＥＶＥＲＳＥの立ち上がりエッジのタイミングで、上記４ｂｉｔの内部カウンタのカウントアップを停止する。この時の上記４ｂｉｔの内部カウンタのカウント値を、調整コードＤ４＜３：０＞の最適コードＤ４＿ｏｐｔ＜３：０＞とする。ｉ＿ＲＥＶＥＲＳＥの立ち上がりエッジのタイミングは、前述した式（３）が成り立つ条件に対応している。
＜ステップＢ５＞
ＭＯＤＥ４をＬｏｗレベル（通常動作モード）にし、調整コマンドＣＯＭ２を終了する。

次に、プローバ（不図示）は、上記の最適コードＤ４＿ｏｐｔ＜３：０＞を取得し、算出した最適コードＤ４＿ｏｐｔ＜３：０＞に応じて、コード４ｂｉｔ・トリミング回路５９内のヒューズラッチ回路１３８ａ〜ｄのヒューズ（不図示）をレーザ照射等により溶断し、ヒューズに永久保存（デバイス寿命の間保存）する（最適コードＤ４＿ｏｐｔ＜３：０＞のビットの値が“１”の場合、対応するヒューズを溶断する）。以降の通常動作モードでは、図１３において、バスセレクタ１３９はヒューズラッチ回路１３８ａ〜ｄの出力Ｃ４０Ｔ＜３：０＞を出力する。

リード電圧温度補正回路３３（図１３）により、グローバルリファレンス回路３４（図１１（Ａ））、及びリファレンス回路１９（図９（Ａ））は、抵抗変化型メモリセルＭＣの抵抗値の温度特性を補正したハーフ抵抗を供給することができる。これにより、温度変動時における読み出しマージンを維持することができる。また、上記の調整コマンドＣＯＭ２による調整では、室温状態で、可変抵抗器５６、５７（図１３）の抵抗値がメモリセルレプリカ群５４、５５（図１３）の抵抗値になるように、最適コードＤ４＿ｏｐｔ＜３：０＞を算出するようにしている。これにより、リード電圧温度補正回路３３による補正を、室温状態を基準にして動作させることが可能になる。

(調整コマンドＣＯＭ３による調整)
コード調整回路１０（図３）は、調整コマンドＣＯＭ３を受けた場合、モード選択信号ＭＯＤＥ６をアクティブ（Ｈｉｇｈレベル）にする。コード調整回路１０（図３）には、８ｂｉｔのシフトレジスタ（不図示）が設けられており、該シフトレジスタの出力をＤ６＜７：０＞として出力する。コード調整回路１０（図３）は、モード選択信号ＭＯＤＥ６、上記Ｄ６＜７：０＞を、それぞれ、バスセレクタ６８（図１４）、ローカル制御信号生成回路２０（図１４）に供給する。また、調整により、最適なＤ６＜７：０＞が算出された後、ＭＴＪトンネル膜破壊型アンチヒューズ７３（図１５）に記録する際に、コード調整回路１０は、制御信号ＣＥＮＴをアクティブ（Ｈｉｇｈレベル）にし、ＮＡＮＤ回路６６（図１４）に供給する。

調整コマンドＣＯＭ３による調整はウエハ内の各チップに対して順次行われるが、以下の説明では、ウエハ内の複数のチップのうち、１つのチップの半導体装置１における１つのセンスアンプ１８（図５のｊ番目のメモリサブマット＿ｊに対応したセンスアンプ１８）に対する調整方法を示す。調整コマンドＣＯＭ３は、各リファレンス回路１９のローカル可変抵抗回路９８ａ、９８ｂ（図９（Ａ））を調整するコマンドである。コード調整回路１０（図３）とテスタは、以下のステップＣ１〜Ｃ１０を実行する。
＜ステップＣ１＞
コード調整回路１０は、調整コマンドＣＯＭ３を受けると、モード選択信号ＭＯＤＥ６をアクティブ（Ｈｉｇｈレベル）にする。
＜ステップＣ２＞
コード調整回路１０は、調整コードＤ６＜７：０＞＝“０００００００１”に設定する（調整コードＤ６＜７：０＞を出力する内部のシフトレジスタを初期化する）。
＜ステップＣ３＞
メモリサブマット＿ｊ内の各抵抗変化型メモリセルＭＣを論理「０」に書き込む。
＜ステップＣ４＞
メモリサブマット＿ｊ内の各抵抗変化型メモリセルＭＣを読み出し、読み出しエラーとなった（読み出しデータが論理「１」となった）セル数をカウントし、カウント値（ＥＲＲ＿ＣＯＵＮＴ０１）を一時保存する。
＜ステップＣ５＞
メモリサブマット＿ｊ内の各抵抗変化型メモリセルＭＣを論理「１」に書き込む。
＜ステップＣ６＞
メモリサブマット＿ｊ内の各抵抗変化型メモリセルＭＣを読み出し、読み出しエラーとなった（読み出しデータが論理「０」となった）セル数をカウントし、カウント値（ＥＲＲ＿ＣＯＵＮＴ１０）を一時保存する。
＜ステップＣ７＞
一時保存されたＥＲＲ＿ＣＯＵＮＴ０１とＥＲＲ＿ＣＯＵＮＴ１０を加算し、加算結果ＥＲＲ＿ＣＯＵＮＴを一時保存する。
＜ステップＣ８＞
コード調整回路１０において、上記内部のシフトレジスタにより、調整コードＤ６＜７：０＞を１ビット左シフトし、ステップＣ３〜Ｃ７を実行する。上記をＤ６＜７：０＞＝“１０００００００”になるまで繰り返す。
＜ステップＣ９＞
調整コードＤ６＜７：０＞＝“０００００００１”〜“１０００００００”（８通り）のうちで、ＥＲＲ＿ＣＯＵＮＴが最小になる場合の調整コードＤ６＜７：０＞を最適コードＤ６＿ｏｐｔ＜７：０＞とする。
＜ステップＣ１０＞
ＭＯＤＥ６をＬｏｗレベル（通常動作モード）にし、調整コマンドＣＯＭ３を終了する。

なお、実際は、１つのチップ内のメモリサブマット＿ｊ（ｊ＝０〜１５）に対し、上記ステップＣ２〜Ｃ９を繰り返す。

次に、算出された各最適コードＤ６＿ｏｐｔ＜７：０＞をＭＴＪトンネル膜破壊型アンチヒューズ７３（図１５）に永久保存（デバイス寿命の間保存）するステップについて、以下に示す。
＜ステップＣ１１＞
コード調整回路１０は、メモリサブマット＿ｊ（ｊ＝０）のセンスアンプ１８に対して得られた最適コードＤ６＿ｏｐｔ＜７：０＞を調整コードＤ６＜７：０＞に設定する。
＜ステップＣ１２＞
例えば、アドレス信号ＡＤＤにより、選択信号ＹＳＷ＜ｊ＞（ｊ＝０）をＨｉｇｈレベルに活性化する。
＜ステップＣ１３＞
コード調整回路１０（図３）は、制御信号ＣＥＮＴをＨｉｇｈレベルに活性化し、ＭＴＪトンネル膜破壊型アンチヒューズ７３（図１５）のＭＴＪ素子７４ａ、７４ｂのトンネル膜破壊により、Ｄ６＜７：０＞を永久保存（デバイス寿命期間中保存）する。図１５において、Ｄ６＜７：０＞のビットの値が“０”の場合にＭＴＪ素子７４ａ、７４ｂのトンネル膜破壊が行われ、Ｄ６＜７：０＞のビットの値が“１”の場合にはＭＴＪ素子７４ａ、７４ｂのトンネル膜破壊は行われない。
＜ステップＣ１４＞
ステップＣ１１〜Ｃ１３をメモリサブマット＿ｊ（ｊ＝１〜１５）に対して、繰り返す。以降の通常動作モードでは、図１４において、バスセレクタ６８は、ＭＴＪトンネル膜破壊型アンチヒューズ７３をロードした信号ＳＯＵＴ＜７：０＞を出力する。

上記の調整コマンドＣＯＭ３による調整により、以下の作用効果が得られる。半導体装置１のチップ内で、抵抗変化型メモリセルＭＣの抵抗値にばらつきがあった場合に、センスアンプ（図５のメモリサブマット＿ｊ（ｊ＝０〜１５）に対応したセンスアンプ１８）毎に、読み出しエラーのセル数（ステップＣ７におけるＥＲＲ＿ＣＯＵＮＴ）が最小になる最適コードＤ６＿ｏｐｔ＜７：０＞を算出するようにしている。これにより、リードパス率が向上する。即ち、センスアンプ毎（図５のメモリサブマット＿ｊ（ｊ＝０〜１５）に対応したセンスアンプ１８毎）に最適化された最適コードＤ６＿ｏｐｔ＜７：０＞による、リファレンス回路１９（図９（Ａ））のハーフ抵抗値を使用することで、センスアンプ（図５のメモリサブマット＿ｊ（ｊ＝０〜１５）に対応したセンスアンプ１８）間の抵抗値のばらつきが補正され、チップ間の抵抗値のばらつきのみを補正した場合に対して、さらにリードパス率を向上させ、読み出しマージンを拡大することができる。

前記実施形態の作用効果を纏めると以下の通りである。

前記実施形態に係る半導体装置によれば、グローバルリファレンス回路３４（図１１（Ａ））、及びリファレンス回路１９（図９（Ａ））が供給するハーフ抵抗値をチップ毎に調整することにより、チップ間の抵抗値ばらつきが補正され、リードパス率を向上させ、読み出しマージンを拡大することができる。さらに、センスアンプ毎（図５のメモリサブマット＿ｊ（ｊ＝０〜１５）に対応したセンスアンプ１８毎）に対応したリファレンス回路１９が供給するハーフ抵抗値を個別に調整することにより、チップ内におけるセンスアンプ１８間の抵抗値ばらつきが補正され、チップ間の抵抗値のばらつきのみを補正した場合に対して、さらに、リードパス率を向上させ、読み出しマージンを拡大することができる。

また、グローバルリファレンス回路３４（図１１（Ａ））、及びリファレンス回路１９（図９（Ａ））は、図１３のリード電圧温度補正回路３３により、抵抗変化型メモリセルＭＣの抵抗値の温度特性を補正したハーフ抵抗を供給することができる。これにより、温度変動時における読み出しマージンを維持することができる。

グローバルリファレンス回路３４（図１１（Ａ））、リファレンス回路１９（図９（Ａ））に含まれる抵抗は、抵抗変化型メモリセルではなく固定抵抗素子を使用することで、抵抗状態の経時変化や読み出しディスターブの問題を解消することができる。また、リファレンス抵抗に対する再書き込みも不要になる。

また、図９（Ａ）のリファレンス回路１９のハーフ抵抗値を制御するローカル制御信号Ｃ６＜７：０＞の永久保存（デバイス寿命期間中の保存）に、ＭＴＪ素子７４ａ、７４ｂのトンネル膜破壊を使用することで、特別な高電圧を用意する必要がなく、メモリセルアレイ内の既存の電圧（例えば、ワード線を駆動する電圧ＶＰＰ）などを流用でき、センスアンプ１８毎に低コストでＭＴＪトンネル膜破壊型アンチヒューズ７３を配置することが可能になる。

なお、本実施形態において示したグローバル制御信号（図１０のＣＤＥＣ２＜７：０＞）、ローカル制御信号（図１４のＣ６＜７：０＞）、可変抵抗器制御信号（図１３のＣＤＥＣ４＜１５：０＞）等のビット数は一例を示したものであり、これに制限されるものでなく、他のビット数としてもよい。

また、本実施形態では、図５に例示したように、センスアンプ１８及びリファレンス回路１９をメモリサブマット毎に設ける構成について示されているが、かかる構成に制限されるものでなく、例えばビット線毎に、図５のセンスアンプ１８及びリファレンス回路１９を設けるようにしてもよい。または、複数のセンスアンプ１８を複数のブロックに分け、ブロック毎にリファレンス回路１９を設けるようにしてもよい。

なお、本発明の全開示（請求の範囲及び図面を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素（各請求項の各要素、各実施形態の各要素、各図面の各要素等を含む）の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲及び図面を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。特に、本書に記載した数値範囲については、当該範囲内に含まれる任意の数値ないし小範囲が、別段の記載のない場合でも具体的に記載されているものと解釈されるべきである。

１：半導体装置
２ａ：第１抵抗変化型メモリセル（抵抗変化型メモリセル）
２ｂ：第２抵抗変化型メモリセル（抵抗変化型メモリセル）
３ａ：第１読出回路（読出回路）
３ｂ：第２読出回路（読出回路）
４ａ、６ａ：第１調整抵抗（調整抵抗）
４ｂ、６ｂ：第２調整抵抗（調整抵抗）
５ａ：第１リファレンス回路（リファレンス回路）
５ｂ：第２リファレンス回路（リファレンス回路）
７ａ〜ｂ：メモリサブマット
８：メモリセルアレイ（ＭＣアレイ）
９、ＭＣ：抵抗変化型メモリセル
１０：コード調整回路
１１：第１可変抵抗回路
１２：第２可変抵抗回路
１３：第３可変抵抗回路
１４：第４可変抵抗回路
１５：グローバル制御信号生成回路
１６：ビット線／ソース線用スイッチ（ＢＬ／ＳＬ用ＳＷ）
１７：書き込みドライバ
１８：センスアンプ（読出回路）
１９：リファレンス回路
２０：ローカル制御信号生成回路
２１、７４ａ〜ｂ：ＭＴＪ素子
２２：フリー層
２３：固定層
２４：絶縁層
２５、４３ａ〜ｃ、７０ａ〜ｂ、７５、８０ａ〜ｃ、８１ａ〜ｅ、１４３ａ〜ｃ：スイッチ回路（ＣＭＯＳトランスファゲート）
２６、６６：ＮＡＮＤ回路
２７〜３１、４１、４２、４７ａ〜ｂ、６９、７６〜７９、８６、８７ａ〜ｂ、８８ａ〜ｂ：インバータ回路
３２：定電流源
３３：リード電圧温度補正回路
３４：グローバルリファレンス回路
３７、６０：デコーダ
３６：コード３ｂｉｔ・トリミング回路
３５：第１制御信号生成回路
３７：デコーダ
３８ａ〜ｃ、１３８ａ〜ｄ：ヒューズラッチ回路
３９、６８、１３９：バスセレクタ
４０：ヒューズ（ＦＵＳＥ）
４３ａ〜ｃ：スイッチ回路
４４、４５、４６ａ〜ｃ、８３ｂ〜ｅ、１４４、１４５ａ〜ｄ、１４６ａ〜ｃ：抵抗
５０、６４：差動増幅器
５１：比較器
５２：バッファ
５３：観測用ＰＡＤ
５４、５５：メモリセルレプリカ群
５６、５７：可変抵抗器
５８：可変抵抗器制御信号生成回路
５９：コード４ｂｉｔ・トリミング回路
６１ａ〜ｂ、６２ａ〜ｂ：ＭＴＪ素子
６３：ソース線制御回路
６５：ＡＮＤ回路
６７：レベルシフタ
７２：アンチヒューズセンス回路
７３：ＭＴＪトンネル膜破壊型アンチヒューズ
８５：ＯＲ回路
９７：グローバル可変抵抗回路
９８ａ〜ｂ：ローカル可変抵抗回路
１０１：電圧監視回路
１０２：信号反転検出回路
１０７ａ：第１基準抵抗
１０７ｂ：第２基準抵抗
１０８ａ：第１加算抵抗
１０８ｂ：第２加算抵抗
１１１：カラムデコーダ
１１２：アレイ制御回路
１１３：ロウデコーダ
１１４：ＲＷ（リードライト）アンプ
１１５：ラッチ回路
１１６：データ入出力バッファ
１１７：カラムアドレスバッファ
１１８：ロウアドレスバッファ
１１９：モードレジスタ
１２０：チップ制御回路
１２１：コマンドデコーダ
１２２：クロック発生回路
１３０：メモリセルマット
Ｐ１〜Ｐ１５：ＰＭＯＳトランジスタ
Ｎ１〜Ｎ５、Ｎ８〜１１、Ｎ１２ａ〜ｂ、Ｎ１３：ＮＭＯＳトランジスタ
Ｎ６ａ〜ｂ、Ｎ７ａ〜ｂ、Ｎ１４：セルトランジスタ
ＭＯＤＥ２、ＭＯＤＥ６：モード選択信号
ＢＬ、ＢＬ＿０〜３１：ビット線
ＳＬ、ＳＬ＿０〜３１：ソース線
ＷＬ、ＷＬ＿０〜５１１：ワード線
ＩＯＴ、ＩＯＢ：ＩＯ線
Ｃ１：第１制御信号
Ｃ２：第２制御信号
Ｃ３：第３制御信号
ＹＳＷ：選択信号
ＳＥＬＴ＿０〜３１、ＳＥＬＢ＿０〜３１：ビット線／ソース線選択信号
ＷＥ：ライトイネーブル信号
ＲＥ：リードイネーブル信号
ＣＥＮＴ、ＬＤＴ：制御信号
ＣＤＥＣ２＜７：０＞、ＶＧＧ３０、ＶＧＧ３０Ｒ：グローバル制御信号
Ｃ６＜７：０＞：ローカル制御信号
ＣＤＥＣ４＜１５：０＞：可変抵抗器制御信号
Ｄ２＜２：０＞、Ｄ４＜３：０＞、Ｄ６＜７：０＞：調整コード
Ｄ２＿ｏｐｔ＜２：０＞、Ｄ４＿ｏｐｔ＜３：０＞、Ｄ６＿ｏｐｔ＜７：０＞：最適コード

Claims (15)

1. 互いに異なる向きの第１及び第２電流を印加することによって、それぞれ第１抵抗状態及び第２抵抗状態に書き込まれ、前記第１抵抗状態で第１情報を記憶し、前記第２抵抗状態で第２情報を記憶する第１抵抗変化型メモリセルと、
   互いに異なる向きの第３及び第４電流を印加することによって、それぞれ第３抵抗状態及び第４抵抗状態に書き込まれ、前記第３抵抗状態で前記第１情報を記憶し、前記第４抵抗状態で前記第２情報を記憶する第２抵抗変化型メモリセルと、
   第１調整抵抗に基づいて、前記第１抵抗変化型メモリセルに記憶される情報を読み出す第１読出回路と、
   第２調整抵抗に基づいて、前記第２抵抗変化型メモリセルに記憶される情報を読み出す第２読出回路と、を備え、
   前記第１調整抵抗及び前記第２調整抵抗は、抵抗値が互いに異なることを特徴とする半導体装置。
2. 前記第１調整抵抗を供給する第１リファレンス回路と、
   前記第２調整抵抗を供給する第２リファレンス回路と、を備え、
   前記第１リファレンス回路は、
   第１制御信号に応じて、第１基準抵抗を生成する第１可変抵抗回路と、
   第２制御信号に応じて、前記第１基準抵抗に第１加算抵抗を加算することによって、前記第１調整抵抗を生成する調整する第２可変抵抗回路と、を含み、
   前記第２リファレンス回路は、
   前記第１制御信号に応じて前記第１基準抵抗と同じ抵抗値である第２基準抵抗を生成する第３可変抵抗回路と、
   第３制御信号に応じて、前記第２基準抵抗に第２加算抵抗を加算することによって、前記第２調整抵抗を生成する第４可変抵抗回路と、を含むことを特徴とする請求項１に記載の半導体装置。
3. 前記第１制御信号を生成する第１制御信号生成回路と、
   前記第２制御信号を生成する第２制御信号生成回路と、
   前記第３制御信号を生成する第３制御信号生成回路と、を備える請求項２に記載の半導体装置。
4. 前記第２制御信号生成回路は、前記第２制御信号を生成するための情報を記憶するＭＴＪ（Ｍａｇｎｅｔｉｃ Ｔｕｎｎｅｌ Ｊｕｎｃｔｉｏｎ）破壊型の第１アンチヒューズ回路を含み、
   前記第３制御信号生成回路は、前記第３制御信号を生成するための情報を記憶するＭＴＪ破壊型の第２アンチヒューズ回路を含む、ことを特徴とする請求項３に記載の半導体装置。
5. 前記第２制御信号生成回路は、前記第１読出回路に近接して配置され、
   前記第３制御信号生成回路は、前記第２読出回路に近接して配置されることを特徴とする請求項３または４に記載の半導体装置。
6. 前記第１抵抗変化型メモリセルと前記第１抵抗との抵抗値の温度特性差を補正する補正回路をさらに備え、
   前記第１読出回路は、前記第１抵抗変化型メモリセルの読み出し経路上にソード・ドレイン経路を有する第１トランジスタを含み、
   前記補正回路は、前記第１抵抗変化型メモリセルを模したレプリカメモリセル回路と、第５可変抵抗回路と、を含み、前記レプリカメモリセル回路の抵抗値及び前記第５可変抵抗回路の抵抗値に応じて、前記第１トランジスタのゲートを制御する、ことを特徴とする請求項１乃至５のいずれか一に記載の半導体装置。
7. 前記補正回路において、前記第５可変抵抗回路の抵抗値が前記レプリカメモリセル回路の抵抗値に対して調整可能に構成された、ことを特徴とする請求項６に記載の半導体装置。
8. 前記第１及び第２抵抗変化型メモリセルのそれぞれは、ＳＴＴ−ＲＡＭ（Spin Transfer Torque-Random Access Memory）のセルであることを特徴とする請求項１乃至７のいずれか一に記載の半導体装置。
9. それぞれが１以上の抵抗変化型メモリセルと電気的に接続された複数の読出回路と、
   前記複数の読出回路に、それぞれ抵抗値が調整可能な調整抵抗を供給する複数のリファレンス回路と、
   を備え、
   各々の前記読出回路は、供給された前記調整抵抗に基づいて、前記抵抗変化型メモリセルに記憶された情報を読み出すことを特徴とする半導体装置。
10. 各々の前記リファレンス回路は、
    前記複数のリファレンス回路に供給される共通の第１制御信号に応じて、前記調整抵抗を調整する第１可変抵抗回路と、
    前記複数のリファレンス回路に個別に供給される複数の第２制御信号に応じて、前記第１可変抵抗回路により調整された前記調整抵抗をさらに個別に調整する第２可変抵抗回路と、
    を含むことを特徴とする請求項９に記載の半導体装置。
11. 前記複数の第２制御信号を生成するための情報をそれぞれ記憶する、複数のＭＴＪ破壊型のアンチヒューズ回路をさらに備えたことを特徴とする請求項１０に記載の半導体装置。
12. 前記抵抗変化型メモリセルと前記調整抵抗との抵抗値の温度特性差を補正する補正回路をさらに備え、
    前記補正回路は、抵抗値の温度特性が前記抵抗変化型メモリセルと実質的に同じであるレプリカメモリセル回路と、抵抗値の温度特性が前記調整抵抗と実質的に同じである第５可変抵抗回路と、を含み、
    前記第５可変抵抗回路の抵抗値に対する前記レプリカメモリセル回路の抵抗値の比率を、読み出し制御電圧に掛け算することにより前記温度特性差を補正する、ことを特徴とする請求項９乃至１１のいずれか一に記載の半導体装置。
13. 各々の前記読出回路は、前記抵抗変化型メモリセルの読み出し経路上にソース・ドレイン経路を有するトランジスタを含み、
    前記補正回路は、前記比率が掛け算された前記読み出し制御電圧により前記トランジスタのゲートを制御する、ことを特徴とする請求項１２に記載の半導体装置。
14. 前記補正回路において、前記第５可変抵抗回路の抵抗値が前記レプリカメモリセル回路の抵抗値に対して調整可能に構成された、ことを特徴とする請求項１２または１３に記載の半導体装置。
15. 前記複数の抵抗変化型メモリセルは、ＳＴＴ−ＲＡＭ（Spin Transfer Torque-Random Access Memory）のセルであることを特徴とする請求項９乃至１４のいずれか一に記載の半導体装置。

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