JP2013206482A - 半導体メモリ及びそのテスト方法 - Google Patents
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Abstract
【構成】複数のメモリセルの内の特定のメモリセルから送出させたセル電流をサンプルセル電流として取り込み当該サンプルセル電流の電流値から所定値を減算したものをベース閾値として算出する。次に、上記したベース閾値にて示される電流値を有するベース閾値電流に第1追加電流を加算することにより上限閾値に対応した閾値電流を生成すると共に、このベース閾値電流に、第1追加電流よりも大なる第2追加電流を加算することにより下限閾値に対応した閾値電流を生成する。そして、テスト対象となるメモリセルの1つから送出させたセル電流と、上記した上限閾値及び下限閾値各々に対応した閾値電流とを大小比較することにより1のメモリセルが不良であるか否かを判定する。
【選択図】図4
Description
3 特定メモリセル
22 追加電流生成装置
23 閾値電流生成部
24 比較判定部
25 制御部
26 可変電流源
Claims (6)
- 複数のメモリセルを有する半導体メモリであって、
前記複数のメモリセルの内の特定のメモリセルからセル電流を送出させるべき電圧を前記特定のメモリセルに印加すると共に、テスト対象となる前記メモリセルの1からセル電流を送出させるべき電圧を前記メモリセルの1に印加するメモリアクセス部と、
前記特定のメモリセルから送出されたセル電流をサンプルセル電流として取り込み、当該サンプルセル電流の電流値から所定値を減算したものをベース閾値として算出する制御部と、
第1追加電流及び前記第1追加電流よりも大なる第2追加電流の供給を受ける外部端子と、
前記ベース閾値にて示される電流値を有するベース閾値電流に前記第1追加電流を加算することにより下限閾値に対応した閾値電流を生成すると共に、前記ベース閾値電流に前記第2追加電流を加算することにより上限閾値に対応した閾値電流を生成する閾値電流生成部と、
前記メモリセルの1から送出されたセル電流と、前記上限閾値及び前記下限閾値各々に対応した閾値電流とを大小比較することにより前記メモリセルの1が不良であるか否かを判定する比較判定部と、を有することを特徴とする半導体メモリ。 - 前記比較判定部は、前記メモリセルの1から送出されたセル電流が、前記下限閾値に対応した閾値電流よりも小である場合又は前記上限閾値に対応した閾値電流よりも大である場合に前記メモリセルの1が不良であると判定することを特徴とする請求項1記載の半導体メモリ。
- 前記メモリアクセス部は、前記特定のメモリセルに対して前記ベース閾値にて示される電流値を有するセル電流を送出させるべき電圧を前記特定のメモリセルに印加し、
前記閾値電流生成部は、前記特定のメモリセルから送出されたセル電流を前記ベース閾値電流とすることを特徴とする請求項1又は2に記載の半導体メモリ。 - 前記ベース閾値にて示される電流値の電流を前記ベース閾値電流として生成する可変電流源を更に備え、
前記特定のメモリセルは、前記複数のメモリセル各々の内の少なくとも2つのメモリセルであり、
前記閾値電流生成部は、前記特定のメモリセル各々のセル電流の平均値から所定値を減算したものを前記ベース閾値として算出することを特徴とする請求項1又は2に記載の半導体メモリ。 - 半導体メモリに形成されている複数のメモリセルの各々をテストする半導体メモリのテスト方法であって、
前記複数のメモリセルの内の特定のメモリセルからセル電流を送出させるべき電圧を前記特定のメモリセルに印加する第1ステップと、
前記特定のメモリセルから送出されたセル電流をサンプルセル電流として取り込み当該サンプルセル電流の電流値から所定値を減算したものをベース閾値として算出する第2ステップと、
第1追加電流及び前記第1追加電流よりも大なる第2追加電流を生成する第3ステップと、
前記ベース閾値にて示される電流値を有するベース閾値電流に前記第1追加電流を加算することにより下限閾値に対応した閾値電流を生成すると共に、前記ベース閾値電流に前記第2追加電流を加算することにより上限閾値に対応した閾値電流を生成する第4ステップと、
テスト対象となる前記メモリセルの1からセル電流を送出させるべき電圧を前記メモリセルの1に印加する第5ステップと、
前記メモリセルの1から送出されたセル電流と、前記上限閾値及び前記下限閾値各々に対応した閾値電流とを大小比較することにより前記メモリセルの1が不良であるか否かを判定する第6ステップと、を有することを特徴とする半導体メモリのテスト方法。 - 前記第6ステップは、前記メモリセルの1から送出されたセル電流が、前記下限閾値に対応した閾値電流よりも小である場合又は前記上限閾値に対応した閾値電流よりも大である場合に前記メモリセルの1が不良であると判定することを特徴とする請求項5記載の半導体メモリのテスト方法。
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