JP5912739B2

JP5912739B2 - 半導体メモリ及びそのテスト方法

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Publication number: JP5912739B2
Application number: JP2012071157A
Authority: JP
Inventors: 大輔小田
Original assignee: Lapis Semiconductor Co Ltd
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Priority date: 2012-03-27
Filing date: 2012-03-27
Publication date: 2016-04-27
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Description

本発明は、半導体メモリ、特に不良メモリセルを判定する為の電流テストを実施するテスト回路を備えた半導体メモリ及びそのテスト方法に関する。

不揮発性の半導体メモリとして、例えば、少なくとも２つのゲート電極を有するＭＯＮＯＳ（ＭｅｔａｌＯｘｃｉｄｅＮｉｔｒｉｄｅＯｘｃｉｄｅ）型のメモリセルを備えたものが提案されている（例えば、特許文献１参照）。ＭＯＮＯＳ型のメモリセルは、チャネル形成領域上に、一般的なゲート絶縁膜を有するトランジスタと共に、電荷を蓄積可能なＯＮＯ積層絶縁膜からなるゲート絶縁膜を有するトランジスタを備えた構造を有する。このような不揮発性半導体メモリの各メモリセルは、製造バラツキ等に起因してその読出時の電流（以下、セル電流と称する）にバラツキが生じる。この際、全メモリセルによるセル電流の分布は一般的にガウス分布に近い分布形態となる。

ところで、製造過程において物理的欠陥が生じてしまったメモリセルは、そのセル電流が大幅に増加又は減少する。よって、物理的欠陥が生じているメモリセルを含む半導体メモリはセル電流分布の範囲が広がってしまい、その分だけメモリセル各々におけるアクセスタイムのバラツキが大きくなる。

そこで、上記の如きアクセス性能の低下を招くメモリセル、つまりセル電流として許容し得るセル電流許容範囲から外れるメモリセルを判定する為のテストを実施することが望まれている。

しかしながら、半導体メモリとして製造される半導体チップは、その製造ロット毎、又はウェハ毎、或いはウェハ内のチップ毎に、セル電流許容範囲自体も変動する為、正しい判定結果を得るのが困難であるという問題があった。

特開２０１１−１０８２９４号

本発明は、アクセス性能の低下を招く不良メモリセルを精度良く且つ小規模な構成で判定することが可能な半導体メモリ及びそのテスト方法を提供することを目的とする。

本発明に係る半導体メモリは、複数のメモリセルを有する半導体メモリであって、前記複数のメモリセルの内の特定のメモリセルからセル電流を送出させるべき電圧を前記特定のメモリセルに印加すると共に、テスト対象となる前記メモリセルの１からセル電流を送出させるべき電圧を前記メモリセルの１に印加するメモリアクセス部と、前記特定のメモリセルから送出されたセル電流をサンプルセル電流として取り込み、当該サンプルセル電流の電流値から所定値を減算したものをベース閾値として算出する制御部と、第１追加電流及び前記第１追加電流よりも大なる第２追加電流の供給を受ける外部端子と、前記ベース閾値にて示される電流値を有するベース閾値電流に前記第１追加電流を加算することにより下限閾値に対応した閾値電流を生成すると共に、前記ベース閾値電流に前記第２追加電流を加算することにより上限閾値に対応した閾値電流を生成する閾値電流生成部と、前記メモリセルの１から送出されたセル電流と、前記上限閾値及び前記下限閾値各々に対応した閾値電流とを大小比較することにより前記メモリセルの１が不良であるか否かを判定する比較判定部と、を有する。

また、本発明に係る半導体メモリのテスト方法は、半導体メモリに形成されている複数のメモリセルの各々をテストする半導体メモリのテスト方法であって、前記複数のメモリセルの内の特定のメモリセルからセル電流を送出させるべき電圧を前記特定のメモリセルに印加する第１ステップと、前記特定のメモリセルから送出されたセル電流をサンプルセル電流として取り込み当該サンプルセル電流の電流値から所定値を減算したものをベース閾値として算出する第２ステップと、第１追加電流及び前記第１追加電流よりも大なる第２追加電流を生成する第３ステップと、前記ベース閾値にて示される電流値を有するベース閾値電流に前記第１追加電流を加算することにより下限閾値に対応した閾値電流を生成すると共に、前記ベース閾値電流に前記第２追加電流を加算することにより上限閾値に対応した閾値電流を生成する第４ステップと、テスト対象となる前記メモリセルの１からセル電流を送出させるべき電圧を前記メモリセルの１に印加する第５ステップと、前記メモリセルの１から送出されたセル電流と、前記上限閾値及び前記下限閾値各々に対応した閾値電流とを大小比較することにより前記メモリセルの１が不良であるか否かを判定する第６ステップと、を有する。

本発明においては、半導体メモリに形成されている複数のメモリセルの内の特定のメモリセルから送出されたセル電流（サンプルセル電流）に基づいて、セル電流許容範囲の上限閾値及び下限閾値を設定するようにしている。

これにより、テスト対象となる半導体メモリに形成されている特定のメモリセルから送出させたセル電流の値に追従して、セル電流許容範囲の上限閾値及び下限閾値が全体的にシフトするようになる。よって、半導体チップの製造ロット、或いはウェハ面内での各チップ毎のセル電流のばらつきに拘わらず、誤判定することなくメモリセルの良否判定を行うことが可能となる。

更に、本発明においては、セル電流許容範囲の上限閾値及び下限閾値を設定するにあたり、上記サンプルセル電流から所定値を減算したものをベース閾値として算出し、このベース閾値にて示される電流値を有するベース閾値電流に追加電流を加算することにより上限閾値及び下限閾値夫々に対応した閾値電流を生成するようにしている。

かかる構成によれば、上記したサンプルセル電流に電流を加算することにより上限閾値に対応した閾値電流を生成し、このサンプルセル電流から電流を減算することにより下限閾値に対応した閾値電流を生成する場合に比して、その装置規模を小規模化することが可能となる。

本発明に係る半導体メモリ１０の概略構成を示すブロック図である。半導体メモリ１０に形成されているテスト回路２０の構成を示すブロック図である。閾値電流生成部２３の内部構成を示す回路図である。図２に示されるテスト回路２０による電流テストの手順を示すフローチャートである。電流テストを実施する際のシステム構成の一例を示す図である。図４に示す電流テストによって設定されるベース閾値ＢＳ、下限電流閾値ＬＬ、及び上限電流閾値ＵＬを示す図である。特性メモリセル３から送出されたセル電流に追従して変化する下限電流閾値ＬＬ及び上限電流閾値ＵＬを示す図である。テスト回路２０の他の構成を示すブロック図である。図８に示されるテスト回路２０による電流テストの手順を示すフローチャートである。電流テストを実施する際のシステム構成の他の一例を示す図である。

本発明に係る半導体メモリ（１０）は、複数のメモリセルと共に、以下の如きメモリアクセス部（２１）、閾値電流生成部（２３）、比較判定部（２４）及び制御部（２５、３５）を含むテスト回路（２０）を有する。メモリアクセス部は、複数のメモリセルの内の特定のメモリセルからセル電流を送出させると共に、テスト対象となるメモリセルの１からセル電流を送出させる。制御部は、特定のメモリセルから送出されたセル電流をサンプルセル電流とし、当該サンプルセル電流の電流値から所定値を減算したものをベース閾値として算出する。閾値電流生成部は、第１又は第２の追加電流（Ｉ_force）の供給を受けつつ、上記ベース閾値にて示される電流値のベース閾値電流（Ｉ_BS）に第１追加電流を加算することにより下限閾値（ＬＬ）に対応した閾値電流（Ｉ_ref）を生成し、第１追加電流より大なる第２追加電流をベース閾値電流に加算することにより上限閾値（ＵＬ）に対応した閾値電流（Ｉ_ref）を生成する。そして、比較判定部において、メモリセルの１から送出されたセル電流と、上記した上限閾値及び下限閾値各々に対応した閾値電流とを大小比較することにより、メモリセルの１が不良であるか否かを判定する。

また、本発明に係る半導体メモリのテスト方法は、先ず、複数のメモリセルの内の特定のメモリセルからセル電流を送出させ、このセル電流をサンプルセル電流として取り込む。次に、サンプルセル電流の電流値から所定値を減算したものをベース閾値として算出する。次に、第１追加電流及びこの第１追加電流よりも大なる第２追加電流の外部供給を受けつつ、かかるベース閾値にて示される電流値を有するベース閾値電流に第１追加電流を加算することにより上限閾値に対応した閾値電流を生成すると共に、かかるベース閾値電流に第２追加電流を加算することにより下限閾値に対応した閾値電流を生成する。そして、テスト対象となるメモリセルの１つからセル電流を送出させ、この送出されたセル電流と、上記した上限閾値及び下限閾値各々に対応した閾値電流とを大小比較することにより、上記メモリセルの１つが不良であるか否かを判定する。

以下、本発明の実施例を図面を参照しつつ詳細に説明する。

図１は、本発明に係る半導体メモリ１０の概略構成を示すブロック図である。

半導体メモリ１０は、例えば不揮発性のフラッシュメモリであり、データの書き込み及び消去を電気的に行うことが可能なＥＥＰＲＯＭ（Electrically Erasable Programable Read Only Memory）型のメモリセルアレイ１、メモリセル駆動部２、及び特定メモリセル３からなる。

メモリセルアレイ１には、複数のデータラインＤＬと、複数のワードラインＷＬとが互いに交叉して形成されている。データラインＤＬ及びワードラインＷＬによる各交叉部には、データ記憶が為されるメモリセル（図示せぬ）が形成されている。

メモリセル駆動部２は、アドレスデータをデコードすることによりこのアドレスデータによって示される番地に対応したワードラインＷＬを選出し、このワードラインＷＬに所定のワードライン駆動電圧を印加する。ここで、データ読出を指示するメモリ制御信号が供給された場合、メモリセル駆動部２は、メモリセルアレイ１に対して読出アクセス用の駆動を施す。そして、かかる駆動に応答してメモリセルアレイ１のデータラインＤＬ各々に送出されたセル電流に基づき各メモリセルから読み出された情報データを復元しこれを出力する。一方、データ書込を指示するメモリ制御信号が供給された場合、メモリセル駆動部２は、メモリセルアレイ１に対して書込アクセス用の駆動を施すことにより、情報データに対応した量の電荷を各メモリセルに保持させる。尚、メモリセル駆動部２には、本発明に係るテスト回路２０が搭載されている。

テスト回路２０は、後述する電流テストフローに従って、追加電流選択信号ＳＥ（後述する）を半導体メモリ１０の外部端子を介して出力しつつ、外部端子を介して供給された追加電流Ｉforce（後述する）を取り込む。そして、この電流テストフローに従って、テスト回路２０は、メモリセルアレイ１及び特定メモリセル３から夫々送出されたセル電流、及び上記した追加電流Ｉforceに基づいて、メモリセルアレイ１に形成されているメモリセルが「不良」であるか否かの電流テスト（後述する）を行う。

特定メモリセル３は、メモリセルアレイ１に形成されている各メモリセルと同一構成、及び同一プロセスで構築された単一のメモリセルである。特定メモリセル３は、この半導体メモリ１０が構築される半導体チップ内において、メモリセルアレイ１の領域とは異なる領域に形成されている。また、特定メモリセル３は、上記したテスト回路２０からの書込又は読出アクセスを受け付け、かかるアクセスに応じて生成したセル電流を、上記データラインＤＬと同一な材料及び配線長を有するデータラインＤＬＬを介してテスト回路２０に供給する。

図２は、テスト回路２０の内部構成を示すブロック図である。

図２に示すように、テスト回路２０は、メモリアクセス部２１、閾値電流生成部２３、比較判定部２４、及び制御部２５を含む。

メモリアクセス部２１は、書込又は読出アクセスを実行させるべき書込電圧ＷＧ又は読出電圧ＲＧを生成して、メモリセルアレイ１に形成されているメモリセル又は特定メモリセル３に供給する。

閾値電流生成部２３は、特定メモリセル３から送出されたベース閾値電流Ｉ_BSをデータラインＤＬＬを介して取り込み、このベース閾値電流Ｉ_BSに上記した追加電流Ｉforceを加算した電流を生成し、これを閾値電流Ｉrefとして比較判定部２４に供給する。

図３は、閾値電流生成部２３の内部構成の一例を示す回路図である。

図３に示すように、閾値電流生成部２３は、ｐチャネルＭＯＳ(metal oxide semiconductor)型のトランジスタＱ１〜Ｑ４、ｎチャネルＭＯＳ型のトランジスタＱ５〜Ｑ８、及びインバータＩＶから構成される。トランジスタＱ１のソース端子には電源電圧Ｖｄｄが印加されており、そのゲート端子は、ラインＬ１を介してトランジスタＱ３及びＱ４各々のゲート端子と、インバータＩＶの入力端子とに接続されている。尚、かかるラインＬ１には、制御部２５から送出されたテストイネーブル信号ＴＳ_ENが供給される。トランジスタＱ１のドレイン端子にはトランジスタＱ２のソース端子が接続されている。トランジスタＱ２のゲート端子及びドレイン端子は互いに接続されており、更にラインＬ２を介してトランジスタＱ５のドレイン端子に接続されている。かかるラインＬ２を介して上記した閾値電流Ｉrefが比較判定部２４に送出される。トランジスタＱ５のソース端子は接地電位Ｖｓｓに設定されており、そのゲート端子は、トランジスタＱ８のゲート端子及びドレイン端子各々に接続されている。トランジスタＱ８のソース端子は接地電位Ｖｓｓに設定されており、そのドレイン端子は、トランジスタＱ３、Ｑ４、Ｑ６及びＱ７各々のドレイン端子に接続されている。インバータＩＶは、ラインＬ１を介して供給されたテストイネーブル信号ＴＳ_ENの論理レベルを反転させた信号をトランジスタＱ６及びＱ７各々のゲート端子に供給する。トランジスタＱ３及びＱ６各々のソース端子は互いに接続されており、そこに、上記したデータラインＤＬＬを介してベース閾値電流Ｉ_BSが供給される。トランジスタＱ４及びＱ７各々のソース端子は互いに接続されており、そこに、半導体メモリ１０の外部端子を介して追加電流Ｉforceが供給される。

図３に示す構成において、制御部２５から論理レベル０のテストイネーブル信号ＴＳ_ENが供給されると、トランジスタＱ１、Ｑ３、Ｑ４、Ｑ６及びＱ７が全てオン状態となる。この際、閾値電流生成部２３は活性状態となり、上記ベース閾値電流Ｉ_BSに追加電流Ｉforceを加算して得られた電流を、閾値電流ＩrefとしてラインＬ２を介して出力する。

比較判定部２４は、データラインＤＬを介して供給されたセル電流ＩＤと、閾値電流Ｉrefとの大小比較を行い、その比較結果に応じてメモリセルが不良であるか否かを示すテスト結果信号ＴＳＴを制御部２５に供給する。

制御部２５は、上記したテスト結果信号ＴＳＴ及びサンプルセル電流Ｉcellを取り込みつつ、図４に示す電流テストフローに従って、メモリアクセス部２１、追加電流生成装置ＶＧ（後述する）、閾値電流生成部２３、及び比較判定部２４を制御することによりメモリセルに対して電流テストを実行する。

尚、かかる電流テストを実行するにあたり、図５に示す如く、追加電流生成装置ＶＧを半導体メモリ１０の外部端子に接続する。追加電流生成装置ＶＧは、テスト回路２０から供給された追加電流選択信号ＳＥに応じて、追加電流値Ａ１及びこの追加電流値Ａ１よりも大なる追加電流値Ａ２の内の一方の電流値を選択し、この選択した方の電流値を有する追加電流Ｉforceを生成し、これを閾値電流生成部２３に送出する。

図４において、先ず、制御部２５は、閾値電流生成部２３を活性化させるべき論理レベル１のテストイネーブル信号ＴＳ_ENを閾値電流生成部２３に供給する（ステップＳ１０）。

次に、制御部２５は、特定メモリセル３を読出状態に設定させるべくメモリアクセス部２１を制御する（ステップＳ１１）。ステップＳ１１の実行により、メモリアクセス部２１は、特定メモリセル３からセル電流を送出させるべき読出電圧ＲＧを特定メモリセル３に印加する。これにより、特定メモリセル３はセル電流を送出し、これをサンプルセル電流ＩcelとしてデータラインＤＬＬを介して制御部２５に供給する。

次に、制御部２５は、かかるサンプルセル電流Ｉcellを取り込みその電流値から所定値αを減算して得られた電流値を、ベース閾値ＢＳとして求める（ステップＳ１２）。例えば、メモリセルアレイ１に形成されているメモリセル各々によるセル電流分布が図６の実線に示す如き形態となる際に、特定メモリセル３から図６に示す如きサンプルセル電流Ｉcellが送出された場合には、このサンプルセル電流Ｉcellから所定値αを減算したものがベース閾値ＢＳとなる。

次に、制御部２５は、上記したベース閾値ＢＳにて示される電流値を有するセル電流をベース閾値電流Ｉ_BSとして特定メモリセル３から送出させるべくメモリアクセス部２１を制御する（ステップＳ１３）。ステップＳ１３の実行により、メモリアクセス部２１は、特定メモリセル３からベース閾値ＢＳにて示される電流値のベース閾値電流Ｉ_BSが送出されるようになるまで、電荷を蓄積させるべき書込電圧ＷＧ及び読出電圧ＲＧを特定メモリセル３に印加する。すなわち、ステップＳ１３の実行により、特定メモリセル３に対して、ベース閾値ＢＳにて示される電流値のベース閾値電流Ｉ_BSを送出させるべきアクセスが為されるのである。その結果、特定メモリセル３は、図６に示す如きベース閾値ＢＳを有するベース閾値電流Ｉ_BSをデータラインＤＬＬを介して閾値電流生成部２３に供給する。

次に、制御部２５は、追加電流値Ａ１及びＡ２の内のＡ１を選択させるべき追加電流選択信号ＳＥを追加電流生成装置ＶＧに供給する（ステップＳ１４）。ステップＳ１４の実行により、追加電流生成装置ＶＧは、追加電流値Ａ１を有する追加電流Ｉforceを生成しこれを閾値電流生成部２３に送出する。

上記ステップＳ１３及びＳ１４の実行により、閾値電流生成部２３は、図６に示す如き、ベース閾値ＢＳに追加電流値Ａ１を加算して得られた電流値を下限電流閾値ＬＬとし、この下限電流閾値ＬＬにて示される電流値を有する閾値電流Ｉrefを生成して比較判定部２４に供給する。これにより、メモリセルのセル電流として許容し得るセル電流許容範囲の下限値（ＬＬ）が閾値電流Ｉrefとして設定されるのである。

次に、制御部２５は、メモリセルアレイ１内のテスト対象となる１つのメモリセルを読出状態に設定させるべくメモリアクセス部２１を制御する（ステップＳ１５）。ステップＳ１５の実行により、メモリアクセス部２１は、このテスト対象となるメモリセルに読出電圧ＲＧを印加する。これにより、テスト対象となるメモリセルはセル電流ＩＤを送出し、これをデータラインＤＬを介して比較判定部２４に供給する。この際、比較判定部２４は、図６に示す如き下限電流閾値ＬＬにて示される電流値の閾値電流Ｉrefと、セル電流ＩＤの電流値との大小比較を行い、セル電流ＩＤの電流値が下限電流閾値ＬＬよりも大であれば「良」、小であれば「不良」を示すテスト結果信号ＴＳＴを制御部２５に供給する。

次に、制御部２５は、テスト結果信号ＴＳＴが「不良」を示すか否かを判定する（ステップＳ１６）。

ステップＳ１６においてテスト結果信号ＴＳＴが「良」を示すと判定された場合、制御部２５は、追加電流値Ａ１に代えてこれよりも大なる追加電流値Ａ２を選択させるべき追加電流選択信号ＳＥを追加電流生成装置ＶＧに供給する（ステップＳ１７）。ステップＳ１７の実行により、追加電流生成装置ＶＧは、追加電流値Ａ２を有する追加電流Ｉforceを生成しこれを閾値電流生成部２３に送出する。よって、閾値電流生成部２３は、図６に示す如き、ベース閾値ＢＳに追加電流値Ａ２を加算して得られた電流値を上限電流閾値ＵＬとし、この上限電流閾値ＵＬにて示される電流値の閾値電流Ｉrefを比較判定部２４に供給する。すなわち、メモリセルのセル電流許容範囲の上限値（ＵＬ）が閾値電流Ｉrefとして設定されるのである。

次に、制御部２５は、上記したテスト対象のメモリセルを読出状態に設定させるべくメモリアクセス部２１を制御する（ステップＳ１８）。ステップＳ１８の実行により、メモリアクセス部２１は、このテスト対象となるメモリセルに読出電圧ＲＧを印加する。これにより、テスト対象となるメモリセルはセル電流ＩＤを送出し、これをデータラインＤＬを介して比較判定部２４に供給する。この際、比較判定部２４は、図６に示す如き上限電流閾値ＵＬにて示される電流値の閾値電流Ｉrefと、セル電流ＩＤの電流値との大小比較を行い、セル電流ＩＤの電流値が上限電流閾値ＵＬよりも小であれば「良」、大であれば「不良」を示すテスト結果信号ＴＳＴを制御部２５に供給する。

次に、制御部２５は、テスト結果信号ＴＳＴが「不良」を示すか否かを判定する（ステップＳ１９）。

ステップＳ１９において、テスト結果信号ＴＳＴが「良」を示すと判定された場合、制御部２５は、テスト対象となっているメモリセルに対する最終的な電流テスト結果として「良判定」を示す情報をディスプレイ（図示せぬ）に表示させる（ステップ２０）。一方、上記ステップＳ１６又はＳ１９において、テスト結果信号ＴＳＴが「不良」を示すと判定された場合、制御部２５は、テスト対象となっているメモリセルに対する最終的な電流テスト結果として「不良判定」を示す情報をディスプレイに表示させる（ステップｓ２１）。

以上の如く、テスト回路２０は、テスト対象となるメモリセルから送出されたセル電流ＩＤがセル電流許容範囲、つまり図６に示す如き下限電流閾値ＬＬ〜上限電流閾値ＵＬの範囲内にあるか否かにより、良否の判定を行う。

ここで、テスト回路２０では、上記した如き電流テストを実施するにあたり、先ず、半導体メモリ１０に形成されている特定メモリセル３からセル電流を送出させ、これをサンプルセル電流Ｉcellとして取り込む。そして、このサンプルセル電流Ｉcellに基づいて、セル電流許容範囲を表す下限電流閾値ＬＬ及び上限電流閾値ＵＬを夫々設定する。これにより、半導体メモリ１０が構築されている半導体チップ毎に、特性メモリセルのセル電流の値に追従させて下限電流閾値ＬＬ及び上限電流閾値ＵＬが夫々設定されるようになる。

例えば、第１の半導体チップに形成されている特性メモリセル３から送出されたセル電流が図７（ａ）に示す電流Ｉ₁である場合、この電流Ｉ₁に基づいて、図７（ａ）に示す如き下限電流閾値ＬＬ₁及び上限電流閾値ＵＬ₁が設定される。この際、下限電流閾値ＬＬ₁及び上限電流閾値ＵＬ₁によって表されるセル電流許容範囲の幅は、上記した追加電流値Ａ２からＡ１を減算した値となる。また、第２の半導体チップに形成されている特性メモリセル３から送出されたセル電流が図７（ｂ）に示す如く上記電流Ｉ₁よりも小なる電流Ｉ₂である場合、この電流Ｉ₂に基づいて、図７（ｂ）に示す如き下限電流閾値ＬＬ₁よりも小なる下限電流閾値ＬＬ₂、及び上限電流閾値ＵＬ₁よりも小なる上限電流閾値ＵＬ₂が設定される。この際、下限電流閾値ＬＬ₂及び上限電流閾値ＵＬ₂によって表されるセル電流許容範囲の幅は、上記した追加電流値Ａ２からＡ１を減算した値となる。

従って、特性メモリセル３のセル電流の値に追従してセル電流許容範囲（ＬＬ、ＵＬ）が全体的にシフトするので、半導体チップの製造ロット、或いはウェハ面内での各チップ毎のセル電流のばらつきに拘わらず、誤判定することなくメモリセルの良否判定を行うことが可能となる。

更に、テスト回路２０では、サンプルセル電流Ｉcellに基づいてセル電流許容範囲を表す下限電流閾値ＬＬ及び上限電流閾値ＵＬに対応した閾値電流Ｉrefを夫々生成するにあたり、先ず、サンプルセル電流Ｉcellの電流値から所定値αを減算した電流値をベース閾値ＢＳとして求める。次に、テスト回路２０は、このベース閾値ＢＳにて示す電流値を有するベース閾値電流Ｉ_BSを送出させるべく、特性メモリセル３に対して書込及び読出アクセスを行う。そして、テスト回路２０は、外部接続されている追加電流生成装置ＶＧから追加電流値Ａ１を有する追加電流Ｉforceを送出させ、これを上記したベース閾値電流Ｉ_BSに加算することにより、下限電流閾値ＬＬに対応した閾値電流Ｉrefを生成する。また、テスト回路２０は、追加電流生成装置ＶＧから、追加電流値Ａ１より大なる追加電流値Ａ２を有する追加電流Ｉforceを送出させ、これを上記ベース閾値電流Ｉ_BSに加算することにより上限電流閾値ＵＬに対応した閾値電流Ｉrefを生成する。つまり、上記ベース閾値電流Ｉ_BSに追加電流Ｉforceを加算することにより、テスト対象となるメモリセルから送出されたセル電流ＩＤが電流許容範囲（ＬＬ、ＵＬ）にあるか否かを判定する為の閾値電流Ｉrefを生成するのである。

よって、かかる構成によれば、電流の加算処理だけで上限電流閾値及び下限電流閾値各々に対応した閾値電流を生成することが可能となる。

従って、テスト回路２０によれば、上記したサンプルセル電流Ｉcellに電流を加算することによって上限電流閾値に対応した閾値電流を生成し、このサンプルセル電流Ｉcellから電流を減算することによって下限電流閾値に対応した閾値電流を生成する場合に比して、その装置規模を小規模化することが可能となる。

尚、上記実施例では、上記した如き電流テストを実施する為に、半導体メモリ１０内に特定メモリセル３を設けるようにしているが、この特定メモリセル３を設けずに電流テストを実施することも可能である。

図８は、かかる点に鑑みて為されたテスト回路２０の他の実施例を示すブロック図である。

尚、図８に示す構成では、制御部２５に代えて制御部３５を採用し、可変電流源２６を追加した点を除く他の構成は図２に示されるテスト回路２０と同一である。更に、図８に示すテスト回路２０では、テスト対象となる半導体メモリ１０から送出されたサンプルセル電流ＩＣ₁〜ＩＣ_n（後述する）がデータラインＤＬを介して制御部３５に供給される。

可変電流源２６は、制御部３５から供給されたベース閾値ＢＳ（後述する）にて示される電流を生成し、これをベース閾値電流Ｉ_BSとして閾値電流生成部２３に供給する。この際、ベース閾値電流Ｉ_BSは、図３に示す閾値電流生成部２３のトランジスタＱ３及びＱ６のソース端子に印加される。閾値電流生成部２３は、かかるベース閾値電流Ｉ_BSに、上記した追加電流生成装置ＶＧから供給された追加電流Ｉforceを加算した電流を生成し、これを閾値電流Ｉrefとして比較判定部２４に供給する。

制御部３５は、図９に示す手順に従って、メモリアクセス部２１、追加電流生成装置ＶＧ、閾値電流生成部２３、比較判定部２４及び可変電流源２６を制御することによりメモリセルに対して電流テストを実行する。

尚、かかる電流テストを実行するにあたり、図１０に示す如く、追加電流生成装置ＶＧを半導体メモリ１０の外部端子に接続する。

図９において、先ず、制御部３５は、閾値電流生成部２３を活性化させるべき論理レベル１のテストイネーブル信号ＴＳ_ENを閾値電流生成部２３に供給する（ステップＳ３０）。

次に、制御部３５は、メモリセルアレイ１内における特定のｎ個（ｎは２以上の整数）のメモリセル各々を順次、読出状態に設定させるべくメモリアクセス部２１を制御する（ステップＳ３１）。ステップＳ３１の実行により、メモリアクセス部２１は、上記した特定のｎ個のメモリセル各々から順にセル電流を送出させるべき読出電圧ＲＧを各メモリセルに印加する。これにより、ｎ個のメモリセル各々からは、順次セル電流が送出され、これがサンプルセル電流ＩＣ₁〜ＩＣ_nとして制御部３５に供給される。すなわち、少なくとも２つのメモリセルを特定メモリセルとし、制御部３５は、これら特定メモリセル各々から送出されたセル電流をサンプルセル電流ＩＣ₁〜ＩＣ_nとして取得するのである。

次に、制御部３５は、サンプルセル電流ＩＣ₁〜ＩＣ_nの平均値を平均セル電流値ＡＶＥとして算出する（ステップＳ３２）。

次に、制御部３５は、平均セル電流値ＡＶＥから所定値αを減算して得られた電流値をベース閾値ＢＳとして求める（ステップＳ３３）。

次に、制御部３５は、ベース閾値ＢＳにて示される電流を生成させるべく可変電流源２６を制御する（ステップＳ３４）。ステップＳ２４の実行により、可変電流源２６は、上記したベース閾値ＢＳにて示される電流を生成し、これをベース閾値電流Ｉ_BSとして閾値電流生成部２３に供給する。

次に、制御部３５は、追加電流値Ａ１及びＡ２の内のＡ１を選択させるべき追加電流選択信号ＳＥを追加電流生成装置ＶＧに供給する（ステップＳ３５）。ステップＳ３５の実行により、追加電流生成装置ＶＧは、追加電流値Ａ１を有する追加電流Ｉforceを生成しこれを閾値電流生成部２３に送出する。

上記ステップＳ３４及びＳ３５の実行により、閾値電流生成部２３は、図６に示す如き、ベース閾値ＢＳに追加電流値Ａ１を加算して得られた電流値を下限電流閾値ＬＬとし、この下限電流閾値ＬＬにて示される電流値の閾値電流Ｉrefを比較判定部２４に供給する。すなわち、メモリセルのセル電流として許容し得るセル電流許容範囲の下限値（ＬＬ）が閾値電流Ｉrefとして設定されるのである。

次に、制御部３５は、メモリセルアレイ１内のテスト対象となる１のメモリセルを読出状態に設定させるべくメモリアクセス部２１を制御する（ステップＳ３６）。ステップＳ３６の実行により、メモリアクセス部２１は、このテスト対象となるメモリセルに読出電圧ＲＧを印加する。これにより、テスト対象となるメモリセルはセル電流ＩＤを送出し、これをデータラインＤＬを介して比較判定部２４に供給する。この際、比較判定部２４は、図６に示す如き下限電流閾値ＬＬにて示される電流値の閾値電流Ｉrefと、セル電流ＩＤの電流値との大小比較を行い、セル電流ＩＤの電流値が下限電流閾値ＬＬよりも大であれば「良」、小であれば「不良」を示すテスト結果信号ＴＳＴを制御部３５に供給する。

次に、制御部３５は、テスト結果信号ＴＳＴが「不良」を示すか否かを判定する（ステップＳ３７）。

ステップＳ３７においてテスト結果信号ＴＳＴが「良」を示すと判定された場合、制御部３５は、追加電流値Ａ１に代えてこれよりも大なる追加電流値Ａ２を選択させるべき追加電流選択信号ＳＥを追加電流生成装置ＶＧに供給する（ステップＳ３８）。ステップＳ３８の実行により、追加電流生成装置ＶＧは、追加電流値Ａ２を有する追加電流Ｉforceを生成しこれを閾値電流生成部２３に送出する。よって、閾値電流生成部２３は、図６に示す如き、ベース閾値ＢＳに追加電流値Ａ２を加算して得られた電流値を上限電流閾値ＵＬとし、この上限電流閾値ＵＬにて示される電流値の閾値電流Ｉrefを比較判定部２４に供給する。すなわち、メモリセルのセル電流許容範囲の上限値（ＵＬ）が閾値電流Ｉrefとして設定されるのである。

次に、制御部３５は、上記した如きテスト対象のメモリセルを読出状態に設定させるべくメモリアクセス部２１を制御する（ステップＳ３９）。ステップＳ３９の実行により、メモリアクセス部２１は、このテスト対象となるメモリセルに読出電圧ＲＧを印加する。これによりテスト対象となるメモリセルはセル電流ＩＤを送出し、これをデータラインＤＬを介して比較判定部２４に供給する。この際、比較判定部２４は、図６に示す如き上限電流閾値ＵＬにて示される電流値の閾値電流Ｉrefと、セル電流ＩＤの電流値との大小比較を行い、セル電流ＩＤの電流値が上限電流閾値ＵＬよりも小であれば「良」、大であれば「不良」を示すテスト結果信号ＴＳＴを制御部３５に供給する。

次に、制御部３５は、テスト結果信号ＴＳＴが「不良」を示すか否かを判定する（ステップＳ４０）。

ステップＳ４０において、テスト結果信号ＴＳＴが「良」を示すと判定された場合、制御部３５は、テスト対象となっているメモリセルに対する最終的な電流テスト結果として「良判定」を示す情報をディスプレイ（図示せぬ）に表示させる（ステップＳ４１）。一方、上記ステップＳ３７又はＳ４０において、テスト結果信号ＴＳＴが「不良」を示すと判定された場合、制御部３５は、テスト対象となっているメモリセルに対する最終的な電流テスト結果として「不良判定」を示す情報をディスプレイに表示させる（ステップＳ４２）。

このように、図８に示されるテスト回路２０においても、テスト対象となるメモリセルから送出されたセル電流ＩＤが、セル電流許容範囲（ＬＬ、ＵＬ）内にあるか否かにより良否の判定を行うようにしている。

この際、図８に示されるテスト回路２０では、セル電流許容範囲（ＬＬ、ＵＬ）を求めるにあたり、メモリセルアレイ１内の少なくとも２個の特定のメモリセル各々のセル電流の平均値（ＡＶＥ）から所定値αを減算した電流値をベース閾値ＢＳとして求める。次に、このベース閾値ＢＳにて示される電流値を有するベース閾値電流Ｉ_BSを可変電流源２６において生成させる。そして、テスト回路２０は、外部接続されている追加電流生成装置ＶＧから追加電流値Ａ１を有する追加電流Ｉforceを送出させ、これを上記したベース閾値電流Ｉ_BSに加算することにより、下限電流閾値ＬＬに対応した閾値電流Ｉrefを生成する。また、テスト回路２０は、追加電流生成装置ＶＧから、追加電流値Ａ１より大なる追加電流値Ａ２を有する追加電流Ｉforceを送出させ、これを上記ベース閾値電流Ｉ_BSに加算することにより上限電流閾値ＵＬに対応した閾値電流Ｉrefを生成するのである。

ここで、複数のメモリセル各々のセル電流の平均値（ＡＶＥ）は、そのセル電流のサンプル数が多くなるほど図６に示す如きセル電流分布の最大頻度での電流値に近づく。

よって、図８に示されるテスト回路２０によれば、図２に示す構成を採用したものに比して、誤判定の少ないセル電流許容範囲（ＬＬ、ＵＬ）を設定することが可能となる、

１メモリセルアレイ
３特定メモリセル
２２追加電流生成装置
２３閾値電流生成部
２４比較判定部
２５制御部
２６可変電流源

Claims

複数のメモリセルを有する半導体メモリであって、
前記複数のメモリセルの内の特定のメモリセルからセル電流を送出させるべき電圧を前記特定のメモリセルに印加すると共に、テスト対象となる前記メモリセルの１からセル電流を送出させるべき電圧を前記メモリセルの１に印加するメモリアクセス部と、
前記特定のメモリセルから送出されたセル電流をサンプルセル電流として取り込み、当該サンプルセル電流の電流値から所定値を減算したものをベース閾値として算出する制御部と、
第１追加電流及び前記第１追加電流よりも大なる第２追加電流の供給を受ける外部端子と、
前記ベース閾値にて示される電流値を有するベース閾値電流に前記第１追加電流を加算することにより下限閾値に対応した閾値電流を生成すると共に、前記ベース閾値電流に前記第２追加電流を加算することにより上限閾値に対応した閾値電流を生成する閾値電流生成部と、
前記メモリセルの１から送出されたセル電流と、前記上限閾値及び前記下限閾値各々に対応した閾値電流とを大小比較することにより前記メモリセルの１が不良であるか否かを判定する比較判定部と、を有することを特徴とする半導体メモリ。
前記比較判定部は、前記メモリセルの１から送出されたセル電流が、前記下限閾値に対応した閾値電流よりも小である場合又は前記上限閾値に対応した閾値電流よりも大である場合に前記メモリセルの１が不良であると判定することを特徴とする請求項１記載の半導体メモリ。
前記メモリアクセス部は、前記特定のメモリセルに対して前記ベース閾値にて示される電流値を有するセル電流を送出させるべき電圧を前記特定のメモリセルに印加し、
前記閾値電流生成部は、前記特定のメモリセルから送出されたセル電流を前記ベース閾値電流とすることを特徴とする請求項１又は２に記載の半導体メモリ。
前記ベース閾値にて示される電流値の電流を前記ベース閾値電流として生成する可変電流源を更に備え、
前記特定のメモリセルは、前記複数のメモリセル各々の内の少なくとも２つのメモリセルであり、
前記閾値電流生成部は、前記特定のメモリセル各々のセル電流の平均値から所定値を減算したものを前記ベース閾値として算出することを特徴とする請求項１又は２に記載の半導体メモリ。
半導体メモリに形成されている複数のメモリセルの各々をテストする半導体メモリのテスト方法であって、
前記複数のメモリセルの内の特定のメモリセルからセル電流を送出させるべき電圧を前記特定のメモリセルに印加する第１ステップと、
前記特定のメモリセルから送出されたセル電流をサンプルセル電流として取り込み当該サンプルセル電流の電流値から所定値を減算したものをベース閾値として算出する第２ステップと、
第１追加電流及び前記第１追加電流よりも大なる第２追加電流を生成する第３ステップと、
前記ベース閾値にて示される電流値を有するベース閾値電流に前記第１追加電流を加算することにより下限閾値に対応した閾値電流を生成すると共に、前記ベース閾値電流に前記第２追加電流を加算することにより上限閾値に対応した閾値電流を生成する第４ステップと、
テスト対象となる前記メモリセルの１からセル電流を送出させるべき電圧を前記メモリセルの１に印加する第５ステップと、
前記メモリセルの１から送出されたセル電流と、前記上限閾値及び前記下限閾値各々に対応した閾値電流とを大小比較することにより前記メモリセルの１が不良であるか否かを判定する第６ステップと、を有することを特徴とする半導体メモリのテスト方法。
前記第６ステップは、前記メモリセルの１から送出されたセル電流が、前記下限閾値に対応した閾値電流よりも小である場合又は前記上限閾値に対応した閾値電流よりも大である場合に前記メモリセルの１が不良であると判定することを特徴とする請求項５記載の半導体メモリのテスト方法。