JPH1125680A - フラッシュメモリを備えた制御装置 - Google Patents
フラッシュメモリを備えた制御装置Info
- Publication number
- JPH1125680A JPH1125680A JP17612897A JP17612897A JPH1125680A JP H1125680 A JPH1125680 A JP H1125680A JP 17612897 A JP17612897 A JP 17612897A JP 17612897 A JP17612897 A JP 17612897A JP H1125680 A JPH1125680 A JP H1125680A
- Authority
- JP
- Japan
- Prior art keywords
- flash memory
- data
- control
- vth
- threshold voltage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Combined Controls Of Internal Combustion Engines (AREA)
- Read Only Memory (AREA)
Abstract
(57)【要約】
【課題】 フラッシュメモリに記憶されたデータを用い
て制御を行う場合に、しきい値電圧（Ｖth）の変動によ
り誤った制御を行うのを防止する。 【解決手段】 フラッシュメモリの各ビットのしきい値
電圧（Ｖth）を検出し、いずれかのしきい値電圧（Ｖt
h）が、１．０Ｖより小さいか、あるいは３．０Ｖと
６．５Ｖの間の電圧範囲に入っているとき、すなわちい
ずれかのしきい値電圧（Ｖth）が、データの書込および
消去に対して設定された適正な電圧範囲を外れていると
きに、フラッシュメモリに記憶されたデータを用いた制
御を禁止する。
て制御を行う場合に、しきい値電圧（Ｖth）の変動によ
り誤った制御を行うのを防止する。 【解決手段】 フラッシュメモリの各ビットのしきい値
電圧（Ｖth）を検出し、いずれかのしきい値電圧（Ｖt
h）が、１．０Ｖより小さいか、あるいは３．０Ｖと
６．５Ｖの間の電圧範囲に入っているとき、すなわちい
ずれかのしきい値電圧（Ｖth）が、データの書込および
消去に対して設定された適正な電圧範囲を外れていると
きに、フラッシュメモリに記憶されたデータを用いた制
御を禁止する。
Description
【０００１】
【発明の属する技術分野】本発明は、フラッシュメモリ
を備え、フラッシュメモリに記憶されたデータを用いて
制御を行う制御装置に関する。
を備え、フラッシュメモリに記憶されたデータを用いて
制御を行う制御装置に関する。
【０００２】
【従来の技術】図４に、フラッシュメモリの１つのセル
構造を示す。（ａ）はデータの書込状態、（ｂ）はデー
タの消去状態を示す。データの書込時には、コントロー
ルゲートＣＧ、ソースＳ、ドレインＤの各電圧Ｖcg、Ｖ
s 、Ｖd を、図４（ａ）に示すような状態にして、フロ
ーティングゲートＦＧにトンネル酸化膜を介してホット
エレクトロンを注入し、データの書込を行う。この書込
は、ビット単位で行い、各単位が書込ベリファイ電圧以
上になって書込を終了する。
構造を示す。（ａ）はデータの書込状態、（ｂ）はデー
タの消去状態を示す。データの書込時には、コントロー
ルゲートＣＧ、ソースＳ、ドレインＤの各電圧Ｖcg、Ｖ
s 、Ｖd を、図４（ａ）に示すような状態にして、フロ
ーティングゲートＦＧにトンネル酸化膜を介してホット
エレクトロンを注入し、データの書込を行う。この書込
は、ビット単位で行い、各単位が書込ベリファイ電圧以
上になって書込を終了する。
【０００３】また、データの消去時には、ソースＳに消
去パルスを印加し、その消去パルスがハイレベル（図の
１２Ｖ）のときに、フローティングゲートＦＧからトン
ネル酸化膜を介したＦＮトンネル電流により電子をソー
スＳに放出させて、データの消去を行う。この消去は、
メモリセルを一括またはブロック単位で行い、その中の
全てのメモリセルのしきい値電圧が消去ベリファイ電圧
以下になるまで行われる。
去パルスを印加し、その消去パルスがハイレベル（図の
１２Ｖ）のときに、フローティングゲートＦＧからトン
ネル酸化膜を介したＦＮトンネル電流により電子をソー
スＳに放出させて、データの消去を行う。この消去は、
メモリセルを一括またはブロック単位で行い、その中の
全てのメモリセルのしきい値電圧が消去ベリファイ電圧
以下になるまで行われる。
【０００４】
【発明が解決しようとする課題】このようなフラッシュ
メモリにおいて、図５（ａ）に示すように、フラッシュ
メモリを組付ける前に紫外線照射を行ったとき、製造過
程で決められた電子が平衡状態に揃うため、しきい値電
圧（Ｖth）は、ほぼ一定の値になる。また、１回目の書
込時においては、書込がビット単位で行われるため、そ
のしきい値電圧のばらつきは小さい。
メモリにおいて、図５（ａ）に示すように、フラッシュ
メモリを組付ける前に紫外線照射を行ったとき、製造過
程で決められた電子が平衡状態に揃うため、しきい値電
圧（Ｖth）は、ほぼ一定の値になる。また、１回目の書
込時においては、書込がビット単位で行われるため、そ
のしきい値電圧のばらつきは小さい。
【０００５】しかしながら、消去の回数が多くなると一
括消去時のばらつきや、データ読出による電荷移動、他
のブロック書込時の電荷移動、自然電荷抜けなどによ
り、しきい値電圧のばらつきが大きくなる。そして、し
きい値電圧がデータの書込および消去に対して設定され
た電圧範囲（１．０Ｖから３．５Ｖの間および６．５Ｖ
以上）を外れる、すなわち図に示す禁止帯の電圧になる
と、そのビットのデータが“１”か“０”か判別できな
くなる。このため、フラッシュメモリに記憶されたデー
タを用いて制御を行う場合、例えばフラッシュメモリに
エンジン制御を行うプログラムデータを記憶し、そのプ
ログラムデータを用いてエンジン制御を行う場合には、
適正なる制御が行えないという問題が生じる。
括消去時のばらつきや、データ読出による電荷移動、他
のブロック書込時の電荷移動、自然電荷抜けなどによ
り、しきい値電圧のばらつきが大きくなる。そして、し
きい値電圧がデータの書込および消去に対して設定され
た電圧範囲（１．０Ｖから３．５Ｖの間および６．５Ｖ
以上）を外れる、すなわち図に示す禁止帯の電圧になる
と、そのビットのデータが“１”か“０”か判別できな
くなる。このため、フラッシュメモリに記憶されたデー
タを用いて制御を行う場合、例えばフラッシュメモリに
エンジン制御を行うプログラムデータを記憶し、そのプ
ログラムデータを用いてエンジン制御を行う場合には、
適正なる制御が行えないという問題が生じる。
【０００６】なお、この種のメモリとしてＥＰＲＯＭが
あるが、このＥＰＲＯＭにおいては紫外線により消去を
行うため、図５（ｂ）に示すように、消去後のしきい値
電圧は、ほぼ一定の値になり、またゲート酸化膜が厚い
ため、書込、読出時の電荷変動が少なく、上述したしき
い値電圧のばらつきによる問題は発生しない。本発明は
上記問題に鑑みたもので、フラッシュメモリに記憶され
たデータを用いて制御を行う場合に、しきい値電圧の変
動により誤った制御を行うのを防止することを目的とす
る。
あるが、このＥＰＲＯＭにおいては紫外線により消去を
行うため、図５（ｂ）に示すように、消去後のしきい値
電圧は、ほぼ一定の値になり、またゲート酸化膜が厚い
ため、書込、読出時の電荷変動が少なく、上述したしき
い値電圧のばらつきによる問題は発生しない。本発明は
上記問題に鑑みたもので、フラッシュメモリに記憶され
たデータを用いて制御を行う場合に、しきい値電圧の変
動により誤った制御を行うのを防止することを目的とす
る。
【０００７】
【課題を解決するための手段】上記目的を達成するた
め、請求項１に記載の発明においては、フラッシュメモ
リの各ビットのしきい値電圧を検出し、いずれかのビッ
トのしきい値電圧がデータの書込および消去に対して設
定された所定の電圧範囲を外れているときに、フラッシ
ュメモリに記憶されたデータを用いた制御を禁止するよ
うにしたことを特徴としている。
め、請求項１に記載の発明においては、フラッシュメモ
リの各ビットのしきい値電圧を検出し、いずれかのビッ
トのしきい値電圧がデータの書込および消去に対して設
定された所定の電圧範囲を外れているときに、フラッシ
ュメモリに記憶されたデータを用いた制御を禁止するよ
うにしたことを特徴としている。
【０００８】しきい値電圧の変動により、いずれかのビ
ットのしきい値電圧がデータの書込および消去に対して
設定された電圧範囲を外れたとき、そのデータが“１”
か“０”か判別できなくなる。このとき、本発明におい
ては、フラッシュメモリに記憶されたデータを用いた制
御を禁止するようにしているから、しきい値電圧の変動
により誤った制御を行うのを防止することができる。
ットのしきい値電圧がデータの書込および消去に対して
設定された電圧範囲を外れたとき、そのデータが“１”
か“０”か判別できなくなる。このとき、本発明におい
ては、フラッシュメモリに記憶されたデータを用いた制
御を禁止するようにしているから、しきい値電圧の変動
により誤った制御を行うのを防止することができる。
【０００９】
【発明の実施の形態】以下、本発明を図に示す実施形態
について説明する。図１に、自動車用のエンジン制御を
行う制御装置の部分的なブロック構成を示す。この制御
装置は、エンジン制御を行うＣＰＵ１と、エンジン制御
を行うプログラムデータが記憶されたフラッシュメモリ
２と、フラッシュメモリ２のチェックを行うセルフチェ
ックプログラムが記憶されたマスクＲＯＭ３を備えてい
る。なお、エンジン制御を行うためのセンサおよびアク
チュエータなどは省略されている。
について説明する。図１に、自動車用のエンジン制御を
行う制御装置の部分的なブロック構成を示す。この制御
装置は、エンジン制御を行うＣＰＵ１と、エンジン制御
を行うプログラムデータが記憶されたフラッシュメモリ
２と、フラッシュメモリ２のチェックを行うセルフチェ
ックプログラムが記憶されたマスクＲＯＭ３を備えてい
る。なお、エンジン制御を行うためのセンサおよびアク
チュエータなどは省略されている。
【００１０】ＣＰＵ１は、車載バッテリから電源供給が
開始されたとき、まずマスクＲＯＭ３に記憶されたセル
フチェックプログラムに従ってフラッシュメモリ２のチ
ェックを行う。このフラッシュメモリ２のチェックにつ
いて図２のフローチャートに従って説明する。
開始されたとき、まずマスクＲＯＭ３に記憶されたセル
フチェックプログラムに従ってフラッシュメモリ２のチ
ェックを行う。このフラッシュメモリ２のチェックにつ
いて図２のフローチャートに従って説明する。
【００１１】まず、フラッシュメモリ２における、最初
の１ワード（１６ビット）の各ビットのしきい値電圧
（Ｖth）を検出する（ステップ１０１）。この検出され
たしきい値電圧（Ｖth）のうち、いずれかのしきい値電
圧（Ｖth）が１．０Ｖより小さいか、あるいは３．０Ｖ
と６．５Ｖの間の電圧範囲に入っているか否かを判定す
る（ステップ１０２、１０３）。
の１ワード（１６ビット）の各ビットのしきい値電圧
（Ｖth）を検出する（ステップ１０１）。この検出され
たしきい値電圧（Ｖth）のうち、いずれかのしきい値電
圧（Ｖth）が１．０Ｖより小さいか、あるいは３．０Ｖ
と６．５Ｖの間の電圧範囲に入っているか否かを判定す
る（ステップ１０２、１０３）。
【００１２】しきい値電圧（Ｖth）のいずれもがそれら
の電圧範囲にないときには、しきい値電圧（Ｖth）が適
正であるとし、次に全てのビットのチェックが完了した
か否かを判定する（ステップ１０４）。全てのビットの
チェックが完了していないときには、ステップ１０１に
戻り、次のワードにおける各ビットのしきい値電圧（Ｖ
th）を検出し、その検出されたしきい値電圧（Ｖth）に
対して上述した処理を実行する。
の電圧範囲にないときには、しきい値電圧（Ｖth）が適
正であるとし、次に全てのビットのチェックが完了した
か否かを判定する（ステップ１０４）。全てのビットの
チェックが完了していないときには、ステップ１０１に
戻り、次のワードにおける各ビットのしきい値電圧（Ｖ
th）を検出し、その検出されたしきい値電圧（Ｖth）に
対して上述した処理を実行する。
【００１３】その後、各ワード毎に上述した処理を実行
し、全てのビットのしきい値電圧（Ｖth）が適正で全て
のビットのチェックが完了すると、ステップ１０４の判
定がＹＥＳになり、この後、フラッシュメモリ２に記憶
されたプログラムによるエンジン制御を開始させる（ス
テップ１０５）。しかしながら、いずれかのビットのし
きい値電圧（Ｖth）が、上述した適正な電圧範囲を外れ
る、すなわち図５（ａ）に示す禁止帯にあると、ステッ
プ１０２あるいは１０３の判定がＹＥＳになり、フラッ
シュメモリ２に記憶されたプログラムによるエンジン制
御を禁止する（ステップ１０６）。
し、全てのビットのしきい値電圧（Ｖth）が適正で全て
のビットのチェックが完了すると、ステップ１０４の判
定がＹＥＳになり、この後、フラッシュメモリ２に記憶
されたプログラムによるエンジン制御を開始させる（ス
テップ１０５）。しかしながら、いずれかのビットのし
きい値電圧（Ｖth）が、上述した適正な電圧範囲を外れ
る、すなわち図５（ａ）に示す禁止帯にあると、ステッ
プ１０２あるいは１０３の判定がＹＥＳになり、フラッ
シュメモリ２に記憶されたプログラムによるエンジン制
御を禁止する（ステップ１０６）。
【００１４】この場合、制御装置に図示しない外付けの
簡易型エンジン制御装置が搭載されている、あるいはマ
スクＲＯＭ３に簡易型のエンジン制御用プログラムが記
憶されているときには、それによるエンジン制御を行う
ようにしてもよい。また、図示しない表示装置を用い
て、フラッシュメモリ２に記憶されたデータにより適正
にエンジン制御を行うことができない旨を運転者に知ら
せるようにするのが好ましい。
簡易型エンジン制御装置が搭載されている、あるいはマ
スクＲＯＭ３に簡易型のエンジン制御用プログラムが記
憶されているときには、それによるエンジン制御を行う
ようにしてもよい。また、図示しない表示装置を用い
て、フラッシュメモリ２に記憶されたデータにより適正
にエンジン制御を行うことができない旨を運転者に知ら
せるようにするのが好ましい。
【００１５】上述した実施形態においては、マスクＲＯ
Ｍ３に記憶されたセルフチェックプログラムによりフラ
ッシュメモリ２のチェックを行うものを示したが、図３
に示すようにそれを外付けのセルフチェック回路（ハー
ドロジック回路）４で構成し、フラッシュメモリ２にお
ける全てのビットのしきい値電圧（Ｖth）が適正である
ときに、リセット回路５を動作させてＣＰＵ１の動作を
開始させ、またいずれかのビットのしきい値電圧（Ｖt
h）が適正な電圧範囲から外れているときに、リセット
回路５を動作させないようにして、ＣＰＵ１によるエン
ジン制御を禁止するようにしてもよい。
Ｍ３に記憶されたセルフチェックプログラムによりフラ
ッシュメモリ２のチェックを行うものを示したが、図３
に示すようにそれを外付けのセルフチェック回路（ハー
ドロジック回路）４で構成し、フラッシュメモリ２にお
ける全てのビットのしきい値電圧（Ｖth）が適正である
ときに、リセット回路５を動作させてＣＰＵ１の動作を
開始させ、またいずれかのビットのしきい値電圧（Ｖt
h）が適正な電圧範囲から外れているときに、リセット
回路５を動作させないようにして、ＣＰＵ１によるエン
ジン制御を禁止するようにしてもよい。
【００１６】なお、フラッシュメモリ２に記憶されるデ
ータとしては、プログラムデータに限らず、エンジン制
御における学習データなどであってもよい。また、制御
装置も、エンジン制御以外の他の制御を行う制御装置で
あってもよい。
ータとしては、プログラムデータに限らず、エンジン制
御における学習データなどであってもよい。また、制御
装置も、エンジン制御以外の他の制御を行う制御装置で
あってもよい。
【図１】本発明の一実施形態に係る自動車用のエンジン
制御装置の部分的なブロック構成図である。
制御装置の部分的なブロック構成図である。
【図２】図１中のマスクＲＯＭ３に記憶されたセルフチ
ェックプログラムを示すフローチャートである。
ェックプログラムを示すフローチャートである。
【図３】本発明の他の実施形態を示すブロック構成図で
ある。
ある。
【図４】フラッシュメモリの１つのセル構造を示す図
で、（ａ）はデータの書込状態、（ｂ）はデータの消去
状態を示す。
で、（ａ）はデータの書込状態、（ｂ）はデータの消去
状態を示す。
【図５】フラッシュメモリおよびＥＰＲＯＭにおける消
去後、書込後のしきい値電圧の分布を示す図である。
去後、書込後のしきい値電圧の分布を示す図である。
１…ＣＰＵ、２…フラッシュメモリ、３…マスクＲＯ
Ｍ、４…セルフチェック回路、５…リセット回路。
Ｍ、４…セルフチェック回路、５…リセット回路。
Claims (1)
- 【請求項１】 フラッシュメモリ（２）を備え、このフ
ラッシュメモリに記憶されたデータを用いて制御を行う
制御装置において、 前記フラッシュメモリの各ビットのしきい値電圧（Ｖt
h）を検出し、いずれかのビットのしきい値電圧がデー
タの書込および消去に対して設定された所定の電圧範囲
を外れているときに、前記フラッシュメモリに記憶され
たデータを用いた制御を禁止する手段（１０１〜１０
６、４）を備えたことを特徴とするフラッシュメモリを
備えた制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17612897A JPH1125680A (ja) | 1997-07-01 | 1997-07-01 | フラッシュメモリを備えた制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17612897A JPH1125680A (ja) | 1997-07-01 | 1997-07-01 | フラッシュメモリを備えた制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1125680A true JPH1125680A (ja) | 1999-01-29 |
Family
ID=16008164
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17612897A Pending JPH1125680A (ja) | 1997-07-01 | 1997-07-01 | フラッシュメモリを備えた制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1125680A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7254060B2 (en) | 2002-10-30 | 2007-08-07 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device |
| JP2013206482A (ja) * | 2012-03-27 | 2013-10-07 | Lapis Semiconductor Co Ltd | 半導体メモリ及びそのテスト方法 |
-
1997
- 1997-07-01 JP JP17612897A patent/JPH1125680A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7254060B2 (en) | 2002-10-30 | 2007-08-07 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device |
| JP2013206482A (ja) * | 2012-03-27 | 2013-10-07 | Lapis Semiconductor Co Ltd | 半導体メモリ及びそのテスト方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100890016B1 (ko) | 비휘발성 메모리 장치, 그것을 포함하는 메모리 시스템 및그것의 프로그램 방법 | |
| US5400286A (en) | Self-recovering erase scheme to enhance flash memory endurance | |
| US5835413A (en) | Method for improved data retention in a nonvolatile writeable memory by sensing and reprogramming cell voltage levels | |
| US6108236A (en) | Smart card comprising integrated circuitry including EPROM and error check and correction system | |
| KR100827695B1 (ko) | 연약 셀을 표식자로서 활용하는 불휘발성 반도체 메모리장치 | |
| WO1998028745A1 (en) | Nonvolatile writeable memory with fast programming capability | |
| US6137729A (en) | Method for erasing memory cells in a flash memory device | |
| JPH1116381A (ja) | 不揮発性半導体記憶装置 | |
| US5287317A (en) | Non-volatile semiconductor memory device with over-erasing prevention | |
| US20080043516A1 (en) | Non-volatile, static random access memory with regulated erase saturation and program window | |
| US7120060B2 (en) | Memory device with non-volatile reference memory cell trimming capabilities | |
| TWI549134B (zh) | Ｎａｎｄ型快閃記憶體及其程式化方法 | |
| KR100648254B1 (ko) | 소거시간을 줄일 수 있는 불휘발성 메모리 장치 및 그것의소거방법 | |
| US6542410B2 (en) | Nonvolatile semiconductor memory device capable of reducing pre-erase write time and erase method therefor | |
| JP2007058966A (ja) | 半導体装置 | |
| US20070159890A1 (en) | Setting fail bit verification circuit with different reference fail numbers and a non-volatile semiconductor memory device including the same | |
| KR100648277B1 (ko) | 프로그램 시간을 줄일 수 있는 플래시 메모리 장치 | |
| KR100590219B1 (ko) | 프로그램 시간을 줄일 수 있는 불 휘발성 메모리 장치 | |
| JP4426082B2 (ja) | 読出時間を短縮させる不揮発性半導体メモリ装置 | |
| JP4672673B2 (ja) | 半導体装置および半導体装置の制御方法 | |
| KR102119179B1 (ko) | 반도체 장치 및 그 동작 방법 | |
| JPH1125680A (ja) | フラッシュメモリを備えた制御装置 | |
| JPH08339693A (ja) | 不揮発性半導体記憶装置 | |
| JPH05290585A (ja) | 電気的に書き込み可能な不揮発性メモリ | |
| KR100605107B1 (ko) | 플래시 메모리 장치 및 그것의 읽기 방법 |