JP2007058966A - 半導体装置 - Google Patents

Abstract

【課題】 不揮発性メモリに対するリフレッシュ動作を比較的簡単に実現する。
【解決手段】 フラッシュメモリ（１）は、電気的に書込み及び消去が可能にされる複数の不揮発性メモリセル（２）を備えるメモリアレイ（３）と、制御回路（５）とを有する。制御回路は、リフレッシュサイクルを起動するリフレッシュタイマー回路（７Ａ）と、電源電圧が供給されているときリフレッシュサイクル毎にリフレッシュアドレスを生成するロウアドレスカウンタ（８Ａ）とを有する。制御回路は、所定の時間間隔でアドレスを巡回させてリフレッシュサイクルを起動する。そして、制御回路は、リフレッシュ対象となる不揮発性メモリセルから記憶情報を読出し、消去動作を行わずに、読出した記憶情報を同一の不揮発性メモリセルに書込むための制御を行うから、例えば記憶情報の書込み対象となる別の不揮発性メモリセルを特定するようなウエアレベリング処理を行うことを要しない。
【選択図】 図１

Description

本発明は、電気的な閾値電圧の変更によって情報記憶を行う不揮発性メモリを備えた半導体装置に関し、例えばフラッシュメモリに適用して有効な技術に関する。

フラッシュメモリ等を構成する不揮発性メモリセルの閾値電圧はその電荷蓄積領域に蓄積される電荷量に応じて決まる。例えば電荷蓄積領域からエレクトロン（電子）を放出させる初期化処理（消去）と、電荷蓄積領域に電子を注入するプログラム処理（書込み）とによって情報記憶を行うことができる。記憶情報の書き換えを行うときは、例えばワード線に消去高電圧を印加し、ＦＮ（Fowler-Nordheim）トンネルによって電子を基板方向に引き抜くことにより、ワード線単位で不揮発性メモリセルの閾値電圧を消去状態に初期化することができる。この後、書込み状態とすべき不揮発性メモリセルに対してワード線に書込み高電圧を印加し、チャネルに書込み電流を流し、それによって発生するホットエレクトロンを電荷蓄積領域に注入する。その閾値電圧が所定レベルになるのをベリファイによって確認するまでそのエレクトロンの注入動作を繰り返す。

フラッシュメモリは、不揮発性メモリセルの閾値電圧の相違によって多値で情報記憶を行うことができる。例えば１個の不揮発性メモリセルに２ビットのデータを保持させる場合には、その不揮発性メモリセルの閾値電圧を、４値の記憶情報に対応する４種類の閾値電圧分布のうちの一つの閾値電圧分布に入るようにすればよい。また、４種類の閾値電圧分布の間には、記憶情報の読出し動作時に記憶情報を判定可能にするための読出し用電圧が設定される。

不揮発性メモリセルの閾値電圧は、時間経過に伴い熱平衡状態に応じた閾値電圧に向かって変動したり、書込みや読出しを行うために印加する電圧により変動することが知られており、例えば閾値電圧が低く又は高くなって読出し用電圧を跨いでしまうと、データ化けが生じてしまう。フラッシュメモリにおいて、不揮発性メモリセルの閾値電圧が不所望に変動する現象としては、ＲＴＳ（ランダム・テレグラフ・シグナル）、高速デトラップやディスターブなどが挙げられる。これらの現象により、閾値電圧が変動すると、その閾値電圧が規定の分布から逸脱してデータ化けを生ずる虞がある。ＲＴＳは、少数の電子が電荷蓄積領域とゲート酸化膜の界面などに存在するか否かにより、閾値電圧が大きく変動して観測される現象である。高速デトラップは、電荷蓄積領域の電子が不所望に不揮発性メモリセルから放出されて閾値電圧が大きく変動する現象である。ディスターブは、ワード線ディスターブとデータ線（ビット線）ディスターブとがあり、選択ワード線や選択データ線につながる非選択メモリセルの閾値電圧が不所望に変動する現象である。

特許文献１には、不揮発性メモリセルの閾値電圧が変動し、閾値電圧分布のばらつきが拡大したときに、特定の不揮発性メモリセルに再書込みを行う技術が記載されている。

国際公開第９６／２４１３８号パンフレット

特許文献１の技術では、閾値電圧分布のばらつきが拡大したとき、データ化けの可能性が高い不揮発性メモリセルを特定し、その特定した不揮発性メモリセルに再書込みを行うから、閾値電圧分布の形状を書込み完了直後とほぼ同等の急峻な形状に戻すことができる。

しかしながら、特許文献１の技術では、再書込み対象となる不揮発性メモリセルを特定した上で、この特定した不揮発性メモリに対して書込みとベリファイを閾値電圧分布毎に繰り返している。本発明者の検討によれば、データ化けを生じる可能性の高い不揮発性メモリセルをあえて特定しなくても、データ化けが生じる前、即ち、フラッシュメモリの特性を保証できる書換え回数内や期間内にリフレッシュ動作を行えば十分に情報保持の信頼性を確保できるということが見出された。

また、電荷抜けによるデータ化けは、例えば書込み動作や消去動作の回数が多くなり、フローティングゲート下のゲート酸化膜が劣化することでも生じる。このため、このデータ化けは、ウエアレベリング処理をして、メモリアレイ内で消去回数が局所的に増加することを防止すると共に、書換えを行わないデータを別の場所に書き移すことで解消されていた。しかしながら、ウエアレベリング処理では、ある不揮発性メモリセルから記憶情報を読出したとき、消去回数の少ない不揮発性メモリを書込み対象として、消去動作を行った後に記憶情報を書込んでいた。このため、消去回数の少ない不揮発性メモリセルを管理する必要があり、処理が複雑であった。

さらに、外部のメモリコントローラでリフレッシュ動作を行うことも考えられる。しかしながら、この場合には、不揮発性メモリセルの記憶情報を読出して、消去して書込むという動作をメモリコントローラが行うことになり、書換え回数の増大、処理時間の長大化、制御の複雑化、及びメモリアクセス要求に応答するまでの切替え時間によるアクセス性能の低下等の問題が生じてしまうことが本発明者によって見出された。

本発明の目的は、不揮発性メモリに対するリフレッシュ動作を比較的簡単に実現することができる半導体装置を提供することにある。

本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。

本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。

本発明に係る半導体装置は、メモリアレイ（３）と制御回路（５）を備える。前記メモリアレイは、電気的に書込み及び消去が可能にされる複数の不揮発性メモリセル（２）を有する。前記制御回路は、所定の時間間隔でアドレスを巡回させてリフレッシュサイクルを起動し、リフレッシュ対象となる不揮発性メモリセルから記憶情報を読出し、読出した記憶情報を元の不揮発性メモリセルに書込むための制御を行う。

上記より、リフレッシュ対象となる同一の不揮発性メモリセルに対してアドレスを巡回させてリフレッシュ動作を行うから、例えば記憶情報の書込み対象となる別の不揮発性メモリセルを特定するようなウエアレベリング処理を行うことを要しない。従って、不揮発性メモリに対するリフレッシュ動作を比較的簡単に実現することができる。

本発明の具体的な一つの形態として、前記制御回路は、前記読出した記憶情報を元の不揮発性メモリセルに書込むときに、消去動作を省略する。上記より、リフレッシュサイクルの動作中に、電源電圧の供給が遮断されたときでも、元の不揮発性メモリセルの記憶情報が保持されているので、情報保持の信頼性を確保することができる。

本発明の具体的な一つの形態として、前記制御回路は、前記リフレッシュサイクル中に外部からのメモリアクセス要求があった場合に、前記リフレッシュサイクルを中断して、前記メモリアクセス要求に応答する。上記より、リフレッシュサイクルよりもメモリアクセス要求を優先させることができ、アクセス性能を維持できる。

本発明の具体的な一つの形態として、前記制御回路は、前記リフレッシュサイクルにおいて前記記憶情報を読出すとき前記不揮発性メモリセルの選択端子に印加する読出し用電圧を、データ読出しサイクルにおける読出し用電圧よりも低くする。上記より、データ読出しサイクルではデータ化けと判定される記憶情報を正常なデータとして把握することが可能になるので、リフレッシュサイクルによる記憶情報の再生機能が向上し、不揮発性メモリセルの不所望な電荷抜けによる情報保持の信頼性の低下を防止できる。

また、上記のように、リフレッシュサイクルにおける読出し用電圧を、データ読出しサイクルにおける読出し用電圧よりも低くすることは、見方を変えると、前記リフレッシュサイクルにおいて前記記憶情報を読出すとき、前記不揮発性メモリセルのデータ読出しサイクルにおける読出し制御に、考慮されるべき補正をかけて読出したデータについて再書込みを行うことと略同様である。考慮されるべき補正とは、不揮発性メモリセルの劣化を考慮して、その劣化を救済する方向に補正することをいい、例えば劣化により記憶情報に応じた閾値電圧分布が閾値電圧の高い方に変動するときには、リフレッシュサイクルにおける読出し用電圧を、データ読出しサイクルにおける読出し用電圧よりも高くしてもよい。

本発明の具体的な一つの形態として、前記制御回路は、前記リフレッシュサイクルを起動するタイマー回路（７Ａ）と、電源電圧が供給されているとき前記リフレッシュサイクル毎に前記リフレッシュ対象とするリフレッシュアドレスを生成するアドレスカウンタ（８）とを有する。前記メモリアレイは、前記リフレッシュアドレスの情報を保持する領域（３２）を有する。前記制御回路は、電源電圧の供給が遮断される前に前記リフレッシュアドレスを前記領域に書込む。上記より、電源電圧の供給が遮断される前のリフレッシュ対象であるリフレッシュアドレスの情報が保持されるから、再び電源電圧が供給されたときに、リフレッシュサイクルを中断されたリフレッシュ箇所から再開することができる。従って、アドレスカウンタがリフレッシュ対象とする不揮発性メモリセルの例えばロウアドレスを自動的にインクリメントして、リフレッシュアドレスを生成することにより、電源電圧の供給が途中で遮断されたとしても、リフレッシュ箇所を正確に巡回することができる。

本発明の具体的な一つの形態として、前記制御回路は、前記リフレッシュサイクルにおいて、書込みに対するベリファイを省略する。上記より、リフレッシュサイクルにおける書込み動作を高速で行うことができる。

本発明の具体的な一つの形態として、前記読出した記憶情報に対して誤り訂正符号による誤り訂正を行う誤り訂正回路（１７）をさらに有する。前記制御回路は、前記リフレッシュサイクルにおいて、前記メモリアレイから読出した記憶情報を前記誤り訂正回路に供給し必要な訂正を行った後に、前記元の不揮発性メモリセルへの書込みを行う。上記より、不揮発性メモリセルそれ自体による情報保持の信頼性に対し、必要に応じて誤り訂正符合による強化を図ることができる。

本発明の具体的な一つの形態として、前記メモリアレイは、前記誤り訂正を行ったリフレッシュアドレス又はその近傍のアドレス情報を保持する領域を有する。前記制御回路は、前記領域が保持する前記アドレス情報に基づいて、次回のリフレッシュアドレスを生成する。上記より、再びデータ化けが生じて誤り訂正を行う可能性の高い不揮発性メモリセルのアドレス情報に基づいて、次回のリフレッシュアドレスを生成するから、データ化けには局在性があることを考慮した誤り訂正を行うことができる。

本発明の具体的な一つの形態として、前記不揮発性メモリセルの閾値電圧は、２つ以上の電圧値に設定可能である。上記より、１つの不揮発性メモリセルに複数ビットの情報を記憶させることができる。

本発明の具体的な一つの形態として、前記制御回路は、特定コマンドを検出するコマンド検出回路と、特定エラーを検出するエラー検出回路を有し、特定コマンド又は特定エラーが検出されたとき、リフレッシュサイクルを起動する。上記より、リフレッシュサイクルの起動を、所定の時間間隔で行うだけでなく、特定コマンドが入力されたときや特定エラーが発生したときに行うことができる。

本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。

すなわち、不揮発性メモリに対するリフレッシュ動作を比較的簡単に実現することができる。

《フラッシュメモリの全体構成》
図１には本発明を適用したフラッシュメモリが例示される。同図に示されるフラッシュメモリ１は、多値で情報記憶が可能にされた不揮発性メモリであり、特に制限されないが、単結晶シリコン等の１個の半導体基板に、相補型ＭＯＳ集積回路製造技術によって形成されている。

このフラッシュメモリ１は、多数の不揮発性メモリセル２をマトリクス状に配置したメモリアレイ（ＭＡＲＹ）３を有する。図には代表的に１個の不揮発性メモリセル２が示される。図２には不揮発性メモリセル２のデバイス構造が例示される。同図に例示される不揮発性メモリセル２は、特に制限されないが、２層ゲート構造の絶縁ゲート型のｎチャンネル電界効果トランジスタにより構成されている。この不揮発性メモリセル２は、例えばＰ型シリコン基板上に設けたＰ型ウエル領域ＰＷと、Ｐ型ウエル領域ＰＷに形成されたソースＳＣ及びドレインＤＲと、フローティングゲートＦＧと、コントロールゲートＣＧとを有する。フローティングゲートＦＧは、ソースＳＣとドレインＤＲ間のチャネル形成領域の上に、トンネル絶縁膜としての薄いゲート酸化膜を介して配置されている。コントロールゲートＣＧは、フローティングゲートＦＧの上に、絶縁膜を介して配置されている。

次に、この不揮発性メモリセル２に対する情報のプログラム動作（書込み動作）、消去動作及び読出し動作について説明する。書込み動作は、特に制限されないが、ドレインＤＲからソースＳＣに電流を流し、ソースＳＣ端のシリコン基板表面でホットエレクトロンを発生させ、これをコントロールゲートＣＧとフローティングゲートＦＧの高電圧による電界でフローティングゲートＦＧに注入することで閾値電圧を高くする動作とされる。一方、消去動作は、特に制限されないが、ソースＳＣ、ドレインＤＲ及びＰ型ウエル領域ＰＷに回路の接地電圧を印加し、コントロールゲートＣＧとフローティングゲートＦＧに負の高電圧を印加して、フローティングゲートＦＧの電子を放出させる方向に移動させることで閾値電圧を低くする動作とされる。また、読出し動作は、ビット線を予めプリチャージしておき、所定の読出し判定レベルをワード線選択レベルとして不揮発性メモリセル２を選択して、ビット線に流れる電流変化若しくはビット線に現れる電圧レベル変化によって記憶情報を検出可能にする動作とされる。

図３には、４値による記憶情報とその閾値電圧分布が例示されている。なお、４値で情報記憶を行うとは、１個の不揮発性メモリセル２に対する書込みデータビット数を２ビットとすることである。４値による記憶情報（Ｌｏｇｉｃａｌ Ｖａｌｕｅｓ）は、“１１”データ、“１０”データ、“００”データ、“０１”データとされる。“１１”データは、消去動作で得られ、“１０”データ、“００”データ及び“０１”データは、書込み動作で得られる。不揮発性メモリセル２の閾値電圧（Ｖｔｈ）は、これらの記憶情報“１１”，“１０”，“００”，“０１”に応じて異なる。また、ＶＲＷ１，ＶＲＷ２，ＶＲＷ３は、上記したデータ読出しサイクルにおける読出し動作時に記憶情報“１１”，“１０”，“００”，“０１”を判定可能にするための読出しワード線電圧である。読出しワード線電圧ＶＲＷ１，ＶＲＷ２，ＶＲＷ３は、隣接する閾値電圧分布間に位置している。即ち、不揮発性メモリセル２の閾値電圧は、記憶情報“１１”，“１０”，“００”，“０１”が読出しワード線電圧により正しく判定可能とされる閾値電圧分布に収まっている。

ここで再び図１に戻って説明する。不揮発性メモリセル２のドレインＤＲは、列毎にビット線ＢＬに接続され、コントロールゲートＣＧは、行単位でワード線ＷＬに接続される。また、不揮発性メモリセル２のソースＳＣは、一括消去単位とされる消去ブロック毎に共通のソース線ＳＬに接続される。なお、図１において、ワード線ＷＬ、ビット線ＢＬ及びソース線ＳＬは各１本図示してあるが、実際にはメモリアレイ３の規模に応じて多数配置されている。

入出力バッファ（ＩＯＢ）４はコマンド入力、データ入出力、アドレス入力、及びストローブ信号入力を行う。制御回路（ＣＮＴ）５は、コマンドデコーダ（ＣＭＤＤＥＣ）６とシーケンサ（ＳＱＥＣ）７と、ロウアドレスレジスタ（ＲＡＲＥＧ）８を有し、不揮発性メモリセル２に対する書込み及び消去とそのベリファイのための制御等を行う。コマンドデコーダ６は、ストローブ信号と共にコマンドを入力し、入力したコマンドを解読する。シーケンサ７は、解読結果に基づいて書込み及び消去等の内部動作を制御する。その制御形態はコマンドによって相違される。ロウアドレスレジスタ８は、コマンドと共に供給されるロウアドレス信号をロウアドレスデコーダ（ＲＡＤＥＣ）９に供給する。

ロウアドレスデコーダ９は、ロウアドレス信号をデコードしてワード線ＷＬ及びソース線ＳＬの選択を行う。電源回路（ＶＧＥＮ）１０は、外部から供給される外部電源電圧に基づいて内部動作用の各種内部電源電圧を生成する。この電源回路１０は外部電源電圧の供給と遮断を検出する電源電圧検出回路（ＶＶＤＣ）１０Ａを有する。電源電圧検出回路１０Ａは、外部電源電圧の供給を検出することによってシーケンサ７に内部の初期化処理を指示し、外部電源電圧の遮断を検出することによってシーケンサ７に内部の終了処理を指示する。電源切替回路（ＶＳＥＬ）１１は、コマンドで指示されている動作に応じて、電源回路１０が生成した電圧を選択する。ここで、φ１は電源生成を制御する制御信号を総称し、φ２は電源切替を行う制御信号を総称する。選択されたワード線ＷＬには、書込み動作では書込みパルス電圧が供給され、読出し動作では読出し用電圧が供給される。また、選択されたソース線ＳＬには、消去動作では消去パルス電圧が供給される。シーケンサ７は、コマンドの解読結果に基づいて、内部動作の手順を制御し、例えば書込み及び消去ベリファイや読出し動作のためのワード線電圧の選択を制御する。

書換回路（ＰＧＭＣ）１２にはビット線ＢＬが接続される。書換回路１２は、各ビット線ＢＬに一対一対応される図示を省略するセンスラッチを有する。センスラッチは、読出し動作ではビット線ＢＬに読み出された記憶情報を保持し、書込み動作では書込み許容又は書込み阻止を制御する制御ビットを保持する。書込み許容の制御ビットを保持するセンスラッチは、対応するビット線ＢＬをハイレベルに駆動して、書込みに必要なドレインＤＲ・ソースＳＣ間電流を形成する。また、書込み阻止の制御ビットを保持するセンスラッチは、対応するビット線ＢＬをローレベルに駆動し、前記ドレインＤＲ・ソースＳＣ間電流の形成を阻止する。この制御ビットは、データレジスタ回路（ＤＲＥＧ）１３に保持された書込みデータに基づいて、書換回路１２により生成される。φ３は書換用の制御信号を総称する。

読出し動作では、ワード線ＷＬ１本の選択によって不揮発性メモリセル２から読み出される情報は、センスラッチのアレイからデータレジスタ回路１３に内部転送される。データレジスタ回路１３に対する書込みデータの入力選択、データレジスタ回路１３に対する読み出された情報の出力選択は、カラムスイッチ回路（ＣＳＷ）１４で選択されるバイトなどのアクセス単位で行われる。カラムスイッチ回路１４は、入出力バッファ４に入力された書込みデータをデータレジスタ回路１３に入力し、データレジスタ回路１３から出力された読出しデータを入出力バッファ４に供給する。

《リフレッシュ制御機能》
シーケンサ７は、所定の時間間隔でアドレスを巡回させて自律的にリフレッシュサイクルを起動する。シーケンサ７は、リフレッシュサイクルにおいてリフレッシュ対象となる不揮発性メモリセル２から記憶情報を読出し（以下、リフレッシュ読出しとも記す）、読出した記憶情報を元の不揮発性メモリセル２に書込む（以下、リフレッシュ書込みとも記す）ための制御を行う。

まず、リフレッシュサイクルの起動について説明する。シーケンサ７は、リフレッシュタイマー回路（ＲＥＦＴＭＣ）７Ａを有する。リフレッシュタイマー回路７Ａは、図示を省略するリングオシレータのような発振回路を有し、その発振回路によって生成されるクロック信号に基づいて計時される所定時間毎にリフレッシュサイクルを起動する。リフレッシュサイクルを起動する所定時間間隔は、例えば１秒若しくは数百ミリ秒のような比較的長い時間で良い。これは、フラッシュメモリ１における書込みデータの保証期間は通常数年あり、その保証期間内でフラッシュメモリ１に動作電源が投入されているとき余裕をもって全ての不揮発性メモリセル２に対するリフレッシュを行うことができればよいからである。

次にリフレッシュアドレスを巡回させる点について説明する。ここでは書込み単位であるワード線単位でリフレッシュを行う。リフレッシュアドレスを生成するためにロウアドレスレジスタ８にはロウアドレスカウンタ（ＲＡＣＵＮＴ）８Ａが設けられている。ロウアドレスカウンタ８Ａは、特に制限されないが、リフレッシュサイクル毎にリフレッシュアドレスをインクリメントして次のリフレッシュサイクルで利用するリフレッシュアドレスを生成する。生成したリフレッシュアドレスは、ロウアドレスカウンタ８Ａ内に設けられた図示を省略するカウンタラッチ回路に保持され、次のリフレッシュサイクルで用いるリフレッシュアドレスとされる。

動作電源遮断時にロウアドレスカウンタ８Ａが保持するリフレッシュアドレスは、メモリアレイ３のリフレッシュアドレス保存領域３２（図４参照）に書込み保存される。即ち、前記電源電圧検出回路１０Ａにより外部電源の遮断が検出されたとき、これに応答するシーケンサ７は、終了処理の一つとして、ロウアドレスカウンタ８Ａが保持するリフレッシュアドレスを前記リフレッシュアドレス保存領域３２に書込む処理を制御する。リフレッシュアドレス保存領域３２に保存されているリフレッシュアドレスは、前記初期化処理においてロウアドレスカウンタ８Ａにプリセットされ、プリセットされたリフレッシュアドレスから継続してリフレッシュ動作が再開可能になる。アドレス巡回とは、リフレッシュアドレスが連続することだけを意味するものではない。アドレスブロック毎に連続するようにしても良いし、比較的大きなアドレスブロック内で連続させ、アドレスブロックのリフレッシュ指定はランダムで行うようにしてもよい。それらは電源遮断時の保存アドレスやプリセットされるアドレスに対する論理演算を施すことによって可能になる。要するに、リフレッシュアドレスを所定の規則に従って変更することによってリフレッシュ対象を所定期間で一巡可能なように変化させることが、リフレッシュアドレス巡回の意味するところである。

尚、リフレッシュアドレスを前記リフレッシュアドレス保存領域３２に書込む処理は、ロウアドレスカウンタ８Ａによるインクリメント動作の都度行うようにしてもよい。図４に示されるリフレッシュアドレス保存領域３２は、ユーザが自由にアクセスできる領域ではない。図４においてデータ領域３１は、ユーザが自由にアクセスできる領域とされる。尚、リフレッシュアドレス保存領域３２は、例えばメモリアレイ３が複数ブロックから構成されているときは、このブロック毎に割当てるようにしてもよい。また、リフレッシュアドレス保存領域３２は、頻繁に書換えられる可能性が高いので、劣化の影響を小さくするために、複数ブロックを使い回すようにしてもよい。この場合には、リフレッシュアドレスがどのブロックに書込まれたかを把握する必要がある。このため、ブロックにアドレスポインタを付加し、このアドレスポインタを用いて、最新、即ち、今回のリフレッシュ対象となるリフレッシュアドレスが保持されているブロックを示すようにしてもよい。

次に、リフレッシュ書込みについて説明する。図５には、電荷抜けによるデータ化けを生じた状態の閾値電圧分布が例示されている。なお、電荷抜けによるデータ化けは、不揮発性メモリセル２の閾値電圧が不所望に変動することにより生じる。ここでは、記憶情報“１０”，“００”，“０１”に応じた閾値電圧分布が全体として閾値電圧の低い方に変動している。特に、記憶情報“００”に応じた閾値電圧分布の領域Ａは、読出しワード線電圧ＶＲＷ２よりも低くなっている。このため、閾値電圧が領域Ａに収まっている不揮発性メモリセル２の記憶情報“００”は、データ読出しサイクルにおける読出し動作時に例えば“１０”データとして判定され、データ化けを生じてしまう。

そこで、シーケンサ７は、データ化けが生じる前、即ち、フラッシュメモリ１の特性を保証できる所定の書換回数内や期間内にリフレッシュ書込みを行う。図６には、電荷補填により閾値電圧分布を望ましい方向に変位させた状態が例示されている。なお、図中点線で示された閾値電圧分布は、図５において電荷抜けにより変動した状態の閾値電圧分布である。図中点線で示された読出しワード線電圧は、それぞれ図５における読出しワード線電圧ＶＲＷ１，ＶＲＷ２，ＶＲＷ３である。ここでは、記憶情報“１０”，“００”，“０１”に応じた閾値電圧分布が全体として閾値電圧の高い方に変位している。この閾値電圧分布の変位は、リフレッシュ対象となる不揮発性メモリセル２に対してリフレッシュ書込みを行い、フローティングゲートＦＧに電荷を補填したことで生じる。

シーケンサ７は、リフレッシュ書込みを行う前に、消去動作を行わないように書換回路１２を制御する。このため、リフレッシュ書込みの動作中に、電源電圧の供給が遮断されたとしても、リフレッシュ対象となる不揮発性メモリセル２の記憶情報を保持することができる。また、リフレッシュ書込みでは、読出した記憶情報を同一の不揮発性メモリセル２に書込むから、記憶情報の書込み対象となる別の不揮発性メモリセル２を特定するようなウエアレベリング処理を行うことを要しない。リフレッシュ書込みは、データ化けを生じる前に行われるから、書込みに対するベリファイを省略して、書込み動作を高速で行うことができる。

次に、リフレッシュ読出し動作について説明する。読出し動作には、リフレッシュサイクルにおける読出し動作と、データ読出しサイクルにおける読出し動作とがある。データ読出しサイクルとは、外部からのメモリアクセス要求に応答して、該当する不揮発性メモリセル２から記憶情報を読出す動作をいう。図６において実線で示されたＶＲＷ１’，ＶＲＷ２’，ＶＲＷ３’は、リフレッシュサイクルにおける読出しワード線電圧であり、データ読出しサイクルにおける読出しワード線電圧ＶＲＷ１，ＶＲＷ２，ＶＲＷ３よりも低くなっている。したがって、不揮発性メモリセル２の閾値電圧は、正規の分布から多少変動してもデータ化けが生じない。このため、データ読出しサイクルにおける読出し動作ではデータ化けと判定される可能性の高い記憶情報を、正常なデータとして把握することが可能となり、リフレッシュサイクルによる記憶情報の再生機能を向上させることができる。

図７にはリフレッシュサイクルを制御する制御回路５のフローが例示される。まず、制御回路５は、電源の供給が開始されると（Ｓ１）、所定の初期処理を行う（Ｓ２）。つぎに、制御回路５は、リフレッシュアドレス保存領域３２に保持されているリフレッシュアドレスをロウアドレスカウンタ８Ａに書き戻し、カウンタ値を取込む（Ｓ３）。このカウンタ値は、リフレッシュ対象となる不揮発性メモリセル２のロウアドレスを示すものである。次に、制御回路５は、コマンドが外部から供給されたか否かを判定する（Ｓ４）。ステップＳ４でコマンドが供給されたときは、制御回路５は、コマンド解析の解析結果に応じたパラメータ設定を行い、このパラメータに従って各種動作を実行する（Ｓ５）。ステップＳ４でコマンドが供給されていないときは、制御回路５はリフレッシュサイクルが起動されたか否かを判定し（Ｓ６）、起動されていなければ、再びステップＳ４に戻り、起動されていれば、上記したカウンタ値が示すロウアドレスの不揮発性メモリセル２にリフレッシュ書込みを行う（Ｓ７）。

次に、制御回路５は、ステップＳ７のリフレッシュ書込みが終了したか否かを判定する（Ｓ８）。リフレッシュ書込みが終了したならば、ロウアドレスカウンタ８Ａのカウンタ値をインクリメントする（Ｓ９）。このステップＳ９において制御回路５は、カウンタ値をインクリメントしたことで生成されるリフレッシュアドレスを、リフレッシュアドレス保存領域３２に書込む処理も行い、その後ステップＳ４に戻る。

ステップＳ８においてリフレッシュ書込みが終了していなければ、制御回路５は、コマンドが供給されたか否かを判定する（Ｓ１０）。制御回路５は、コマンドが供給されていなければ、ステップＳ８の処理に戻り、コマンドが供給されていれば、リフレッシュ書込みを中断して（Ｓ１１）、上記したステップＳ５の処理を行う。したがって、制御回路５は、リフレッシュサイクル中に例えば外部からのメモリアクセス要求のコマンドが供給されたとき、リフレッシュサイクルよりもメモリアクセス要求を優先させるから、メモリアクセス要求に高速で応答して、アクセス性能を維持できる。

《ＥＣＣに基づくエラー検出及びエラー訂正》
図８には、本発明を適用した別のフラッシュメモリが例示される。このフラッシュメモリ１Ａは、上記したフラッシュメモリ１と比べるとＥＣＣ回路１７（ＥＣＣＥＤ）を追加した点が異なる。なお、説明の便宜上、ＥＣＣ回路１７の周辺部分のみを図示し、図中点線で囲まれた他の回路は図示を省略した。フラッシュメモリ１Ａには、カラムスイッチ回路１４と入出力バッファ４の間にＥＣＣ回路１７が接続されている。書込み動作ではＥＣＣ回路１７は、入出力バッファ４からの書込みデータに対してＥＣＣコードを生成し、当該書込みデータと共にＥＣＣコードを後段の回路Ｂに供給する。後段の回路Ｂでは、供給された書込みデータとＥＣＣコードを併せてメモリアレイ３への書込みが行われる。読出し動作ではＥＣＣ回路１７は、メモリアレイ３から読み出された記憶情報に対してＥＣＣコードを用いて正規のデータに対するエラー検出と必要なエラー訂正を行って入出力バッファ４から外部に出力可能にする。リフレッシュ動作では図９に例示されるように、ロウアドレスカウンタ８Ａで指示されたワード線単位の記憶情報がデータレジスタ回路１３に読み出され、読み出された記憶情報はＥＣＣ回路１７によってエラー検出と必要な誤り訂正が行われる。この後、必要なエラー訂正が行われた正規のデータは、図１０に例示されるように再び対応するＥＣＣコードと共に元のアドレスに書き戻される。

図１１には本発明を適用したメモリカードが例示される。上記したフラッシュメモリ１Ａでは、ＥＣＣ回路１７は制御回路５により制御されるとしたが、これに限られない。例えばフラッシュメモリ１Ａに対してＥＣＣ機能を除外したフラッシュメモリ１Ｂと共に、フラッシュメモリコントローラ１８をカード基板に搭載したメモリカード１Ｃを考える。フラッシュメモリコントローラ１８は、ＥＣＣ回路１７を備え、外部ＣＰＵ１９からのコマンドに応じてＥＣＣ機能を選択する。また、メモリカード１Ｃは、ＥＣＣ機能に限らず、上記した制御回路５による各種制御を、メモリカード１Ｃの内部に配置されたフラッシュメモリコントローラ１８で行うようにしてもよい。

以上、本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。

例えば、リフレッシュサイクルの起動は、リフレッシュタイマー回路７Ａにより所定の時間間隔で行うようにしたが、これに限られず、特定のコマンドが入力されたとき、特定のエラーが検出されたとき、さらには、特定のエラーが発生する兆候を検出したときに行うようにしてもよい。特定のコマンドは、上記したコマンドデコーダ６内に所定の検出回路を設けることで検出してもよい。また、特定のエラーやその発生の兆候は、ＥＣＣ回路１７内の所定の検出回路で検出するようにしてもよく、例えばエラーが検出されたアドレス又はその近傍のアドレスからリフレッシュサイクルを起動してもよい。

また、リフレッシュアドレス保存領域３２には、ＥＣＣによるエラー訂正を行った不揮発性メモリセル２のリフレッシュアドレス又はその近傍に位置する不揮発性メモリセル２のアドレス情報を格納してもよい。一般的に、不揮発性メモリセル２は、酸化膜の膜厚や微少欠陥等に起因して書込み及び消去特性にばらつきを有することがあり、例えば同じ書込み高電圧パルスを印加しても、電子が容易に注入されるものもあれば、容易に注入され難いものもある。このため、メモリアレイ３においてデータ化けには局在性がある可能性が高く、一度ＥＣＣによるエラー訂正が行われた不揮発性メモリセル２及びその近傍は、再びデータ化けが生じて誤り訂正が行われる可能性が高い。したがって、リフレッシュアドレス保存領域３２に上記アドレス情報を格納することにより、制御回路５は、データ化けの局在性を考慮した誤り訂正を行うことができる。

また、ロウアドレスカウンタ８Ａは、プリセット機能付きのシフトレジスタによって構成してもよい。リフレッシュはワード線単位で行うようにしたが、書込み単位がワード線単位よりも小さければ、その単位でリフレッシュを行うようにしてもよい。

さらに、データ化けは、図５に示したように記憶情報に応じた閾値電圧分布が閾値電圧の低い方に変動した場合に限らず、閾値電圧が高い方に変動しても生じる。この場合には、制御回路５は、上記したステップＳ８においてリフレッシュ書込みとは逆方向、即ち、消去方向に電圧を印加すればよい。このときには、リフレッシュサイクルにおける読出しワード線電圧を、データ読出しサイクルにおける読出しワード線電圧ＶＲＷ１，ＶＲＷ２，ＶＲＷ３よりも高くしてもよい。

不揮発性メモリセル２には、４値で書込みを行うようにしたが、例えば８値や１６値で書込みを行うようにしてもよいし、多値ではなく２値で情報記憶を可能にしてもよい。さらに、本発明は、フラッシュメモリ単体の半導体集積回路に限らず、ＣＰＵ単体の半導体集積回路等、種々の半導体集積回路に広く適用することができる。また、不揮発性メモリセル２の構造や、消去及び書込みの方法は上記に限定されず、適宜変更可能である。例えば不揮発性メモリトランジスタはスタックゲート構造に限定されず、メモリゲートを選択ゲートを分離して持つスプリットゲート構造であってもよい。電荷蓄積領域はポリシリコンに限定されず、シリコンナイトライド等のトラップ膜であっても良い。消去と書込みをチャネル形成領域とメモリゲートとの間でホールの注入とエレクトロンの注入とによって行ってもよい。

本発明を適用したフラッシュメモリを例示するブロック図である。 不揮発性メモリセル２のデバイス構造を例示する断面図である。 ４値による記憶情報とその閾値電圧分布を例示する説明図である。 メモリアレイ３の構成を例示する説明図である。 電荷抜けによるデータ化けを生じた状態の閾値電圧分布を例示する説明図である。 電荷補填により閾値電圧分布を望ましい方向に変位させた状態を例示する説明図である。 リフレッシュサイクルを制御する制御回路５のフローを例示するフローチャートである。 図１の構成に対してＥＣＣ回路を追加した別のフラッシュメモリを例示するブロック図である。 ＥＣＣによるエラー検出を行うときの制御を例示する概念説明図である。 ＥＣＣによるエラー訂正を行うときの制御を例示する概念説明図である。 本発明を適用したメモリカードを概略的に例示するブロック図である。

符号の説明

１，１Ａ，１Ｂ フラッシュメモリ
１Ｃ メモリカード
２ 不揮発性メモリセル
３ メモリアレイ（ＭＡＲＹ）
４ 入出力バッファ（ＩＯＢ）
５ 制御回路（ＣＮＴ）
６ コマンドデコーダ（ＣＭＤＤＥＣ）
７ シーケンサ（ＳＱＥＣ）
７Ａ リフレッシュタイマー回路（ＲＥＦＴＭＣ）
８ ロウアドレスレジスタ（ＲＡＲＥＧ）
８Ａ ロウアドレスカウンタ（ＲＡＣＵＮＴ）
９ ロウアドレスデコーダ（ＲＡＤＥＣ）
１０ 電源回路（ＶＧＥＮ）
１０Ａ 電源電圧検出回路（ＶＶＤＣ）
１１ 電源切替回路（ＶＳＥＬ）
１２ 書換回路（ＰＧＭＣ）
１３ データレジスタ回路（ＤＲＥＧ）
１４ カラムスイッチ回路（ＣＳＷ）
１５ カラムアドレスカウンタ（ＣＡＣＵＮＴ）
１６ カラムアドレスデコーダ（ＣＡＤＥＣ）
１７ ＥＣＣ回路（ＥＣＣＥＤ）
１８ フラッシュメモリコントローラ
１９ 外部ＣＰＵ
３１ データ領域
３２ リフレッシュアドレス保存領域
ＰＷ Ｐ型ウエル領域
ＳＣ ソース
ＤＲ ドレイン
ＦＧ フローティングゲート
ＣＧ コントロールゲート
ＶＣＣ 電源電圧

Claims (11)

1. メモリアレイと制御回路を備えた半導体装置であって、
   前記メモリアレイは、電気的に書込み及び消去が可能にされる複数の不揮発性メモリセルを有し、
   前記制御回路は、所定の時間間隔でアドレスを巡回させてリフレッシュサイクルを起動し、リフレッシュ対象となる不揮発性メモリセルから記憶情報を読出し、読出した記憶情報を元の不揮発性メモリセルに書込むための制御を行う半導体装置。
2. 前記制御回路は、前記読出した記憶情報を元の不揮発性メモリセルに書込むときに、消去動作を省略する請求項１記載の半導体装置。
3. 前記制御回路は、前記リフレッシュサイクル中に外部からのメモリアクセス要求があった場合に、前記リフレッシュサイクルを中断して、前記メモリアクセス要求に応答する請求項１又は請求項２記載の半導体装置。
4. 前記制御回路は、前記リフレッシュサイクルにおいて前記記憶情報を読出すとき前記不揮発性メモリセルの選択端子に印加する読出し用電圧を、データ読出しサイクルにおける読出し用電圧よりも低くする請求項１乃至３の何れか１項記載の半導体装置。
5. 前記制御回路は、前記リフレッシュサイクルを起動するタイマー回路と、電源電圧が供給されているとき前記リフレッシュサイクル毎に前記リフレッシュ対象とするリフレッシュアドレスを生成するアドレスカウンタとを有し、
   前記メモリアレイは、前記リフレッシュアドレスの情報を保持する領域を有し、
   前記制御回路は、電源電圧の供給が遮断される前に前記リフレッシュアドレスを前記領域に書込む請求項１乃至４の何れか１項記載の半導体装置。
6. 前記制御回路は、前記リフレッシュサイクルにおいて、書込みに対するベリファイを省略する請求項１乃至５の何れか１項記載の半導体装置。
7. 前記読出した記憶情報に対して誤り訂正符号による誤り訂正を行う誤り訂正回路をさらに有し、
   前記制御回路は、前記リフレッシュサイクルにおいて、前記メモリアレイから読出した記憶情報を前記誤り訂正回路に供給し必要な訂正を行った後に、前記元の不揮発性メモリセルへの書込みを行う請求項１乃至６の何れか１項記載の半導体装置。
8. 前記メモリアレイは、前記誤り訂正を行ったリフレッシュアドレス又はその近傍のアドレス情報を保持する領域を有し、
   前記制御回路は、前記領域が保持する前記アドレス情報に基づいて、次回のリフレッシュアドレスを生成する請求項７記載の半導体装置。
9. 前記制御回路は、前記リフレッシュサイクルにおいて前記記憶情報を読出すとき、前記不揮発性メモリセルのデータ読出しサイクルにおける読出し制御に、考慮されるべき補正をかけて読出したデータについて再書込みを行う請求項１乃至８の何れか１項記載の半導体装置。
10. 前記不揮発性メモリセルの閾値電圧は、２つ以上の電圧値に設定可能である請求項１乃至９の何れか１項記載の半導体装置。
11. 前記制御回路は、特定コマンドを検出するコマンド検出回路と、特定エラーを検出するエラー検出回路を有し、特定コマンド又は特定エラーが検出されたとき、リフレッシュサイクルを起動する請求項１乃至１０の何れか１項記載の半導体装置。

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