JP2007323716A - 半導体集積回路 - Google Patents

Abstract

【課題】不揮発性メモリに対する書込み速度や消去速度のばらつきを低減する。
【解決手段】フラッシュメモリ（１）は、高電圧の印加によって閾値電圧が変化される複数の不揮発性メモリセル（２）と、高電圧の印加によって変化される閾値電圧を書込み状態又は消去状態とされる目的の閾値電圧に制御する制御回路（５）と、を有する。制御回路は、１回の消去用又は書込み用コマンドに応じた消去又は書込み動作において、目的の閾値電圧に至る前の閾値電圧の変化速度を判定するための判定レベル（２３）を用いて、消去又は書込みベリファイを行う。制御回路は、判定レベルを用いた消去又は書込みベリファイの判定結果により、閾値電圧の変化速度を速いと判定したときには、消去用パルス電圧又は書込み用パルス電圧の電圧値又はパルス幅を小さくし、閾値電圧の変化速度を遅いと判定したときには、その電圧値又はパルス幅を大きくする制御を行う。
【選択図】図１

Description

本発明は、電気的な閾値電圧の変更によって情報記憶を行う複数の不揮発性メモリセルを有する半導体集積回路に関し、例えばフラッシュメモリに適用して有効な技術に関する。

フラッシュメモリ等の不揮発性メモリは、例えばフローティングゲート（ＦＧ）、コントロールゲート（ＣＧ）、ソース（ＳＣ）及びドレイン（ＤＲ）を有する複数の不揮発性メモリセルを備える。不揮発性メモリセルは、電荷蓄積領域となるフローティングゲートに電子が注入されると閾値電圧が上昇し、また、フローティングゲートから電子が引き抜かれると閾値電圧が低下する。このような不揮発性メモリセルは、閾値電圧の変更によって記憶情報の書換えを行うことができる。また、電荷蓄積領域として窒化膜を用いたＭＯＮＯＳ（メタル・オキサイド・ナイトライド・オキサイド・セミコンダクタ）構造を有する不揮発性メモリセルでは、電子ではなくホールを電荷蓄積領域に注入することで、電荷蓄積領域内の電子を中和し、閾値電圧を低下させる。以下では、不揮発性メモリセルの閾値電圧を高くすることを書込み動作といい、閾値電圧を低くすることを消去動作という。

ところで、不揮発性メモリセルは、酸化膜や電荷蓄積領域の微少欠陥等に起因して書込み及び消去特性にばらつきを有する。例えば書込み動作において、複数の不揮発性メモリセルに閾値電圧を高くする書込み用パルス電圧を同じ強度で印加しても、電子が容易に注入されるものもあれば、容易に注入され難いものもある。このため、書込み動作や消去動作では、書込みベリファイや消去ベリファイによって、不揮発性メモリセルの閾値電圧を所定の閾値電圧分布に収めるようにしている。

特許文献１には、メモリセルに対する駆動パルス印加後の閾値電圧が所定範囲内にあるか否かを判定し、所定範囲外にあるときには、所定範囲内に収まるように、メモリセルに対する駆動パルスの電圧及びパルス幅のうちの少なくとも一方を調整する技術が記載されている。

特開２００５−４４４５４号公報

本発明者は、不揮発性メモリセルにおける書込み及び消去特性の経時的な劣化に起因した不揮発性メモリの書込み速度や消去速度のばらつきを低減する手段について検討した。即ち、書込み動作や消去動作において、不揮発性メモリセルに書込み及び消去特性のばらつきがあるときには、不揮発性メモリセルの閾値電圧を所定の閾値電圧分布に収めるまでに要する時間が異なってしまう。例えばフラッシュメモリの全メモリ領域のうち、特定のメモリ領域が記憶情報の書換えにより酸化膜や電荷蓄積領域が劣化していた場合、この特定のメモリ領域のみ書込み動作や消去動作が遅くなり、全メモリ領域内で書込み速度や消去速度がばらつくことになる。

不揮発性メモリセルでは、例えば書換え回数が１万回を超えると、書込み動作や消去動作を完了させるまでに書込み用パルス電圧を印加する回数（以下、書込み回数とも記す）や、消去用パルス電圧を印加する回数（以下、消去回数とも記す）が大きくなってしまう。ＭＯＮＯＳ構造を有する不揮発性メモリセルでは、書換え回数が１０万回にも達すると、温度依存性が顕在化し、書込み回数や消去回数が低温と高温で２倍程度の差が生じてしまうことがある。要するに、不揮発性メモリは、不揮発性メモリセルの劣化が進行すると書込み速度や消去速度のばらつきが大きくなってしまう。

特許文献１には、書込み／消去の繰返しサイクルにおいて、メモリセルに対する駆動パルスの電圧及びパルス幅のうちの少なくとも一方を調整することで、メモリセルの閾値電圧を所定範囲内に維持できると記載されている。しかしながら、特許文献１での書込み／消去の繰返しサイクルとは、１回の書込みコマンドや消去コマンドに応じた書込み動作や消去動作ではなく、書込み動作や消去動作が完了した後に、次回の書込み動作や消去動作で用いる駆動パルスを調整するという長い期間でのサイクルを意味している。

即ち、特許文献１の技術では、書込み動作や消去動作が完了した後に、メモリセルの閾値電圧を測定してレジスタ部に記憶し、この記憶された閾値電圧と、所定範囲を規定する上限値と下限値とを比較する。そして、比較した結果、記憶された閾値電圧が所定範囲外であれば、次回の書込み動作や消去動作で用いる駆動パルスの強度を、今回の書込み動作や消去動作で用いた駆動パルスよりも強く又は弱くしている。要するに、特許文献１の技術では、１回の書込みコマンドや消去コマンドに応じた書込み動作や消去動作における書込み速度や消去速度のばらつきを低減することはできない。

フラッシュメモリは、書込み速度や消去速度が遅いときには、デバイステストの一つであるプローブ検査で電圧トリミングを行って、書込み動作や消去動作に用いる高電圧のレベルを調整することは可能である。しかし、調整された電圧が高過ぎれば、過電圧によるストレスによって特性劣化の進行が速くなり、低過ぎれば、特性劣化後における消去及び書込みの処理時間が著しく長くなってしまう。本発明者は、消去及び書込み処理の度に消去及び書込みのための高電圧印加をダイナミックに最適化することの必要性を見出した。

本発明の目的は、不揮発性メモリに対する書込み速度や消去速度のばらつきを低減することができる半導体集積回路を提供することにある。

本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。

本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。

〔１〕本発明に係る半導体集積回路は、高電圧の印加によって閾値電圧が変化される複数の不揮発性メモリセル（２）と、前記不揮発性メモリセルに高電圧を印加する回路と、高電圧の印加によって変化される閾値電圧を目的の閾値電圧に制御する制御回路（５）と、を有する。前記制御回路は、高電圧の印加によって得られる閾値電圧の状態を逐次判定しながら、段階的に高電圧を印加する制御を行い、前記逐次判定の判定レベルとして、前記目的の閾値電圧に至る前の閾値電圧の変化速度を判定するための第１判定レベル（２３）を用いた読出し動作を行う。制御回路は、前記第１判定レベルを用いた読出し結果により、前記閾値電圧の変化速度が速いと判定されたときには、前記高電圧の印加の強度を弱め、前記閾値電圧の変化速度が遅いと判定されたときには、前記高電圧の印加の強度を強める制御を行う。

上記より、不揮発性メモリセルに対して段階的に高電圧を印加することで、閾値電圧が目的の閾値電圧に至るまでに段階的に変化している途中で、第１判定レベルを用いて閾値電圧の変化速度、言い換えると書込み速度や消去速度を判定できる。第１判定レベルは、高電圧を所定回数印加したとき、閾値電圧に期待される電圧値に対応している。つまり、高電圧が所定回数印加された後の閾値電圧が期待される電圧値付近であれば、標準的な変化速度と判定されることになる。これにより、不揮発性メモリセルの劣化により、閾値電圧の変化速度にばらつきが生じていた場合であっても、第１判定レベルを用いた変化速度の判定に基づいて、その後に印加する高電圧の強度を変更するから、閾値電圧の変化速度のばらつきを調整できる。従って、不揮発性メモリに対する書込み速度や消去速度のばらつきを低減することができる。即ち、寿命までの初期の段階では、過電圧によるストレスによって特性劣化の進行が速くなることを防止でき、消去及び書込み特性の劣化が顕在化した段階では、消去及び書込みの処理時間が著しく長くなることを抑制できる。

本発明の具体的な一つの形態として、前記高電圧は、閾値電圧を高くする書込み用パルス電圧、又は閾値電圧を低くする消去用パルス電圧（２１ａ〜２１ｃ，２１ｅ，２１ｆ）である。前記制御回路は、前記高電圧の印加の強度を弱めるときには、前記書込み用パルス電圧又は消去用パルス電圧のパルス幅又は電圧値を小さくし、前記高電圧の印加の強度を強めるときには、前記書込み用パルス電圧又は消去用パルス電圧のパルス幅又は電圧値を大きくする。上記より、書込み用パルス電圧や消去用パルス電圧を印加することで、閾値電圧の変化速度を調整することができる。

本発明の具体的な一つの形態として、前記第１判定レベルは、書込み動作において、前記目的の閾値電圧よりも低い電圧値である。前記制御回路は、前記書込み用パルス電圧の印加による閾値電圧が、前記低い電圧値よりも高いときに、前記閾値電圧の書込み速度が速いと判定し、前記低い電圧値よりも低いときに、前記閾値電圧の書込み速度が遅いと判定する。上記より、不揮発性メモリセルに対する書込み動作の途中で、書込み速度を判定できる。

本発明の具体的な一つの形態として、前記第１判定レベルは、前記目的の閾値電圧に至る前の閾値電圧を判定するために所定間隔で設定された複数の電圧値である。前記制御回路は、前記書込み用パルス電圧の印加による閾値電圧が、前記複数の電圧値のうち、最も高く設定された電圧値よりも高いときには、前記閾値電圧の書込み速度が非常に速いと判定し、今回印加された書込み用パルス電圧に対して変化量の小さい書込み用パルス電圧を次回印加させる。制御回路は、最も低く設定された電圧値よりも低いときには、前記閾値電圧の書込み速度が非常に遅いと判定し、今回印加された書込み用パルス電圧に対して変化量の大きい書込み用パルス電圧を次回印加させる。上記より、書込み用パルス電圧が所定回数印加された後の閾値電圧の変化速度は、複数の電圧値を用いて複数回判定されるから、書込み速度を精度よく判定できる。そして、書込み速度の判定結果に基づいて、次回印加する書込み用パルス電圧の電圧値又はパルス幅を決定することで、書込み速度を調整できる。例えば今回まで印加された書込み用パルス電圧が、印加される毎に所定の変化量で強度が強くなるステップパルスであった場合には、複数回判定された不揮発性メモリセルの閾値電圧によって、上記変化量を変更した書込み用パルス電圧を次回印加する。つまり、書込み速度が非常に速ければ、例えば今回印加した書込み用パルス電圧と同程度の強度の書込み用パルス電圧を次回印加することで、書込み速度を遅くできる。また、書込み速度が非常に遅ければ、例えば今回印加した書込み用パルス電圧に比べて、変化量が大きく、かつ強度の強い書込み用パルス電圧を次回印加することで、書込み速度を速くできる。

本発明の具体的な一つの形態として、前記第１判定レベルは、連続的に変化する電圧値である。このようにすれば、上記した複数の電圧値を用いた書込み速度の判定よりも、刻みの細かい判定が可能となるから、書込み速度を高い精度で判定できる。

本発明の具体的な一つの形態として、前記制御回路は、前記第１判定レベルを用いた読出し結果に基づく前記閾値電圧の書込み速度の判定を、前記目的の閾値電圧に至る前に複数回行い、前記書込み速度の判定を行った後に、前記第１判定レベルを高く変化させる。上記より、不揮発性メモリセルの閾値電圧の変化速度を、例えば書込み用パルス電圧が印加される毎に判定してもよい。そして、書込み用パルス電圧の印加回数に応じて期待される電圧値を第１判定レベルとすることで、閾値電圧の変化速度をより精度よく調整できる。

本発明の具体的な一つの形態として、前記第１判定レベルは、消去動作において、前記目的の閾値電圧よりも高い電圧値である。前記制御回路は、前記消去用パルス電圧の印加による閾値電圧が、前記高い電圧値よりも低いときに、前記閾値電圧の消去速度が速いと判定し、前記高い電圧値よりも高いときに、前記閾値電圧の消去速度が遅いと判定する。このようにすれば、上記した書込み動作と同様に、不揮発性メモリセルに対する消去動作の途中で、消去速度を判定できる。

本発明の具体的な一つの形態として、前記第１判定レベルは、前記目的の閾値電圧に至る前の閾値電圧を判定するために所定間隔で設定された複数の電圧値（２６ａ〜２６ｅ）である。前記制御回路は、前記消去用パルス電圧の印加による閾値電圧（２４）が、前記複数の電圧値のうち、最も低く設定された電圧値（２６ａ）よりも低いときには、前記閾値電圧の消去速度が非常に速いと判定し、今回印加された消去用パルス電圧に対して変化量の小さい消去用パルス電圧（２４ｃ）を次回印加させる。制御回路は、最も高く設定された電圧値（２６ｅ）よりも高いときには、前記閾値電圧の消去速度が非常に遅いと判定し、今回印加された消去用パルス電圧に対して変化量の大きい消去用パルス電圧（２４ｆ）を次回印加させる。このようにすれば、上記した書込み動作と同様に、消去用パルス電圧が所定回数印加された後の閾値電圧の変化速度は、複数の電圧値を用いて複数回判定されるから、消去速度を精度よく判定して調整できる。

本発明の具体的な一つの形態として、前記第１判定レベルは、連続的に変化する電圧値（２８）である。このようにすれば、上記した複数の電圧値を用いた消去速度の判定よりも、刻みの細かい判定が可能となるから、消去速度を高い精度で判定できる。

本発明の具体的な一つの形態として、前記制御回路は、前記第１判定レベルを用いた読出し結果に基づく前記閾値電圧の消去速度の判定を、前記目的の閾値電圧に至る前に複数回行い、前記消去速度の判定を行った後に、前記第１判定レベルを低く変化させる。このようにすれば、上記した書込み動作と同様に、閾値電圧の変化速度をより精度よく調整できる。

〔２〕本発明に係る半導体集積回路は、電気的に書込み及び消去が可能にされる複数の不揮発性メモリセル（２）と、前記不揮発性メモリセルに印加するパルス電圧を生成する電圧生成回路（１０）と、前記電圧生成回路で生成される前記パルス電圧を用いて、書込み及び消去動作とそのベリファイのための制御を行う制御回路（５）と、を備える。前記制御回路は、前記書込み動作において、前記複数の不揮発性メモリセルによる閾値電圧分布の反書込み方向の裾の閾値電圧が、予め設定された第１レベルを超えているか否かを判定する第１ベリファイを行い、前記第１ベリファイの判定結果に基づいて、それ以降の書込み動作における前記パルス電圧を決定する。制御回路は、前記裾の閾値電圧が、前記第１レベルよりも書込み方向に位置し、かつ、前記書込み動作を完了させる第２レベルを超えているか否かを判定する第２ベリファイを行う。

上記より、書込み動作の途中で、第１レベルを用いて閾値電圧分布に含まれる低い側の裾の閾値電圧に対する第１ベリファイを行う。第１レベルを、パルス電圧が所定回数印加された後に期待される閾値電圧とすれば、第１ベリファイを行うことで、閾値電圧の変化速度を判定することができる。そして、閾値電圧の変化速度に基づいて、それ以降の書込み動作に用いるパルス電圧を決定するから、閾値電圧の変化速度を調整できる。さらに、書込み動作での目的の閾値電圧とされる第２レベルを用いた第２ベリファイを行い、書込み動作を完了させることができる。このように、書込み動作の途中で閾値電圧の変化速度を判定して、それ以降の閾値電圧の変化速度を調整できるから、不揮発性メモリに対する書込み速度のばらつきを低減できる。

本発明の具体的な一つの形態として、前記制御回路は、前記第１ベリファイの判定結果により、前記裾の閾値電圧が前記第１レベルを超えていないときには、前記パルス電圧の変化量を大きくし、前記第１レベルを超えているときには、前記パルス電圧の変化量を小さくする。上記より、裾の閾値電圧が第１レベルよりも低ければ、書込み用パルス電圧の電圧値又はパルス幅を大きくすることで、それ以降の閾値電圧の変化速度を速くできる。また、裾の閾値電圧が第１レベルよりも高ければ、書込み用パルス電圧の電圧値又はパルス幅を小さくすることで、それ以降の閾値電圧の変化速度を遅くできる。このようにして、書込み動作における閾値電圧の変化速度を調整できる。

〔３〕本発明に係る半導体集積回路は、電気的に書込み及び消去が可能にされる複数の不揮発性メモリセル（２）と、前記不揮発性メモリセルに印加するパルス電圧を生成する電圧生成回路（１０）と、前記電圧生成回路で生成される前記パルス電圧を用いて、書込み及び消去動作とそのベリファイのための制御を行う制御回路（５）と、を備える。前記制御回路は、前記消去動作において、前記複数の不揮発性メモリセルによる閾値電圧分布の反消去方向の裾の閾値電圧が、予め設定された第１レベル（２３）を超えているか否かを判定する第１ベリファイを行い、前記第１ベリファイの判定結果に基づいて、それ以降の消去動作における前記パルス電圧を決定する。制御回路は、前記裾の閾値電圧が、前記第１レベルよりも消去方向に位置し、かつ、前記消去動作を完了させる第２レベル（２２）を超えているか否かを判定する第２ベリファイを行う。

このようにすれば、上記した書込み動作と同様に、消去動作の途中で閾値電圧の変化速度を判定して、それ以降の閾値電圧の変化速度を調整できるから、不揮発性メモリに対する消去速度のばらつきを低減できる。

本発明の具体的な一つの形態として、前記制御回路は、前記第１ベリファイの判定結果により、前記裾の閾値電圧が前記第１レベルを超えているときには、前記パルス電圧の変化量を大きくし、前記第１レベルを超えていないときには、前記パルス電圧の変化量を小さくする。上記より、閾値電圧分布に含まれる高い側の裾の閾値電圧が第１レベルよりも高ければ、消去用パルス電圧の電圧値又はパルス幅を大きくすることで、それ以降の閾値電圧の変化速度を速くできる。また、裾の閾値電圧が第１レベルよりも低ければ、消去用パルス電圧の電圧値又はパルス幅を小さくすることで、それ以降の閾値電圧の変化速度を遅くできる。このようにして、消去動作における閾値電圧の変化速度を調整できる。

本発明の具体的な一つの形態として、前記第１レベルは、予め設定された複数の電圧値である。前記制御回路は、前記第１ベリファイにおいて、前記複数の電圧値を用いて前記裾の閾値電圧を判定する。このようにすれば、書込み用パルス電圧や消去用パルス電圧が所定回数印加された後の閾値電圧の変化速度は、複数の電圧値を用いて複数回判定されるから、書込み速度や消去速度を精度よく判定して調整できる。

本発明の具体的な一つの形態として、前記第１レベルは、連続的に変化する電圧値である。前記制御回路は、前記第１ベリファイにおいて、前記連続的に変化する電圧値を用いて前記不揮発性メモリセルの閾値電圧を判定する。このようにすれば、上記した複数の電圧値を用いた書込み速度や消去速度の判定よりも、刻みの細かい判定が可能となるから、書込み速度や消去速度を高い精度で判定できる。

本発明の具体的な一つの形態として、前記制御回路は、前記第１ベリファイの判定結果に基づく前記パルス電圧の決定を、複数回行う。このようにすれば、不揮発性メモリセルの閾値電圧の変化速度を、例えば書込み用パルス電圧や消去用パルス電圧が印加される毎に判定することもできる。そして、書込み動作や消去動作の途中での閾値電圧の変化速度を精度よく判定できる。

本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。

即ち、不揮発性メモリに対する書込み速度や消去速度のばらつきを低減することができる。

図１には本発明を適用したフラッシュメモリが例示される。同図に示されるフラッシュメモリ１は、２値又は多値で情報記憶が可能にされた不揮発性メモリであり、特に制限されないが、単結晶シリコン等の１個の半導体基板に、相補型ＭＯＳ集積回路製造技術によって形成されている。

このフラッシュメモリ１は、多数の不揮発性メモリセル２をマトリクス状に配置したメモリアレイ（ＭＡＲＹ）３を有する。図には代表的に１個の不揮発性メモリセル２が示される。同図に例示される不揮発性メモリセル２は、特に制限されないが、２層ゲート構造の絶縁ゲート型のｎチャンネル電界効果トランジスタにより構成され、電荷蓄積領域としてシリコン窒化膜からなる電荷蓄積性絶縁膜２Ａを用いたＭＯＮＯＳ構造を有している。この不揮発性メモリセル２は、例えばＰ型シリコン基板上に設けたＰ型ウエル領域と、Ｐ型ウエル領域に形成されたソースＳＣ及びドレインＤＲと、電荷蓄積性絶縁膜２Ａと、コントロールゲートＣＧとを有する。電荷蓄積性絶縁膜２Ａは、ソースＳＣとドレインＤＲ間のチャネル形成領域の上に、例えば酸化シリコン膜で形成された絶縁膜を介して配置されている。コントロールゲートＣＧは、電荷蓄積性絶縁膜２Ａの上に、絶縁膜を介して配置されている。

次に、この不揮発性メモリセル２に対する情報のプログラム動作（書込み動作）、消去動作及び読出し動作について説明する。書込み動作は、特に制限されないが、ドレインＤＲからソースＳＣに電流を流し、ソースＳＣ端のシリコン基板表面でホットエレクトロンを発生させ、これをコントロールゲートＣＧと電荷蓄積性絶縁膜２Ａの高電圧による電界で電荷蓄積性絶縁膜２Ａに注入することで閾値電圧を高くする動作とされる。一方、消去動作は、特に制限されないが、シリコン基板表面で発生させたホットホールを電荷蓄積性絶縁膜２Ａに注入することで、電荷蓄積性絶縁膜２Ａ内の電子を中和し、閾値電圧を低くする動作とされる。また、読出し動作は、ビット線を予めプリチャージしておき、所定の読出し判定レベルをワード線選択レベルとして不揮発性メモリセル２を選択して、ビット線に流れる電流変化若しくはビット線に現れる電圧レベル変化によって記憶情報を検出可能にする動作とされる。尚、本明細書において高電圧とは、例えば通常、外部から供給される電源電圧より高い電圧をいう。

不揮発性メモリセル２のドレインＤＲは、列毎にビット線ＢＬに接続され、コントロールゲートＣＧは、行単位でワード線ＷＬに接続される。また、不揮発性メモリセル２のソースＳＣは、一括消去単位とされる消去ブロック毎に共通のソース線ＳＬに接続される。なお、図１において、ワード線ＷＬ、ビット線ＢＬ及びソース線ＳＬは各１本図示してあるが、実際にはメモリアレイ３の規模に応じて多数配置されている。

入出力バッファ（ＩＯＢ）４はコマンド入力、データ入出力、アドレス入力、及びストローブ信号入力を行う。制御回路（ＣＮＴ）５は、コマンドデコーダ（ＣＭＤＤＥＣ）６とシーケンサ（ＳＱＥＣ）７と、ロウアドレスレジスタ（ＲＡＲＥＧ）８を有し、不揮発性メモリセル２に対する書込み及び消去とそのベリファイのための制御等を行う。コマンドデコーダ６は、ストローブ信号と共にコマンドを入力し、入力したコマンドを解読する。シーケンサ７は、解読結果に基づいて書込み及び消去等の内部動作を制御する。その制御形態はコマンドによって相違される。ロウアドレスレジスタ８は、コマンドと共に供給されるロウアドレス信号をロウアドレスデコーダ（ＲＡＤＥＣ）９に供給する。

ロウアドレスデコーダ９は、ロウアドレス信号をデコードしてワード線ＷＬ及びソース線ＳＬの選択を行う。電源回路（ＶＧＥＮ）１０は、選択されたワード線ＷＬに供給すべき電圧を生成する。電源切替回路（ＶＳＥＬ）１１は、コマンドで指示されている動作に応じて、電源回路１０が生成した電圧を選択する。ここで、φ１は電源生成を制御する制御信号を総称し、φ２は電源切替を行う制御信号を総称する。選択されたワード線ＷＬには、書込み動作では書込みパルス電圧が供給され、消去動作では消去パルス電圧が供給され、読出し動作では読出し用電圧が供給される。シーケンサ７は、コマンドの解読結果に基づいて、内部動作の手順を制御し、例えば書込みパルス電圧や消去パルス電圧の電圧値とパルス幅の選択、そして書込み及び消去ベリファイのためのワード線電圧の選択を制御する。

書換回路（ＰＧＭＣ）１２にはビット線ＢＬが接続される。書換回路１２は、各ビット線ＢＬに一対一対応される図示を省略するセンスラッチを有する。センスラッチは、読出し動作ではビット線ＢＬに読み出された記憶情報を保持し、書込み動作では書込み許容又は書込み阻止を制御する制御ビットを保持する。書込み許容の制御ビットを保持するセンスラッチは、対応するビット線ＢＬをハイレベルに駆動して、書込みに必要なドレインＤＲ・ソースＳＣ間電流を形成する。また、書込み阻止の制御ビットを保持するセンスラッチは、対応するビット線ＢＬをローレベルに駆動し、前記ドレインＤＲ・ソースＳＣ間電流の形成を阻止する。この制御ビットは、データレジスタ回路（ＤＲＥＧ）１３に保持された書込みデータに基づいて、書換回路１２により生成される。φ３は書換え用の制御信号を総称する。

読出し動作では、ワード線ＷＬ１本の選択によって不揮発性メモリセル２から読み出される情報は、センスラッチのアレイからデータレジスタ回路１３に内部転送される。データレジスタ回路１３に対する書込みデータの入力選択、データレジスタ回路１３に対する読み出された情報の出力選択は、カラムスイッチ回路（ＣＳＷ）１４で選択されるバイトなどのアクセス単位で行われる。カラムスイッチ回路１４は、入出力バッファ４に入力された書込みデータをデータレジスタ回路１３に入力し、データレジスタ回路１３から出力された読出しデータを入出力バッファ４に供給する。

コマンドと共に供給されるカラムアドレス信号は、カラムアドレスカウンタ（ＣＡＣＵＮＴ）１５にプリセットされる。カラムアドレスカウンタ１５は、必要に応じてアドレスインクリメント動作を行い、カラムアドレス信号をカラムアドレスデコーダ（ＣＡＤＥＣ）１６に供給する。カラムアドレスデコーダ１６は、カラムアドレス信号をデコードして、デコード結果を出力する。カラムスイッチ回路１４は、デコード結果に基づいて所定ビット単位でビット線ＢＬを選択する。シーケンサ７は、コマンドの解読結果に基づいて、所定ビット単位の選択を制御する。

図２には、本発明の実施形態１に係るフラッシュメモリ１による消去動作のフローチャートが例示される。まず、制御回路５は、消去用コマンドが供給されると消去動作を開始する（Ｓ１）。そして、制御回路５は、制御信号φ１により電源回路１０を制御して、消去用パルス電圧を生成させ、さらに、制御信号φ２により電源切替回路１１を制御して、生成された消去用パルス電圧を選択させることにより、消去対象とされる不揮発性メモリセル２の選択されたワード線ＷＬに消去用パルス電圧を印加する（Ｓ２）。ステップＳ２において、不揮発性メモリセル２に印加される消去用パルス電圧は、いわゆるステップパルスであって、例えば不揮発性メモリセル２の劣化の進行をなるべく抑えるために、最初は強度が弱く、その後一定の変化量で強度が強くされる。消去用パルス電圧の強度は、電圧値やパルス幅を大きくすることで強くされる。ここで、制御回路５は、ステップパルスが印加される毎に、不揮発性メモリセル２が消去状態にあるか否かを判定（以下、ＥＶ判定とも記す）する消去ベリファイで用いられる消去用判定レベルよりも、電圧値が高い第１判定レベルを用いて消去ベリファイを行う。

ステップＳ２での消去用パルス電圧の印加回数が所定回数に達すると、制御回路５は、消去対象の不揮発性メモリセル２に対して中間判定を行う（Ｓ３）。中間判定とは、１回の消去用コマンドに応じた消去動作の途中で、上記第１判定レベルを用いた消去ベリファイを行うことで、不揮発性メモリセル２の閾値電圧の変化速度を判定することをいう。この第１判定レベルは、書込み状態の不揮発性メモリセル２に対する消去用パルス電圧の印加回数が所定回数に達した場合に、不揮発性メモリセル２に期待される閾値電圧とされる。消去動作における閾値電圧の変化速度は、消去用パルス電圧の印加回数に対する閾値電圧の変化量として捉えることができる。これは、不揮発性メモリセル２の閾値電圧が、消去用パルス電圧の印加回数に応じて消去方向、即ち閾値電圧が低くされる方向に変化するためである。制御回路５は、消去用パルス電圧の印加回数が所定回数になった後、例えば不揮発性メモリセル２の閾値電圧が第１判定レベル付近であり、かつ低ければ、閾値電圧の変化速度は期待される速度、即ち標準的な消去速度と判定する。

制御回路５は、ステップＳ３の中間判定で閾値電圧の変化速度が期待される標準的な消去速度と判定した場合には、中間判定の判定結果をＰａｓｓとして、中間判定以降に印加される消去用パルス電圧の消去能力を維持する決定を行う（Ｓ４）。ここで、消去能力を維持させるには、消去用パルス電圧を上記した一定の変化量を維持した状態で強度を強くすればよい。次に、制御回路５は、ステップＳ４で消去能力が維持された消去用パルス電圧を印加し（Ｓ６）、その都度、消去用判定レベルを用いてＥＶ判定を行い（Ｓ７）、消去状態とされる閾値電圧分布が得られて、ＥＶ判定の結果がＰａｓｓになるまで、ステップＳ６の処理を繰返す。その後、制御回路５は、ステップＳ７でＰａｓｓとなると、次の消去単位を指定して（Ｓ８）、再びステップＳ２の処理を行う。

以下、図３を用いて、ステップＳ２の処理と、ステップＳ３の中間判定でＰａｓｓと判定され、それ以降の消去用パルス電圧の消去能力を維持して、ＥＶ判定をＰａｓｓするまで消去用パルス電圧を印加する処理、即ち、ステップＳ３、Ｓ４、Ｓ６、Ｓ７の処理について詳細に説明する。図３には、消去速度が標準的と判定された場合での複数の不揮発性メモリセル２による閾値電圧分布の変化と、消去動作時に印加された消去用パルス電圧が概略的に例示されている。閾値電圧分布２０，２１Ａ〜２１Ｇは、横軸を閾値電圧Ｖｔｈとし、縦軸をｂｉｔｓとした座標上に示されている。閾値電圧分布２０は、書込み状態にある分布を示している。閾値電圧分布２１Ｇは、消去用判定レベル２２よりも低く、消去状態にある分布を示している。そして、図中右側には、消去用パルス電圧２１ａ〜２１ｇが示されている。消去用パルス電圧２１ａ〜２１ｇは、一定の変化量ａで強度が強くなっている。即ち、ステップＳ２の処理では、書込み状態である閾値電圧分布２０に含まれる複数の不揮発性メモリセル２に対して、強度の弱い消去用パルス電圧２１ａを印加する。これにより、閾値電圧分布２０は、図中矢印で示す消去方向に変化して閾値電圧分布２１Ａとなる。そして、制御回路５は、閾値電圧分布２１Ａに含まれる複数の不揮発性メモリセル２に対して第１判定レベル２３を用いた消去ベリファイを行う。

この第１判定レベル２３は、書込み状態の不揮発性メモリセル２に対する消去用パルス電圧の印加回数が３回、即ち消去用パルス電圧２１ａ，２１ｂ，２１ｃが印加されたときに、期待される閾値電圧とされる。このため、制御回路５は、まだステップＳ３の中間判定を行わず、閾値電圧分布２１Ａに含まれる複数の不揮発性メモリセル２に対して消去用パルス電圧２１ｂを印加して、第１判定レベル２３を用いた消去ベリファイを行う。そして、閾値電圧分布２１Ａは、消去方向に変化して閾値電圧分布２１Ｂとなる。次に、制御回路５は、閾値電圧分布２１Ｂに含まれる複数の不揮発性メモリセル２に対して、３回目に印加される消去用パルス電圧となる消去用パルス電圧２１ｃを印加した後に、ステップＳ３による中間判定を行う。このとき、消去対象とされる複数の不揮発性メモリセル２による閾値電圧分布は、閾値電圧分布２１Ｂから消去方向に変化して閾値電圧分布２１Ｃとなっている。制御回路５は、閾値電圧分布２１Ｃの高い側の裾の閾値電圧が、図示のように第１判定レベル２３の電圧値付近であり、かつ低い状態にあるので、閾値電圧の変化速度を標準的な消去速度と判定する。

制御回路５は、ステップＳ３の中間判定以降、消去用パルス電圧を一定の変化量ａで強度を強くして消去能力を維持させることをステップＳ４で決定し、次の消去用パルス電圧として消去用パルス電圧２１ｃよりも変化量ａだけ強度が強い消去用パルス電圧２１ｄを、閾値電圧分布２１Ｃに含まれる複数の不揮発性メモリセル２に印加する。これにより、閾値電圧分布２１Ｃは、消去方向に変化して閾値電圧分布２１Ｄとなる。そして、制御回路５は、消去用判定レベル２２を用いた消去ベリファイを行う。この消去ベリファイでは、閾値電圧分布２１Ｄに含まれる高い側の裾の閾値電圧が、消去用判定レベル２２よりも高いか否かのＥＶ判定を行う。その結果、閾値電圧分布Ｄは、この裾の閾値電圧が消去用判定レベル２２よりも高く、消去状態ではないと判定される。その後、閾値電圧分布２１Ｄに含まれる複数の不揮発性メモリセル２には、消去用パルス電圧２１ｅ，２１ｆ，２１ｇが印加されることで、消去方向に変化した閾値電圧分布２１Ｅ，２１Ｆ，２１Ｇが得られ、その都度、消去用判定レベル２２を用いた消去ベリファイによるＥＶ判定が行われる。要するに、ステップＳ６では、消去能力が維持された消去用パルス電圧２１ｄ〜２１ｇが消去対象とされる複数の不揮発性メモリセル２に印加され、その都度、ステップＳ７によるＥＶ判定が行われる。

そして、ステップＳ６で、閾値電圧分布２１Ｆに含まれる複数の不揮発性メモリセル２に対して、消去用パルス電圧２１ｇが印加されることで得られる閾値電圧分布２１Ｇは、その高い側の裾の閾値電圧が消去用判定レベル２２よりも低く、ステップＳ７でのＥＶ判定により消去状態と判定され、Ｐａｓｓとされる。従って、制御回路５は、１回の消去用コマンドに応じた消去動作の途中で、中間判定を行うことにより、それ以降の消去用パルス電圧の強度を一定の変化量ａで強くした、消去用パルス電圧２１ｄ〜２１ｇを印加することにより、標準的な消去速度を得ることができる。

再び図２に戻って、ステップＳ３の中間判定でＮＧとされた場合について説明する。制御回路５は、ステップＳ３の中間判定で閾値電圧の変化速度が遅く、ＮＧとされると、それ以降に印加する消去用パルス電圧の消去能力を上昇させる決定を行う（Ｓ５）。閾値電圧の変化速度が遅いとは、消去用パルス電圧の印加回数に対して閾値電圧の変化量が期待される変化量よりも小さく、消去速度が遅いことをいう。また、消去能力を上昇させるには、不揮発性メモリセル２に印加される消去用パルス電圧の強度を上記した変化量ａよりも大きい変化量で強くすればよい。そして、制御回路５は、ステップ５で決定された消去能力が上昇された消去用パルス電圧を印加し（Ｓ６）、ステップＳ７のＥＶ判定がＰａｓｓになるまでステップＳ６の処理を繰返す。

以下、図４を用いて、ステップＳ２の処理と、ステップＳ３の中間判定でＮＧと判定され、それ以降の消去用パルス電圧の消去能力を上昇させ、ＥＶ判定をＰａｓｓするまで消去用パルス電圧を印加する処理、即ち、ステップＳ３、Ｓ５、Ｓ６、Ｓ７の処理について詳細に説明する。図４には、消去速度が遅いと判定された場合での複数の不揮発性メモリセル２による閾値電圧分布の変化と、消去動作時に印加された消去用パルス電圧が概略的に例示されている。ここで、図３に例示した閾値電圧分布や消去用パルス電圧と同様なものは同一符号を付して説明を適宜省略する。まず、制御回路５は、書込み状態の閾値電圧分布２０に含まれる複数の不揮発性メモリセル２に対して、消去用パルス電圧２１ａ，２１ｂを印加した後には、その都度、第１判定レベル２３を用いた消去ベリファイを行う。そして、制御回路５は、閾値電圧分布２１Ｂに含まれる複数の不揮発性メモリセル２対して、消去用パルス電圧２１ｃを印加して、閾値電圧分布２１Ｃを得たときに、ステップＳ３による中間判定を行う。ここでの中間判定では、図示のように、閾値電圧分布２１Ｃの高い側の裾の閾値電圧が第１判定レベル２３よりも高いので、消去対象とされる複数の不揮発性メモリセル２のうちいくつかは閾値電圧の変化量が小さいことになる。これにより、制御回路５は、閾値電圧の変化速度が遅いと判定し、中間判定をＮＧとする。

そして、制御回路５は、ステップＳ４で中間判定以降に印加する消去用パルス電圧の消去能力を上昇させる決定をする。次に、制御回路５は、閾値電圧分布２１Ｃに含まれる複数の不揮発性メモリセル２に対して、図３とは異なり、消去用パルス電圧２１ｃに対する変化量がα×ａである消去用パルス電圧２１ｅを印加し（但し、α＞１とする）、閾値電圧分布２１Ｅを得る。この閾値電圧分布２１Ｃから閾値電圧分布２１Ｅへの変化量は、閾値電圧分布２１Ｂから閾値電圧分布２１Ｃへの変化量に比べて大きいので、閾値電圧の変化速度が速くなっている。その後、制御回路５は、ステップＳ７で、閾値電圧分布２１Ｅに対して消去用判定レベル２２を用いた消去ベリファイによりＥＶ判定を行い、その結果、閾値電圧分布２１Ｅを消去状態にはないと判定する。そして、制御回路５は、ステップＳ６で、閾値電圧分布２１Ｅに含まれる複数の不揮発性メモリセル２に対して、消去用パルス電圧２１ｅに対する変化量がａである消去用パルス電圧２１ｆを印加することで、その高い側の裾の閾値電圧が消去用判定レベル２２よりも低く、消去状態とされる閾値電圧分布２１Ｇを得る。要するに、制御回路５は、１回の消去用コマンドに応じた消去動作の途中で、中間判定を行い消去速度が遅いと判定された場合であっても、次に印加する消去用パルス電圧の強度を大きい変化量で強くした、消去用パルス電圧２１ｅとし、さらに、上記消去用パルス電圧２１ｆを印加することにより、消去速度を速くすることができる。これは、言換えると、消去速度のばらつきを低減するだけでなく、消去特性の劣化が顕在化した段階で、消去の処理時間が著しく長くなることを抑制できることにもなる。

図５には、フラッシュメモリ１の消去動作における消去特性が例示されている。図中、横軸を書換え回数、縦軸を消去回数とする。消去回数とは、消去対象とされる不揮発性メモリセルの閾値電圧が消去状態とされる閾値電圧分布に収まり、消去ベリファイがＰａｓｓとなって、消去動作を完了させるまでに要する消去用パルス電圧の印加回数をいう。また、消去特性Ａ，Ｂは、共に同一の不揮発性メモリセル２に対して消去用パルス電圧を印加した結果得られたものである。消去特性Ａは、フラッシュメモリ１の消去動作により得られる特性であって、書換え回数が１万回付近であっても消去用パルス電圧を５回印加するだけで、消去動作を完了できる。さらに、消去特性Ａでは、書換え回数が１０万回のとき、消去用パルス電圧を６回印加するだけで消去動作を完了できる。これは、書込み回数が１０万回に達して消去特性が劣化しても、不揮発性メモリセル２の消去動作が著しく長くならないことを示している。このように、実施形態１に係るフラッシュメモリ１の消去動作によれば、フラッシュメモリ１の全メモリ領域内で消去速度のばらつきを低減できると共に、消去特性が劣化した場合でも消去動作が著しく長くなることを抑制できる。

これに対して、消去特性Ｂは、ステップＳ３による中間判定を行わず、一定の変化量で強度が強くなるステップパルスにより得られる特性であって、書換え回数が１０００回までは消去用パルス電圧を５回印加するだけで、消去動作を完了できる。しかし、消去特性Ｂでは、換え回数が１万回では７回、１０万回では１０回も消去用パルス電圧を印加しなければならない。これは、中間判定を行わないステップパルスでは、不揮発性メモリセル２の消去特性が劣化した場合に、消去速度のばらつきが増加するだけでなく、消去動作が著しく長くなってしまうことを示している。

図６には、本発明の実施形態２に係るフラッシュメモリ１による消去動作のフローチャートが例示される。以下、図２に例示した消去動作と重複する処理については同一符号を付し、適宜説明を省略する。まず、制御回路５は、消去用コマンドが供給されると消去動作を開始し（Ｓ１）、消去対象とされる不揮発性メモリセル２の選択されたワード線ＷＬに消去用パルス電圧を印加する（Ｓ２）。これに続いて制御回路５は、消去対象の不揮発性メモリセル２に対して中間判定を行う（Ｓ９）。ステップＳ９の中間判定とは、１回の消去用コマンドに応じた消去動作の途中、即ち消去用パルス電圧の印加回数が所定回数に達したときに、図７〜図９に例示される複数の第１判定レベル２６ａ〜２６ｅを用いて変化速度をより精度よく判定することをいう。具体的には、制御回路５は、消去用パルス電圧の印加回数が所定回数に達した後に、消去判定レベル２５よりも電圧値が高く、所定間隔で設定された５つの第１判定レベル２６ａ〜２６ｅを用いた消去ベリファイによって、不揮発性メモリセル２の閾値電圧の変化速度を判定する。このとき、５つの第１判定レベル２６ａ〜２６ｅを用いた消去ベリファイでは、設定された電圧値が最も低い第１判定レベル２６ａを用いて最初の消去ベリファイを行い、その結果がＮＧであれば、次に電圧値が高い第１判定レベル２６ｂを用いて消去ベリファイを行う。つまり、ステップＳ９の中間判定では、消去ベリファイの結果がｐａｓｓとなるまで、設定された電圧値の低い方から高い方の第１判定レベル２６ａ〜２６ｅを用いて順番に消去ベリファイが行われる。そして、制御回路５は、ステップＳ９の判定結果として、それ以降に印加する消去用パルス電圧の強度を設定するための消去条件Ａ〜Ｆを生成する（Ｓ１０Ａ〜１０Ｆ）。

図７には、消去条件Ａが生成される場合での複数の不揮発性メモリセル２による閾値電圧分布と、消去条件Ａに対応する消去用パルス電圧が概略的に例示されている。第１判定レベル２６ａ〜２６ｅのうち第１判定レベル２６ｃは、図示を省略する書込み状態の閾値電圧分布に対して、消去用パルス電圧の印加回数が３回に達した場合での、期待される閾値電圧とされる。閾値電圧分布２４は、書込み状態の閾値電圧分布に対して、消去用パルス電圧を３回印加、即ち、図中右側に例示される消去用パルス電圧２４ａ，２４ｂ，２４ｃを印加した後に得られる。このとき、制御回路５は、ステップＳ９の中間判定を行う。

閾値電圧分布２４の高い側の裾の閾値電圧は、図示のように、第１判定レベル２６ａ〜２６ｅのうち最も電圧値が低く設定された第１判定レベル２６ａよりも低くなっている。これにより、ステップＳ９の中間判定では、閾値電圧分布２４が第１判定レベル２６ａを用いた最初の消去ベリファイでｐａｓｓと判定されたことになる。その結果、制御回路５は、閾値電圧分布２４に含まれる複数の不揮発性メモリセル２の閾値電圧の変化速度が非常に速いと判定し、図６に示されるステップＳ１０Ａにおいて、それ以降に印加する消去用パルス電圧の強度を消去用パルス電圧２４ｃと同一にするという消去条件Ａを生成する。これは、消去用パルス電圧２４ｂに対する変化量ｂである消去用パルス電圧２４ｃの強度を、それ以降は変化させないことを意味する。ここで、閾値電圧の変化速度が非常に速いのは、不揮発性メモリセル２の消去特性があまり劣化していないことを示している。制御回路５は、ステップＳ１１において、消去条件Ａに応じた消去用パルス電圧として、４回目、５回目に消去用パルス電圧２４ｃを印加する。このようにすれば、ステップＳ９の中間判定以降、閾値電圧分布２４に含まれる複数の不揮発性メモリセル２の消去速度を十分遅くするだけでなく、過電圧によるストレスによって消去特性の劣化の進行が速くなることを防止できる。

図８には、消去条件Ｃが生成される場合での複数の不揮発性メモリセル２による閾値電圧分布と、消去条件Ｃに対応する消去用パルス電圧が概略的に例示されている。閾値電圧分布２４の高い側の裾の閾値電圧は、図示のように、第１判定レベル２６ａ〜２６ｅのうち電圧値が中間に設定された第１判定レベル２６ｃ付近であり、かつそれよりも低くなっている。これにより、ステップＳ９の中間判定では、閾値電圧分布２４が第１判定レベル２６ａ，２６ｂを用いた消去ベリファイではＮＧであったが、第１判定レベル２６ｃでｐａｓｓと判定されたことになる。その結果、制御回路５は、不揮発性メモリセル２の変化速度が期待される標準的な消去速度と判定し、図６に示されるステップＳ１０Ｃにおいて、それ以降に印加する消去用パルス電圧の強度を、消去用パルス電圧２４ｂに対する消去用パルス電圧２４ｃの変化量と同一の変化量ｂで強くするという消去条件Ｃを生成する。そして、制御回路５は、ステップＳ１１において、消去条件Ｂに応じた消去用パルス電圧として、４回目、５回目に消去用パルス電圧２４ｄ，２４ｅを印加する。このようにすれば、閾値電圧分布２４に含まれる複数の不揮発性メモリセル２の消去速度を標準的な速度にすることができる。

図９には、消去条件Ｆが生成される場合での複数の不揮発性メモリセル２による閾値電圧分布と、消去条件Ｆに対応する消去用パルス電圧が概略的に例示されている。閾値電圧分布２４の高い側の裾の閾値電圧は、図示のように、第１判定レベル２６ａ〜２６ｅのうち電圧値が最も高く設定された第１判定レベル２６ｅよりも高くなっている。これにより、ステップＳ９の中間処理では、閾値電圧分布２４が第１判定レベル２６ａ〜２６ｅを用いた全ての消去ベリファイでＮＧと判定されたことになる。その結果、制御回路５は、閾値電圧分布２４に含まれる複数の不揮発性メモリセル２の閾値電圧の変化速度が非常に遅いと判定する。ここで、閾値電圧の変化速度が非常に遅いのは、不揮発性メモリセル２の消去特性の劣化が顕在化していることを示している。そして、制御回路５は、図６に示されるステップＳ１０Ｆにおいて、次回、つまり４回目に印加する消去用パルス電圧を、消去用パルス電圧２４ｂに対する消去用パルス電圧２４ｃの変化量ｂよりも大きい変化量β×ｂで強度が強くされた消去用パルス電圧２４ｆを印加し、それ以降、変化量ｂで強度を強くするという消去条件Ｆを生成する。但し、β＞１とする。そして、制御回路５は、ステップＳ１１において、消去条件Ｆに応じた消去用パルス電圧として、４回目、５回目に消去用パルス電圧２４ｆ，２４ｇを印加する。このようにすれば、ステップＳ９の中間判定以降、閾値電圧分布２４に含まれる複数の不揮発性メモリセル２の消去速度を十分速くするだけでなく、消去特性の劣化が顕在化した場合であっても、消去動作が著しく長くなることを抑制できる。

また、消去条件Ｂは、図示を省略するが、閾値電圧分布２４が第１判定レベル２６ａを用いた消去ベリファイではＮＧであったが、第１判定レベル２６ｂでｐａｓｓと判定されたとき、ステップＳ１０Ｂで生成される条件である。このとき、制御回路５は、閾値電圧の消去速度をやや速いと判定し、ステップＳ１１で４回目、５回目に消去用パルス電圧２４ｄ，２４ｅよりも強度がやや弱い消去用パルス電圧を印加することにより、過電圧によるストレスによって消去特性の劣化の進行が速くなることを防止できる。消去条件Ｄは、図示を省略するが、閾値電圧分布２４が第１判定レベル２６ａ，２６ｂ，２６ｃを用いた消去ベリファイではＮＧであったが、第１判定レベル２６ｄでｐａｓｓと判定されたとき、ステップＳ１０Ｄで生成される条件である。このとき、制御回路５は、閾値電圧の変化速度をやや遅いと判定し、ステップＳ１１で４回目、５回目に消去用パルス電圧２４ｄ，２４ｅよりも強度がやや強い消去用パルス電圧を印加することにより、複数の不揮発性メモリセル２の消去速度をやや速くするだけでなく、消去特性の劣化が顕在化した場合であっても、消去動作が著しく長くなることを抑制できる。消去条件Ｅは、図示を省略するが、閾値電圧分布２４が第１判定レベル２６ａ〜２６ｄを用いた消去ベリファイではＮＧであったが、第１判定レベル２６ｅでｐａｓｓと判定されたとき、ステップＳ１０Ｅで生成される条件である。このとき、制御回路５は、閾値電圧の変化速度を遅いと判定し、ステップＳ１１で４回目、５回目に消去用パルス電圧２４ｄ，２４ｅよりも強度が強く、消去用パルス電圧２４ｆ，２４ｇよりも強度がやや弱い消去用パルス電圧を印加する。これにより、複数の不揮発性メモリセル２の変化速度を速くできるだけでなく、上記同様に消去特性の劣化が顕在化した場合であっても、消去動作が著しく長くなることを抑制できる。

このように、実施形態２に係るフラッシュメモリ１の消去動作によれば、１回の消去コマンドに応じた消去動作において、例えば消去用パルス電圧を３回印加することで得られた閾値電圧分布２４の変化速度を５段階で判定して、消去速度を精度よく調整できる。これにより、フラッシュメモリ１の全メモリ領域内で消去速度のばらつきをより低減でき、さらに、過電圧によるストレスによって消去特性の劣化の進行が速くなることを防止したり、消去特性の劣化が顕在化した場合であっても、消去の処理時間が著しく長くなることを抑制できる。

図１０には、本発明の実施形態３に係るフラッシュメモリ１による消去動作のフローチャートが例示される。ここで、制御回路５は、ステップＳ７で消去用判定レベル２２（図４参照）を用いたＥＶ判定を行う前に、例えば図２に例示されたステップＳ３〜Ｓ６での中間判定に伴う閾値電圧の変化速度の判定と、この判定結果による消去能力に応じた消去用パルス電圧を印加する処理とを、複数回行う。即ち、制御回路５は、ステップＳ２で消去用パルス電圧を印加した後に、ステップＳ３〜Ｓ６の処理に対応するステップＳ１２Ａを行い、その後、ステップＳ１２Ｂ，１２Ｃを行う。このとき、制御回路５は、ステップＳ１２Ａでの第１判定レベルを例えば図４に示された第１判定レベル２３とすると、ステップＳ１２Ｂ，１２Ｃでの第１判定レベルを、第１判定レベル２３よりも低くなるように制御する。このようにすれば、不揮発性メモリセル２の閾値電圧の変化速度を、消去用パルス電圧が印加される毎に精度よく判定することができる。そして、ステップＳ１２Ａ〜１２Ｃで消去能力に応じた消去用パルス電圧を印加することで、閾値電圧の変化速度を精度よく調整して、消去速度のばらつきをより低減できるだけでなく、過電圧によるストレスによって消去特性の劣化の進行が速くなることを防止したり、消去特性の劣化が顕在化した場合であっても、消去の処理時間が著しく長くなることを抑制できる。

次に、フラッシュメモリ１における書込み動作について説明する。但し、書込み動作は、上記した消去動作と比べて目的とする閾値電圧が高い側にあること以外は略同様であるので、以下では概略的に説明する。ここで、書込み速度は、書込み用パルス電圧の印加回数に対する不揮発性メモリセル２の閾値電圧の変化量として捉えることができる。これは、不揮発性メモリセル２の閾値電圧は、書込み動作時に書込み用パルス電圧が印加される毎に書込み方向、即ち閾値電圧が高くされる方向に変化するためである。

制御回路５は、書込みコマンドに応じて書込み動作を制御するとき、書込み状態とされる閾値電圧よりも低い電圧値を、書込み速度を判定するための第１判定レベルとする。そして、制御回路５は、書込み用パルス電圧の印加回数が所定回数に達したときに、この第１判定レベルを用いた中間判定を行う。制御回路５は、ステップＳ３に対応する中間判定において、書込み用パルス電圧の印加による閾値電圧が、第１判定レベル付近であり、それよりも高いときに、ステップＳ４に対応する処理として閾値電圧の書込み速度が標準的な速度と判定する。この場合には、制御回路５は、ステップＳ６に対応する処理で書込み能力を維持させるために、中間判定以降に印加する書込み用パルス電圧の強度を、前回までに印加された書込み用パルス電圧値の同一変化量で強くする。一方、制御回路５は、ステップＳ３に対応する中間判定により、閾値電圧が第１判定レベルよりも低いときに、ステップＳ５に対応する処理として閾値電圧の書込み速度が遅いと判定する。この場合、制御回路５は、ステップＳ６に対応する処理で書込み能力を上昇させるために、中間判定以降に印加する書込み用パルス電圧の強度を、前回までに印加された書込み用パルス電圧値の変化量よりも大きい変化量で強くする。要するに、１回の書込みコマンドに応じた書込み動作の途中で閾値電圧の書込み速度を判定して、それ以降の閾値電圧の書込み速度を調整できる。

従って、フラッシュメモリ１によれば、全メモリ領域内で消去速度のばらつきだけでなく、書込み速度のばらつきも低減できる。さらに、フラッシュメモリ１の寿命までの初期の段階では、過電圧によるストレスによって特性劣化の進行が速くなることを防止でき、消去及び書込み特性の劣化が顕在化した段階では、消去及び書込みの処理時間が著しく長くなることを抑制できる。

図１１、図１２には、比較例として上記中間判定を行わなかった場合の一般的なＭＯＮＯＳ構造を有する不揮発性メモリセルの書込み特性、消去特性がそれぞれ例示されている。図中では、横軸を書換え回数、縦軸をそれぞれ書込み回数、消去回数とし、−４０℃、２５℃、１５０℃の環境下での書込み回数、消去回数の変化を例示している。不揮発性メモリセルは、図示のように書換え回数が１万回を超えると、書込み回数や消去回数が大きくなる特性を有し、さらに１０万回に達すると、温度依存性が顕在化して、−４０℃と１５０℃での書込み回数や消去回数の差が約２倍となる。例えば書込み回数は、高温になる程大きくなる。これは、高温になる程、電荷蓄積性絶縁膜に対するホットエレクトロンの注入が困難になるためと考えられる。また、消去回数は、低温になる程大きくなる。これは、低温になる程、電荷蓄積性絶縁膜に対するホットホールの注入と、電荷蓄積性絶縁膜内の電子と注入されたホットホールとの中和と、のバランスが崩れるためと考えられる。要するに、不揮発性メモリセルは、書換え回数が大きくなると、電荷蓄積性絶縁膜や絶縁膜の劣化が進行して、書込み回数や消去回数が大きくなる。このように、上記中間判定を採用しない場合にはＭＯＮＯＳ構造を有する不揮発性メモリセルは、消去特性や書込み特性の劣化が顕在化する段階で、書込み特性や消去特性にばらつきが生じてしまい、書込み速度や消去速度のばらつきが増加してしまう。

以上、本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。

例えばステップＳ９での中間判定では、不揮発性メモリセル２の閾値電圧の変化速度を、所定間隔で設定された第１判定レベル２６ａ〜２６ｅを用いて５段階で判定していたが、これに限られず、第１判定レベルを変更して適宜の段階で判定するようにしてもよい。例えば、図１３には、第１判定レベルとして連続的に変化する電圧値を用いた中間判定が概略的に例示されている。この中間判定では、消去ベリファイでの読出し時に選択されたワード線の電位を連続的に変位させて、不揮発性メモリセル２のソース・ドレイン間に電流が流れたか否かで閾値電圧を判定するレベルサーチと呼ばれるモードが実行される。要するに、第１判定レベルの刻みを小さくする。これにより、第１判定レベル２８は、図中矢印に示すように、電圧値の高い方や低い方に連続的変化することになる。このようにすれば、制御回路５は、第１判定レベル２８を用いて消去ベリファイを行うことにより、閾値電圧分布２９の高い側の裾の閾値電圧２９Ａを細かい刻みで判定して、閾値電圧の変化速度を高い精度で判定できる。

また、ステップＳ９での中間判定では、設定された電圧値の低い方から高い方の第１判定レベル２６ａ〜２６ｅを用いて順番に消去ベリファイを行ったが、これに限定されず、例えば設定された電圧値の高い方から低い方の第１判定レベル２６ｅ〜２６ａを用いて順番に消去ベリファイを行うようにしてもよい。このようにすれば、閾値電圧の変化速度が遅い場合に、変化速度を判定するために必要とされる消去ベリファイの回数を低減できる。さらに、ステップＳ１２Ａ〜１２Ｃの処理では、処理を行う毎に第１判定レベルの電圧値を低くするようにしたが、これに限定されず、同一の第１判定レベルを用いて中間判定を行ってもよい。また、書込み動作におけるステップＳ１２Ａ〜１２Ｃの処理は、処理を行う毎に第１判定レベルの電圧値を高くしてもよく、また、同一の第１判定レベルを用いて中間判定を行ってもよい。

さらに、不揮発性メモリセル２の構造や、消去及び書込みの方法は上記に限定されず、適宜変更可能であり、例えば電荷蓄積領域としてフローティングゲートを用いた構造であってもよい。このような不揮発性メモリセルでの消去動作は、Ｐ型ウエル領域とコントロールゲートＣＧを接地し、ドレインＤＲをオープンにした状態で、ソースＳＣに高電圧を印加して、ＦＮトンネル現象によりフローティングゲートの電子を放出させる方向に移動させることで閾値電圧を低くする動作とされる。また、本発明は、フラッシュメモリ単体の半導体集積回路に限らず、ＣＰＵ単体の半導体集積回路等、種々の半導体集積回路に広く適用することができる。

本発明を適用したフラッシュメモリを例示するブロック図である。 本発明の実施形態１に係るフラッシュメモリによる消去動作を例示するフローチャートである。 消去速度が標準的と判定された場合での複数の不揮発性メモリセルによる閾値電圧分布の変化と、消去動作時に印加された消去用パルス電圧を概略的に例示する説明図である。 消去速度が遅いと判定された場合での複数の不揮発性メモリセルによる閾値電圧分布の変化と、消去動作時に印加された消去用パルス電圧を概略的に例示する説明図である。 フラッシュメモリの消去動作における消去特性を比較例と共に例示する特性図である。 本発明の実施形態２に係るフラッシュメモリによる消去動作を例示するフローチャートである。 消去条件Ａが生成される場合での複数の不揮発性メモリセルによる閾値電圧分布と、消去条件Ａに対応する消去用パルス電圧を概略的に例示する説明図である。 消去条件Ｃが生成される場合での複数の不揮発性メモリセルによる閾値電圧分布と、消去条件Ｃに対応する消去用パルス電圧を概略的に例示する説明図である。 消去条件Ｆが生成される場合での複数の不揮発性メモリセルによる閾値電圧分布と、消去条件Ｆに対応する消去用パルス電圧を概略的に例示する説明図である。 本発明の実施形態３に係るフラッシュメモリによる消去動作を例示するフローチャートである。 中間判定を行わなかった場合の一般的なＭＯＮＯＳ構造を有する不揮発性メモリセルの書込み特性を例示する特性図である。 中間判定を行わなかった場合の一般的なＭＯＮＯＳ構造を有する不揮発性メモリセルの消去特性を例示する特性図である。 連続的に変化する電圧値を判定レベルとして用いた中間判定を概略的に例示する説明図である。

符号の説明

１ フラッシュメモリ
２ 不揮発性メモリセル
３ メモリアレイ（ＭＡＲＹ）
４ 入出力バッファ（ＩＯＢ）
５ 制御回路（ＣＮＴ）
６ コマンドデコーダ（ＣＭＤＤＥＣ）
７ シーケンサ（ＳＱＥＣ）
８ ロウアドレスレジスタ（ＲＡＲＥＧ）
９ ロウアドレスデコーダ（ＲＡＤＥＣ）
１０ 電源回路（ＶＧＥＮ）
１１ 電源切替回路（ＶＳＥＬ）
１２ 書換回路（ＰＧＭＣ）
１３ データレジスタ回路（ＤＲＥＧ）
１４ カラムスイッチ回路（ＣＳＷ）
１５ カラムアドレスカウンタ（ＣＡＣＵＮＴ）
１６ カラムアドレスデコーダ（ＣＡＤＥＣ）
２０，２１Ａ〜２１Ｃ，２１Ｅ，２１Ｇ，２４，２７，２９ 閾値電圧分布
２１ａ〜２１ｃ，２１ｅ，２１ｆ，２４ａ〜２４ｇ 消去用パルス電圧
２２，２５ 消去用判定レベル
２３，２６ａ〜２６ｅ，２８ 第１判定レベル

Claims (17)

1. 高電圧の印加によって閾値電圧が変化される複数の不揮発性メモリセルと、
   前記不揮発性メモリセルに高電圧を印加する回路と、
   高電圧の印加によって変化される閾値電圧を目的の閾値電圧に制御する制御回路と、を有し、
   前記制御回路は、高電圧の印加によって得られる閾値電圧の状態を逐次判定しながら、段階的に高電圧を印加する制御を行い、前記逐次判定の判定レベルとして、前記目的の閾値電圧に至る前の閾値電圧の変化速度を判定するための第１判定レベルを用いた読出し動作を行い、前記第１判定レベルを用いた読出し結果により、前記閾値電圧の変化速度が速いと判定されたときには、前記高電圧の印加の強度を弱め、前記閾値電圧の変化速度が遅いと判定されたときには、前記高電圧の印加の強度を強める制御を行う半導体集積回路。
2. 前記高電圧は、閾値電圧を高くする書込み用パルス電圧、又は閾値電圧を低くする消去用パルス電圧であり、
   前記制御回路は、前記高電圧の印加の強度を弱めるときには、前記書込み用パルス電圧又は消去用パルス電圧のパルス幅又は電圧値を小さくし、前記高電圧の印加の強度を強めるときには、前記書込み用パルス電圧又は消去用パルス電圧のパルス幅又は電圧値を大きくする請求項１記載の半導体集積回路。
3. 前記第１判定レベルは、書込み動作において、前記目的の閾値電圧よりも低い電圧値であり、
   前記制御回路は、前記書込み用パルス電圧の印加による閾値電圧が、前記低い電圧値よりも高いときに、前記閾値電圧の書込み速度が速いと判定し、前記低い電圧値よりも低いときに、前記閾値電圧の書込み速度が遅いと判定する請求項２記載の半導体集積回路。
4. 前記第１判定レベルは、前記目的の閾値電圧に至る前の閾値電圧を判定するために所定間隔で設定された複数の電圧値であり、
   前記制御回路は、前記書込み用パルス電圧の印加による閾値電圧が、前記複数の電圧値のうち、最も高く設定された電圧値よりも高いときには、前記閾値電圧の書込み速度が非常に速いと判定し、今回印加された書込み用パルス電圧に対して変化量の小さい書込み用パルス電圧を次回印加させ、最も低く設定された電圧値よりも低いときには、前記閾値電圧の書込み速度が非常に遅いと判定し、今回印加された書込み用パルス電圧に対して変化量の大きい書込み用パルス電圧を次回印加させる請求項３記載の半導体集積回路。
5. 前記第１判定レベルは、連続的に変化する電圧値である請求項４記載の半導体集積回路。
6. 前記制御回路は、前記第１判定レベルを用いた読出し結果に基づく前記閾値電圧の書込み速度の判定を、前記目的の閾値電圧に至る前に複数回行い、前記書込み速度の判定を行った後に、前記第１判定レベルを高く変化させる請求項３記載の半導体集積回路。
7. 前記第１判定レベルは、消去動作において、前記目的の閾値電圧よりも高い電圧値であり、
   前記制御回路は、前記消去用パルス電圧の印加による閾値電圧が、前記高い電圧値よりも低いときに、前記閾値電圧の消去速度が速いと判定し、前記高い電圧値よりも高いときに、前記閾値電圧の消去速度が遅いと判定する請求項２記載の半導体集積回路。
8. 前記第１判定レベルは、前記目的の閾値電圧に至る前の閾値電圧を判定するために所定間隔で設定された複数の電圧値であり、
   前記制御回路は、前記消去用パルス電圧の印加による閾値電圧が、前記複数の電圧値のうち、最も低く設定された電圧値よりも低いときには、前記閾値電圧の消去速度が非常に速いと判定し、今回印加された消去用パルス電圧に対して変化量の小さい消去用パルス電圧を次回印加させ、最も高く設定された電圧値よりも高いときには、前記閾値電圧の消去速度が非常に遅いと判定し、今回印加された消去用パルス電圧に対して変化量の大きい消去用パルス電圧を次回印加させる請求項７記載の半導体集積回路。
9. 前記第１判定レベルは、連続的に変化する電圧値である請求項８記載の半導体集積回路。
10. 前記制御回路は、前記第１判定レベルを用いた読出し結果に基づく前記閾値電圧の消去速度の判定を、前記目的の閾値電圧に至る前に複数回行い、前記消去速度の判定を行った後に、前記第１判定レベルを低く変化させる請求項７記載の半導体集積回路。
11. 電気的に書込み及び消去が可能にされる複数の不揮発性メモリセルと、前記不揮発性メモリセルに印加するパルス電圧を生成する電圧生成回路と、前記電圧生成回路で生成される前記パルス電圧を用いて、書込み及び消去動作とそのベリファイのための制御を行う制御回路と、を備え、
    前記制御回路は、前記書込み動作において、前記複数の不揮発性メモリセルによる閾値電圧分布の反書込み方向の裾の閾値電圧が、予め設定された第１レベルを超えているか否かを判定する第１ベリファイを行い、前記第１ベリファイの判定結果に基づいて、それ以降の書込み動作における前記パルス電圧を決定し、前記裾の閾値電圧が、前記第１レベルよりも書込み方向に位置し、かつ、前記書込み動作を完了させる第２レベルを超えているか否かを判定する第２ベリファイを行う半導体集積回路。
12. 前記制御回路は、前記第１ベリファイの判定結果により、前記裾の閾値電圧が前記第１レベルを超えていないときには、前記パルス電圧の変化量を大きくし、前記第１レベルを超えているときには、前記パルス電圧の変化量を小さくする請求項１１記載の半導体集積回路。
13. 電気的に書込み及び消去が可能にされる複数の不揮発性メモリセルと、前記不揮発性メモリセルに印加するパルス電圧を生成する電圧生成回路と、前記電圧生成回路で生成される前記パルス電圧を用いて、書込み及び消去動作とそのベリファイのための制御を行う制御回路と、を備え、
    前記制御回路は、前記消去動作において、前記複数の不揮発性メモリセルによる閾値電圧分布の反消去方向の裾の閾値電圧が、予め設定された第１レベルを超えているか否かを判定する第１ベリファイを行い、前記第１ベリファイの判定結果に基づいて、それ以降の消去動作における前記パルス電圧を決定し、前記裾の閾値電圧が、前記第１レベルよりも消去方向に位置し、かつ、前記消去動作を完了させる第２レベルを超えているか否かを判定する第２ベリファイを行う半導体集積回路。
14. 前記制御回路は、前記第１ベリファイの判定結果により、前記裾の閾値電圧が前記第１レベルを超えているときには、前記パルス電圧の変化量を大きくし、前記第１レベルを超えていないときには、前記パルス電圧の変化量を小さくする請求項１３記載の半導体集積回路。
15. 前記第１レベルは、予め設定された複数の電圧値であり、
    前記制御回路は、前記第１ベリファイにおいて、前記複数の電圧値を用いて前記裾の閾値電圧を判定する請求項１１乃至１４の何れか１項記載の半導体集積回路。
16. 前記第１レベルは、連続的に変化する電圧値であり、
    前記制御回路は、前記第１ベリファイにおいて、前記連続的に変化する電圧値を用いて前記不揮発性メモリセルの閾値電圧を判定する請求項１１乃至１４の何れか１項記載の半導体集積回路。
17. 前記制御回路は、前記第１ベリファイの判定結果に基づく前記パルス電圧の決定を、複数回行う請求項１５又は請求項１６記載の半導体集積回路。

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