CN103680622A - 具有适应性写操作的非易失性存储器(nvm) - Google Patents

Abstract

具有适应性写操作的非易失性存储器(NVM)。对存储阵列的存储单元执行写操作的方法包括：根据第一预定缓变率，在所述存储单元上应用所述写操作的第一多个脉冲，其中所述第一多个脉冲是预定数量的脉冲；执行所述存储单元的子集的阈值电压与中间验证电压的对比；以及如果存储单元的任何所述子集的阈值电压未通过与所述中间验证电压的对比，根据与所述第一预定缓变率相比具有增大的缓变率的第二预定缓变率，通过在所述存储单元上应用第二多个脉冲继续所述写操作。

Description

具有适应性写操作的非易失性存储器(NVM)

技术领域

本公开通常涉及非易失性存储器(NVM)，更具体地说，涉及包括适应性写操作的NVM。

背景技术

随着编程/擦除周期的数量的增加，由于电荷捕获，通常的非易失性存储器(NVM)越来越难执行写操作，例如编程和擦除。写的减慢可能变得显著，并且导致作为其一部分的系统性能降低。这对包括在高泄漏条件下在擦除上放置位单元的软编程的写过程的任何部分是显著的。然后软编程被用于轻微地增大阈值电压以将那些NVM单元从其高泄露条件中移除。虽然写的隧道部分对擦除来说是正常的，但也可以被用于编程。在任何情况下，不管正常编程、擦除或是软编程，写速度都受到电荷捕获的消极影响。每个写操作，包括正常编程、擦除和软编程操作中的每个，通常以作为写性能和位单元可靠性之间的折中的速度增加相关高电压脉冲幅值。当前写操作正在努力维持半导体技术其它方面出现的定标速度。随着存储单元的技术和特征尺寸越来越小以及操作温度的上升，写时间是必须要管理的挑战。

因此，需要改进上述提到的一个或多个问题的写操作。

附图说明

本公开所描述的好处、特征和优点关于下面的描述和附图会被更好的理解，其中：

图1是根据实施例的包括非易失性存储器（NVM）的集成电路的方框图；

图2是图1的具有NVM阵列和NVM控制器的NVM的更详细的方框图；

图3是在图2的NVM阵列上的通常由图2的NVM控制器控制的写操作的流程图；

图4是有助于理解图3的流程图的电压图；

图5是有助于理解图3的流程图的第一分布图；

图6是有助于理解图3的流程图的第二分布图；

图7是有助于理解图3的流程图的第三分布图；

图8是示出了是擦除操作的写操作的更详细的流程图；

图9是示出了是编程操作的写操作的更详细的流程图。

详细说明书

在一方面中，非易失性存储器具有写操作，其中如果需要克服在编程/擦除周期期间发生的写困难，例如电荷捕获问题，写脉冲的缓变率就要被增大。在最初根据初始缓变率使用写脉冲之后，存储单元被测试以了解它们是否移动的太慢。如果不是，根据写脉冲的正常缓变率，存储单元继续被写直到被成功地写。另一方面，如果存储单元移动的太慢，那么写继续进行，但会使用以相比于正常缓变率是增加的速率缓变的写脉冲。这将继续执行直到NVM单元被成功地写或写时间太长并且被终止相比于正常缓变率不必要是高的，同时编程/擦除周期计数还没有变大的情况，这样会减少由于写所造成的损失。相反，在期待写操作由于单元退化或由于编程/擦除周期计数变大而使电荷捕获变得过长的时候，写脉冲更快缓变以满足写时间规范。这不但在编程/擦除周期的计数变大之前，通过用较慢的正常缓变率减少损失而达到写失败点之前增加编程/擦除周期的整体计数，而且在编程/擦除周期计数变大之后，通过基于写操作中的位单元移动速度的监控自动以及适应性地切换到增大的缓变率而改进写性能。

图1是根据实施例的包括非易失性存储器（NVM）103的集成电路100的方框图。在所说明的实施例中，集成电路（IC）100可以实施片上系统（SOC）等等，其包括至少一个通过合适的接口105，例如具有多个信号或位的总线等等耦合于NVM103的处理器101。IC100可以包括其它电路、模块或器件，例如其它存储器件（未显示）、其它功能性模块（未显示）、以及外部接口，例如输入、输出或输入/输出（I/O）端口或插脚等等（未显示）。在替代实施例中，NVM103在IC100上被单独集成，而没有任何其它器件。在另一个替代实施例中，处理器101、NVM103和接口105是IC100上的较大系统的一部分。

图2是根据耦合于接口105的实施例的NVM103的更详细的方框图。NVM103包括NVM阵列201、耦合于NVM阵列201的行解码器203、耦合于NVM阵列201的逻辑列205、以及耦合于接口105、NVM阵列201、逻辑列205和行解码器203的NVM控制器207。逻辑列205包括列解码器和传感放大器（未显示）并且每个接口被显示为有多个信号或位。NVM控制器207通过行解码器203和逻辑列205控制NVM阵列201的过程，例如以当通过接口105或其它接口通信的时候响应处理器101。NVM控制器207通过向行解码器203提供行地址以及向逻辑列205提供列地址而访问NVM阵列201中的存储单元。数据通过列逻辑205被写入NVM阵列或从NVM阵列读取。NVM控制器207也驱动到NVM阵列201的源极和井电压（通过未显示的相应的开关和控制器）。

NVM控制器207中所示出的是电荷泵209、阈值电压（Vt）监控器211、编程缓变率控制逻辑213、以及擦除缓变率控制逻辑215。电荷泵209可以包括提供擦除栅极电压的负电荷泵、提供编程栅极电压和擦除井压的正电荷泵、以及提供编程漏极电压的漏极泵。以预定Vt验证读取水平的来自逻辑列205的输出数据被提供给Vt监控器211。Vt监控器211、编程缓变率控制逻辑213、以及擦除缓变率控制逻辑215通过在预定数量的编程/擦除脉冲之后监控中间Vt验证读取适应地调整编程缓变率和擦除缓变率。

NVM阵列201包括一个或多个存储单元块，其中每个存储块都有选定块大小，例如，16千字节（KB）、32KB、64KB、128KB、256KB等等。在NVM阵列201中的存储单元通常具有栅极（G）端、漏极（D）端和源极（S）端以及包括p井（PW）和n井(NW)的隔离井。在一个实施例中，每个存储块被组织成存储单元的行和列。每行存储单元的栅极端耦合于相应的多个字线的其中一个，其中字线耦合于行解码器203。每个存储单元列的漏极端耦合于相应的多个位线的其中一个，其中位线耦合于逻辑列205。每个存储单元的源极端和井（PW和NM）被NVM控制器207驱动或控制。

如所示出的，NVM阵列201包括至少一个存储块202，该存储块被配置以允许以适应性可调节或可配置的缓变率执行编程和擦除过程。

NVM阵列201中的存储单元可以根据多个配置中的任何一个被实现，例如半导体配置、层状硅金属硅纳米晶体等等。在一个实施例中，每个存储单元在硅衬底等等上被实施。在一个实施例中，每个存储单元的p井从带有n井的p衬底中隔离出来。一对n+类型掺杂区（未显示）形成于形成每个存储单元的漏极和源极的P井。每个存储单元还包括叠栅结构等等，该叠栅结构包括形成于p井上的氧化层（未显示）、被提供在氧化层上的浮动栅极（未显示）、被提供在浮动栅极上的介电层（未显示）以及被提供在形成栅极端的介电层上的控制栅极（未显示）。如本发明所描述的，除了在FN擦除脉冲期间，p井通常耦合于接地电压Vss以及n井通常耦合于源极电压Vdd。Vdd的电压水平取决于特定实施。

在一个实施例中，当电压脉冲在如本发明中进一步描述的擦除和编程过程期间的被应用于存储单元的时候，存储单元的p井和n井耦合于或以其它方式一起被驱动以共同地接收倾斜脉冲电压。假定“擦除脉冲”被应用于存储块202的每个存储单元，其中栅极端被驱动到选定擦除脉冲电压并且p井和n井共同地接收连续增大的擦除倾斜脉冲电压。因此，被应用于存储单元的每个擦除脉冲包括被应用于栅极端的擦除脉冲电压和被应用于存储单元的至少一个井连接的擦除倾斜脉冲电压。假定“编程脉冲”被应用于存储块202的一组存储单元，其中栅极端被驱动到倾斜编程栅极电压以及漏极端被驱动到选定编程漏极电压。编程脉冲将被应用于存储单元组，直到存储单元组被编程，并且这样的过程可以对存储块中的其它存储单元重复进行，直到整个存储块被编程。软编程脉冲与编程脉冲类似，但是具有较低的栅极电压。写操作可以是编程、擦除或软编程操作以及写脉冲可以是擦除脉冲、软编程脉冲或编程脉冲。

本公开使用示例NVM技术被描述，在该技术中，当栅极端接收具有相对固定幅值的擦除脉冲电压的时候，擦除倾斜脉冲电压被应用于存储单元的p井和n井。在替代实施例中，例如使用其它NVM技术的实施例等等，擦除倾斜脉冲电压替代地被应用于不同连接或存储单元的被擦除的端，例如栅极端等等。

本公开也使用示例NVM技术被描述，在该技术中，当漏极端接收具有相对固定幅值的不同编程脉冲电压的时候，倾斜编程脉冲电压被应用于存储单元的栅极。在替代实施例中，例如使用其它NVM技术的实施例等等，编程电压替代地被应用于不同连接或存储单元的被编程的端。这个可以应用于软编程，但是被应用于栅极的脉冲以较低水平。

图3是对于图2的NVM阵列201中的存储块202执行写操作的方法300的流程图，该操作通常由图2的NVM控制器207控制，并且包括步骤302、304、306、308、310、312、314和316。关于方法300的细节在图4、图5、图6以及图7中被显示。在步骤302，写脉冲被应用于存储块202以开始写操作。在步骤304做出关于接收写脉冲的存储单元是否达到根据验证电压的阈值电压的确定。如果所有这些存储单元已达到阈值电压，那么写操作如步骤306所显示的被完成。如果一个或多个这些存储单元尚未达到根据验证电压的阈值电压，那么在步骤308有关于是否有预定数量的写脉冲被应用以确定是否需要改变缓变率的确定。如果答案是不，那么在步骤304做出了关于是否最大数量的脉冲已被应用的确定。如果已应用最大数量，那么写过程如步骤316中所显示的而失败。如果没有应用最大数量，另一个写脉冲如步骤302所显示的被应用。该过程按这种形式继续进行，直到所有被写的NVM单元都通过，如步骤304中被确定的，或者步骤308中的缓变率决定是意味着已达到缓变率决定的“是”。例如，缓变率决定点可以从开始达到预定脉冲数量。直到达到“是”这个点，写脉冲一直跟随如图4所显示的初始缓变率。在图4的例子中，存在以第一水平403的多个写脉冲，并且然后以第二水平405的另一些。

如果到了改变缓变率的决定的时间，那么在步骤301做出所有被写的NVM存储单元是否被成功写入到中间水平的决定。图5和图6显示的是擦除操作的写操作例子的两种可能性。图5中所显示的是当被写的NVM单元的初始分布以及做决定时候的有关缓变率的中间分布改变时的分布502。为了能够在这些实例中被成功地写、擦除，所有被写的NVM单元必须已被验证以具有如由步骤304的擦除验证确定的足够低的阈值电压。在图5中，没有NVM单元被充分地写。此外，如步骤310所表示的，还有关于是否需要满足少量要求的进一步测试。这种较为少量的要求是用于确定被写的NVM单元在大量编程/擦除周期之后是否表现为有性能退化。在这种情况下，所有被写的NVM单元都没有这种表现，因为整个分布已使它们的阈值电压被充分改变以至于如图5的表所显示的到了中间验证点的左边。因此，当达到步骤308的缓变率决定点的时候，如果情况是如图5所显示的，那么步骤310决定中间阈值电压要求已被满足并且测试被认为是通过的。然后写过程以如图4所显示的正常缓变率404继续进行写脉冲。在正常缓变率404的这个例子中，下一个水平是水平405、407、409以及最终是峰值电压408。由于与初始缓变率402结合，正常缓变率404的到下一个水平的每个转换被相同数量的写脉冲分开。也就是说，正常缓变率和初始缓变率是相同的。在峰值电压407处超时之前的可能脉冲数量好像是任何其它水平脉冲数量的两倍左右，但不按比例进行并且差别很可能会更大。实际数量是基于退化的具体特性和编程/擦除周期数量用实验方法确定的。

另一方面，图6中所显示的是一些NVM单元尚未充分改变阈值电压以移动到中间验证的左边。这表明由于大量编程/擦除周期导致了性能退化并且为了成功完成写操作，期望增大写操作缓变率。因此，在步骤310确定中间Vt要求不被通过以及步骤312激活增大的写操作缓变率。这在图4中被显示为增大的缓变率406，其中显示下一个写脉冲在水平407。如果需要，写脉冲还将增大并且到下一个水平的增大都以大约正常缓变率404脉冲数量一半的速度增大。因此，当检测到NVM单元经历了由于很多编程/擦除周期产生的性能退化的时候，写脉冲会以增大的速度倾斜。结果就是很快达到峰值电压408，并且更高比例的写周期对于这些能激活写脉冲增大的缓变率的NVM单元会达到更高电压。当最终达到超时410的时候，那么写操作失败。在那个之前，最终结果将是图7中所显示的，其中所有被写的NVM单元已通过写操作，该操作在图5-图7的例子中是擦除操作。擦除操作通常会导致一些NVM单元过擦除并且要求对这些过擦除单元进行软编程。

图8中所显示的是一种方法800，该方法显示了当写操作是擦除操作的时候并且提供了比方法300更多的细节。擦除操作可以包含包括步骤802-814的预编程过程、包括步骤816-838的擦除过程以及包括步骤840-854的软编程过程。

在预编程过程期间，步骤802可以包括将当前行和列地址初始化为存储块202中的第一地址。在步骤804，对存储块202中的当前地址执行编程（PGM）验证测试。虽然编程和验证可以在独立的存储单元或存储单元子集上执行，编程和验证通常在每一页的基础上执行，其中每一页包括选定数量的存储单元或位，例如128位等等。编程脉冲每一次可以被应用于多个存储单元或位中，例如多达18位。在编程验证测试期间，当前地址处的每个存储单元的Vt与编程验证阈值（PVT）电压进行比较。如果当前地址处的任何存储单元的Vt低于PVT电压，操作进行到步骤806以确定最大数量的编程脉冲是否已被应用。如果最大数量的编程脉冲尚未被应用，操作进行到步骤808以将下一个编程脉冲应用于低于PVT的存储单元，然后到步骤804。

如果步骤806确定了最大数量的编程脉冲已被应用，步骤810表明擦除操作失败。

返回步骤804，如果编程验证过程在当前地址（即，该地址处的所有存储单元的Vt是PVT电压或高于PVT电压，例如，6V）通过，步骤812确定最后地址是否已被编程。如果最后地址尚未被编程，步骤814增加当前地址并且操作返回步骤804。否则，如果最后地址已被编程，操作继续到步骤816。操作通过附加编程脉冲在步骤804和步骤808之间循环，直到存储块202的每个存储单元的Vt都至少是PVT。

预编程过程完成之后，操作进行到擦除过程的步骤816。步骤816可以包括不履行在存储块202上使用正常缓变率运行的擦除过程。步骤818可以包括将地址初始化到存储块202中的第一地址。在任何情况下，这使用了擦除操作初始部分的擦除脉冲的正常缓变率。这类似于图4中所显示的初始缓变率402。

步骤820可以对存储块202的存储单元执行擦除（ERS）验证测试以确定存储块202是否满足擦除度量。虽然擦除脉冲通常是被应用于整个存储块202或存储块202的子集的批量操作，擦除验证通常在每一页的基础上执行，其中每一页包括选定数量的存储单元或位，例如，128位等等。在擦除验证测试期间，每个存储单元的Vt可以与擦除验证阈值（EVT）电压（表示每个存储单元的擦除度量）进行比较。如果存储块202的任何存储单元的Vt都大于EVT电压，例如，3.5V，操作进行到步骤822，该步骤确定当前擦除脉冲是否是选定中间脉冲。这类似于图3中所显示的方法300的步骤308。中间脉冲数量对具体NVM技术是预定的。例如，在NVM技术中，在擦除过程期间，p井电压会从4.2V倾斜到8.5V。因此，选定中间脉冲可以是电压高于有效擦除过程的预定电平的脉冲，但低于被应用的最大擦除电压。

如果当前擦除脉冲不是选定中间脉冲，步骤824确定最大数量擦除脉冲是否已被应用。如果最大数量的擦除脉冲尚未被应用，步骤826应用下一个擦除脉冲并且控制返回到步骤820。

返回步骤822，如果当前擦除脉冲是选定中间脉冲，步骤828通过Vt监控器211在第一读取页上执行Vt的中间擦除验证读取。这类似于图3中所显示的方法300的步骤310。如果步骤830确定第一读取页中的所有位具有低于额定电压的Vt电压，验证读取通过，并且控制被转移到步骤826以应用下一个擦除脉冲。缓变率以类似于图4中所显示的正常缓变率404继续进行。如果步骤803确定验证读取未通过，例如，第一读取页中不是所有位都低于预定中间验证读取Vt电平，步骤832使擦除脉冲的缓变率增大。将增大的缓变率标识设置为给用户的指示器，其中增大的缓变率被用于擦除是有益的。这类似于图3中所显示的方法300的步骤312和图4中所显示的增大的缓变率406。擦除过程然后以增大的缓变率从步骤832转移到步骤826。

返回参照步骤820，如果擦除验证在选定读取页或地址上通过，例如，存储块202中的选定读取页的任何存储单元的Vt都不高于EVT电压，操作进行到步骤836以确定最后地址是否已被擦除验证。如果最后地址尚未被擦除验证，步骤838增加地址并且转移过程到步骤820。过程通过应用附加擦除脉冲在步骤820到步骤830之间循环，直到存储块202的每个存储单元的Vt都低于EVT。如果步骤824确定最大数量的擦除脉冲已被应用，过程834表明擦除操作失败。

图8中所显示的方法800的实施例被设置以适应性地调整两个不同缓变率之间的擦除缓变率。擦除过程800可以被配置以处理多于两个的缓变率以通过检查更多中间擦除脉冲和中间验证读取水平进一步管理位单元退化。

擦除过程完成之后，软编程过程为存储块202初始化以将过擦除存储单元的Vt放置在软编程验证电压阈值（SPVT）和EVT之间的期望电压范围内。软编程过程通常在每一页的基础上执行，其中每一页包括选定数量的存储单元，例如128单元等等。软编程脉冲一次可以被应用于多个存储单元中。在实施例中，软编程脉冲一次可以被应用于多达36个存储单元中。软编程脉冲通常不如编程脉冲强，例如，有更低的电压、更短的脉冲持续时间、或两者的结合。软编程过程开始于步骤840，该步骤包括将地址初始化为存储块202中的第一地址。操作进行到步骤842以执行软编程（SFTPGM）验证测试,其中当前地址处的每个存储单元的Vt与SPVT电压进行比较。如果当前地址处的任何存储单元的Vt都低于SPVT电压，操作进行到步骤850以确定最大数量的软编程脉冲是否已被应用。如果最大数量的软编程脉冲尚未被应用，操作进行到步骤854以将软编程脉冲应用于使当前地址处的软编程验证读取失败的存储单元。软编程脉冲有选定电压电平和持续时间以将Vt增加到大于SPVT同时保持小于EVT。过程返回步骤842以确定当前地址处的每个存储单元的Vt是否小于SPVT，并且然后过程通过附加软编程脉冲在步骤842和步骤854之间循环，直到存储块202的每个存储单元的Vt在SPVT和EVT电压之间。

如果步骤850确定最大数量的软编程脉冲已被应用，步骤852表明擦除操作失败。

参照步骤842，如果软编程验证过程通过（即，Vt大于或等于SPVT电压），步骤844确定最后地址是否已被软编程验证。如果最后地址尚未被软编程验证，步骤848增加地址并且返回过程到步骤842。或者，如果最后地址已被软编程验证，过程转到步骤846以表明擦除操作已通过。作为选择方案，软编程也可以包括根据编程脉冲改变的缓变率，如根据图9中所显示的编程方法改变的缓变率。

图9是一种用于编程并且同样适用于软编程的方法900的实施例的流程图，至少一部分存储块202通常由图2的NVM控制器207执行和控制。在任何情况下，步骤开始于擦除脉冲，该脉冲最初以类似于图4中所显示的缓变率402的正常缓变率倾斜。步骤904可以包括提供第一存储单元地址和要被写入存储块202中的数据到NVM控制器207。

步骤906可以对存储块202的当前存储单元执行编程验证测试以确定存储单元是否满足编程度量。在编程验证测试期间，当前地址处的每个存储单元的Vt可以与编程验证阈值（PVT）电压(表示编程度量)进行比较。如果当前地址处的任何存储单元的Vt都低于PVT电压，操作进行到步骤910，该步骤确定当前编程脉冲是否是选定中间编程脉冲。选定中间编程脉冲是小于在编程过程期间被应用的最大数量脉冲的脉冲，但是等于或大于数量脉冲，其中存储单元在正常操作期间通常满足PVT，例如，没有大量泄露。这类似于图3中所显示的方法300的步骤308。

如果当前编程脉冲不是选定中间脉冲，步骤912确定最大数量的编程脉冲是否被应用。如果最大数量的编程脉冲被应用，步骤914应用下一个编程脉冲并且转移到步骤906。

返回步骤910，如果当前编程脉冲是选定中间编程脉冲，步骤916确定增大的缓变率标识是否被设置以表明由于退化性能被检测，同时先前存储地址被编程，增大的缓变率而被启用。如果增大的缓变率标识被设置，步骤916转移控制到步骤912。如果增大的缓变率标识尚未被设置，步骤916转移控制到步骤918。

步骤918可以包括通过Vt监控器211执行Vt的中间编程验证读取。如果步骤920确定由于页中被编程的所有位具有高于额定电压的Vt电压，中间编程验证Vt读取通过，控制被转移到步骤914以应用下一个编程脉冲并且编程使用类似于图4中所显示的正常缓变率404继续执行。如果步骤920确定验证Vt读取未通过，步骤922启用增大的缓变率并且设置增大的缓变率标识，以及编程脉冲的缓变率以类似于图4中所显示的正常缓变率4066被增大。

返回步骤906，如果编程验证通过，操作进行到步骤908以确定最后地址是否被编程。

如果最后步骤已被编程，步骤909表明存储单元组的编程操作已通过。如果最后地址尚未被编程，步骤908转移操作到步骤904。操作通过应用附加编程脉冲在步骤904和步骤901之间循环，直到存储块202的每个存储单元的Vt都至少是PVT。

图9中所显示的方法900的实施例被设置以适应性地调整两个不同缓变率之间的编程缓变率。编程过程900可以被配置以通过检查更多中间编程脉冲和使用附加增大的缓变率标识处理多余两个的缓变率。方法900可以被容易地调整以用于软编程。对于软编程，有用于确定缓变率是否应该变化的特定点。该点将被选择用于编程并且在步骤910被检测。会有编程状态，该编程状态表明编程是否表示由于大量先前编程/擦除周期而导致的性能退化。这个标准在步骤920中被使用。基于这个确定，步骤922处的缓变率或以正常缓变率继续执行或改变成增大的缓变率。

目前应了解已公开了系统和方法，其中通过在编程、软编程、和/或擦除操作期间监控存储单元Vt移动适应性地调整了写脉冲缓变率。即，当存储单元移动的过慢并且未通过中间验证Vt检查的时候，写脉冲缓变率将会增大以减少由于捕获电荷造成的写时间的迟缓。这就允许通过在NVM寿命的第一部分期间或直到后来增大缓变率以满足规定的写时间避免峰值电压或至少在峰值电压处的较少时间降低对NVM单元的损害。

具体地，一种对存储阵列的存储单元执行写操作的方法包括根据第一预定缓变率，在所述存储单元上应用所述写操作的第一多个脉冲，其中所述第一多个脉冲是预定数量的脉冲。所述方法还包括执行所述存储单元的子集的阈值电压与中间验证电压的对比。所述方法还包括如果存储单元的所述子集中的任何一个的阈值电压未通过与所述中间验证电压的对比，根据与所述第一预定缓变率相比具有增大的缓变率的第二预定缓变率，通过在所述存储单元上应用第二多个脉冲继续所述写操作。所述方法可以还包括如果存储单元的所述子集中的任何的阈值电压通过了与所述中间验证电压的对比，根据所述第一预定缓变率，通过在所述存储单元上应用第二多个脉冲继续所述写操作。所述方法可以具有所述执行所述写操作包括执行擦除过程的进一步特征。所述方法可以具有所述应用所述第一多个脉冲以及所述应用所述第二多个脉冲在所述存储单元的每个存储单元上被执行的进一步特征。所述方法可以具有在应用了所述第一多个脉冲的每个脉冲和所述第二多个脉冲的每个脉冲之后，执行所述存储单元的所述子集的阈值电压与擦除验证电压的对比，其中如果存储单元的所述每个子集的所述阈值电压通过了与所述擦除验证电压的对比，在所述存储单元上继续所述写操作的软编程过程。所述方法可用具有所述存储单元被排列在一组多个页中的进一步特征，其中每页作为多个所述存储单元，并且其中所述存储单元的所述子集被认为是所述多个页的第一页。所述方法可以具有所述第一预定缓变率使用第一电压增量以及所述第二预定缓变率使用大于所述第一电压增量的第二电压增量的进一步特征。所述方法可以具有所述第一预定缓变率使用所述第一多个脉冲的第一脉冲宽度以及所述第二预定缓变率使用所述第二多个脉冲的小于所述第一脉冲宽度的第二脉冲宽度的进一步特征。所述方法可以具有执行所述写操作包括执行编程过程或软编程过程的进一步特征。所述方法可以具有在应用所述第一多个脉冲的每个脉冲以及所述第二多个脉冲的每个脉冲之后，执行所述存储单元的所述子集的阈值电压与编程验证电压的对比的进一步特征，其中在所述存储单元上应用所述第一多个所述写操作脉冲被认为所述第一组多个脉冲仅仅被应用于所述存储单元的所述子集的那些阈值电压未通过与所述编程验证电压的对比的存储单元，以及在所述存储单元上应用所述第二多个所述写操作脉冲被认为所述第二组多个脉冲仅仅被应用于所述存储单元的所述子集的那些阈值电压未通过与所述编程验证电压的对比的存储单元。所述方法可以具有所述第二多个脉冲是第二预定数量的脉冲的进一步特征，并且可以具有执行所述存储单元的所述子集的阈值电压与第二中间验证电压的对比，如果存储单元的所述子集中的任何一个的阈值电压未通过与所述第二中间验证电压的对比，根据与所述第二预定缓变率相比具有增大的缓变率的第三预定缓变率，通过在所述存储单元上应用第三多个脉冲继续所述写操作，以及如果存储单元的所述子集中的任何一个的阈值电压通过了与所述第二中间验证电压的对比，根据所述第一或第二预定缓变率，通过在所述存储单元上应用第四多个脉冲继续所述写操作的进一步特征。

还公开了一种对存储阵列的存储单元执行写操作的方法，所述方法包括，在所述写操作的擦除过程中，根据第一预定缓变率，在所述存储单元的子集应用预定数量的脉冲。所述方法还包括确定存储单元的所述子集的至少一个存储单元的阈值电压是否大于中间验证电压。所述方法还包括在存储单元的所述子集的每个存储单元上应用多个附加脉冲。所述方法还包括如果存储单元的所述子集的至少一个存储单元的所述阈值电压大于所述中间验证电压，根据与所述第一预定缓变率相比具有增大的缓变率的第二预定缓变率，所述多个附加脉冲被应用。所述方法还包括如果存储单元的所述子集的至少一个存储单元的所述阈值电压不大于所述中间验证电压，根据所述第一缓变率，所述多个附加脉冲被应用。所述方法可以具有以下的进一步特征：在所述擦除过程之后，所述方法可以还包括通过在所述存储单元上执行软编程过程继续所述写操作。所述方法可以具有以下的进一步特征：在所述写操作的所述擦除过程中，所述方法可以还包括在应用了所述预定数量的脉冲的每个脉冲和所述多个附加脉冲的每个脉冲之后，将所述存储单元的所述子集的阈值电压与擦除验证电压进行对比，其中如果存储单元的所述子集的每个存储单元的所述阈值电压小于所述擦除验证电压，在所述存储单元上继续所述写操作的软编程过程。所述方法可以具有以下的进一步特征：所述存储单元被排列在多个页中，其中每页作为多个所述存储单元，并且其中所述存储单元的所述子集被认为是所述多个页的第一页。所述方法可以具有以下的进一步特征：所述第一预定缓变率使用第一电压增量以及所述第二预定缓变率使用大于所述第一电压增量的第二电压增量。所述方法可以具有所述第一预定缓变率使用第一脉冲宽度以及所述第二预定缓变率使用小于所述第一脉冲宽度的第二脉冲宽度的进一步特征。

还公开了非易失性存储（NVM）系统，该系统包括非易失性存储单元阵列。所述系统还包括耦合于所述阵列的控制器，其中所述控制器对于写操作根据第一预定缓变率将所述写操作的第一多个脉冲应用于所述阵列，其中所述第一多个脉冲是预定数量的脉冲，将所述阵列的子集的阈值电压与中间验证电压进行对比，并且如果所述子集的任何存储单元的阈值电压未通过与所述中间验证电压的对比，根据与所述第一预定缓变率相比具有增大的缓变率的第二预定缓变率，通过将第二多个脉冲应用于所述阵列，所述控制器继续所述写操作。所述系统可以具有以下的进一步特征：如果所述子集的每个存储单元的阈值电压通过了与所述中间验证电压的对比，根据所述第一预定缓变率，通过在所述存储单元上应用第三多个脉冲，所述控制器继续所述写操作。所述系统可以具有以下的进一步特征：所述写操作包括至少一个编程过程、软编程过程、以及擦除过程。

因此，应了解本发明描述的架构仅仅是示范的，并且事实上实现相同功能的很多其它架构可以被实现。从抽象的但仍有明确意义上来说，为达到相同功能的任何元件的排列是有效的“关联”，以便实现所需功能。因此，本发明中为实现特定功能的任何两个元件的结合可以被看作彼此“相关联”以便实现所需功能，不论架构或中间元件。同样地，任何两个元件这样的关联也可以被看作是“可运作性连接”或“可运作性耦合”于对方以实现所需功能。

又如，在一个实施例中，本发明公开说明的元件位于单一集成电路上的电路或在相同器件内的电路被实现。或者，所述系统可能包括任何数量的单独集成电路或彼此相联接的单独器件被实现。又如，系统或其中的一部分可能作为物理电路的软或代码特征被实现，或作为能够转化成物理电路的逻辑表征，例如在任何合适类型的硬件描述语言中被实现。

此外，本领域所属技术人员将认识到上述描述的操作之间的界限只是说明性的。多个操作功能或可组合成单一的操作，和/或单一的操作功能或可分布在附加操作中。而且，替代实施例可能包括特定操作的多个实例，并且操作的顺序在各种其它实施例中会改变。

虽然本发明公开参照某些优选版本被非常详细地进行了描述，其它版本和变体也是可能的和可考虑的。本领域所属技术人员应了解他们可以很容易地在没有脱离附属权利要求所定义的发明精神和范围内将公开的概念和特定实施例用作设计或修改执行本发明公开的相同目的的其它结构的基础。

Claims (20)

1.一种对存储阵列的存储单元执行写操作的方法，所述方法包括：

根据第一预定缓变率，对所述存储单元应用所述写操作的第一多个脉冲，其中所述第一多个脉冲是预定数量的脉冲；

执行所述存储单元的子集的阈值电压与中间验证电压的对比；以及

如果所述存储单元的子集中的任何一个的阈值电压未通过与所述中间验证电压的对比，根据与所述第一预定缓变率相比具有增大的缓变率的第二预定缓变率，通过在所述存储单元上应用第二多个脉冲继续所述写操作。

2.权利要求1所述的方法，进一步包括：

如果所述存储单元的子集中的任何一个的阈值电压通过了与所述中间验证电压的对比，根据所述第一预定缓变率，通过在所述存储单元上应用第二多个脉冲继续所述写操作。

3.根据权利要求1所述的方法，其中所述执行所述写操作包括执行擦除过程。

4.根据权利要求3所述的方法，其中所述应用所述第一多个脉冲以及所述应用所述第二多个脉冲是对所述存储单元的每个存储单元执行的。

5.根据权利要求4所述的方法，其中在应用了所述第一多个脉冲中的每个脉冲和所述第二多个脉冲的每个脉冲之后，执行所述存储单元的所述子集的阈值电压与擦除验证电压的对比，其中如果所述存储单元的子集中的每个的所述阈值电压通过了与所述擦除验证电压的对比，在所述存储单元上继续所述写操作的软编程过程。

6.根据权利要求1所述的方法，其中所述存储单元被排列在多个页中，其中每页作为多个所述存储单元，并且其中所述存储单元的所述子集被认为是所述组多个页的第一页。

7.根据权利要求1所述的方法，其中所述第一预定缓变率使用第一电压增量以及所述第二预定缓变率使用大于所述第一电压增量的第二电压增量。

8.根据权利要求1所述的方法，其中所述第一预定缓变率使用所述第一多个脉冲的第一脉冲宽度以及所述第二预定缓变率使用所述第二多个脉冲的小于所述第一脉冲宽度的第二脉冲宽度。

9.根据权利要求1所述的方法，其中执行所述写操作包括执行编程过程或软编程过程。

10.根据权利要求9所述的方法，其中在应用所述第一多个脉冲的每个脉冲以及所述第二多个脉冲的每个脉冲之后，执行所述存储单元的所述子集的阈值电压与编程验证电压的对比，其中：

在所述存储单元上应用所述写操作的所述第一多个脉冲进一步被认为所述第一多个脉冲仅仅被应用于所述存储单元的所述子集中的阈值电压未通过与所述编程验证电压的对比的存储单元，以及

在所述存储单元上应用所述写操作的所述第二多个脉冲进一步被认为所述第二多个脉冲仅仅被应用于所述存储单元的所述子集中的阈值电压未通过与所述编程验证电压的对比的存储单元。

11.根据权利要求1所述的方法，其中所述第二多个脉冲是第二预定数量的脉冲，所述方法进一步包括：

执行所述存储单元的所述子集的阈值电压与第二中间验证电压的对比；

如果所述存储单元的子集中的任何一个的阈值电压未通过与所述第二中间验证电压的对比，根据与所述第二预定缓变率相比具有增大的缓变率的第三预定缓变率，通过在所述存储单元上应用第三多个脉冲继续所述写操作；以及

如果所述存储单元的子集中的任何一个的阈值电压通过了与所述第二中间验证电压的对比，根据所述第一或第二预定缓变率，通过在所述存储单元上应用第四多个脉冲继续所述写操作。

12.一种对存储阵列的存储单元执行写操作的方法，所述方法包括：

在所述写操作的擦除过程中：

根据第一预定缓变率，向所述存储单元的子集应用预定数量的脉冲；

确定所述存储单元的子集的至少一个存储单元的阈值电压是否大于中间验证电压；以及

在所述存储单元的子集中的每个存储单元上应用多个附加脉冲，其中：

如果所述存储单元的子集的至少一个存储单元的所述阈值电压大于所述中间验证电压，根据与所述第一预定缓变率相比具有增大的缓变率的第二预定缓变率，应用所述多个附加脉冲；以及

如果所述存储单元的子集中的每个存储单元的所述阈值电压不大于所述中间验证电压，根据所述第一缓变率，应用所述多个附加脉冲。

13.根据权利要求12所述的方法，其中在所述擦除过程之后，所述方法包括：

通过对所述存储单元执行软编程过程继续所述写操作。

14.根据权利要求12所述的方法，其中在所述写操作的所述擦除过程中，所述方法进一步包括：

在应用所述预定数量的脉冲中的每个脉冲和所述多个附加脉冲中的每个脉冲之后，将所述存储单元的所述子集的阈值电压与擦除验证电压进行对比，其中如果所述存储单元的子集中的每个存储单元的所述阈值电压小于所述擦除验证电压，在所述存储单元上继续所述写操作的软编程过程。

15.根据权利要求12所述的方法，其中所述存储单元被排列在多个页中，其中每页作为多个所述存储单元，并且其中所述存储单元的所述子集被认为是所述多个页的第一页。

16.根据权利要求12所述的方法，其中所述第一预定缓变率使用第一电压增量以及所述第二预定缓变率使用大于所述第一电压增量的第二电压增量。

17.根据权利要求12所述的方法，其中所述第一预定缓变率使用第一脉冲宽度以及所述第二预定缓变率使用小于所述第一脉冲宽度的第二脉冲宽度。

18.一种非易失性存储（NVM）系统，包括：

非易失性存储单元阵列；以及

耦合到所述阵列的控制器，其中所述控制器对于写操作根据第一预定缓变率将所述写操作的第一多个脉冲应用于所述阵列，其中所述第一多个脉冲是预定数量的脉冲，将所述阵列的子集的阈值电压与中间验证电压进行对比，并且如果所述子集的任何存储单元的阈值电压未通过与所述中间验证电压的对比，根据与所述第一预定缓变率相比具有增大的缓变率的第二预定缓变率，通过将第二多个脉冲应用于所述阵列，所述控制器继续所述写操作。

19.根据权利要求18所述的NVM系统，其中如果所述子集的每个存储单元的阈值电压通过了与所述中间验证电压的对比，根据所述第一预定缓变率，通过在所述存储单元上应用第三多个脉冲，所述控制器继续所述写操作。

20.根据权利要求18所述的NVM系统，其中所述写操作包括编程过程、软编程过程、以及擦除过程中的至少一个。

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