JP7181984B1 - 半導体装置および消去方法 - Google Patents

Abstract

【課題】 ＩＳＰＥによるメモリセルの劣化速度を緩和することができる半導体装置を提供する。【解決手段】 本発明に係るＮＡＮＤ型フラッシュメモリは、メモリセルアレイと、メモリセルアレイの選択されたブロックを消去する消去手段とを有する。消去手段は、選択ブロックを第１および第２の消去ベリファイＥＶ１、ＥＶ２を行い、第１の消去ベリファイＥＶ１が合格でありかつ第２の消去ベリファイＥＶ２が不合格である場合には、前回と同じ消去電圧の消去パルスを印加し、第１の消去ベリファイＥＶ１が不合格である場合には、前回よりも１ステップ電圧だけ高い消去パルスを印加する。【選択図】 図７

Description

本発明は、ＮＡＮＤ型フラッシュメモリ等の半導体装置に関し、特に、消去時の消去パルスの制御に関する。

ＮＡＮＤ型フラッシュメモリでは、消去時のメモリセルのしきい値分布を制御するため、ＩＳＰＥ（Incremental Step Pulse Erase）方式を用いている。ＩＳＰＥは、図１に示すように、選択されたブロックのＰウエルに消去パルスＶｅｒｓ０を印加し、消去ベリファイで不合格と判定された場合には、消去パルスＶｅｒｓ０よりも１ステップ電圧だけ高い消去パルスＶｅｒｓ１を印加し、ブロック内のすべてのメモリセルの消去が合格と判定されるまで消去パルスの電圧を増加させて消去を行う。また、消去パルスの印加回数が許容される最大印加回数に到達した場合には、そのブロックをバッドブロックとして管理し消去を終了させる（例えば、特許文献１）。

特許第６２４９５０４号公報

ＮＡＮＤ型フラッシュメモリにおいて、プログラム／消去のサイクルが繰り返されると、Ｇｍ（トランスコンダクタンス）が劣化し、メモリセルに電流が流れ難くなり、メモリセルのしきい値が徐々に正の方向にシフトする。メモリセルの消去は、しきい値を負の方向に減少させるものであるため、サイクル数が増加すると消去が難くなり、消去速度が遅くなる。

従来のＩＳＰＥでは、サイクル数の増加によりメモリセルが劣化して消去速度が遅くなると、消去パルスの電圧を増加させることで消去時間の短縮を図っていたが、それ自身がメモリセルの劣化を加速させる原因と考えられている。つまり、選択ブロックの消去ベリファイはブロック単位で行われるため、ブロック内に消去が十分なＮＡＮＤストリングと消去が不十分なＮＡＮＤストリングとが含まれる場合、消去ベリファイは不合格となり、ステップ電圧を増加した消去パルスが選択ブロックに印加される。このため、消去が十分なＮＡＮＤストリングのメモリセルにとっては過剰な電圧ストレスが印加されることになり、メモリセルの劣化が加速されてしまう。その結果、エンデュランス特性も悪化してしまう。

本発明は、このような従来の課題を解決し、ＩＳＰＥによるメモリセルの劣化速度を緩和することができる半導体装置および消去方法を提供することを目的とする。

本発明に係るＮＡＮＤ型フラッシュメモリの消去方法は、メモリセルアレイの選択ブロックに消去パルスを印加するステップと、前記選択ブロックを第１の読出し電圧で第１の消去ベリファイを行うステップと、前記選択ブロックを前記第１の読出し電圧よりも低い第２の読出し電圧で第２の消去ベリファイを行うステップと、第１および第２の消去ベリファイに基づき次に印加する消去パルスを制御するステップとを有し、前記制御するステップは、前回と同じ消去電圧の消去パルスを印加することを含む。

ある態様では、前記制御するステップは、第１の消去ベリファイと第２の消去ベリファイで規定されるしきい値間で、前回と同じ消去電圧の消去パルスを印加することを含む。ある態様では、前記制御するステップは、第１の消去ベリファイが合格でありかつ第２の消去ベリファイが不合格である場合には、前回と同じ消去電圧の消去パルスを印加し、第１の消去ベリファイが不合格である場合には、前回よりも１ステップ電圧だけ高い消去パルスを印加する。ある態様では、前記制御するステップは、前回と同じ消去電圧の消去パルスを印加する回数が規定数Ｑに到達した場合には、次回のプログラム後の消去時に当該選択ブロックに印加する消去パルスの消去電圧が１ステップ電圧だけ高くなる設定を行う。ある態様では、前記制御するステップは、前記規定数Ｑの消去パルスを印加したときのしきい値のシフト量が１ステップ電圧だけ高い消去パルスを印加したときのしきい値のシフト量と等しくなるように前記規定数Ｑを設定する。ある態様では、消去の許容時間をＴｍａｘ、次の消去パルスの印加時間をＴｐとしたとき、消去パルスの許容印加回数Ｎｍａｘは、Ｎｍａｘ＝Ｔｍａｘ／Ｔｐであり、前記制御するステップは、許容印加回数Ｎｍａｘに基づき規定数Ｑを設定する。ある態様では、前記印加するステップは、メモリセルのしきい値が負の方向に緩やかな速度でかつ概ね線形にシフトする状態になるように、初期消去パルスを印加することを含み、前記制御するステップは、前記初期消去パルスの印加後の次の消去パルスを制御する。

本発明に係る半導体装置は、ＮＡＮＤ型のメモリセルアレイと、前記メモリセルアレイの選択されたブロックを消去する消去手段とを有し、前記消去手段は、前記選択ブロックを第１の読出し電圧で第１の消去ベリファイを行いかつ当該第１の読出し電圧よりも低い第２の読出し電圧で第２の消去ベリファイを行い、第１および第２の消去ベリファイに基づき次に印加する消去パルスを制御し、第１の消去ベリファイと第２の消去ベリファイで規定されるしきい値間で前回と同じ消去電圧の消去パルスを印加することを含む。

ある態様では、前記消去手段は、第１の消去ベリファイが合格でありかつ第２の消去ベリファイが不合格である場合には、前回と同じ消去電圧の消去パルスを印加し、第１の消去ベリファイが不合格である場合には、前回よりも１ステップ電圧だけ高い消去パルスを印加する。ある態様では、前記消去手段は、前回と同じ消去電圧の消去パルスを印加する回数が規定数Ｑに到達した場合には、次回のプログラム後の消去時に当該選択ブロックに印加する消去パルスの消去電圧が１ステップ電圧だけ高くなる設定を行う。ある態様では、前記消去手段は、前記規定数Ｑの消去パルスを印加したときのしきい値のシフト量が１ステップ電圧だけ高い消去パルスを印加したときのしきい値のシフト量と等しくなるように前記規定数Ｑを設定する。ある態様では、消去の許容時間をＴｍａｘ、次の消去パルスの印加時間をＴｐとしたとき、消去パルスの許容印加回数Ｎｍａｘは、Ｎｍａｘ＝Ｔｍａｘ／Ｔｐであり、前記制御手段は、許容印加回数Ｎｍａｘに基づき規定数Ｑを設定する。ある態様では、前記消去手段は、メモリセルのしきい値が負の方向に緩やかな速度でかつ概ね線形にシフトする状態になるように、初期消去パルスを印加し、当該期消去パルスの印加後の次の消去パルスを制御する。

本発明によれば、第１および第２の消去ベリファイに基づき次に印加する消去パルスを制御するようにしたので、次に印加する消去パルスの消去電圧と前回と同じ消去電圧とすることができ、これにより、メモリセルの劣化速度が加速されるのを抑制することができる。

従来のフラッシュメモリのＩＳＰＥによる消去を説明する図である。 本発明の実施例に係るＮＡＮＤ型フラッシュメモリの構成を示すブロック図である。 メモリセルのしきい値と消去時間との関係を示すグラフである。 本発明の実施例に係るフラッシュメモリの消去動作を説明するフローチャートである。 図５（Ａ）は、しきい値分布と消去ベリファイＥＶ１との関係を示す図、図５（Ｂ）は、しきい値分布と消去ベリファイＥＶ２との関係を示す図である。 本発明の実施例によるＩＳＰＥの消去パルスと印加回数との関係を示すテーブルである。 本発明の実施例に係るＩＳＰＥによる消去パルスの印加例を示す図である。

次に、本発明の実施の形態について図面を参照して詳細に説明する。本発明に係る半導体装置は、例えば、ＮＡＮＤ型フラッシュメモリ、あるいはこのようなフラッシュメモリを埋め込むマイクロプロセッサ、マイクロコントローラ、ロジック、ＡＳＩＣ、画像や音声を処理するプロセッサ、無線信号等の信号を処理するプロセッサなどである。以下の説明では、ＮＡＮＤ型フラッシュメモリを例示する。

図２は、本発明の実施例に係るＮＡＮＤ型フラッシュメモリの構成を示すブロック図である。本実施例に係るフラッシュメモリ１００は、複数のメモリセルが行列状に配列されたメモリアレイ１１０と、読出しデータを外部に出力したり、外部から入力されるデータを取り込む入出力バッファ１２０と、入出力バッファ１２０を介して入力されたアドレスデータを保持するアドレスレジスタ１３０と、入出力バッファ１２０を介して受け取ったコマンドデータや外部端子に印加された制御信号に基づき各部を制御するコントローラ１４０と、ＩＳＰＥなどに関する設定情報を記憶する設定情報記憶部１５０と、アドレスレジスタ１３０からの行アドレス情報Ａｘに基づきブロックの選択やワード線の選択等を行うワード線選択回路１６０と、メモリセルアレイ１１０の選択されたページから読み出されたデータを保持したり、選択されたページにプログラムするためのデータを保持するページバッファ／センス回路１７０と、アドレスレジスタ１３０からの列アドレス情報Ａｙに基づきページバッファ／センス回路１７０内の列の選択等を行う列選択回路１８０と、読出し、プログラムおよび消去等のために必要な種々の電圧（プログラム電圧Ｖｐｇｍ、パス電圧Ｖｐａｓｓ、読出し電圧Ｖｒｅａｄ、消去電圧Ｖｅｒｓなど）を生成する内部電圧発生回路１９０とを含んで構成される。

メモリセルアレイ１１０は、例えば、列方向に配置されたｍ個のブロックＢＬＫを有する。各ブロックは、複数のＮＡＮＤストリングを含み、１つのＮＡＮＤストリングは、直列に接続された複数のメモリセルと、ビット線側選択トランジスタと、ソース線側選択トランジスタとを含み、ビット線側選択トランジスタは、対応する１つのグローバルビット線に接続され、ソース線側選択トランジスタは、共通のソース線に接続される。各メモリセルのゲートはワード線に接続され、ビット線側選択トランジスタおよびソース線側選択トランジスタの各ゲートは、選択ゲート線に接続され、ワード線ＷＬ、選択ゲート線は、ワード線選択回路１６０によって駆動される。また、各ビット線は、偶数ビット線または奇数ビット線を選択するためのビット線選択回路を介してページバッファ／センス回路１７０に接続される。

設定情報記憶部１５０は、ＩＳＰＥに関する設定情報として、消去パルスの初期値、ステップ電圧、消去パルスの最大印加回数、規定数Ｑ等を記憶する。ある態様では、パワーオン動作時に、メモリセルアレイ１１０のフューズセルから読み出された設定情報が設定情報記憶部１５０にロードされる。

ワード線選択回路１６０は、行アドレスＡｘに基づきワード線ＷＬを介してメモリセルを駆動し、また選択ゲート線を介してビット線側選択トランジスタやソース線側選択トランジスタを駆動し、ブロックやページを選択する。列選択回路１８０は、列アドレスＡｙに従いグローバルビット線を選択し、例えばページ内のデータの読出し開始位置などを選択する。

コントローラ１５０は、ＲＯＭ／ＲＡＭ等を含むマイクロコントローラあるいはステートマシン等を用いて構成され、フラッシュメモリ１００の動作を制御する。読出し動作では、ビット線に或る正の電圧を印加し、選択ワード線に或る電圧（例えば０Ｖ）を印加し、非選択ワード線にパス電圧（例えば４．５Ｖ）を印加し、ビット線側選択トランジスタ、ソース線側選択トランジスタをオンし、共通ソース線に０Ｖを印加する。プログラム動作では、選択ワード線に高電圧のプログラム電圧Ｖｐｇｍ（例えば、１５～２０Ｖ）を印加し、非選択のワード線に中間電位（例えば１０Ｖ）を印加し、ビット線側選択トランジスタをオンさせ、ソース線側選択トランジスタをオフさせ、「０」または「１」のデータに応じた電位をビット線に供給する。

消去動作では、ブロック内の選択ワード線に０Ｖを印加し、Ｐウエルに消去電圧Ｖｅｒｓを印加し、フローティングゲートの電子を基板に引き抜くことで、ブロック単位でデータを消去する。消去電圧は、ＩＳＰＥのアルゴリズムに従い決定される。

次に、本実施例のＩＳＰＥによる消去方法について説明する。従来のＩＳＰＥでは、消去ベリファイが不合格の場合、次に印加する消去パルスの消去電圧を１ステップだけ増加させるが、この法は、消去速度が速いメモリセルにとってはオーバーストレスであり、メモリセルの劣化速度が速まる可能性がある。

他方、消去に許容される時間は、エンデュランス特性などを考慮し、例えば、Ｐ／Ｅサイクル数が１００Ｋのときの消去速度が遅くなったときを基準にして決定される。従来のＩＳＰＥでは、消去ベリファイが不合格であれば、消去の許容時間を考慮することなく、つまり、消去の許容時間が十分に残っているにもかかわらず、消去パルスの電圧を増加させる。

本実施例のＩＳＰＥでは、消去ベリファイが不合格のとき、一律に消去パルスの電圧を増加させるのではなく、消去の許容時間を有効に活用しつつ、前回と同じ消去電圧の消去パルスを繰り返し印加することを可能にし、消去速度が速いメモリセルにオーバーストレスが加わらないようにし、そのようなメモリセルが劣化する速度を緩和する。

図３は、種々の消去電圧の消去パルスを一定時間間隔で印加したときのメモリセルのしきい値と消去時間（横軸は対数）との関係を示すグラフである。ここでは、一例として、消去電圧が１８ｖ、１９ｖ、２０ｖ、２１ｖの消去パルスの印加を示している。同図に示すように、消去電圧が同じ消去パルスを繰り返し印加した場合、消去開始時刻から約５×１０^－６で、しきい値が負の方向に概ね線形にシフトし、消去開始時刻が約１０^－１で、しきい値のシフトが飽和し概ね一定になる。消去電圧が大きい方が（１８ｖよりも２１ｖの方が）、飽和したときの負のしきい値電圧は大きくなる。

このグラフから言えることは、消去開始から一定時間までの間は（～５×１０^－６程度）、しきい値は殆ど変化しないが、その後、消去電圧が同じ消去パルスを印加すると、しきい値は緩やかな速度でかつ概ね線形に変化する。

本実施例のＩＳＰＥでは、このようなしきい値が緩やかな速度でかつ線形に変化する特性を利用して、消去パルスの電圧を決定する。例えば、図３に示す５×１０^－６～１×１０^－１の消去期間、またはその消去期間に対応するしきい値の範囲内において、選択ブロックの第１の消去ベリファイＥＶ１と、第２の消去ベリファイＥＶ２とを行い、メモリセルのしきい値が当該範囲内にあるか否かが検証される。メモリセルのしきい値が第１の消去ベリファイＥＶ１と第２の消去ベリファイＥＶ２との間に存在する場合、選択ブロックには
可能な限り同一消去電圧の消去パルスが印加される。

但し、許容される消去時間には制限があるので、同一電圧の消去パルスを印加する回数にも上限を設ける必要がある。例えば、許容される消去時間をＴｍａｘ、１回の消去パルスの印加時間をＴｐとしたとき（各消去パルスの印加時間は等しい）、消去パルスの許容印加回数Ｎｍａｘは、Ｎｍａｘ＝Ｔｍａｘ／Ｔｐである。許容印加回数Ｎｍａｘに基づき、同一電圧で印加することができる消去パルスの回数を決定することができる。

図４は、本実施例のＩＳＰＥの動作フローである。コントローラ１４０は、外部から入力された消去コマンドおよびアドレスに応答して、あるいは内部的にガーベッジコレクションを実行させるための内部消去コマンドに応答してＩＳＰＥアルゴリズムを実行する（Ｓ１００）。

コントローラ１４０は、ワード線選択回路１６０を介して選択されたブロックのワード線をＧＮＤレベルにし、Ｐウエルに消去パルスを印加する（Ｓ１１０）。初期シーケンスとして、メモリセルのしきい値が図３に示すようなしきい値が緩やかな速度でかつ線形に変化する領域に突入するように、１つまたは複数の初期の消去パルスが印加される。

次に、コントローラ１４０は、選択ブロックの消去ベリファイＥＶ１を行う（Ｓ１２０）。消去ベリファイＥＶ１は、選択ブロックの各ワード線にベリファイ読出し電圧Ｖｇ１を印加し、選択ブロックの各ＮＡＮＤストリングの消去状態を検証する。

図５（Ａ）は、消去ベリファイＥＶ１とメモリセルのしきい値分布の関係を模式的に示した図である。しきい値分布Ａのように、全てのメモリセル（またはＮＡＮＤストリング）のしきい値がベリファイ読出し電圧Ｖｇ１よりも小さければ、消去ベリファイＥＶ１は合格である。他方、しきい値分布Ｂ１のように、一部のメモリセルのしきい値がベリファイ読出し電圧Ｖｇ１よりも大きければ、消去ベリファイＥＶ１は不合格である。また、しきい値分布Ｂ２のように、その下限値がベリファイ読出し電圧Ｖｇ１に到達していない場合にも消去ベリファイＥＶ１は不合格である

消去ベリファイＥＶ１が不合格の場合、選択ブロックのメモリセルのしきい値が未だ十分に負の方向にシフトしておらず、言い換えれば、図３に示すしきい値が緩やかに線形に変化する領域に到達していないと判定し、この場合には、コントローラ１４０は、次の消去パルスの消去電圧を１ステップだけ増加させ（Ｓ１６０）、この増加した消去パルスを選択ブロックに印加する（Ｓ１１０）。

一方、消去ベリファイＥＶ１が合格であれば、２回目の消去ベリファイＥＶ２が行われる（Ｓ１３０）。消去ベリファイＥＶ２は、ベリファイ読出し電圧Ｖｇ１よりも小さいベリファイ読出し電圧Ｖｇ２を用いて行われる。図５（Ｂ）は、消去ベリファイＥＶ２とメモリセルのしきい値分布の関係を模式的に示した図である。消去ベリファイＥＶ１を合格したしきい値分布Ａが、しきい値分布Ａ１のように全てのメモリセルのしきい値がベリファイ読出し電圧Ｖｇ２よりも小さければ、消去ベリファイＥＶ２は合格である。しかし、しきい値分布Ａ２のように、一部でもしきい値がベリファイ読出し電圧Ｖｇ２よりも大きければ、消去ベリファイＥＶ２は不合格である。

消去ベリファイＥＶ２が合格の場合には（ステップＳ１３０）、選択ブロックの消去は終了する。消去ベリファイＥＶ２が不合格の場合、コントローラ１４０は、次の消去パルスの電圧を決定する。この場合、コントローラ１４０は、同一電圧の消去パルスの印加回数が規定値Ｑに到達したか否かを判定し（Ｓ１４０）、規定値Ｑ以下であれば、次の消去パルスの消去電圧を前回と同じに決定し（Ｓ１５０）、前回と同じ消去電圧の消去パルスが選択ブロックに印加される（Ｓ１１０）。規定値Ｑを超える場合には、コントローラ１４０は、消去パルスの消去電圧を１ステップだけ増加させるためのフラグをメモリ等に設定する（Ｓ１７０）。コントローラ１４０は、次のプログラム後の当該ブロックを消去するとき、フラグを参照し、消去電圧が１ステップ電圧だけ増加した消去パルスを選択ブロックに印加することになる。フラグの設定後、コントローラ１４０は、次の消去パルスの消去電圧を前回と同じに決定し（Ｓ１５０）、前回と同じ消去電圧の消去パルスが選択ブロックに印加される（Ｓ１１０）。

ステップＳ１１０～Ｓ１７０の処理は、消去ベリファイＥＶ２が合格するまで繰り返され、緩やかな消去速度の消去パルスの印加が繰り返される。但し、全体の消去パルスを印加する回数が許容印加回数Ｎｍａｘに到達した場合には、選択ブロックをバッドブロックとして管理し、消去を終了させる。

このように本実施例の消去方法によれば、消去の許容時間を有効に活用しつつ、前回と同一の消去電圧の消去パルスを繰り返し印加できるようにしたので、消去速度が速いメモリセルに過度な電圧ストレスが印加されるのを防ぎ、メモリセルが劣化する速度を緩和させることができる。その結果、従来のＩＳＰＥと比較してフラッシュメモリのエンデュランス特性を改善することができる。

次に、本実施例のＩＳＰＥの具体例について説明する。図６は、消去電圧と消去パルスの印加回数との一例を示すテーブルであり、図７（Ａ）は、図６の“Ｓｔｅｐ－４”の消去例、図７（Ｂ）は、図６の“Ｓｔｅｐ－９”の消去例である。消去の初期シーケンスとして、ランプ消去パルスＰ１と、１４．０ｖの波高値の消去パルスＰ２と、１４．４ｖの波高値の消去パルスＰ３とが印加される。初期シーケンスは、選択ブロックのメモリセルのしきい値を、しきい値が緩やかに線形に変化する領域に移行させるために実施される。各消去パルスの印加時間は、５００ｕｓに設定され、消去ベリファイＥＶ１のベリファイ読出し電圧がＶｇ＝１．４ｖ、消去ベリファイＥＶ２のベリファイ読出し電圧がＶｇ２＝１．０ｖに設定される。また、１４．４ｖの消去パルスを印加したときのしきい値のシフト量×規定値Ｑが、１ステップ電圧だけ高い１４．８ｖの消去パルスを１回印加したときのしきい値のシフト量に概ね等しくなることを想定し、ここでは、前回と同じ消去電圧の消去パルスを印加することができる回数の規定値Ｑを５に設定する。

先ず、図６の“Ｆｒｅｓｈ”に示すように、Ｐ／Ｅサイクル数が少ない選択ブロックには、消去の初期シーケンスとして、ｒａｍｐ消去パルスＰ１（５００ｕｓ）→消去パルスＰ２（１４ｖ,５００ｕｓ）→消去パルスＰ３（１４．４ｖ,５００ｕｓ）が印加される。１．５ｍｓ後、消去ベリファイＥＶ１、ＥＶ２が行われる。

（１）消去ベリファイＥＶ１、ＥＶ２がそれぞれ合格した場合、消去は終了する。
（２）消去ベリファイＥＶ１が合格、消去ベリファイＥＶ２が不合格の場合、”Ｓｔｅｐ－１”に示すように、消去パルスＰ４（１４．４ｖ，５００ｕｓ）が印加される。
（３）２．０ｍｓ後、消去バリファイＥＶ１、ＥＶ２がそれぞれ合格した場合、消去は終了する。消去ベリファイＥＶ１が合格、消去ベリファイＥＶ２が不合格の場合、”Ｓｔｅｐ－２”に示すように、消去パルスＰ５（１４．４ｖ，５００ｕｓ）が印加される。
（４）２．５ｍｓ後、消去ベリファイＥＶ１、ＥＶ２がそれぞれ合格した場合、消去は終了する。消去ベリファイＥＶ１が合格、消去ベリファイＥＶ２が不合格の場合、“Ｓｔｅｐ－３”に示すように、消去パルスＰ５（１４．４ｖ，５００ｕｓ）が印加される。
（５）３．０ｍｓ後、消去ベリファイＥＶ１、ＥＶ２がそれぞれ合格した場合、消去は終了する。消去ベリファイＥＶ１が合格、消去ベリファイＥＶ２が不合格の場合、“Ｓｔｅｐ－４”に示すように、消去パルスＰ６（１４．４ｖ，５００ｕｓ）が印加される。
（６）ステップ－４では、消去パルスＰ６の印加が規定数Ｑに到達したため、消去電圧を１ステップ電圧だけ増加させるためのフラグが設定される。このフラグの設定により、当該ブロックを次に消去するときの消去パルスの消去電圧が１４．８ｖに設定される。従って、次回のプログラム後の当該選択ブロックの消去では、“ステップＳｔｅｐ－５”に示すように、消去の初期シーケンス（消去パルスＰ１、Ｐ２、Ｐ３）の印加後に、消去パルス（１４．８ｖ，５００ｕｓ）が印加される。

図７（Ａ）は、初期シーケンスとして消去パルスＰ１、Ｐ２、Ｐ３の印加後、消去ベリファイＥＶ１が合格、消去ベリファイＥＶ２が不合格となり、消去パルスＰ３と同じ電圧の消去パルスＰ４が印加され、その後も連続して消去ベリファイＥＶ２が不合格となり、消去パルスＰ３と同じ電圧の消去パルスＰ５、Ｐ６、Ｐ７の印加が繰り返され、消去パルスＰ７の印加により消去ベリファイＥＶ２が合格した例である（図６のＳｔｅｐ－４”の消去例）。この場合、１４．４ｖの消去パルスの印加回数が規定値Ｑ（＝５）に到達したため、消去パルスの消去電圧を１ステップ電圧だけ増加されるためのフラグが設定される。

図７（Ｂ）は、前回の消去の際に１ステップ電圧を増加させるフラグが設定されたときの消去例（図６のＳｔｅｐ－９”）であり、すなわち、初期シーケンスとして消去パルスＰ１、Ｐ２、Ｐ３の印加後、前回の消去時に設定されたフラグに従い、１ステップ電圧が増加された消去パルスＰ４（１４．８）が印加され、２．０ｍｓの消去ベリファイＥＶ１が合格、消去ベリファイＥＶ２が不合格となり、消去パルスＰ４と同じ電圧の消去パルスＰ５が印加され、その後も連続して消去ベリファイＥＶ２が不合格となり、消去パルスＰ４と同じ電圧の消去パルスＰ５、Ｐ６、Ｐ７、Ｐ８の印加が繰り返され、消去パルスＰ８の印加により消去ベリファイＥＶ２が合格した例である。この場合、１４．８ｖの消去パルスの印加回数が規定値Ｑ（＝５）に到達したため、消去パルスの消去電圧を１ステップ電圧だけ増加されるためのフラグが設定される。

上記実施例で記載した消去パルスの消去電圧、消去パルスの印加時間、ステップ電圧、規定値Ｑなどは一例であり、これらの値は、ＮＡＮＤ型フラッシュメモリに要求されるスペック等に応じて適宜変更され得る。

本発明の好ましい実施の形態について詳述したが、本発明は、特定の実施形態に限定されるものではなく、特許請求の範囲に記載された発明の要旨の範囲内において、種々の変形・変更が可能である。

１００：フラッシュメモリ １１０：メモリセルアレイ
１２０：入出力バッファ １３０：アドレスレジスタ
１４０：コントローラ １５０：設定情報記憶部
１６０：ワード線選択回路 １７０：ページバッファ／センス回路
１８０：列選択回路 １９０：内部電圧発生回路

Claims (13)

1. ＮＡＮＤ型フラッシュメモリの消去方法であって、
   メモリセルアレイの選択ブロックに消去パルスを印加するステップと、
   前記選択ブロックを第１の読出し電圧で第１の消去ベリファイを行うステップと、
   前記選択ブロックを前記第１の読出し電圧よりも低い第２の読出し電圧で第２の消去ベリファイを行うステップと、
   第１および第２の消去ベリファイに基づき次に印加する消去パルスを制御するステップとを有し、
   前記制御するステップは、前回と同じ消去電圧の消去パルスを印加することを含む、消去方法。
2. 前記制御するステップは、第１の消去ベリファイと第２の消去ベリファイで規定されるしきい値間で、前回と同じ消去電圧の消去パルスを印加することを含む、請求項１に記載の消去方法。
3. 前記制御するステップは、第１の消去ベリファイが合格でありかつ第２の消去ベリファイが不合格である場合には、前回と同じ消去電圧の消去パルスを印加し、第１の消去ベリファイが不合格である場合には、前回よりも１ステップ電圧だけ高い消去パルスを印加する、１または２に記載の消去方法。
4. 前記制御するステップは、前回と同じ消去電圧の消去パルスを印加する回数が規定数Ｑに到達した場合には、次回のプログラム後の消去時に当該選択ブロックに印加する消去パルスの消去電圧が１ステップ電圧だけ高くなる設定を行う、請求項１ないし３いずれか１つに記載の消去方法。
5. 前記制御するステップは、前記規定数Ｑの消去パルスを印加したときのしきい値のシフト量が１ステップ電圧だけ高い消去パルスを印加したときのしきい値のシフト量と等しくなるように前記規定数Ｑを設定する、請求項４に記載の消去方法。
6. 消去の許容時間をＴｍａｘ、次の消去パルスの印加時間をＴｐとしたとき、消去パルスの許容印加回数Ｎｍａｘは、Ｎｍａｘ＝Ｔｍａｘ／Ｔｐであり、
   前記制御するステップは、許容印加回数Ｎｍａｘに基づき規定数Ｑを設定する、請求項４または５に記載の消去方法。
7. 前記印加するステップは、メモリセルのしきい値が負の方向に緩やかな速度でかつ概ね線形にシフトする状態になるように、初期消去パルスを印加することを含み、
   前記制御するステップは、前記初期消去パルスの印加後の次の消去パルスを制御する、請求項１ないし６いずれか１つに記載の消去方法。
8. ＮＡＮＤ型のメモリセルアレイと、
   前記メモリセルアレイの選択されたブロックを消去する消去手段とを有し、
   前記消去手段は、前記選択ブロックを第１の読出し電圧で第１の消去ベリファイを行いかつ当該第１の読出し電圧よりも低い第２の読出し電圧で第２の消去ベリファイを行い、第１および第２の消去ベリファイに基づき次に印加する消去パルスを制御し、第１の消去ベリファイと第２の消去ベリファイで規定されるしきい値間で前回と同じ消去電圧の消去パルスを印加することを含む、半導体装置。
9. 前記消去手段は、第１の消去ベリファイが合格でありかつ第２の消去ベリファイが不合格である場合には、前回と同じ消去電圧の消去パルスを印加し、第１の消去ベリファイが不合格である場合には、前回よりも１ステップ電圧だけ高い消去パルスを印加する、請求項８に記載の半導体装置。
10. 前記消去手段は、前回と同じ消去電圧の消去パルスを印加する回数が規定数Ｑに到達した場合には、次回のプログラム後の消去時に当該選択ブロックに印加する消去パルスの消去電圧が１ステップ電圧だけ高くなる設定を行う、請求項８に記載の半導体装置。
11. 前記消去手段は、前記規定数Ｑの消去パルスを印加したときのしきい値のシフト量が１ステップ電圧だけ高い消去パルスを印加したときのしきい値のシフト量と等しくなるように前記規定数Ｑを設定する、請求項１０に記載の半導体装置。
12. 消去の許容時間をＴｍａｘ、次の消去パルスの印加時間をＴｐとしたとき、消去パルスの許容印加回数Ｎｍａｘは、Ｎｍａｘ＝Ｔｍａｘ／Ｔｐであり、
    前記制御手段は、許容印加回数Ｎｍａｘに基づき規定数Ｑを設定する、請求項１０または１１に記載の半導体装置。
13. 前記消去手段は、メモリセルのしきい値が負の方向に緩やかな速度でかつ概ね線形にシフトする状態になるように、初期消去パルスを印加し、当該期消去パルスの印加後の次の消去パルスを制御する、請求項８ないし１２いずれか１つに記載の半導体装置。

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