TWI758206B - 半導體儲存裝置以及編程方法 - Google Patents

半導體儲存裝置以及編程方法 Download PDF

Info

Publication number
TWI758206B
TWI758206B TW110125093A TW110125093A TWI758206B TW I758206 B TWI758206 B TW I758206B TW 110125093 A TW110125093 A TW 110125093A TW 110125093 A TW110125093 A TW 110125093A TW I758206 B TWI758206 B TW I758206B
Authority
TW
Taiwan
Prior art keywords
programming
pulse
program
voltage
sacrificial
Prior art date
Application number
TW110125093A
Other languages
English (en)
Other versions
TW202211247A (zh
Inventor
矢野勝
竹下利章
Original Assignee
華邦電子股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 華邦電子股份有限公司 filed Critical 華邦電子股份有限公司
Application granted granted Critical
Publication of TWI758206B publication Critical patent/TWI758206B/zh
Publication of TW202211247A publication Critical patent/TW202211247A/zh

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
    • G06F12/0877—Cache access modes
    • G06F12/0882—Page mode
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0655—Vertical data movement, i.e. input-output transfer; data movement between one or more hosts and one or more storage devices
    • G06F3/0656—Data buffering arrangements
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3436—Arrangements for verifying correct programming or erasure
    • G11C16/3454—Arrangements for verifying correct programming or for detecting overprogrammed cells
    • G11C16/3459—Circuits or methods to verify correct programming of nonvolatile memory cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3436—Arrangements for verifying correct programming or erasure
    • G11C16/3468—Prevention of overerasure or overprogramming, e.g. by verifying whilst erasing or writing
    • G11C16/3486—Circuits or methods to prevent overprogramming of nonvolatile memory cells, e.g. by detecting onset or cessation of current flow in cells and using the detector output to terminate programming
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/349—Arrangements for evaluating degradation, retention or wearout, e.g. by counting erase cycles
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C2211/56—Indexing scheme relating to G11C11/56 and sub-groups for features not covered by these groups
    • G11C2211/564—Miscellaneous aspects
    • G11C2211/5644—Multilevel memory comprising counting devices
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C2211/56—Indexing scheme relating to G11C11/56 and sub-groups for features not covered by these groups
    • G11C2211/564—Miscellaneous aspects
    • G11C2211/5646—Multilevel memory with flag bits, e.g. for showing that a "first page" of a word line is programmed but not a "second page"

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Theoretical Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Human Computer Interaction (AREA)
  • Read Only Memory (AREA)

Abstract

本發明提供一種半導體儲存裝置，其通過經改善的ISPP來進行儲存單元的編程。本發明的NAND型快閃記憶體的編程方法包括選擇儲存單元陣列的頁面，對已選擇的頁面施加基於ISPP的編程脈衝的步驟。由ISPP施加的編程脈衝包含編程檢驗因最初的編程脈衝而變成不合格的犧牲性的編程脈衝、及具有比其他編程脈衝的任一者的增加部分均大的增加部分的最後的編程脈衝。

Description

半導體儲存裝置以及編程方法
本發明涉及一種與非（NAND）型快閃記憶體，且特別涉及一種編程方法。
在NAND型快閃記憶體中，編程是將電子存積在浮閘（floating gate）中，使儲存單元的閾值電壓朝正方向移動，擦除是將電子從浮閘中放出，使儲存單元的閾值電壓朝負方向移動。
為了控制儲存單元的閾值分佈，儲存單元的編程使用增量步進脈衝編程（Incremental Step Pulse Program，ISPP）方式。如圖1所示，ISPP對選擇頁面施加編程脈衝Vpgm0，對在編程檢驗中被判定為不合格的儲存單元施加比編程脈衝Vpgm0高一個階躍電壓（step voltage）的編程脈衝Vpgm1，並對在所述編程檢驗中被判定為不合格的儲存單元施加比編程脈衝Vpgm1高一個階躍電壓的編程脈衝Vpgm2。使編程脈衝逐漸增加，使對應於階躍電壓的儲存單元的閾值變化，由此實現閾值分佈範圍的窄帶化（例如，專利文獻1: 日本專利5583185號公報）。
在快閃記憶體中，若編程/擦除的循環數增加，則Gm（跨導）的劣化變得顯著，電流變得難以流入儲存單元。換言之，隨著編程/擦除的循環數增加，儲存單元的閾值上升。對儲存單元進行編程會使儲存單元的閾值上升，意味著儲存單元的編程因循環數的增加變得容易，即儲存單元的編程速度變快、或進行編程的能力加速。
圖2是表示編程/擦除的循環特性的圖表，縱軸是儲存單元的閾值，橫軸是編程/擦除的循環數。上方的折線是編程狀態的儲存單元的閾值，下方的折線是擦除狀態的儲存單元的閾值。此處，示出了關於世代不同的四個製品的循環特性。編程/擦除的循環特性例如可通過重複施加具有固定電壓的編程脈衝與具有固定電壓的擦除脈衝來獲得。如此圖所示，可知至循環次數為1K附近為止，編程狀態或擦除狀態的儲存單元的閾值幾乎不變化，但從超過1K的附近起，閾值逐漸地朝正的方向移動。推測其原因之一是隨著編程/擦除的循環數增加，電子被閘極氧化膜捕捉、或閘極氧化膜本身因電子的隧穿（tunneling）而劣化。
若循環數變成100K附近，則編程狀態的儲存單元的閾值與新的儲存單元時的閾值相比大幅度地上升，編程速度或編程能力得到加速。若編程檢驗電壓相同，則循環數為100K的儲存單元在更低的編程電壓下編程檢驗合格。
在圖3中示出了以往的基於ISPP的編程脈衝的一例。此處的編程脈衝是一致的階躍電壓（∆V＝0.6V），初期電壓為14.0V。階躍電壓規定儲存單元的閾值的移動量，通過使階躍電壓變成一致，而控制儲存單元的閾值的移動量，實現閾值分佈的窄帶化。例如，循環數未滿1K的儲存單元或新的儲存單元在編程電壓為15.2V下編程檢驗合格，但循環數為100K附近的儲存單元在編程電壓為14.0V下編程檢驗合格。
利用ISPP的編程理想的是通過編程脈衝的多次的施加來控制儲存單元的閾值變化，但如上所述，編程速度因循環數的增加而得到加速的儲存單元通過一次的編程脈衝而檢驗合格。這意味著對於編程速度快的儲存單元而言編程電壓過大，閾值的移動量變得過大，未由ISPP來控制。換言之，此種儲存單元的閾值變得容易脫離閾值分佈。另外，編程速度快的儲存單元受到大的編程壓力，因此劣化進一步加劇，編程速度進一步得到加速。其結果，也使耐久特性（資料的可改寫次數）下降。
本發明的半導體儲存裝置具有：NAND型儲存單元陣列；以及編程部件，為了對所述儲存單元陣列的經選擇的頁面進行編程，而施加基於ISPP的編程脈衝；由所述編程部件施加的編程脈衝包含編程檢驗因最初的編程脈衝而變成不合格的犧牲性的編程脈衝。
本發明的NAND型快閃記憶體的編程方法包括為了對儲存單元陣列的經選擇的頁面進行編程，而施加基於ISPP的編程脈衝的步驟，被施加的編程脈衝包含編程檢驗因最初的編程脈衝而變成不合格的犧牲性的編程脈衝。
根據本發明，施加編程檢驗因最初的編程脈衝而變成不合格的犧牲性的編程脈衝，因此即便是編程速度因編程/擦除的循環數的增加而快的儲存單元，也將閾值的移動量控制成固定以下，由此可實現編程狀態的儲存單元的閾值的窄帶化。另外，可抑制編程速度快的儲存單元的劣化，改善儲存單元的耐久特性。
圖4是表示本發明的實施例的NAND型快閃記憶體的結構的框圖。如此圖所示，本實施例的快閃記憶體100包括如下構件而構成：儲存單元陣列110，形成有多個儲存單元；輸入/輸出緩衝器120，與外部輸入/輸出端子I/O連接；位址暫存器130，從輸入/輸出緩衝器120接收位址資料；控制器140，從輸入/輸出緩衝器120接收指令資料等，控制各部；字元線選擇電路150，從位址暫存器130接收行位址資訊Ax，根據行位址資訊Ax的解碼結果來進行區塊的選擇及字元線的選擇等；頁面緩衝器/感測電路160，保持由字元線選擇電路150所選擇的頁面的讀出資料、或保持應編程至所選擇的頁面的編程資料；列選擇電路170，從位址暫存器130接收列位址資訊Ay，根據列位址資訊Ay的解碼結果來選擇頁面緩衝器/感測電路160內的列等；以及內部電壓產生電路180，生成為了讀出、編程及擦除等而需要的各種電壓（編程電壓Vpgm、讀出電壓Vread、擦除電壓Vers、通過電壓Vpass等）。
儲存單元陣列110具有m個區塊BLK（0）、BLK（1）、…、BLK（m-1），在一個區塊形成多個NAND串。一個NAND串包含經串聯連接的多個儲存單元、位元線側選擇電晶體、以及源極線側選擇電晶體。NAND串可以是形成在基板表面的二維結構，也可以是從基板表面朝垂直方向形成的三維結構。控制器140包括包含唯讀記憶體（Read Only Memory，ROM）/隨機存取記憶體（Random Access Memory，RAM）的微控制器或狀態機。在本發明的一實施方式中，控制器140通過執行已被保存在ROM中的程式，來控制讀出動作、編程動作、擦除動作等。
在讀出動作中，對位元線施加正的電壓，對選擇字元線例如施加0V，對非選擇字元線施加通過電壓，將位元線側選擇電晶體及源極線側選擇電晶體導通，對共用源極線施加0V。在編程動作中，對選擇字元線施加高電壓的編程電壓Vpgm，對非選擇的字元線施加中間電位，使位元線側選擇電晶體導通，使源極線側選擇電晶體關斷，將對應於“0”或“1”的資料的電壓供給至位元線。在編程動作中，使用在施加編程脈衝後，對在編程檢驗變成不合格的儲存單元施加比上次更高的階躍電壓的編程脈衝的所謂的ISPP方式。在擦除動作中，選擇區塊，對已選擇的區塊內的經選擇的字元線施加0V，對P阱施加高電壓，以區塊為單位擦除數據。
繼而，對本實施例的編程動作進行說明。基於本實施例的ISPP並不通過一致的階躍電壓來使編程電壓線性地增加，而考慮由編程/擦除的循環數所產生的閾值的增加量或編程能力的加速，施加改善了編程脈衝的初期電壓及階躍電壓的編程脈衝。
在儲存單元中，因製造上的偏差等因素，而存在編程速度相對快的儲存單元（閾值的移動量大的儲存單元）、編程速度相對慢的儲存單元（閾值的移動量小的儲存單元）。以往的ISPP以編程/擦除的循環數少、或新的儲存單元的狀態為基準，設定編程脈衝的初期電壓值及階躍電壓，即便是編程速度快的儲存單元或編程速度慢的儲存單元，也以可進行利用ISPP的閾值控制的方式，使編程電壓階段性地線性地增加。但是，若編程/擦除的循環數增加，則編程速度快的儲存單元的編程速度進一步得到加速，其結果，通過一次的編程脈衝而檢驗合格。其脫離利用ISPP的閾值控制，生成大的閾值分佈。
本實施例為了可進行如上所述的編程速度快的儲存單元的利用ISPP的閾值控制，而對儲存單元施加一個或多個犧牲性的編程脈衝。犧牲性的編程脈衝具有使編程速度快的儲存單元的閾值略微地移動的初期電壓及階躍電壓。換言之，是編程速度快的儲存單元通過至少一次的編程脈衝的施加而檢驗不合格的初期電壓及階躍電壓。另一方面，若因包含此種犧牲性的編程脈衝，而導致編程脈衝最終到達的電壓電平變得過小，則存在原本應在檢驗中合格的編程速度慢的儲存單元變成不合格的擔憂。因此，使最後施加的編程脈衝的階躍電壓變大，來抑制編程速度慢的儲存單元在檢驗中變成不合格。
圖5表示基於本實施例的ISPP的編程脈衝的一例。此處，以通過六次編程脈衝而檢驗合格為前提。在此圖中，P_FAST是包含對於編程速度快的儲存單元而言檢驗不合格的初期電壓及階躍電壓的犧牲性的編程脈衝。P_SLOW是具有對於編程速度慢的儲存單元而言檢驗合格的階躍電壓的編程脈衝。P_NORMAL是具有對於編程速度標準的儲存單元而言檢驗合格的階躍電壓的編程脈衝。
在以往的圖3中所示的ISPP中，當編程/擦除的循環數已到達100K附近時，編程速度快的儲存單元例如在最初的14.0V下檢驗合格。為了應付此情況，在圖5中所示的ISPP中，將編程脈衝P_FAST的初期電壓設定成13.0V，將階躍電壓設定成0.5V。此初期電壓及階躍電壓比圖3中所示的編程脈衝的初期電壓及階躍電壓更小。其結果，編程速度快的儲存單元在最初的編程脈衝中檢驗不合格，估計應該在施加了第三個14.0V的編程脈衝時檢驗合格。
編程速度標準的儲存單元應該在被施加了編程脈衝P_NORMAL時檢驗合格，所述編程脈衝P_NORMAL具有比編程脈衝P_FAST更高的編程電壓及階躍電壓。
編程脈衝P_SLOW的階躍電壓為2.0V，以最後施加大的編程電壓的方式設定。其結果，編程速度慢的儲存單元應該在被施加了編程脈衝P_SLOW時檢驗合格。編程脈衝P_SLOW的階躍電壓比編程脈衝P_NORMAL的階躍電壓大2V、且編程電壓（18V）也比圖3中所示的編程電壓（17V）更大。通過施加此種編程脈衝P_SLOW，而對編程速度慢的儲存單元施加大的編程壓力，編程得到加速。
如此，本實施例的基於ISPP的編程脈衝從初期電壓及階躍電壓低且緩慢地增加的編程脈衝P_FAST開始，接下來變成使階躍電壓稍微變大的編程脈衝P_NORMAL，最後變成使階躍電壓變得非常大的編程脈衝P_SLOW。可實際地實施元件的循環測試，根據從所述循環測試的結果獲得的編程/擦除的循環數與閾值的關係（例如，圖2中所示的圖表），決定本實施例的編程脈衝的初期電壓或階躍電壓的設定。
另外，NAND型快閃記憶體通常將用於設定動作電壓或動作時機等參數的設定資訊保存在熔絲記憶體（fuse memory）中。在通電動作時，已從熔絲記憶體中讀出的設定資訊被載入至配置暫存器等中，控制器140根據已被設置在配置暫存器中的設定資訊，設定ISPP的初期電壓或階躍電壓。熔絲記憶體例如設置在不由儲存單元陣列110的使用者使用的區域。
圖6是表示本實施例的編程動作的流程圖。控制器140若從外部經由輸入/輸出緩衝器120而接收編程指令、位元址及應進行編程的資料（S100），則開始編程順序。通過字元線選擇電路150來對選擇頁面的字元線施加編程脈衝，通過頁面緩衝器/感測電路160來對位元線設定與應進行編程的資料對應的電壓，對選擇頁面施加編程脈衝（S110）。繼而，若對選擇頁面施加編程脈衝，則進行編程檢驗（S120）。在選擇頁面的所有儲存單元的編程已合格的情況下（S130），結束編程。
另一方面，在存在編程不合格的儲存單元的情況下（S130），判定編程脈衝的施加次數是否已到達NMAX（S140）。此處，所謂NMAX，是指編程中所容許的最大時間或編程中所容許的最大的編程脈衝的施加次數。通常，就編程幹擾的觀點而言，允許對同一頁面連續地進行編程的次數（編程數（Number of Program，NOP））存在限制。
在編程脈衝的施加次數已到達NMAX的情況下，編程失敗的狀態被通知給外部的主機裝置，並且此區塊被作為壞區塊來管理。若未到達NMAX，則按照ISPP來增加編程脈衝，即通過內部電壓產生電路180來生成具有比上次的編程脈衝大∆V的階躍電壓的編程脈衝（S150），並對選擇頁面施加此編程脈衝（S110）。對檢驗已合格的儲存單元的位元線施加禁止編程電壓。
繼而，對本發明的第二實施例進行說明。在所述實施例中，考慮由編程/擦除的循環數的增加所產生的閾值的移動量或編程速度的加速而事先設定ISPP的編程脈衝，但第二實施例對應於編程/擦除的循環數而動態地變更ISPP的編程脈衝。
在第二實施例中，如圖7所示，快閃記憶體100A包括對編程/擦除的循環數進行計數的計數器190。每當實施編程動作及擦除動作時，控制器140將計數器190增加一個。或者，在計數器190包括編程用的計數器與擦除用的計數器的情況下，控制器140在進行編程動作時將編程用的計數器增加一個，在進行擦除動作時將擦除用的計數器增加一個。而且，控制器140在計數器190的計數值已到達事先決定的數量時，對與編程/擦除的循環數對應的ISPP的編程脈衝變更設定。
圖8是表示本實施例的編程動作的流程圖。編程/擦除的循環數由計數器190來計數（S200），控制器140若檢測到計數值已到達固定數（S210），則改寫已被設置在配置暫存器中的設定資訊（S220），進行編程脈衝的初期電壓、階躍電壓的變更（S230）。例如，當編程/擦除的循環數未滿固定數時，基於ISPP的編程脈衝如圖3所示，階躍電壓一致，初期電壓被設定成14.0V，最終的電壓被設定成17.0V。若編程/擦除的循環數到達固定數，則基於ISPP的編程脈衝如圖5所示，被變更成具有編程速度快的儲存單元在檢驗中不合格的初期電壓及階躍電壓的編程脈衝P_FAST、編程速度標準的儲存單元在檢驗中合格的編程脈衝P_NORMAL、具有編程速度慢的儲存單元在檢驗中合格的大的階躍電壓的編程脈衝P_SLOW。
在所述第二實施例中，示出了以兩階段動態地變更基於ISPP的編程脈衝的設定的例子，但並不限定於此，也能夠以多階段（例如，三階段或四階段）監視編程/擦除的循環數，當已分別到達多階段的循環數時變更編程脈衝的設定。進而，也能夠以區塊為單位來對編程/擦除的循環數進行計數，並以區塊為單位來變更基於ISPP的編程脈衝的設定。當在區塊間循環數存在偏差時，有效的是針對各區塊變更基於ISPP的編程脈衝的設定。
繼而，對本發明的第三實施例進行說明。第三實施例與使在第一實施例或第二實施例中所設定的基於ISPP的P_FAST的初期電壓最佳化相關。在第三實施例中，在編程檢驗中，判定選擇頁面的所有資料是否已通過作為編程脈衝P_FAST的範圍的犧牲性的編程脈衝而合格，在所有資料（儲存單元）已合格的情況下，在暫存器中設置旗標。所有資料通過犧牲性的編程脈衝而合格意味著編程脈衝P_FAST的初期電壓過高，犧牲性的編程脈衝未發揮功能。
在編程動作的開始時，控制器140判定在暫存器中是否設置有旗標，當設置有旗標時，將編程脈衝P_FAST的初期電壓降低固定電壓（例如，若以圖5的例子而言，則將初期電壓從13.0V降低1V至12.0V）。由此，使選擇頁面的所有資料不通過犧牲性的編程脈衝而合格。另一方面，當在暫存器中未設置旗標時，施加事先設定的編程脈衝P_FAST。
如此，根據本實施例，在選擇頁面的所有資料通過犧牲性的編程脈衝的施加而合格的情況下，降低編程脈衝P_FAST的初期電壓，由此可實現編程脈衝P_FAST的最佳化。另外，在所述例子中，當所有資料已通過編程脈衝P_FAST而合格時設置旗標，但除此以外，例如也可以在選擇頁面中的固定數以上（例如，過半數以上）的資料已通過編程脈衝P_FAST的最初施加的編程脈衝而合格的情況下（最終所有資料已檢驗合格時），設置旗標。另外，在所述例子中，降低編程脈衝P_FAST的初期電壓，但也可以降低編程脈衝P_FAST中的多個編程脈衝的電壓。
在所述實施例中，示出了最多施加六次編程脈衝的例子，但其為一例，也可以是比其更多的次數或更少的次數的編程脈衝的施加。另外，應注意圖3或圖5中所示的編程脈衝的電壓或階躍電壓只不過是例示。
對本發明的優選的實施方式進行了詳述，但本發明並不限定於特定的實施方式，可在發明申請專利範圍中記載的發明的主旨的範圍內進行各種變形及變更。
100、100A:快閃記憶體 110:儲存單元陣列 120:輸入/輸出緩衝器 130:位址暫存器 140:控制器 150:字元線選擇電路 160:頁面緩衝器/感測電路 170:列選擇電路 180:內部電壓產生電路 190:計數器 Ax:行位址資訊 Ay:列位址資訊 BLK（0）、BLK（1）、…、BLK（m－1）:區塊 P_FAST:犧牲性的編程脈衝（編程脈衝） P_NORMAL、P_SLOW、Vpgm0、Vpgm1、…、Vpgm（n）:編程脈衝 S100、S110、S120、S130、S140、S150、S200、S210、S220、S230:步驟 Vers:擦除電壓 Vread:讀出電壓 Vpass:通過電壓 Vpgm:編程電壓
圖1是說明現有的快閃記憶體的利用ISPP的編程的圖。 圖2是表示編程/擦除循環與閾值變化的關係的圖表。 圖3是表示以往的基於ISPP的編程脈衝電壓的具體例的圖。 圖4是表示本發明的實施例的NAND型快閃記憶體的結構的框圖。 圖5是本發明的實施例的基於ISPP的編程脈衝電壓的例示。 圖6是說明本發明的實施例的編程動作的順序的流程圖。 圖7是表示本發明的第二實施例的NAND型快閃記憶體的結構的框圖。 圖8是說明本發明的第二實施例的編程方法的流程圖。
Vpgm:編程電壓
P_FAST、P_NORMAL、P_SLOW:編程脈衝

Claims (10)

  1. 一種半導體儲存裝置，包括：與非型儲存單元陣列；以及編程部件，為了對所述儲存單元陣列的經選擇的頁面進行編程，而施加基於增量步進脈衝編程的編程脈衝；由所述編程部件施加的編程脈衝包含編程檢驗因最初的編程脈衝而變成不合格的犧牲性的編程脈衝，其中所述犧牲性的編程脈衝是比編程/擦除的循環已到達固定數的儲存單元通過最初的編程脈衝而編程檢驗合格時的編程脈衝更低的電壓。
  2. 如請求項1所述的半導體儲存裝置，其中當所述犧牲性的編程脈衝為多個編程脈衝時，所述犧牲性的編程脈衝間的第一階躍電壓比其他編程脈衝間的第二階躍電壓更小。
  3. 如請求項2所述的半導體儲存裝置，其中由所述編程部件施加的最後的編程脈衝與其之前的編程脈衝之間的第三階躍電壓比所述第一階躍電壓及所述第二階躍電壓更大。
  4. 如請求項1所述的半導體儲存裝置，其中所述編程部件包含對編程的次數或擦除的次數進行計數的計數部件，所述編程部件根據由所述計數部件所計數的次數，對所述犧牲性的編程脈衝的初期電壓進行變更。
  5. 如請求項1所述的半導體儲存裝置，其中所述編程部件判定選擇頁面的固定數以上的儲存單元是否已通過所述犧牲性 的編程脈衝而合格，在已合格的情況下，降低在下一個編程動作時施加的犧牲性的編程脈衝的初期電壓。
  6. 一種編程方法，是與非型快閃記憶體的編程方法，包括為了對儲存單元陣列的經選擇的頁面進行編程，而施加基於增量步進脈衝編程的編程脈衝的步驟，被施加的編程脈衝包含編程檢驗因最初的編程脈衝而變成不合格的犧牲性的編程脈衝，其中所述犧牲性的編程脈衝是比編程/擦除的循環已到達固定數的儲存單元通過最初的編程脈衝而編程檢驗合格時的編程脈衝更低的電壓。
  7. 如請求項6所述的編程方法，其中當所述犧牲性的編程脈衝為多個編程脈衝時，所述犧牲性的編程脈衝間的第一階躍電壓比其他編程脈衝間的第二階躍電壓更小。
  8. 如請求項7所述的編程方法，其中被施加的最後的編程脈衝與其之前的編程脈衝之間的第三階躍電壓比所述第一階躍電壓及所述第二階躍電壓更大。
  9. 如請求項6所述的編程方法，其中編程方法還包括對編程的次數或擦除的次數進行計數的步驟，所述施加編程脈衝的步驟根據所述經計數的次數，對所述犧牲性的編程脈衝的初期電壓進行變更。
  10. 如請求項6所述的編程方法，其中編程方法還包括判定選擇頁面的固定數以上的儲存單元是否已通過所述犧牲性的編 程脈衝而合格的步驟，在判定已合格的情況下，所述施加編程脈衝的步驟降低在下一個編程動作時施加的犧牲性的編程脈衝的初期電壓。
TW110125093A 2020-08-31 2021-07-08 半導體儲存裝置以及編程方法 TWI758206B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2020-145274 2020-08-31
JP2020145274A JP2022040515A (ja) 2020-08-31 2020-08-31 フラッシュメモリおよびプログラミング方法

Publications (2)

Publication Number Publication Date
TWI758206B true TWI758206B (zh) 2022-03-11
TW202211247A TW202211247A (zh) 2022-03-16

Family

ID=80357764

Family Applications (1)

Application Number Title Priority Date Filing Date
TW110125093A TWI758206B (zh) 2020-08-31 2021-07-08 半導體儲存裝置以及編程方法

Country Status (5)

Country Link
US (1) US11798628B2 (zh)
JP (1) JP2022040515A (zh)
KR (1) KR102646459B1 (zh)
CN (1) CN114121093A (zh)
TW (1) TWI758206B (zh)

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030133327A1 (en) * 2002-01-17 2003-07-17 Mitsubishi Denki Kabushiki Kaisha Nonvolatile semiconductor storage device having a shortened time required for a data erasing operation and data erasing method thereof
US20130088916A1 (en) * 2011-10-06 2013-04-11 Micron Technology, Inc. Disturb verify for programming memory cells
CN103366818A (zh) * 2007-06-19 2013-10-23 三星电子株式会社 对存储装置进行编程的方法
US9070460B2 (en) * 2012-10-12 2015-06-30 Winbond Electronics Corp. Non-volatile semiconductor memory
US10026482B2 (en) * 2016-02-09 2018-07-17 Winbond Electronics Corp. Semiconductor memory device, erasing method and programing method thereof

Family Cites Families (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5741110Y2 (zh) 1978-12-04 1982-09-09
JPH11110977A (ja) 1997-10-06 1999-04-23 Sony Corp 不揮発性半導体記憶装置
JPH11134879A (ja) * 1997-10-30 1999-05-21 Toshiba Corp 不揮発性半導体記憶装置
JP2004023044A (ja) * 2002-06-20 2004-01-22 Toshiba Corp 不揮発性半導体記憶装置
US6894931B2 (en) * 2002-06-20 2005-05-17 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device
US20050235080A1 (en) * 2004-04-16 2005-10-20 Mohamad El-Batal Speed matching data storage system
KR100632940B1 (ko) * 2004-05-06 2006-10-12 삼성전자주식회사 프로그램 사이클 시간을 가변시킬 수 있는 불 휘발성반도체 메모리 장치
TWI267864B (en) * 2004-05-06 2006-12-01 Samsung Electronics Co Ltd Method and device for programming control information
US7339834B2 (en) * 2005-06-03 2008-03-04 Sandisk Corporation Starting program voltage shift with cycling of non-volatile memory
KR100719368B1 (ko) 2005-06-27 2007-05-17 삼성전자주식회사 플래시 메모리 장치의 적응적 프로그램 방법 및 장치
US7495966B2 (en) * 2006-05-01 2009-02-24 Micron Technology, Inc. Memory voltage cycle adjustment
KR100909961B1 (ko) * 2006-10-10 2009-07-29 삼성전자주식회사 프로그램 전압 발생 회로 및 방법, 그리고 이를 이용한불휘발성 메모리 장치
KR100891405B1 (ko) * 2007-09-27 2009-04-02 주식회사 하이닉스반도체 불휘발성 메모리 장치 및 그 동작 방법
KR100933857B1 (ko) * 2007-11-09 2009-12-24 주식회사 하이닉스반도체 불휘발성 메모리 장치 및 그 동작 방법
KR100953045B1 (ko) * 2008-05-23 2010-04-14 주식회사 하이닉스반도체 불휘발성 메모리 장치의 프로그램 방법
US8374036B2 (en) * 2008-11-14 2013-02-12 Hynix Semiconductor Inc. Method of operating nonvolatile memory device
KR101068496B1 (ko) * 2008-11-14 2011-09-29 주식회사 하이닉스반도체 불휘발성 메모리 장치의 소거방법 및 프로그램 방법
KR101575851B1 (ko) 2009-03-13 2015-12-10 삼성전자주식회사 불 휘발성 메모리 장치 및 그것의 프로그램 방법
KR20110001101A (ko) * 2009-06-29 2011-01-06 주식회사 하이닉스반도체 불휘발성 메모리 장치 및 그것의 동작 방법
KR101633018B1 (ko) * 2009-12-28 2016-06-24 삼성전자주식회사 플래시 메모리 장치 및 그것의 프로그램 방법
KR101662309B1 (ko) * 2010-02-08 2016-10-04 삼성전자주식회사 비휘발성 메모리 장치의 프로그램 방법
KR101205084B1 (ko) * 2010-07-09 2012-11-26 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 프로그램 방법
KR101222063B1 (ko) * 2011-02-28 2013-01-15 에스케이하이닉스 주식회사 불휘발성 메모리 장치 및 그 동작방법
JP2013125574A (ja) * 2011-12-16 2013-06-24 Samsung Electronics Co Ltd 不揮発性半導体記憶装置、および不揮発性半導体記憶装置における動作条件制御方法
US20130159610A1 (en) * 2011-12-16 2013-06-20 Samsung Electronics Co., Ltd. Non-volatile semiconductor memory device related method of operation
US9082489B2 (en) 2012-01-13 2015-07-14 Stec, Inc. Programming algorithm for improved flash memory endurance and retention
KR102007007B1 (ko) * 2012-12-10 2019-08-02 에스케이하이닉스 주식회사 반도체 장치 및 이의 동작 방법
KR102137075B1 (ko) 2013-09-10 2020-07-23 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 프로그램 방법
US9792999B2 (en) * 2015-10-30 2017-10-17 SK Hynix Inc. Adaptive scheme for incremental step pulse programming of flash memory
JP6249504B1 (ja) * 2016-08-24 2017-12-20 ウィンボンド エレクトロニクス コーポレーション 半導体記憶装置
KR102683414B1 (ko) * 2017-01-26 2024-07-10 삼성전자주식회사 비휘발성 메모리 장치 및 그것의 프로그램 방법
TWI663600B (zh) 2017-09-08 2019-06-21 旺宏電子股份有限公司 編程非揮發性記憶體的方法及記憶體系統
JP6588116B2 (ja) * 2018-02-26 2019-10-09 ウィンボンド エレクトロニクス コーポレーション レベルシフタ

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030133327A1 (en) * 2002-01-17 2003-07-17 Mitsubishi Denki Kabushiki Kaisha Nonvolatile semiconductor storage device having a shortened time required for a data erasing operation and data erasing method thereof
CN103366818A (zh) * 2007-06-19 2013-10-23 三星电子株式会社 对存储装置进行编程的方法
US20130088916A1 (en) * 2011-10-06 2013-04-11 Micron Technology, Inc. Disturb verify for programming memory cells
US9070460B2 (en) * 2012-10-12 2015-06-30 Winbond Electronics Corp. Non-volatile semiconductor memory
US10026482B2 (en) * 2016-02-09 2018-07-17 Winbond Electronics Corp. Semiconductor memory device, erasing method and programing method thereof

Also Published As

Publication number Publication date
US11798628B2 (en) 2023-10-24
JP2022040515A (ja) 2022-03-11
CN114121093A (zh) 2022-03-01
US20220068393A1 (en) 2022-03-03
KR102646459B1 (ko) 2024-03-12
KR20220029399A (ko) 2022-03-08
TW202211247A (zh) 2022-03-16

Similar Documents

Publication Publication Date Title
US7558114B2 (en) Flash memory device capable of improving reliability
JP4901348B2 (ja) 半導体記憶装置およびその制御方法
KR101312887B1 (ko) 메모리 디바이스에서의 다중 레벨 프로그램 검증
US8085591B2 (en) Charge loss compensation during programming of a memory device
US8339864B2 (en) Method of programming nonvolatile memory device
US7808829B2 (en) Flash memory device capable of overcoming fast program/slow erase phenomenon and erase method thereof
JP2011513885A (ja) メモリ素子のプログラミング中の電荷損失補償
JP2011018397A (ja) Ｎａｎｄ型フラッシュメモリ
US7450417B2 (en) Nonvolatile semiconductor memory device
JP6088602B2 (ja) 不揮発性半導体記憶装置
JP2001307492A (ja) 不揮発性半導体メモリ装置の消去方法
TWI796099B (zh) 半導體裝置及抹除方法
US8000154B2 (en) Non-volatile memory device and method of controlling a bulk voltage thereof
JP5868381B2 (ja) 半導体記憶装置
TWI758206B (zh) 半導體儲存裝置以及編程方法
TWI740780B (zh) 半導體儲存裝置以及讀出方法
JP7309304B2 (ja) フラッシュメモリおよびプログラミング方法
TWI829321B (zh) 半導體裝置及反及型快閃記憶體的抹除方法
KR20080056845A (ko) 소거 스트레스와 소거 타임을 줄인 불휘발성 반도체 메모리장치