KR102646459B1 - 반도체 기억 장치 및 프로그래밍 방법 - Google Patents

반도체 기억 장치 및 프로그래밍 방법 Download PDF

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Abstract

[과제] 개선된 ISPP에 의해 메모리셀의 프로그램을 실시하는 반도체 기억 장치를 제공한다.
[해결수단] 본 발명의 NAND형 플래쉬 메모리의 프로그램 방법은, 메모리셀 어레이의 페이지를 선택하고, 선택한 페이지에 ISPP에 의한 프로그램 펄스를 인가하는 단계를 포함한다. ISPP에 의해 인가되는 프로그램 펄스는, 최초의 프로그램 펄스에 의해 프로그램 베리파이가 불합격이 되는 희생적인 프로그램 펄스와, 다른 프로그램 펄스의 어느 증가분 보다 큰 증가분을 가지는 최후의 프로그램 펄스를 포함한다.

Description

반도체 기억 장치 및 프로그래밍 방법{SEMICONDUCTOR STORAGE APPARATUS AND PROGRAM METHOD}
본 발명은, NAND형 플래쉬 메모리에 관한 것으로, 특히, 프로그램 방법에 관한 것이다.
NAND형 플래쉬 메모리에서, 프로그램은, 플로팅 게이트에 전자를 축적시켜, 메모리셀의 역치 전압을 정방향으로 시프트시키고, 소거는, 플로팅 게이트로부터 전자를 방출시켜, 메모리셀의 역치 전압을 부방향으로 시프트시킨다.
메모리셀의 역치 분포를 제어하기 위해, 메모리셀의 프로그램은, ISPP(Incremental Step Pulse Program) 방식을 이용하고 있다. ISPP는, 도 1에 도시한 것처럼, 선택 페이지에 프로그램 펄스 Vpgm0을 인가하고, 프로그램 베리파이에서 불합격으로 판정된 메모리셀에, 프로그램 펄스 Vpgm0 보다 1스텝전압 만큼 높은 프로그램 펄스 Vpgm1을 인가하고, 이 프로그램 베리파이에서 불합격으로 판정된 메모리셀에, 프로그램 펄스 Vpgm1 보다 1스텝전압 만큼 높은 프로그램 펄스 Vpgm2를 인가한다. 프로그램 펄스를 점차 증가시켜, 스텝전압에 상응한 메모리셀의 역치를 변화키는 것으로, 역치 분포 폭의 협대화(狹帶化)를 도모하고 있다(예를 들면, 특허문헌1: 일본 특허 5583185호 공보).
플래쉬 메모리에서는, 프로그램/소거의 사이클 수가 증가하면, Gm(트랜스 컨덕턴스)의 열화가 현저해지고, 메모리셀에 전류가 흐르기 어려워진다. 환언하면, 프로그램/소거의 사이클 수가 증가함에 따라, 메모리셀의 역치가 상승한다. 메모리셀을 프로그램 하는 것은, 메모리셀의 역치를 상승시키는 것이며, 사이클 수의 증가에 의해 메모리셀의 프로그램이 용이해진다, 즉 메모리셀의 프로그램 속도가 빨라지거나, 혹은, 프로그램 하는 능력이 가속하는 것을 의미한다.
도 2는, 프로그램/소거의 사이클 특성을 나타내는 그래프이며, 세로축은, 메모리셀의 역치, 가로축은, 프로그램/소거의 사이클 수이다. 위쪽의 꺾인 선은, 프로그램 상태인 메모리셀의 역치, 아래쪽의 꺾인 선은, 소거 상태의 메모리셀의 역치이다. 여기에는, 세대(世代)가 다른 4개 제품에 대한 사이클 특성이 나타나고 있다. 프로그램/소거의 사이클 특성은, 예를 들면, 일정 전압을 가지는 프로그램 펄스와 일정 전압을 가지는 소거 펄스를 반복해 인가함으로써 얻어진다. 동 도에 도시한 것처럼, 사이클 횟수가 1K 부근까지는, 프로그램 상태 또는 소거 상태의 메모리셀의 역치는 거의 변화하지 않지만, 1K를 초과할 때쯤부터, 서서히 역치가 정방향으로 시프트 하고 있는 것을 알 수 있다. 이는, 프로그램/소거의 사이클 수가 증가함에 따라, 게이트 산화막에 전자가 트랩되거나, 전자의 터널링에 의해 게이트 산화막 그 자체가 열화하는 것이 원인의 하나로 추측되고 있다.
사이클 수가 100K 근방이 되면, 프로그램 상태인 메모리셀의 역치는, 프레쉬(fresh)할 때의 역치 보다 큰 폭으로 상승하고, 프로그램 속도 혹은 프로그램 능력이 가속된다. 만약, 프로그램 베리파이 전압이 동일하면, 사이클 수가 100K의 메모리셀은, 보다 낮은 프로그램 전압으로 프로그램 베리파이가 합격하게 된다.
도 3에, 종래의 ISPP에 의한 프로그램 펄스의 일례를 나타낸다. 여기서의 프로그램 펄스는, 균일한 스텝전압(ΔV=0.6V)이며, 초기전압이 14.0V이다. 스텝전압은 메모리셀의 역치의 시프트량을 규정하고, 스텝전압을 균일하게 하는 것으로 메모리셀의 역치의 시프트량을 제어하여, 역치 분포의 협대화를 도모하고 있다. 예를 들면, 사이클 수가 1K 미만 또는 프레쉬(fresh)한 메모리셀은, 프로그램 전압이 15.2V에서 프로그램 베리파이가 합격하지만, 사이클 수가 100K 근방인 메모리셀은, 프로그램 전압이 14.0V에서 프로그램 베리파이가 합격한다.
ISPP에 의한 프로그램은, 이상적으로는, 메모리셀의 역치 변화가 프로그램 펄스의 복수회 인가에 의해 제어되는 것이지만, 상기와 같이, 사이클 수의 증가에 의해 프로그램 속도가 가속된 메모리셀은, 1회의 프로그램 펄스로 베리파이가 합격해 버린다. 이는, 프로그램 속도가 빠른 메모리셀에서 프로그램 전압이 너무 크고, 역치의 시프트량이 너무 커져서, ISPP에 의해 제어되지 않는다는 것을 의미한다. 환언하면, 이러한 메모리셀의 역치는, 역치 분포로부터 벗어나기 쉬워진다. 또, 프로그램 속도가 빠른 메모리셀은, 큰 프로그램 스트레스를 받기 때문에, 열화가 한층 진행되어, 프로그램 속도가 더 가속되어 버린다. 그 결과, 엔듀런스 특성(데이터의 갱신 가능한 횟수)을 저하시켜 버리게 되기도 한다.
본 발명에 따른 반도체 기억 장치는, NAND형 메모리셀 어레이와, 상기 메모리셀 어레이의 선택된 페이지를 프로그램 하기 위해, ISPP에 의한 프로그램 펄스를 인가하는 프로그램 수단을 가지고, 상기 프로그램 수단에 의해 인가되는 프로그램 펄스는, 최초의 프로그램 펄스에 의해 프로그램 베리파이가 불합격이 되는 희생적인 프로그램 펄스를 포함한다.
본 발명에 따른 NAND형 플래쉬 메모리의 프로그램 방법은, 메모리셀 어레이의 선택된 페이지를 프로그램 하기 위해, ISPP에 의한 프로그램 펄스를 인가하는 단계를 포함하고, 인가되는 프로그램 펄스는, 최초의 프로그램 펄스에 의해 프로그램 베리파이가 불합격이 되는 희생적인 프로그램 펄스를 포함한다.
본 발명에 의하면, 최초의 프로그램 펄스에 의해 프로그램 베리파이가 불합격이 되는 희생적인 프로그램 펄스를 인가하도록 했으므로, 프로그램/소거의 사이클 수의 증가에 따라 프로그램 속도가 빠른 메모리셀이라도, 역치의 시프트량을 일정 이하로 제어하고, 이에 따라, 프로그램 상태인 메모리셀의 역치의 협대화를 도모할 수 있다. 또, 프로그램 속도가 빠른 메모리셀의 열화를 억제해, 메모리셀의 엔듀런스(endurance) 특성을 개선할 수 있다.
[도 1] 종래의 플래쉬 메모리의 ISPP에 의한 프로그램을 설명하는 도이다.
[도 2] 프로그램/소거 사이클과 역치 변화의 관계를 나타내는 그래프이다.
[도 3] 종래의 ISPP에 의한 프로그램 펄스 전압의 구체적인 예를 나타내는 도이다.
[도 4] 본 발명의 실시예에 따른 NAND형 플래쉬 메모리의 구성을 나타내는 블록도이다.
[도 5] 본 발명의 실시예에 따른 ISPP에 의한 프로그램 펄스 전압의 예시이다.
[도 6] 본 발명의 실시예에 따른 프로그램 동작의 순서를 설명하는 플로우 차트이다.
[도 7] 본 발명의 제2 실시예에 따른 NAND형 플래쉬 메모리의 구성을 나타내는 블록도이다.
[도 8] 본 발명의 제2 실시예의 프로그램 방법을 설명하는 플로우 차트이다.
도 4는, 본 발명의 실시예에 따른 NAND형 플래쉬 메모리의 구성을 나타내는 블록도이다. 동 도에 도시한 것처럼, 본 실시예의 플래쉬 메모리(100)는, 복수의 메모리셀이 형성된 메모리셀 어레이(110)와, 외부 입출력 단자 I/O에 접속된 입출력 버퍼(120)와, 입출력 버퍼(120)로부터 주소 데이터를 받는 주소 레지스터(130)와, 입출력 버퍼(120)로부터 커맨드 데이터 등을 받아, 각 부를 제어하는 컨트롤러(140)와, 주소 레지스터(130)로부터 행 주소 정보(Ax)를 받아, 행 주소 정보(Ax)의 디코드 결과에 근거해 블록의 선택 및 워드선(word line)의 선택 등을 실시하는 워드선 선택 회로(150)와, 워드선 선택 회로(150)에 의해 선택된 페이지의 독출 데이터를 보관유지하거나, 선택된 페이지에 프로그램 해야 할 프로그램 데이터를 보관유지하는 페이지 버퍼/센스 회로(160)와, 주소 레지스터(130)로부터 열 주소 정보(Ay)를 받아, 열 주소 정보(Ay)의 디코드 결과에 근거해 페이지 버퍼/센스 회로(160) 내의 열 등을 선택하는 열 선택 회로(170)와, 독출, 프로그램 및 소거 등을 위해서 필요한 여러 가지의 전압(프로그램 전압(Vpgm), 독출 전압(Vread), 소거 전압(Vers), 패스 전압(Vpass) 등)을 생성하는 내부 전압 발생 회로(180)를 포함해 구성된다.
메모리셀 어레이(110)는, m개의 블록(BLK(0), BLK(1), …, BLK(m-1))을 가지고, 1개의 블록에는, 복수의 NAND 스트링이 형성된다. 1개의 NAND 스트링은, 직렬로 접속된 복수의 메모리셀과, 비트선측 선택 트랜지스터와, 소스선측 선택 트랜지스터를 포함한다. NAND 스트링은, 기판 표면에 형성되는 2차원 구조여도 무방하고, 기판 표면으로부터 수직 방향으로 형성되는 3차원 구조여도 무방하다. 컨트롤러(140)는, ROM/RAM을 포함한 마이크로 컨트롤러 혹은 스테이트 머신에 의해 구성된다. 어느 실시형태에서는, 컨트롤러(140)는, ROM에 저장된 프로그램을 실행함으로써, 독출 동작, 프로그램 동작, 소거 동작 등을 제어한다.
독출 동작에서는, 비트선에 정(正)의 전압을 인가하고, 선택 워드선에 예를 들면 0V를 인가하고, 비선택 워드선에 패스 전압을 인가하고, 비트선측 선택 트랜지스터 및 소스선측 선택 트랜지스터를 온(On)하고, 공통 소스선에 0V를 인가한다. 프로그램 동작에서는, 선택 워드선에 고전압의 프로그램 전압(Vpgm)을 인가하고, 비선택의 워드선에 중간 전위를 인가하고, 비트선측 선택 트랜지스터를 온시키고, 소스선측 선택 트랜지스터를 오프시키고, 「0」 또는 「1」의 데이터에 상응한 전압을 비트선에 공급한다. 프로그램 동작에서는, 프로그램 펄스를 인가한 후, 프로그램 베리파이에서 불합격이 된 메모리셀에는, 전회(前回)보다 높은 스텝전압의 프로그램 펄스를 인가하는, 이른바 ISPP 방식을 이용한다. 소거 동작에서는, 블록을 선택하고, 선택한 블록 내의 선택된 워드선에 0V를 인가하고, P웰에 고전압을 인가하고, 블록 단위로 데이터를 소거한다.
다음에, 본 실시예의 프로그램 동작에 대해 설명한다. 본 실시예에 따른 ISPP는, 균일한 스텝전압에 의해 프로그램 전압을 선형(線形)으로 증가시키는 것이 아니라, 프로그램/소거의 사이클 수에 의한 역치의 증가량 혹은 프로그램 능력의 가속을 고려해, 프로그램 펄스의 초기전압 및 스텝전압을 개선한 프로그램 펄스를 인가한다.
메모리셀 중에는, 제조상의 편차 등의 요인에 의해, 상대적으로 프로그램 속도가 빠른 메모리셀(역치의 시프트량이 큰 메모리셀), 프로그램 속도가 늦은 메모리셀(역치의 시프트량이 작은 메모리셀)이 존재한다. 종래의 ISPP는, 프로그램/소거의 사이클 수가 적거나, 프레쉬(fresh)한 상태를 기준으로 프로그램 펄스의 초기전압값 및 스텝전압을 설정하고, 프로그램 속도가 빠른 메모리셀이나 프로그램 속도가 늦은 메모리셀이라도, ISPP에 의한 역치 제어를 할 수 있도록, 프로그램 전압을 단계적으로 선형으로 증가시키고 있다. 그렇지만, 프로그램/소거의 사이클 수가 증가하면, 프로그램 속도가 빠른 메모리셀은, 한층 프로그램 속도가 가속되고, 그 결과, 1회의 프로그램 펄스로 베리파이가 합격해 버린다. 이는, ISPP에 의한 역치 제어로부터 일탈하는 것이며, 커다란 역치 분포를 생성하게 된다.
본 실시예는, 상기와 같은 프로그램 속도가 빠른 메모리셀의 ISPP에 의한 역치 제어를 가능하게 하기 위해, 1개 또는 복수의 희생적인 프로그램 펄스를 메모리셀에 인가한다. 희생적인 프로그램 펄스는, 프로그램 속도가 빠른 메모리셀의 역치를 근소하게 시프트시키는 초기전압 및 스텝전압을 가진다. 환언하면, 프로그램 속도가 빠른 메모리셀이 적어도 1회의 프로그램 펄스의 인가로 베리파이가 합격하지 않는 초기전압 및 스텝전압이다. 한편, 그러한 희생적인 프로그램 펄스를 포함하는 것에 따라, 최종적으로 프로그램 펄스가 도달하는 전압 레벨이 너무 작아지면, 본래라면 베리파이에서 합격해야 할 프로그램 속도가 늦은 메모리셀이 불합격이 될 우려가 있다. 이 때문에, 최후에 인가하는 프로그램 펄스의 스텝전압을 크게 해서, 프로그램 속도가 늦은 메모리셀이 베리파이에서 불합격이 되는 것을 억제한다.
도 5는, 본 실시예에 의한 ISPP의 프로그램 펄스의 일례를 나타내고 있다. 여기에서는, 6회의 프로그램 펄스로 베리파이가 합격하는 것을 전제하고 있다. 동 도에서, P＿FAST는, 프로그램 속도가 빠른 메모리셀에 있어 베리파이가 합격하지 않는 초기전압 및 스텝전압을 포함하는 희생적인 프로그램 펄스이다. P＿SLOW는, 프로그램 속도가 늦은 메모리셀에 있어 베리파이가 합격하는 스텝전압을 가지는 프로그램 펄스이다. P＿NORMAL은, 프로그램 속도가 표준적인 메모리셀에 있어 베리파이가 합격하는 스텝전압을 가지는 프로그램 펄스이다.
종래의 도 3에 나타내는 ISPP에서는, 프로그램/소거의 사이클 수가 100K 근방에 도달했을 때, 프로그램 속도가 빠른 메모리셀은, 예를 들면, 최초의 14.0V에서 베리파이가 합격한다. 이에 대처하기 위해, 도 5에 나타내는 ISPP에서는, 프로그램 펄스 P＿FAST의 초기전압을 13.0V, 스텝전압을 0.5V로 설정한다. 이 초기전압 및 스텝전압은, 도 3에 나타내는 프로그램 펄스의 초기전압 및 스텝전압 보다 작다. 그 결과, 프로그램 속도가 빠른 메모리셀은, 최초의 프로그램 펄스에서 베리파이가 합격하지 않고, 아마 3번째의 14.0V의 프로그램 펄스를 인가했을 때 베리파이가 합격할 것이다.
프로그램 속도가 표준적인 메모리셀은, 프로그램 펄스 P＿FAST 보다 높은 프로그램 전압 및 스텝전압을 가지는 프로그램 펄스 P＿NORMAL이 인가되었을 때에 베리파이가 합격할 것이다.
프로그램 펄스 P＿SLOW의 스텝전압은 2.0V이며, 최후에 큰 프로그램 전압이 인가되도록 설정된다. 그 결과, 프로그램 속도가 늦은 메모리셀은, 프로그램 펄스 P＿SLOW가 인가되었을 때에 베리파이가 합격할 것이다. 프로그램 펄스 P＿SLOW는, 프로그램 펄스 P＿NORMAL 보다 스텝전압이 2V나 크고, 또한, 프로그램 전압(18V)도 도 3에 나타내는 프로그램 전압(17V)보다 크다. 이러한 프로그램 펄스 P＿SLOW를 인가함에 따라, 프로그램 속도가 늦은 메모리셀에는 큰 프로그램 스트레스가 인가되어, 프로그램이 가속된다.
이와 같이, 본 실시예의 ISPP에 의한 프로그램 펄스는, 초기전압 및 스텝전압이 낮고 완만하게 증가하는 프로그램 펄스 P＿FAST로부터 시작되고, 다음에, 스텝전압을 어느 정도 크게 한 프로그램 펄스 P＿NORMAL이 되고, 마지막으로, 스텝전압을 매우 크게 한 프로그램 펄스 P＿SLOW가 된다. 본 실시예의 프로그램 펄스의 초기전압이나 스텝전압의 설정은, 실제로 디바이스의 사이클 테스트를 실시해, 그 사이클 테스트의 결과로부터 얻어진 프로그램/소거의 사이클 수와 역치와의 관계(예를 들면, 도 2에 나타낸 그래프)에 근거해 결정할 수 있다.
또, NAND형 플래쉬 메모리는, 통상, 동작 전압이나 동작 타이밍 등의 파라미터를 설정하기 위한 설정 정보를 퓨즈 메모리에 저장하고 있다. 파워온 동작 시, 퓨즈 메모리에서 독출한 설정 정보가 컨피겨레이션 레지스터(Configuration register) 등에 로드되고, 컨트롤러(140)는, 컨피겨레이션 레지스터에 세트된 설정 정보에 근거해 ISPP의 초기전압이나 스텝전압을 설정한다. 퓨즈 메모리는, 예를 들면, 메모리셀 어레이(110)의 유저에 의해 사용되지 않는 영역에 설치된다.
도 6은, 본 실시예의 프로그램 동작을 나타내는 플로우 차트이다. 컨트롤러(140)는, 외부로부터 프로그램 커맨드, 주소 및 프로그램 해야 할 데이터를 입출력 버퍼(120)를 통해 받으면(S100), 프로그램 순서를 개시한다. 선택 페이지의 워드선에는, 워드선 선택 회로(150)에 의해 프로그램 펄스가 인가되고, 비트선에는, 페이지 버퍼/센스 회로(160)에 의해 프로그램 해야 할 데이터에 상응한 전압이 설정되고, 선택 페이지에 프로그램 펄스가 인가된다(S110). 다음으로, 선택 페이지에 프로그램 펄스가 인가되면, 프로그램 베리파이가 실시된다(S120). 선택 페이지의 모든 메모리셀의 프로그램이 합격했을 경우에는(S130), 프로그램이 종료된다.
한편, 프로그램이 불합격한 메모리셀이 있는 경우에는(S130), 프로그램 펄스의 인가 횟수가 NMAX에 도달했는지 여부가 판정된다(S140). 여기서, NMAX란, 프로그램에 허용되는 최대 시간 또는 프로그램에 허용되는 최대의 프로그램 펄스의 인가 횟수를 의미한다. 통상, 프로그램 디스터브(program disturb)의 관점에서, 동일 페이지에 연속해서 프로그램 하는 것이 허가되는 횟수(NOP(Number of Program))에는 제한이 있다.
프로그램 펄스의 인가 횟수가 NMAX에 도달했을 경우에는, 프로그램 실패의 스테이터스(status)가 외부의 호스트 장치에 통지되는 것과 함께, 해당 블록이 배드 블록으로서 관리된다. NMAX에 도달하고 있지 않으면, ISPP에 따라 프로그램 펄스가 인크리먼트(increment)되고, 즉, 전회의 프로그램 펄스 보다 ΔV만큼 큰 스텝전압을 가지는 프로그램 펄스가 내부 전압 발생 회로(180)에 의해 생성되고(S150), 이 프로그램 펄스가 선택 페이지에 인가된다(S110). 이미 베리파이가 합격하고 있는 메모리셀의 비트선에는 프로그램 금지 전압이 인가된다.
다음에, 본 발명의 제2 실시예에 대해 설명한다. 상기 실시예에서는, 프로그램/소거의 사이클 수의 증가에 의한 역치의 시프트량 혹은 프로그램 속도의 가속을 고려해 ISPP의 프로그램 펄스를 미리 설정하도록 했지만, 제2 실시예는, 프로그램/소거의 사이클 수에 따라 동적으로 ISPP의 프로그램 펄스를 변경한다.
제2 실시예에서는, 플래쉬 메모리(100A)는, 도 7에 도시한 것처럼, 프로그램/소거의 사이클 수를 카운트 하는 카운터(190)를 갖춘다. 컨트롤러(140)는, 프로그램 동작 및 소거 동작을 실시할 때마다, 카운터(190)를 1개 인크리먼트한다. 혹은, 카운터(190)가 프로그램용 카운터와 소거용 카운터를 갖추고 있는 경우에는, 컨트롤러(140)는, 프로그램 동작을 실시할 때 프로그램용 카운터를 1개 인크리먼트하고, 소거 동작을 실시할 때 소거용 카운터를 1개 인크리먼트한다. 그리고, 컨트롤러(140)는, 카운터(190)의 카운트값을 미리 정해진 수에 도달했을 때, 프로그램/소거의 사이클 수에 상응한 ISPP의 프로그램 펄스로 설정을 변경한다.
도 8은, 본 실시예의 프로그램 동작을 나타내는 플로우 차트이다. 프로그램/소거의 사이클 수가 카운터(190)에 의해 카운트 되고(S200), 컨트롤러(140)는, 카운트값이 일정 수에 도달한 것을 검출하면(S210), 컨피겨레이션 레지스터에 세트되어 있는 설정 정보를 갱신하고(S220), 프로그램 펄스의 초기전압, 스텝전압의 변경을 실시한다(S230). 예를 들면, 프로그램/소거의 사이클 수가 일정 수 미만일 때, ISPP에 의한 프로그램 펄스는, 도 3에 도시한 것처럼, 스텝전압이 균일하고, 초기전압이 14.0V, 최종전압이 17.0V로 설정된다. 프로그램/소거의 사이클 수가 일정 수에 도달하면, ISPP에 의한 프로그램 펄스는, 도 5에 도시한 것처럼, 프로그램 속도가 빠른 메모리셀이 베리파이에서 합격하지 않는 초기전압 및 스텝전압을 가지는 프로그램 펄스 P＿FAST, 프로그램 속도가 표준적인 메모리셀이 베리파이에서 합격하는 프로그램 펄스 P＿NORMAL, 프로그램 속도가 늦은 메모리셀이 베리파이에서 합격하는 큰 스텝전압을 가지는 프로그램 펄스 P＿SLOW로 변경된다.
상기한 제2 실시예에서는, ISPP에 의한 프로그램 펄스의 설정을 동적으로 2단계로 변경하는 예를 나타냈지만, 이것으로 한정하지 않고, 프로그램/소거의 사이클 수를 다단계(예를 들면, 3단계나 4단계)로 모니터하고, 다단계의 사이클 수에 각각 도달했을 때에 프로그램 펄스의 설정을 변경하도록 해도 무방하다. 게다가, 프로그램/소거의 사이클 수를 블록 단위로 카운트 하도록 하고, 블록 단위로 ISPP에 의한 프로그램 펄스의 설정을 변경하도록 해도 무방하다. 블록 간에 사이클 수에 편차가 있는 경우에는, 블록마다 ISPP에 의한 프로그램 펄스의 설정을 변경하는 것은 유효하다.
다음에, 본 발명의 제3 실시예에 대해 설명한다. 제3 실시예는, 제1 실시예나 제2 실시예에서 설정된 ISPP에 의한 P＿FAST의 초기전압을 최적화하는 것에 관련된다. 제3 실시예에서는, 프로그램 베리파이에 있어서, 프로그램 펄스 P＿FAST의 범위인 희생적인 프로그램 펄스에 의해 선택 페이지의 모든 데이터가 합격했는지 여부를 판정하고, 모든 데이터(메모리셀)가 합격했을 경우에는, 레지스터에 플래그를 세트한다. 희생적인 프로그램 펄스에 의해 모든 데이터가 합격한다는 것은, 프로그램 펄스 P＿FAST의 초기전압이 너무 높아서, 희생적인 프로그램 펄스가 기능하고 있지 않다는 것을 의미한다.
프로그램 동작의 개시 시, 컨트롤러(140)는, 레지스터에 플래그가 세트되어 있는지 여부를 판정하고, 플래그가 세트되어 있는 경우에는, 프로그램 펄스 P＿FAST의 초기전압을 일정 전압 만큼 낮춘다(예를 들어, 도 5의 예로 보면, 초기전압을 13.0V에서 12.0V로 1V만큼 낮춘다). 이에 따라, 선택 페이지의 모든 데이터가 희생적인 프로그램 펄스에 의해 합격하지 않도록 한다. 한편, 레지스터에 플래그가 세트되어 있지 않은 경우에는, 미리 설정된 프로그램 펄스 P＿FAST가 인가된다.
이와 같이, 본 실시예에 의하면, 희생적인 프로그램 펄스의 인가에 의해 선택 페이지의 모든 데이터가 합격하는 경우에는, 프로그램 펄스 P＿FAST의 초기전압을 낮춤으로써 프로그램 펄스 P＿FAST의 최적화를 도모할 수 있다. 덧붙여, 상기의 예에서는, 프로그램 펄스 P＿FAST에 의해 모든 데이터가 합격했을 때에 플래그를 세트했지만, 이외에도, 예를 들면, 프로그램 펄스 P＿FAST의 최초에 인가하는 프로그램 펄스에 의해 선택 페이지 중 일정 수 이상(예를 들면, 과반수 이상)의 데이터가 합격했을 경우에는(최종적으로 모든 데이터가 베리파이 합격했을 때), 플래그를 세트하도록 해도 무방하다. 또, 상기 예에서는, 프로그램 펄스 P＿FAST의 초기전압을 낮추도록 했지만, 프로그램 펄스 P＿FAST 중 복수의 프로그램 펄스의 전압을 낮추도록 해도 무방하다.
상기 실시예에서는, 프로그램 펄스가 최대 6회 인가하는 예를 나타냈지만, 이는 일례이며, 이보다 많은 수 또는 적은 수의 프로그램 펄스의 인가여도 무방하다. 또, 도 3이나 도 5에 나타내는 프로그램 펄스의 전압이나 스텝전압은 단순한 예시라는 점에 유의해야 한다.
본 발명의 바람직한 실시의 형태에 대해 상술했지만, 본 발명은, 특정의 실시 형태로 한정되는 것이 아니고, 특허 청구의 범위에 기재된 발명의 요지의 범위 내에서, 다양한 변형ㆍ변경이 가능하다.
100: 플래쉬 메모리 110: 메모리셀 어레이
120: 입출력 버퍼 130: 주소 레지스터
140: 컨트롤러 150: 워드선 선택 회로
160: 페이지 버퍼/센스 회로 170: 열 선택 회로
180: 내부 전압 발생 회로 190: 카운터

Claims (12)

  1. 반도체 기억 장치에 있어서,
    NAND형 메모리셀 어레이,
    상기 메모리셀 어레이의 선택된 페이지를 프로그램 하기 위해, ISPP에 의한 프로그램 펄스를 인가하는 프로그램 수단, 및
    레지스터
    를 포함하고,
    상기 프로그램 수단에 의해 인가되는 프로그램 펄스는,
    최초의 프로그램 펄스에 의해 프로그램 베리파이가 불합격이 되는 희생적인 프로그램 펄스를 포함하고,
    상기 프로그램 수단은,
    상기 희생적인 프로그램 펄스에 의해 선택 페이지의 일정 수 이상의 메모리셀이 합격했는지 여부를 판정하고,
    합격한 경우에는, 상기 레지스터에 상기 희생적인 프로그램 펄스의 초기전압이 너무 높다는 것을 나타내는 플래그를 세트하고,
    프로그램 동작의 개시 시 상기 레지스터에 상기 플래그가 세트되어 있는지 여부를 판정하고,
    상기 플래그가 세트되어 있는 경우에는, 상기 프로그램 동작 시에 인가한 희생적인 프로그램 펄스의 초기전압을 낮추는,
    반도체 기억 장치.
  2. 제1항에 있어서,
    상기 희생적인 프로그램 펄스는,
    프로그램/소거의 사이클이 일정 수에 도달한 메모리셀이 최초의 프로그램 펄스로 프로그램 베리파이가 합격할 때의 프로그램 펄스 보다 낮은 전압인,
    반도체 기억 장치.
  3. 제1항에 있어서,
    상기 희생적인 프로그램 펄스가 복수의 프로그램 펄스인 경우,
    상기 희생적인 프로그램 펄스 간의 제1 스텝전압은,
    다른 프로그램 펄스 간의 제2 스텝전압 보다 작은,
    반도체 기억 장치.
  4. 제3항에 있어서,
    상기 프로그램 수단에 의해 인가되는 최후의 프로그램 펄스와 그 전의 프로그램 펄스와의 사이의 제3 스텝전압은,
    상기 제1 및 제2 스텝전압 보다 큰,
    반도체 기억 장치.
  5. 제1항에 있어서,
    상기 프로그램 수단은,
    프로그램의 횟수 또는 소거의 횟수를 카운트 하는 카운트 수단
    을 포함하고,
    상기 프로그램 수단은,
    상기 카운트 수단에 의해 카운트된 횟수에 근거해, 상기 희생적인 프로그램 펄스의 초기전압을 변경하는,
    반도체 기억 장치.
  6. NAND형 플래쉬 메모리의 프로그램 방법에 있어서,
    메모리셀 어레이의 선택된 페이지를 프로그램 하기 위해, ISPP에 의한 프로그램 펄스를 인가하는 단계
    를 포함하고,
    인가되는 프로그램 펄스는,
    최초의 프로그램 펄스에 의해 프로그램 베리파이가 불합격이 되는 희생적인 프로그램 펄스를 포함하고,
    상기 프로그램 방법은,
    상기 희생적인 프로그램 펄스에 의해 선택 페이지의 일정 수 이상의 메모리셀이 합격했는지 여부를 판정하는 단계,
    합격했다고 판정한 경우에는, 상기 플래쉬 메모리의 레지스터에 상기 희생적인 프로그램 펄스의 초기전압이 너무 높다는 것을 나타내는 플래그를 세트하는 단계, 및
    프로그램 동작의 개시 시 상기 레지스터에 상기 플래그가 세트되어 있는지 여부를 판정하는 단계
    를 더 포함하고,
    상기 플래그가 세트되어 있는 경우에는, 상기 프로그램 펄스를 인가하는 단계는,
    상기 프로그램 동작 시에 인가하는 희생적인 프로그램 펄스의 초기전압을 낮추는,
    프로그램 방법.
  7. 제6항에 있어서,
    상기 희생적인 프로그램 펄스는,
    프로그램/소거의 사이클이 일정 수에 도달한 메모리셀이 최초의 프로그램 펄스로 프로그램 베리파이가 합격할 때의 프로그램 펄스 보다 낮은 전압인, 프로그램 방법.
  8. 제6항에 있어서,
    상기 희생적인 프로그램 펄스가 복수의 프로그램 펄스일 때,
    상기 희생적인 프로그램 펄스 간의 제1 스텝전압은,
    다른 프로그램 펄스 간의 제2 스텝전압 보다 작은,
    프로그램 방법.
  9. 제8항에 있어서,
    인가되는 최후의 프로그램 펄스와 그 전의 프로그램 펄스와의 사이의 제3 스텝전압은,
    상기 제1 및 제2 스텝전압 보다 큰,
    프로그램 방법.
  10. 제6항에 있어서,
    프로그램 방법은,
    프로그램의 횟수 또는 소거의 횟수를 카운트 하는 단계
    를 더 포함하고,
    상기 프로그램 펄스를 인가하는 단계는,
    상기 카운트된 횟수에 근거해, 상기 희생적인 프로그램 펄스의 초기전압을 변경하는,
    프로그램 방법.
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