TWI829321B - 半導體裝置及反及型快閃記憶體的抹除方法 - Google Patents

半導體裝置及反及型快閃記憶體的抹除方法 Download PDF

Info

Publication number
TWI829321B
TWI829321B TW111133247A TW111133247A TWI829321B TW I829321 B TWI829321 B TW I829321B TW 111133247 A TW111133247 A TW 111133247A TW 111133247 A TW111133247 A TW 111133247A TW I829321 B TWI829321 B TW I829321B
Authority
TW
Taiwan
Prior art keywords
erasing
erase
voltage
verification
pulse
Prior art date
Application number
TW111133247A
Other languages
English (en)
Other versions
TW202324080A (zh
Inventor
矢野勝
竹下利章
Original Assignee
華邦電子股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 華邦電子股份有限公司 filed Critical 華邦電子股份有限公司
Publication of TW202324080A publication Critical patent/TW202324080A/zh
Application granted granted Critical
Publication of TWI829321B publication Critical patent/TWI829321B/zh

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
    • G11C16/16—Circuits for erasing electrically, e.g. erase voltage switching circuits for erasing blocks, e.g. arrays, words, groups
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3436—Arrangements for verifying correct programming or erasure
    • G11C16/344—Arrangements for verifying correct erasure or for detecting overerased cells
    • G11C16/3445—Circuits or methods to verify correct erasure of nonvolatile memory cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0097—Erasing, e.g. resetting, circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines

Abstract

本發明提供一種可減緩由ISPE引起的儲存單元劣化的半 導體裝置及抹除方法。本發明的NAND型快閃儲存裝置包括儲存單元陣列以及將儲存單元陣列的選擇區塊抹除的抹除構件。抹除構件對選擇區塊進行第一抹除驗證(EV1)及第二抹除驗證(EV2)，在第一抹除驗證(EV1)合格且第二抹除驗證(EV2)不合格的情況下，施加與上次相同的抹除電壓的抹除脈衝，在第一抹除驗證(EV1)不合格的情況下，施加較上次高一個階躍電壓的抹除脈衝。

Description

半導體裝置及反及型快閃記憶體的抹除方法
本發明涉及一種反及(NAND)型快閃記憶體，尤其是對記憶體單元抹除時的抹除脈衝的控制。
在NAND型快閃記憶體中，為了控制抹除時的儲存單元的閾值分佈，使用了增量步進脈衝抹除(Incremental Step Pulse Erase，ISPE)方式。如圖1所示，ISPE對選擇區塊的P型井施加抹除脈衝Vers0，在藉由抹除檢驗而判定為不合格的情況下，施加較抹除脈衝Vers0高一個階躍電壓的抹除脈衝Vers1，藉由增加抹除脈衝的電壓來進行抹除，直至區塊內的所有儲存單元的抹除被判定為合格為止。另外，在抹除脈衝的施加次數達到允許的最大施加次數的情況下，將區塊作為壞塊(bad block)進行管理並使抹除結束
在NAND型快閃記憶體中，若反覆進行編程/抹除動作，則Gm(跨導(transconductance))劣化，電流難以流至儲存單元，儲存單元的閾值逐漸向正方向偏移。由於儲存單元的抹除是使閾 值向負方向減少，因此若反覆進行編程/抹除的次數增加，則抹除變得困難，抹除速度變慢。
在以往的ISPE中，儲存單元因反覆進行編程/抹除而劣化、抹除速度變慢，藉由增加抹除脈衝的電壓來縮短抹除時間，但增加抹除脈衝的電壓也是加快儲存單元劣化的原因。由於選擇區塊的抹除驗證是以區塊為單位進行，因此在區塊內包括充分抹除的NAND串(string)以及未充分抹除的NAND串的情況下，抹除驗證不合格，對選擇區塊施加增加高一階躍電壓的抹除脈衝。因此，對於充分抹除的NAND串的儲存單元而言，會施加過剩的電壓應力，加快儲存單元的劣化。其結果，耐久特性也變差。
本發明的目的在於解決此種現象並提供一種可緩和由ISPE引起的儲存單元的劣化速度的半導體裝置及抹除方法。
本發明的NAND型快閃記憶體的抹除方法包括：對儲存單元陣列的選擇區塊施加抹除脈衝的步驟；以第一讀出電壓對選擇區塊進行第一抹除驗證的步驟；以較第一讀出電壓低的第二讀出電壓對選擇區塊進行第二抹除驗證的步驟；以及基於第一抹除驗證及第二抹除驗證，對下一要施加的抹除脈衝進行控制的步驟，控制步驟包括施加與上次相同的抹除電壓的抹除脈衝。
在一實施例中，控制步驟包括在由第一抹除驗證與第二抹除驗證規定的閾值之間施加與上次相同的抹除電壓的抹除脈衝。在一實施例中，控制步驟在第一抹除驗證合格且第二抹除驗證不合格的情況下，施加與上次相同的抹除電壓的抹除脈衝，在 第一抹除驗證不合格的情況下，施加較上次高一個階躍電壓的抹除脈衝。在一實施例中，控制步驟進行如下設定：在施加與上次相同的抹除電壓的抹除脈衝的次數達到規定數Q的情況下，在下次編程後的抹除時對選擇區塊施加的抹除脈衝的抹除電壓提高一個階躍電壓。在一實施例中，控制步驟將規定數Q設定為，使得在施加了規定數Q的抹除脈衝時的閾值的偏移量與施加了高一個階躍的電壓的抹除脈衝時的閾值的偏移量相等。在一實施例中，當將抹除的允許時間設為Tmax、將下一抹除脈衝的施加時間設為Tp時，抹除脈衝的允許施加次數Nmax為Nmax=Tmax/Tp，控制步驟基於允許施加次數Nmax來設定規定數Q。在一實施例中，施加的步驟包括施加初始抹除脈衝，以形成儲存單元的閾值向負方向以緩慢的速度且大致線性地偏移的狀態，控制步驟對施加初始抹除脈衝後的下一抹除脈衝進行控制。
本發明的半導體裝置具有：NAND型的儲存單元陣列；以及抹除構件，將儲存單元陣列的選擇區塊抹除，對選擇區塊以第一讀出電壓進行第一抹除驗證，且以較第一讀出電壓低的第二讀出電壓進行第二抹除驗證，基於第一抹除驗證及第二抹除驗證，對下一要施加的抹除脈衝進行控制，在由第一抹除驗證與第二抹除驗證規定的閾值之間施加與上次相同的抹除電壓的抹除脈衝。
在一實施例中，抹除構件在第一抹除驗證合格且第二抹除驗證不合格的情況下，施加與上次相同的抹除電壓的抹除脈 衝，在第一抹除驗證不合格的情況下，施加較上次高一個階躍電壓的抹除脈衝。在一實施例中，抹除構件進行如下設定：在施加與上次相同的抹除電壓的抹除脈衝的次數達到規定數Q的情況下，在下次編程後的抹除時對選擇區塊施加的抹除脈衝的抹除電壓提高一個階躍電壓。在一實施例中，抹除構件將規定數Q設定為，使得在施加了規定數Q的抹除脈衝時的閾值的偏移量與施加了高一個階躍電壓的抹除脈衝時的閾值的偏移量相等。在一實施例中，當將抹除的允許時間設為Tmax、將下一抹除脈衝的施加時間設為Tp時，抹除脈衝的允許施加次數Nmax為Nmax=Tmax/Tp，抹除構件基於允許施加次數Nmax來設定規定數Q。在一實施例中，抹除構件施加初始抹除脈衝，以形成儲存單元的閾值向負方向以緩慢的速度且大致線性地偏移的狀態，且對施加初始抹除脈衝後的下一抹除脈衝進行控制。
根據本發明，設為基於第一抹除驗證及第二抹除驗證來控制下一要施加的抹除脈衝，因此可將下一要施加的抹除脈衝的抹除電壓設為與上次相同的抹除電壓，由此可抑制儲存單元的劣化速度的加快。
100:快閃記憶體
110:儲存單元陣列
120:輸入輸出緩衝器
130:位址暫存器
140:控制器
150:設定資訊儲存部
160:字元線選擇電路
170:頁面緩衝器/讀出電路
180:行選擇電路
190:內部電壓產生電路
A、A1、A2、B1、B2:閾值分佈
Ax:列位址資訊
Ay:行位址資訊
BLK(m-1)、BLK(1)、BLK(0):塊
EV1:第一抹除驗證/抹除驗證
EV2:第二抹除驗證/抹除驗證
P1、P2、P3、P4、P5、P6、P7、P8:抹除脈衝
S100、S110、S120、S130、S140、S150、S160、S170:步驟
Vers0、Vers1、Vers(n):抹除脈衝
Vers:抹除電壓
Vg1、Vg2:驗證讀出電壓
Vpgm:編程電壓
Vpass:通過電壓
Vread:讀出電壓
圖1係說明習知技術中快閃記憶體利用ISPE進行抹除的電壓階躍圖。
圖2係表示本發明實施例的NAND型快閃記憶體的結構方塊 圖。
圖3係表示儲存單元的閾值與抹除時間之間的關係的圖表。
圖4係說明本發明實施例的快閃記憶體的抹除動作流程圖。
圖5的(A)係表示閾值分佈與抹除驗證EV1之間的關係圖，圖5的(B)係表示閾值分佈與抹除驗證EV2之間的關係圖。
圖6係表示基於本發明實施例的ISPE的抹除脈衝與施加次數之間的關係表。
圖7的(A)、圖7的(B)係表示本發明實施例基於ISPE的抹除脈衝的施加例的圖。
圖2是表示本發明實施例的NAND型快閃記憶體的結構方塊圖。本實施例的快閃記憶體100結構包括：儲存單元陣列110，將多個儲存單元排列成矩陣狀而成；輸入輸出緩衝器120，將讀出資料輸出至外部，或者導入自外部輸入的資料；位址暫存器130，保持經由輸入輸出緩衝器120輸入的位址資料；控制器140，基於經由輸入輸出緩衝器120接收命令資料或施加至外部端子的控制訊號來控制各部；設定資訊儲存部150，儲存關於ISPE等的設定資訊；字元線選擇電路160，基於來自位址暫存器130的列位址資訊Ax進行區塊的選擇及字元線的選擇等；頁面緩衝器/讀出電路170，保持自儲存單元陣列110所選擇的頁面讀出的資料，或者保持用於所選擇的頁面中進行編程的資料；行選擇電路180，基於來自位址暫存器130的行位址資訊Ay，進行頁面緩衝器/讀出電路 170內的行的選擇等；以及內部電壓產生電路190，生成進行讀出、編程及抹除等所需的各種電壓(編程電壓Vpgm、通過電壓Vpass、讀出電壓Vread、抹除電壓Vers等)。
儲存單元陣列110例如具有沿行方向配置的m個區塊BLK。各區塊包括多個NAND串，一個NAND串包括經串聯連接的多個儲存單元、位元線側選擇電晶體、以及源極線側選擇電晶體，位元線側選擇電晶體連接於對應的一個全域位元線，源極線側選擇電晶體連接於共用的源極線。各儲存單元的閘極連接於字元線，位元線側選擇電晶體及源極線側選擇電晶體的各閘極連接於選擇閘極線，字元線WL、選擇閘極線由字元線選擇電路160驅動。另外，各位元線經由用於選擇偶數位元線或奇數位元線的位元線選擇電路而連接於頁面緩衝器/讀出電路170。
設定資訊儲存部150儲存抹除脈衝的初始值、階躍電壓、抹除脈衝的最大施加次數、規定數Q等作為關於ISPE的設定資訊。在一實施例中，在電源接通動作時，自儲存單元陣列110的熔絲單元讀出的設定資訊被載入至設定資訊儲存部150中。
字元線選擇電路160基於列位址Ax，經由字元線WL驅動儲存單元，另外，經由選擇閘極線驅動位元線側選擇電晶體及源極線側選擇電晶體，來選擇區塊及頁面。行選擇電路180依照行位址Ay選擇全域位元線，例如選擇頁面內的資料的讀出開始位置等。
控制器140使用包括唯讀記憶體(Read Only Memory， ROM)/隨機存取記憶體(Random Access Memory，RAM)等的微控制器或狀態機等構成，對快閃記憶體100的動作進行控制。在讀出動作中，對位元線施加某正電壓，對選擇字元線施加某電壓(例如0V)，對非選擇字元線施加通過電壓(例如4.5V)，將位元線側選擇電晶體、源極線側選擇電晶體導通，對共用源極線施加0V。在編程動作中，對選擇字元線施加高電壓的編程電壓Vpgm(例如，15V~20V)，對非選擇的字元線施加中間電位(例如10V)，使位元線側選擇電晶體導通，使源極線側選擇電晶體關斷，將與“0”或“1”的資料對應的電位供給至位元線。
在抹除動作中，對區塊內的選擇字元線施加0V，對P型井施加抹除電壓Vers，將浮動閘極的電子抽出至基板，由此，以區塊為單位來抹除數據。抹除電壓依照ISPE的演算法決定。
接著，對本實施例的基於ISPE的抹除方法進行說明。在以往的ISPE中，在抹除驗證不合格的情況下，使下一要施加的抹除脈衝的抹除電壓增加一個階躍，但方法對於抹除速度快的儲存單元而言為過應力，有加快儲存單元的劣化速度的可能性。
另一方面，關於抹除所允許的時間，考慮到耐久特性等，例如將P/E循環數為100K時的抹除速度變慢時作為基準來決定。在以往的ISPE中，若抹除驗證不合格，則不考慮抹除的允許時間，即，儘管抹除的允許時間還充分長，仍增加抹除脈衝的電壓。
在本實施例的ISPE中，當抹除驗證不合格時，並非一律 地增加抹除脈衝的電壓，而是能夠有效地利用抹除的允許時間，同時能夠反覆施加與上次相同的抹除電壓的抹除脈衝，使得不會對抹除速度快的儲存單元施加過應力，從而緩和此種儲存單元劣化的速度。
圖3係表示以一定時間間隔施加各種抹除電壓的抹除脈衝、儲存單元的閾值與抹除時間(橫軸為對數)之間的關係的圖表。此處示出了抹除電壓為18V、19V、20V、21V的抹除脈衝的施加。如圖3所示，在反覆施加抹除電壓相同的抹除脈衝的情況下，自抹除開始時刻起約5×10-6處，閾值向負方向大致線性地偏移，抹除開始時刻約10-1處，閾值的偏移飽和而變得大致一定。抹除電壓較大的情況(21V相較於18V的情況)下，飽和時的負閾值電壓大。
根據圖3，自抹除開始至一定時間期間(~5×10-6左右)，閾值幾乎不變化，但之後當施加抹除電壓相同的抹除脈衝時，閾值以緩慢的速度且大致線性地變化。
在本發明實施例的ISPE中，利用此種閾值以緩慢的速度且線性變化的特性來決定抹除脈衝的電壓。例如，在圖3所示的5×10-6~1×10-1的抹除期間、或者與此抹除期間對應的閾值的範圍內，進行選擇區塊的第一抹除驗證EV1以及第二抹除驗證EV2，驗證儲存單元的閾值是否處於範圍內。當儲存單元的閾值存在於第一抹除驗證EV1與第二抹除驗證EV2之間時，對選擇區塊盡可能施加同一抹除電壓的抹除脈衝。
但是，由於被允許的抹除時間有限制，因此也需要對施加同一電壓的抹除脈衝的次數設置上限。例如，當將允許的抹除時間設為Tmax、將一次抹除脈衝的施加時間設為Tp時(各抹除脈衝的施加時間相等)，抹除脈衝的允許施加次數Nmax為Nmax=Tmax/Tp。基於允許施加次數Nmax，能夠決定可在同一電壓下施加的抹除脈衝的次數。
圖4是本發明實施例的ISPE的動作流程圖。控制器140回應於自外部輸入的抹除命令及位址、或者回應於用於使內部執行垃圾收集(garbage collection)的內部抹除命令，執行ISPE演算法(S100)。
控制器140將經由字元線選擇電路160選擇的區塊的字元線設為GND準位，對P型井施加抹除脈衝(S110)。作為初始序列，以儲存單元的閾值進入如圖3所示的閾值以緩慢的速度且線性地變化的區域的方式施加一個或多個初始的抹除脈衝。
接著，控制器140進行選擇區塊的抹除驗證EV1(S120)。抹除驗證EV1對選擇區塊的各字元線施加驗證讀出電壓Vg1，來驗證選擇區塊的各NAND串的抹除狀態。
圖5的(A)係示意性地表示抹除驗證EV1與儲存單元的閾值分佈的關係圖。若如閾值分佈A那樣，所有儲存單元(或NAND串)的閾值均小於驗證讀出電壓Vg1，則抹除驗證EV1合格。另一方面，若如閾值分佈B1那樣，一部分儲存單元的閾值大於驗證讀出電壓Vg1，則抹除驗證EV1不合格。另外，在如閾值 分佈B2那樣其下限值未達到驗證讀出電壓Vg1的情況下，抹除驗證EV1也不合格。
在抹除驗證EV1不合格的情況下，判定為選擇區塊的儲存單元的閾值尚未充分向負方向偏移，換句話說，未到達圖3所示的閾值緩慢且線性地變化的區域，在所述情況下，控制器140使下一抹除脈衝的抹除電壓增加一個階躍(S160)，並將此增加後的抹除脈衝施加至選擇區塊(S110)。
另一方面，若抹除驗證EV1合格，則進行第二次抹除驗證EV2(S130)。抹除驗證EV2使用較驗證讀出電壓Vg1小的驗證讀出電壓Vg2來進行。圖5的(B)係示意性表示抹除驗證EV2與儲存單元的閾值分佈的關係圖。若抹除驗證EV1已合格的閾值分佈A如閾值分佈A1那樣所有儲存單元的閾值均小於驗證讀出電壓Vg2，則抹除驗證EV2合格。但是，若如閾值分佈A2那樣有即便是一部分閾值大於驗證讀出電壓Vg2，則抹除驗證EV2也不合格。
在抹除驗證EV2合格的情況下(步驟S130)，選擇區塊的抹除結束。在抹除驗證EV2不合格的情況下，控制器140決定下一抹除脈衝的電壓。所述情況下，控制器140判定同一電壓的抹除脈衝的施加次數是否達到了規定值Q(S140)，若為規定值Q以下，則決定下一抹除脈衝的抹除電壓與上次相同(S150)，對選擇區塊施加與上次相同的抹除電壓的抹除脈衝(S110)。在超過規定值Q的情況下，控制器140在記憶體中設定用於使抹除脈衝的 抹除電壓增加一個階躍的旗標(flag)(S170)。控制器140在對下一編程後的區塊進行抹除時，參照旗標，對選擇區塊施加抹除電壓增加了一個階躍電壓的抹除脈衝。在旗標的設定後，控制器140決定下一抹除脈衝的抹除電壓與上次相同(S150)，對選擇區塊施加與上次相同的抹除電壓的抹除脈衝(S110)。
反覆進行步驟S110~步驟S170的處理直至抹除驗證EV2合格，且反覆並緩慢進行抹除脈衝的施加。但是，在整體的抹除脈衝的施加次數達到允許施加次數Nmax的情況下，將選擇區塊作為壞區塊進行管理，並使抹除結束。
根據本發明實施例的抹除方法，可有效地利用抹除的允許時間，同時可反覆施加與上次相同的抹除電壓的抹除脈衝，因此，可防止對抹除速度快的儲存單元施加過度的電壓應力，緩和儲存單元劣化的速度。其結果與以往的ISPE相比，可改善快閃記憶體的耐久特性。
接下來，對本發明實施例的ISPE的具體例進行說明。圖6表示抹除電壓以及抹除脈衝的施加次數的一例的表，圖7的(A)是圖6的“步驟-4(Step-4)”的抹除例，圖7的(B)是圖6“步驟-9(Step-9)”的抹除例。作為抹除的初始序列，施加斜坡抹除脈衝P1、14.0V的峰值的抹除脈衝P2、以及14.4V的峰值的抹除脈衝P3。實施初始序列是為了使選擇區塊的儲存單元的閾值轉移至閾值緩慢且線性地變化的區域中。將各抹除脈衝的施加時間設定為500us，將抹除驗證EV1的驗證讀出電壓設定為Vg1=1.4V， 將抹除驗證EV2的驗證讀出電壓設定為Vg2=1.0V。另外，施加14.4V的抹除脈衝時閾值的偏移量×規定值Q與施加一次高一個階躍電壓的14.8V的抹除脈衝時閾值的偏移量大致相等，此處，將可施加與上次相同的抹除電壓的抹除脈衝的次數的規定值Q設定為5。
如圖6的“新近(Fresh)”所示，對P/E循環數少的選擇區塊，作為抹除的初始序列，施加斜坡(ramp)抹除脈衝P1(500us)→抹除脈衝P2(14V，500us)→抹除脈衝P3(14.4V，500us)。1.5ms後，進行抹除驗證EV1、抹除驗證EV2。
(1)在抹除驗證EV1、抹除驗證EV2分別合格的情況下，抹除結束。
(2)在抹除驗證EV1合格、抹除驗證EV2不合格的情況下，如“步驟-1”所示，施加抹除脈衝P4(14.4V，500us)。
(3)2.0ms後，在抹除驗證EV1、抹除驗證EV2分別合格的情況下，抹除結束。在抹除驗證EV1合格、抹除驗證EV2不合格的情況下，如“步驟-2”所示，施加抹除脈衝P5(14.4V，500us)。
(4)2.5ms後，在抹除驗證EV1、抹除驗證EV2分別合格的情況下，抹除結束。在抹除驗證EV1合格、抹除驗證EV2不合格的情況下，如“步驟-3”所示，施加抹除脈衝P5(14.4V，500us)。
(5)3.0ms後，在抹除驗證EV1、抹除驗證EV2分別合格的情況下，抹除結束。在抹除驗證EV1合格、抹除驗證EV2不合 格的情況下，如“步驟-4”所示，施加抹除脈衝P6(14.4V，500us)。
(6)在步驟-4中，由於抹除脈衝P6的施加達到了規定數Q，因此設定用於使抹除電壓增加一個階躍電壓的旗標。藉由旗標的設定，對區塊進行下一抹除時的抹除脈衝的抹除電壓被設定為14.8V。因此，在下次編程後的選擇區塊的抹除中，如“步驟-5”所示，在抹除的初始序列(抹除脈衝P1、抹除脈衝P2、抹除脈衝P3)的施加之後，施加抹除脈衝(14.8V、500us)。
圖7的(A)：在作為初始序列的抹除脈衝P1、抹除脈衝P2、抹除脈衝P3的施加之後，抹除驗證EV1合格，抹除驗證EV2不合格，施加與抹除脈衝P3相同的電壓的抹除脈衝P4，之後抹除驗證EV2也連續不合格，反覆施加與抹除脈衝P3相同電壓的抹除脈衝P5、抹除脈衝P6、抹除脈衝P7，藉由抹除脈衝P7的施加，抹除驗證EV2合格(圖6的“步驟-4”的抹除例)。所述情況下，由於14.4V的抹除脈衝的施加次數達到了規定值Q(=5)，因此設定用於將抹除脈衝的抹除電壓增加一個階躍電壓的旗標。
圖7的(B)是在上次抹除時設定了增加一個階躍電壓的旗標時的抹除例(圖6的“步驟-9”)，即在施加作為初始序列的抹除脈衝P1、抹除脈衝P2、抹除脈衝P3之後，依照在上次抹除時設定的旗標，施加增加了一個階躍電壓的抹除脈衝P4(14.8)，2.0ms的抹除驗證EV1合格，抹除驗證EV2不合格，施加與抹除脈衝P4相同的電壓的抹除脈衝P5，之後抹除驗證EV2也連續不合格，反覆施加與抹除脈衝P4相同的電壓的抹除脈衝P5、抹除 脈衝P6、抹除脈衝P7、抹除脈衝P8，藉由抹除脈衝P8的施加，抹除驗證EV2合格。由於14.8V的抹除脈衝的施加次數達到了規定值Q(=5)，因此設定用於將抹除脈衝的抹除電壓增加一個階躍電壓的旗標。
上述實施例中記載的抹除脈衝的抹除電壓、抹除脈衝的施加時間、階躍電壓、規定值Q等為一個例子，這些值可根據NAND型快閃記憶體所需的規格等而做適當變更。
雖然對本發明的優選實施方式進行了詳述，但本發明並不限定於特定的實施方式，可在申請專利範圍所記載的發明的主旨的範圍內進行各種變形及變更。
EV1:第一抹除驗證/抹除驗證
EV2:第二抹除驗證/抹除驗證
P1、P2、P3、P4、P5、P6、P7、P8:抹除脈衝

Claims (13)

  1. 一種反及型快閃記憶體的抹除方法，所述抹除方法包括： 對儲存單元陣列的選擇區塊施加抹除脈衝的步驟； 以第一讀出電壓對所述選擇區塊進行第一抹除驗證的步驟； 以較所述第一讀出電壓低的第二讀出電壓對所述選擇區塊進行第二抹除驗證的步驟；以及 基於所述第一抹除驗證及所述第二抹除驗證，對下一要施加的抹除脈衝進行控制的步驟， 所述控制步驟包括施加與上次相同的抹除電壓的抹除脈衝。
  2. 如請求項1所述的抹除方法，其中，所述控制步驟包括在由所述第一抹除驗證與所述第二抹除驗證規定的閾值之間施加與上次相同的抹除電壓的抹除脈衝。
  3. 如請求項1或2所述的抹除方法，其中，所述控制步驟在所述第一抹除驗證合格且所述第二抹除驗證不合格的情況下，施加與上次相同的抹除電壓的抹除脈衝，在所述第一抹除驗證不合格的情況下，施加較上次高一個階躍電壓的抹除脈衝。
  4. 如請求項1或2所述的抹除方法，其中，所述控制步驟進行如下設定：在施加與上次相同的抹除電壓的抹除脈衝的次數達到規定數Q的情況下，在下次編程後的抹除時對所述選擇區塊施加的抹除脈衝的抹除電壓提高一個階躍電壓。
  5. 如請求項4所述的抹除方法，其中，所述控制步驟將規定數Q設定為，使得在施加了所述規定數Q的抹除脈衝時的閾值的偏移量與施加了高一個階躍電壓的抹除脈衝時的閾值的偏移量相等。
  6. 如請求項4所述的抹除方法，其中，當將抹除的允許時間設為Tmax、將下一抹除脈衝的施加時間設為Tp時，抹除脈衝的允許施加次數Nmax為Nmax=Tmax/Tp， 所述控制步驟基於所述允許施加次數Nmax來設定所述規定數Q。
  7. 如請求項1或2所述的抹除方法，其中，所述施加的步驟包括施加初始抹除脈衝，以形成儲存單元的閾值向負方向以緩慢的速度且大致線性地偏移的狀態， 所述控制步驟對施加所述初始抹除脈衝後的下一抹除脈衝進行控制。
  8. 一種半導體裝置，包括反及型的儲存單元陣列；以及 抹除構件，將所述儲存單元陣列的選擇區塊抹除， 所述抹除構件對所述選擇區塊以第一讀出電壓進行第一抹除驗證，且以較所述第一讀出電壓低的第二讀出電壓進行第二抹除驗證，基於所述第一抹除驗證及所述第二抹除驗證，對下一要施加的抹除脈衝進行控制，在由所述第一抹除驗證與所述第二抹除驗證規定的閾值之間施加與上次相同的抹除電壓的抹除脈衝。
  9. 如請求項8所述的半導體裝置，其中，所述抹除構件在所述第一抹除驗證合格且所述第二抹除驗證不合格的情況下，施加與上次相同的抹除電壓的抹除脈衝，在所述第一抹除驗證不合格的情況下，施加較上次高一個階躍電壓的抹除脈衝。
  10. 如請求項8所述的半導體裝置，其中，所述抹除構件進行如下設定：在施加與上次相同的抹除電壓的抹除脈衝的次數達到規定數Q的情況下，在下次編程後的抹除時對所述選擇區塊施加的抹除脈衝的抹除電壓提高一個階躍電壓。
  11. 如請求項10所述的半導體裝置，其中，所述抹除構件將所述規定數Q設定為，使得在施加了所述規定數Q的抹除脈衝時的閾值的偏移量與施加了高一個階躍電壓的抹除脈衝時的閾值的偏移量相等。
  12. 如請求項10或11所述的半導體裝置，其中，當將抹除的允許時間設為Tmax、將下一抹除脈衝的施加時間設為Tp時，抹除脈衝的允許施加次數Nmax為Nmax=Tmax/Tp， 所述抹除構件基於所述允許施加次數Nmax來設定所述規定數Q。
  13. 如請求項8或9所述的半導體裝置，其中，所述抹除構件施加初始抹除脈衝，以形成儲存單元的閾值向負方向以緩慢的速度且大致線性地偏移的狀態，且對施加所述初始抹除脈衝後的下一抹除脈衝進行控制。
TW111133247A 2021-12-09 2022-09-01 半導體裝置及反及型快閃記憶體的抹除方法 TWI829321B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2021199805A JP7181984B1 (ja) 2021-12-09 2021-12-09 半導体装置および消去方法
JP2021-199805 2021-12-09

Publications (2)

Publication Number Publication Date
TW202324080A TW202324080A (zh) 2023-06-16
TWI829321B true TWI829321B (zh) 2024-01-11

Family

ID=84282962

Family Applications (1)

Application Number Title Priority Date Filing Date
TW111133247A TWI829321B (zh) 2021-12-09 2022-09-01 半導體裝置及反及型快閃記憶體的抹除方法

Country Status (5)

Country Link
US (1) US20230186997A1 (zh)
JP (1) JP7181984B1 (zh)
KR (1) KR20230087371A (zh)
CN (1) CN116259346A (zh)
TW (1) TWI829321B (zh)

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014059945A (ja) * 2012-09-14 2014-04-03 Freescale Semiconductor Inc 適応的書き込み操作を用いる不揮発性メモリ（ｎｖｍ）
US20170229184A1 (en) * 2016-02-09 2017-08-10 Winbond Electronics Corp. Semiconductor memory device, erasing method and programing method thereof
CN111105829A (zh) * 2018-10-25 2020-05-05 爱思开海力士有限公司 存储器控制器及其操作方法
TW202038225A (zh) * 2019-04-02 2020-10-16 南韓商愛思開海力士有限公司 記憶體裝置及其操作方法

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07312093A (ja) * 1994-05-13 1995-11-28 Hitachi Ltd 半導体記憶装置
KR100414146B1 (ko) * 2000-06-27 2004-01-13 주식회사 하이닉스반도체 플래쉬 메모리 소자의 소거 방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014059945A (ja) * 2012-09-14 2014-04-03 Freescale Semiconductor Inc 適応的書き込み操作を用いる不揮発性メモリ（ｎｖｍ）
US20170229184A1 (en) * 2016-02-09 2017-08-10 Winbond Electronics Corp. Semiconductor memory device, erasing method and programing method thereof
CN111105829A (zh) * 2018-10-25 2020-05-05 爱思开海力士有限公司 存储器控制器及其操作方法
TW202038225A (zh) * 2019-04-02 2020-10-16 南韓商愛思開海力士有限公司 記憶體裝置及其操作方法

Also Published As

Publication number Publication date
JP2023085657A (ja) 2023-06-21
US20230186997A1 (en) 2023-06-15
CN116259346A (zh) 2023-06-13
KR20230087371A (ko) 2023-06-16
TW202324080A (zh) 2023-06-16
JP7181984B1 (ja) 2022-12-01

Similar Documents

Publication Publication Date Title
US7808829B2 (en) Flash memory device capable of overcoming fast program/slow erase phenomenon and erase method thereof
JP5583185B2 (ja) 不揮発性半導体メモリ
KR101312887B1 (ko) 메모리 디바이스에서의 다중 레벨 프로그램 검증
JP5565948B2 (ja) 半導体メモリ
US8432752B2 (en) Adaptive write procedures for non-volatile memory using verify read
US8553465B2 (en) Semiconductor memory device and method of programming the same
JP6088602B2 (ja) 不揮発性半導体記憶装置
JP5450538B2 (ja) 半導体記憶装置
US20220328105A1 (en) Semiconductor device and erasing method
TWI829321B (zh) 半導體裝置及反及型快閃記憶體的抹除方法
JP5868381B2 (ja) 半導体記憶装置
JP5280027B2 (ja) 半導体装置及びその制御方法
KR20210111679A (ko) 반도체 메모리 장치 및 판독 방법
TWI758206B (zh) 半導體儲存裝置以及編程方法
JP7309304B2 (ja) フラッシュメモリおよびプログラミング方法
US20100226171A1 (en) Method of programming nonvolatile memory device
KR20100027781A (ko) 불휘발성 메모리 장치의 소거 방법 및 그를 이용한 동작 방법