TW202038225A - 記憶體裝置及其操作方法 - Google Patents

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Abstract

一種記憶體裝置包括記憶體單元塊，該記憶體單元塊包括多個記憶體單元。該記憶體裝置還包括週邊電路，所述週邊電路被配置為通過將第一擦除電壓和第二擦除電壓施加到記憶體單元塊的源極線來通過閘極引發汲極洩漏(GIDL)方法執行擦除操作。該記憶體裝置還包括控制邏輯，該控制邏輯被配置為控制週邊電路在擦除操作期間依序執行施加第一擦除電壓的操作和施加第二擦除電壓的操作，其中，所述多個記憶體單元當中的具有多個程式化狀態的記憶體單元在施加第一擦除電壓的操作期間被擦除為具有預擦除狀態。

Description

記憶體裝置及其操作方法
各種實施方式總體上涉及電子裝置，更具體地，涉及一種記憶體裝置及其操作方法。 相關申請的交叉引用
本申請案主張2019年4月2日提交的韓國專利申請號10-2019-0038683的優先權，其完整公開通過引用併入本文。
如今，隨著電腦系統幾乎隨時隨地可用，運算無處不在。此外，諸如行動電話、數位相機和膝上型電腦的可攜式電子裝置的使用也已激增。可攜式電子裝置通常使用具有記憶體裝置的記憶體系統，即，資料存儲裝置。資料存儲裝置用作可攜式電子裝置的主存儲裝置或輔助存儲裝置。
用於可攜式電子裝置的記憶體裝置通常具有優異的穩定性和耐久性，因為它們不具有任何移動的機械部件。另外，它們還享有快速的資訊存取速度和低功耗。可被具體實現到具有這些優點的記憶體系統中的資料存儲裝置的示例可包括通用序列匯流排（USB）、具有各種介面的記憶卡以及固態硬碟（SSD）。
記憶體裝置通常被分類為揮發性記憶體裝置和非揮發性記憶體裝置。非揮發性記憶體裝置以相對低的讀寫速度操作，但其可在沒有電力的情況下保留所存儲的資料。因此，非揮發性記憶體裝置可用於存儲不管電力的可用性如何均需要存儲的資料。非揮發性記憶體裝置的示例包括唯讀記憶體（ROM）、遮罩ROM（MROM）、可程式化ROM（PROM）、可擦除可程式化ROM（EPROM）、電可擦除可程式化ROM（EEPROM）、快閃記憶體、相變隨機存取記憶體（PRAM）、磁性RAM（MRAM）、電阻式RAM（RRAM）和鐵電RAM（FRAM）。快閃記憶體可被分類為反或型記憶體或反及型記憶體。
本公開的各種實施方式提供了一種能夠改進擦除閾值電壓分佈的記憶體裝置以及操作該記憶體裝置的方法。
根據實施方式，一種記憶體裝置可包括記憶體單元塊，該記憶體單元塊包括多個記憶體單元。該記憶體裝置可包括週邊電路，所述週邊電路被配置為通過將第一擦除電壓和第二擦除電壓施加到記憶體單元塊的源極線來通過閘極引發汲極洩漏（GIDL）方法執行擦除操作。該記憶體裝置還可包括控制邏輯，該控制邏輯被配置為控制週邊電路在擦除操作期間依序執行施加第一擦除電壓的操作和施加第二擦除電壓的操作，其中，所述多個記憶體單元當中的具有多個程式化狀態的記憶體單元在施加第一擦除電壓的操作期間被擦除為具有預擦除狀態。
根據實施方式，一種記憶體裝置可包括記憶體單元塊，該記憶體單元塊包括被程式化為多個程式化狀態的多個記憶體單元。該記憶體裝置還可包括週邊電路，所述週邊電路被配置為通過將第一擦除電壓和大於第一擦除電壓的第二擦除電壓施加到記憶體單元塊的源極線來通過閘極引發汲極洩漏（GIDL）方法執行擦除操作，該擦除操作包括第一擦除電壓施加操作和第二擦除電壓施加操作，其中，週邊電路被配置為在第一擦除電壓施加操作期間將所述多個記憶體單元擦除為具有預擦除狀態，並且被配置為在第二擦除電壓施加操作期間將處於預擦除狀態的所述多個記憶體單元擦除至目標擦除電壓位準或更小。
根據實施方式，一種操作記憶體裝置的方法可包括通過將第一擦除電壓施加到包括多個記憶體單元的記憶體單元塊的源極線來將程式化為多個程式化狀態的所述多個記憶體單元擦除為具有預擦除狀態。該方法還可包括在施加第一擦除電壓之後，通過將第二擦除電壓施加到源極線來通過閘極引發汲極洩漏（GIDL）方法擦除所述多個記憶體單元，以使得所述多個記憶體單元具有目標擦除電壓位準或更小的閾值電壓。
為了描述和示出本教導的實施方式，本文提供了特定結構和功能細節。然而，本教導不限於所呈現的具體細節。本領域技術人員從本公開將理解，可對所公開的任何實施方式進行包括改變和替換的各種修改。因此，本教導旨在涵蓋落入請求項的範圍內的所有這些修改。
儘管可使用諸如“第一”和“第二”的術語來標識各種構件，但這些構件不由上述術語限制。上述術語用於將一個構件與另一構件區分，否則這些構件將具有相同或相似的名稱。例如，在不脫離本教導的精神和範圍的情況下，一個情況下的第一構件在另一情況下可被稱為第二構件，反之亦然。
將理解，當構件被稱為“連接”或“耦合”到另一構件時，其可直接連接或耦合到另一構件，或者也可存在一個或更多個中間構件。相反，當構件被稱為“直接連接”或“直接耦合”到另一構件時，不存在中間組件。描述構件之間的關係的其它表達（例如，“在...之間”、“直接在...之間”或“與...相鄰”和“與...直接相鄰”）可類似地解釋。
本申請中所使用的術語僅用於描述特定實施方式，並非旨在限制本公開。除非上下文另外清楚地指示，否則本公開中的單數形式旨在也包括複數形式。在本說明書中，應該理解，術語“包括”或“具有”指示存在特徵、數量、步驟、操作、構件、部件或其組合，但不排除存在或添加一個或更多個其它特徵、數量、步驟、操作、構件、部件或其組合的可能。
只要沒有不同地定義，本文所使用的所有術語（包括技術術語或科學術語）具有本公開所屬領域的技術人員通常理解的含義。通常使用的詞典中定義的術語應該被解釋為具有在相關領域的上下文中解釋的相同含義，並且除非在本說明書中另外清楚地定義，否則不應被解釋為具有理想的或過於形式的含義。
在一些實施方式中，未詳細描述熟知處理、裝置結構和技術以避免本教導的歧義。這旨在避免使本教導的各方面模糊。
下面參照附圖詳細描述本公開的各種實施方式，以便於本領域技術人員能夠容易地實現本教導。
圖1是示出根據本公開的實施方式的記憶體系統1000的圖。
參照圖1，記憶體系統1000可包括存儲資料的記憶體裝置1100以及回應於主機2000的控制來控制記憶體裝置1100的記憶體控制器1200。
主機2000可使用諸如周邊元件連接-快速（PCI-E）、先進技術附件（ATA）、序列ATA（SATA）、平行ATA（PATA）或序列附接SCSI（SAS）的介面協定來與記憶體系統1000通信。另外，為了主機2000與記憶體系統1000之間的資料通信而提供的介面協定可能不限於上述示例，可以是諸如通用序列匯流排（USB）、多媒體卡（MMC）、增強型小型磁碟介面（ESDI）和整合驅動電子（IDE）的介面協定之一。
記憶體控制器1200可控制記憶體系統1000的一般操作並且控制主機2000與記憶體裝置1100之間的資料交換。例如，記憶體控制器1200可控制記憶體裝置1100回應於來自主機2000的請求來程式化、讀取或擦除數據。根據實施方式，記憶體裝置1100可包括雙倍數據速率同步動態隨機存取記憶體（DDR SDRAM）、低功率雙倍數據速率4（LPDDR4）SDRAM、圖形雙倍數據速率（GDDR）SDRAM、低功率DDR（LPDDR）、Rambus動態隨機存取記憶體（RDRAM）或快閃記憶體。
記憶體裝置1100可在記憶體控制器1200的控制下執行程式化操作、讀操作或擦除操作。記憶體裝置1100可使用第一擦除電壓將處於程式化狀態的記憶體單元初步擦除（primarily erase）為大於目標擦除電壓位準的預擦除狀態，然後可使用大於第一擦除電壓的第二擦除電壓將處於預擦除狀態的記憶體單元擦除為目標擦除電壓位準或更小。圖2是示出圖1所示的記憶體裝置1100的圖。
參照圖2，記憶體裝置1100可包括存儲資料的記憶體單元陣列100。記憶體裝置1100可包括週邊電路200，週邊電路200被配置為執行將資料存儲在記憶體單元陣列100中的程式化操作、輸出所存儲的資料的讀操作以及擦除所存儲的資料的擦除操作。記憶體裝置1100可包括回應於圖1所示的記憶體控制器1200的控制來控制週邊電路200的控制邏輯300。控制邏輯300可被實現為硬體、軟體或硬體和軟體的組合。例如，控制邏輯300可以是根據演算法操作的控制邏輯電路和/或執行控制邏輯代碼的處理器。根據本公開的實施方式，記憶體裝置1100可使用第一擦除電壓將包括在記憶體單元陣列100中的記憶體單元初部擦除為大於目標擦除電壓的狀態，然後可使用大於第一擦除電壓的第二擦除電壓將記憶體單元最終擦除為小於或等於目標擦除電壓的狀態。
記憶體單元陣列100可包括多個記憶體塊（MB1至MBk）110，其中k是正整數。局部線LL和位元線BL1至BLn可耦合到記憶體塊（MB1到MBk）110中的每一個，其中n是正整數。例如，局部線LL可包括第一選擇線、第二選擇線以及佈置在第一選擇線與第二選擇線之間的多條字線。另外，局部線LL可包括佈置在第一選擇線與字線之間以及第二選擇線與字線之間的虛設線。第一選擇線可以是源極選擇線，並且第二選擇線可以是汲極選擇線。例如，局部線LL可包括字線、汲極選擇線和源極選擇線、以及源極線SL。例如，局部線LL還可包括虛設線。例如，局部線LL還可包括管線。局部線LL可分別耦合到記憶體塊（MB1至MBk）110，位元線BL1至BLn可共同耦合到記憶體塊（MB1至MBk）110。記憶體塊（MB1至MBk）110可具有二維（2D）或三維（3D）結構。例如，在2D記憶體塊110中，記憶體單元可與基板平行佈置。例如，在3D記憶體塊110中，記憶體單元可在基板的垂直方向上層疊。
週邊電路200可被配置為響應於控制邏輯300的控制來對所選記憶體塊110執行程式化操作、讀操作和擦除操作。例如，週邊電路200可包括電壓產生電路210、列解碼器220、頁緩衝器組230、行解碼器240、輸入/輸出電路250、通過/失敗檢查電路260和源極線驅動器270。
電壓產生電路210可回應於操作信號OP_CMD而生成被施加以執行程式化、讀和擦除操作的各種操作電壓Vop。另外，電壓產生電路210可響應於操作信號OP_CMD而將局部線LL選擇性地放電。例如，電壓產生電路210可響應於控制邏輯300的控制而生成程式化電壓、驗證電壓、通過電壓和選擇電晶體操作電壓。
列解碼器220可回應於列解碼器控制信號AD_signals將操作電壓Vop傳送到耦合到所選記憶體塊110的局部線LL。例如，列解碼器220可將由電壓產生電路210生成的操作電壓（例如，程式化電壓、驗證電壓和通過電壓）選擇性地施加到局部線LL，或者可回應於列解碼器控制信號AD_signals將局部線LL中的一些線（例如，字線和源極選擇線）浮置。
頁緩衝器組230可包括耦合到位元線BL1至BLn的多個頁緩衝器（PB1至PBn）231。頁緩衝器（PB1至PBn）231可回應於頁緩衝器控制信號PBSIGNALS而操作。例如，頁緩衝器（PB1至PBn）231可在擦除操作中在擦除電壓施加操作期間控制位元線BL1至BLn處於浮置狀態，並且可在擦除驗證操作期間感測位元線BL1至BLn的電流或電位位準。
行解碼器240可回應於行位址CADD在輸入/輸出電路250與頁緩衝器組230之間傳送資料。例如，行解碼器240可通過資料線DL與頁緩衝器231交換資料，或者可通過行線CL與輸入/輸出電路250交換資料。
輸入/輸出電路250可將命令CMD和位址ADD從如圖1所示的記憶體控制器1200傳送到控制邏輯300，或者可與行解碼器240交換資料DATA。
在讀操作或驗證操作期間，通過/失敗檢查電路260可響應於允許位元VRY_BIT＜#＞生成基準電流，並且可將從頁緩衝器組230接收的感測電壓VPB與通過基準電流生成的基準電壓進行比較以輸出通過信號PASS或失敗信號FAIL。
源極線驅動器270可通過源極線SL來耦合到包括在記憶體單元陣列100中的記憶體單元，並且可控制施加到源極線SL的電壓。例如，源極線驅動器270可在擦除操作期間依序生成預擦除電壓、第一擦除電壓和第二擦除電壓並將其施加到源極線SL。第一擦除操作可具有大於預擦除電壓的電位位準，並且第二擦除電壓可具有大於第一擦除電壓的電位位準。
源極線驅動器270可從控制邏輯300接收源極線控制信號CTRL_SL並基於源極線控制信號CTRL_SL來控制施加到源極線SL的源極線電壓。
控制邏輯300可通過回應於命令CMD和位址ADD輸出操作信號OP_CMD、列解碼器控制信號AD_signals、頁緩衝器控制信號PBSIGNALS和允許位元VRY_BIT＜#＞來控制週邊電路200。此外，控制邏輯300可回應於通過信號PASS或失敗信號FAIL來確定驗證操作通過還是失敗。
圖3是示出圖2所示的記憶體塊110的圖。
參照圖3，在記憶體塊110中，彼此平行佈置的多條字線可耦合在第一選擇線與第二選擇線之間。第一選擇線可以是源極選擇線SSL，並且第二選擇線可以是汲極選擇線DSL。更具體地，記憶體塊110可包括耦合在位元線BL1至BLn與源極線SL之間的多個串ST。位元線BL1至BLn中的每一個可耦合到各個串ST，並且源極線SL可共同耦合到串ST。由於串ST可全部具有相同的配置，所以作為示例詳細描述耦合到第一位元線BL1的串ST。
串ST可包括串聯耦合在源極線SL與第一位元線BL1之間的源極選擇電晶體SST、多個記憶體單元F1至F16和汲極選擇電晶體DST。單個串ST可包括至少一個源極選擇電晶體SST、至少一個汲極選擇電晶體DST以及比圖4所示的記憶體單元F1至F16更多的記憶體單元。
源極選擇電晶體SST的源極可耦合到源極線SL，並且汲極選擇電晶體DST的汲極可耦合到第一位元線BL1。記憶體單元F1至F16可串聯耦合在源極選擇電晶體SST與汲極選擇電晶體DST之間。包括在不同的串ST中的源極選擇電晶體SST的閘極可耦合到源極選擇線SSL，汲極選擇電晶體DST的閘極可耦合到汲極選擇線DSL，並且記憶體單元F1至F16的閘極可耦合到多條字線WL1至WL16。在包括在不同的串ST中的記憶體單元當中，耦合到同一字線的一組記憶體單元可被稱為實體頁PPG。因此，記憶體塊110可包括與字線WL1至WL16的數量一樣多的實體頁PPG。
單個記憶體單元可存儲一位元的資料。該記憶體單元通常被稱為單級單元（SLC）。包括SLC的一個實體頁PPG可存儲與一個邏輯頁LPG對應的資料。與一個邏輯頁LPG對應的資料可包括與包括在實體頁PPG中的記憶體單元的數量一樣多的資料位元。另外，單個記憶體單元可存儲兩位元或更多位元的資料。該單元通常被稱為“多級單元（MLC）”。包括MLC的一個實體頁PPG可存儲與兩個或更多個邏輯頁LPG對應的資料。
圖4是示出三維結構的記憶體塊的實施方式的圖。
參照圖4，記憶體單元陣列100可包括多個記憶體塊（MB1至MBk）110。記憶體塊110可包括多個串ST11至ST1m和ST21至ST2m。根據實施方式，多個串ST11至ST1m和ST21至ST2m中的每一個可具有“U”形狀。在第一記憶體塊MB1中，可在列方向（X方向）上佈置“m”個串。為了說明方便，圖4示出了在行方向（Y方向）上佈置兩個串。然而，可在行方向（Y方向）上佈置三個或更多個串。
多個串ST11至ST1m和ST21至ST2m中的每一個可包括至少一個源極選擇電晶體SST、第一記憶體單元MC1至第n記憶體單元MCn、管式電晶體PT以及至少一個汲極選擇電晶體DST。
源極選擇電晶體SST和汲極選擇電晶體DST以及記憶體單元MC1至MCn可具有彼此相似的結構。例如，源極選擇電晶體SST和汲極選擇電晶體DST以及記憶體單元MC1至MCn中的每一個可包括通道層、穿隧絕緣層、電荷陷阱層和阻擋絕緣層。例如，可在各個串中設置用於提供通道層的柱。例如，可在各個串中設置用於提供通道層、穿隧絕緣層、電荷陷阱層和阻擋絕緣層中的至少一個的柱。
各個串的源極選擇電晶體SST可耦合在源極線SL與記憶體單元MC1至MCp之間。
在實施方式中，佈置在同一列中的串的源極選擇電晶體可耦合到在列方向上延伸的源極選擇線，佈置在不同列中的串的源極選擇電晶體可耦合到不同的源極選擇線。如圖4所示，第一列中的串ST11至ST1m的源極選擇電晶體SST可耦合到第一源極選擇線SSL1。佈置在第二列中的串ST21至ST2m的源極選擇電晶體SST可耦合到第二源極選擇線SSL2。
根據另一實施方式，串ST11至ST1m和ST21至ST2m的源極選擇電晶體SST可共同耦合到一條源極選擇線。
各個串的第一記憶體單元MC1至第n記憶體單元MCn可耦合在源極選擇電晶體SST與汲極選擇電晶體DST之間。
第一記憶體單元MC1至第n記憶體單元MCn可被劃分成第一記憶體單元MC1至第p記憶體單元MCp和第(p+1)記憶體單元MCp+1至第n記憶體單元MCn。第一記憶體單元MC1至第p記憶體單元MCp可在垂直方向（Z方向）上依序佈置並且串聯耦合在源極選擇電晶體SST與管式電晶體PT之間。第(p+1)記憶體單元MCp+1至第n記憶體單元MCn可在垂直方向（Z方向）上依序佈置並且串聯耦合在管式電晶體PT與汲極選擇電晶體DST之間。第一記憶體單元MC1至第p記憶體單元MCp和第(p+1)記憶體單元MCp+1至第n記憶體單元MCn可通過管式電晶體PT彼此耦合。各個串的第一記憶體單元MC1至第n記憶體單元MCn的閘極可分別耦合到第一字線WL1至第n字線WLn。
根據實施方式，第一記憶體單元MC1至第n記憶體單元MCn中的至少一個可用作虛設記憶體單元。當設置虛設記憶體單元時，可穩定地控制對應串的電壓或電流。各個串的管式電晶體PT的閘極可耦合到管線PL。
各個串的汲極選擇電晶體DST可耦合在對應位元線與記憶體單元MCp+1至MCn之間。佈置在列方向上的串可耦合到在列方向上延伸的汲極選擇線。第一列中的串ST11至ST1m的汲極選擇電晶體DST可耦合到第一汲極選擇線DSL1。第二列中的串ST21至ST2m的汲極選擇電晶體可耦合到第二汲極選擇線DSL2。
佈置在行方向上的串可耦合到在行方向上延伸的位元線。如圖4所示，第一行中的串ST11和ST21可耦合到第一位元線BL1。第m行中的串ST1m和ST2m可耦合到第m位元線BLm。
在佈置在列方向上的串當中，耦合到同一字線的記憶體單元可形成單個頁。例如，第一列中的串ST11至ST1m當中的耦合到第一字線WL1的記憶體單元可構成一個頁。在第二列中的串ST21至ST2m當中，耦合到第一字線WL1的記憶體單元可構成另一頁。當汲極選擇線DSL1和DSL2中的一個被選擇時，佈置在一個列方向上的串可被選擇。當字線WL1至WLn中的任一個被選擇時，可從所選串當中選擇一個頁。
圖5是示出三維結構的記憶體塊的另一實施方式的圖。
參照圖5，記憶體單元陣列100可包括多個記憶體塊（MB1至MBk）110。記憶體塊110可包括多個串ST11’至ST1m’和ST21’至ST2m’。多個串ST11’至ST1m’和ST21’至ST2m’中的每一個可在垂直方向（Z方向）上延伸。在記憶體塊110中，可在列方向（X方向）上佈置“m”個串。圖5示出了在行方向（例如，Y方向）上佈置兩個串。然而，該實施方式是為了描述方便而給出的，在其它實施方式中，可在行方向（例如，Y方向）上佈置三個或更多個串。
多個串ST11’至ST1m’和ST21’至ST2m’中的每一個可包括至少一個源極選擇電晶體SST、第一記憶體單元MC1至第n記憶體單元MCn以及至少一個汲極選擇電晶體DST。
各個串的源極選擇電晶體SST可耦合在源極線SL與記憶體單元MC1至MCn之間。佈置在同一列中的串的源極選擇電晶體可耦合到同一源極選擇線。佈置在第一列中的串ST11’至ST1m’的源極選擇電晶體SST可耦合到第一源極選擇線SSL1。佈置在第二列中的串ST21’至ST2m’的源極選擇電晶體可耦合到第二源極選擇線SSL2。根據另一實施方式，串ST11’至ST1m’和ST21’至ST2m’的源極選擇電晶體SST可共同耦合到單條源極選擇線。
各個串的第一記憶體單元MC1至第n記憶體單元MCn可串聯耦合在源極選擇電晶體SST與汲極選擇電晶體DST之間。第一記憶體單元MC1至第n記憶體單元MCn的閘極可分別耦合到第一字線WL1至第n字線WLn。
根據實施方式，第一記憶體單元MC1至第n記憶體單元MCn中的至少一個可用作虛設記憶體單元。當設置虛設記憶體單元時，可穩定地控制對應串的電壓或電流。結果，可改進存儲在記憶體塊110中的資料的可靠性。
各個串的汲極選擇電晶體DST可耦合在對應位元線與記憶體單元MC1至MCn之間。佈置在列方向上的串的汲極選擇電晶體DST可耦合到在列方向上延伸的汲極選擇線。第一列中的串CS11’至CS1m’的汲極選擇電晶體DST可耦合到第一汲極選擇線DSL1。第二列中的串CS21’至CS2m’的汲極選擇電晶體DST可耦合到第二汲極選擇線DSL2。
圖6是示出根據本公開的實施方式的對記憶體裝置執行擦除操作的方法的流程圖。
圖7是示出根據本公開的實施方式的記憶體裝置的擦除操作的信號的波形圖。
下面參照圖1至圖7描述根據本公開的實施方式的記憶體裝置的擦除操作。
當從主機2000接收到擦除命令時（S610），記憶體控制器1200可生成與所接收的擦除命令對應的命令CMD以及與包括在記憶體裝置1100中的多個記憶體塊MB1至MBk當中的執行擦除操作的記憶體塊（例如，MB1）對應的位址ADD，並且可將命令CMD和位址ADD輸出到記憶體裝置1100。
記憶體裝置1100的控制邏輯300可回應於通過輸入/輸出電路250接收的命令CMD和位址ADD而控制週邊電路200對所選記憶體塊MB1執行擦除操作。
源極線驅動器270可在時間間隔t1期間回應於源極線控制信號CTRL_SL生成預擦除電壓Vepre並將預擦除電壓Vepre施加到耦合到所選記憶體塊MB1的源極線SL（S620）。
在時間間隔t1期間，頁緩衝器組230的頁緩衝器（PB1至PBn）231可控制位元線BL1至BLn處於浮置狀態，並且列解碼器220可控制源極選擇線SSL處於接地電壓位準。
可通過施加到源極線SL的預擦除電壓Vepre在源極選擇電晶體SST下方的通道中形成閘極引發汲極洩漏（GIDL）電流。換言之，可在源極選擇電晶體SST的汲極區域中生成熱電洞（hot hole）。字線WLs可被控制為處於浮置狀態。
在自施加預擦除電壓Vepre起過去了預定時間之後，源極線驅動器270可在時間間隔t2期間回應於源極線控制信號CTRL_SL生成大於預擦除電壓Vepre的第一擦除電壓Vera1並將所生成的第一擦除電壓Vera1施加到耦合到所選記憶體塊MB1的源極線SL（S630）。結果，所選記憶體塊MB1的通道電位位準可進一步增加。在時間間隔t3期間，列解碼器220可回應於列解碼器控制信號AD_signals使源極選擇線SSL浮置。
列解碼器220可將字線WLs從浮置狀態控制到接地電壓位準。所選記憶體塊MB1中所包括的多個記憶體單元MC1至MCn當中的處於程式化狀態的記憶體單元的電荷存儲層中所存儲的電子可通過通道的高電位位準和字線WLs的接地電位位準被解除俘獲。使用閘極引發汲極洩漏（GIDL）電流擦除記憶體單元的上述方法可被定義為GIDL擦除方法。通過該GIDL擦除方法，記憶體單元MC1至MCn當中的處於程式化狀態的記憶體單元的閾值電壓分佈可如圖8中的箭頭所指示向左移位，以使得記憶體單元MC1至MCn可處於初步擦除狀態。處於初步擦除狀態的記憶體單元的閾值電壓分佈可通過控制第一擦除電壓Vera1的電位位準來控制，以使得處於初步擦除狀態的記憶體單元的閾值電壓可具有大於目標閾值電壓的電壓位準。例如，通過將第一擦除電壓Vera1施加到所選記憶體塊MB1的源極線SL來執行擦除操作，由此程式化為多個程式化狀態當中的具有較大閾值電壓分佈的程式化狀態的記憶體單元可被初部擦除為具有閾值電壓分佈較低的程式化狀態，以使得記憶體單元可處於初步擦除狀態。
源極線驅動器270可在時間間隔t3期間回應於源極線控制信號CTRL_SL生成大於第一擦除電壓Vera1的第二擦除電壓Vera2並將所生成的第二擦除電壓Vera2施加到耦合到所選記憶體塊MB1的源極線SL（S640）。因此，所選記憶體塊MB1的通道電位位準可進一步增加，並且處於初步擦除狀態的記憶體單元的閾值電壓分佈可通過GIDL擦除方法進一步向左移位，以使得記憶體單元可被二次擦除為具有小於或等於目標擦除閾值電壓的閾值電壓。
隨後，可執行擦除驗證操作（S650）以檢查所選記憶體塊MB1中所包括的記憶體單元MC1至MCn的閾值電壓是否小於或等於目標擦除閾值電壓。
當作為擦除驗證操作的結果（S660），所有記憶體單元或第一預定數量或更多的記憶體單元的閾值電壓小於或等於目標擦除閾值電壓時，可確定通過。當第二預定數量或更多的記憶體單元的閾值電壓大於目標擦除閾值電壓時，可確定失敗。
當擦除驗證操作的結果（S660）被確定為通過時，擦除操作可結束。當擦除驗證操作的結果（S660）被確定為失敗時，第一擦除電壓Vera1和第二擦除電壓Vera2二者或第二擦除電壓Vera2可增加，並且可從上述預擦除電壓施加操作（S620）重新開始擦除操作。根據另一實施方式，當上述擦除驗證操作的結果（S660）被確定為失敗時，第二擦除電壓Vera2可增加並且可從第二擦除電壓施加操作（S640）開始擦除操作。
圖8是示出根據本公開的實施方式的記憶體裝置的擦除操作中的第一擦除電壓施加操作的閾值電壓分佈圖。
圖9是示出根據本公開的實施方式的記憶體裝置的擦除操作中的第二擦除電壓施加操作的閾值電壓分佈圖。
參照圖8和圖9，在水平軸上示出閾值電壓Vt。在包括程式化為擦除狀態E和多個程式化狀態P1至P7的記憶體單元的記憶體塊的擦除操作期間，可通過使用第一擦除電壓執行擦除操作來將程式化為多個程式化狀態P1至P7的記憶體單元初部擦除為具有初步擦除狀態E’。初步擦除狀態E’可具有大於目標擦除電壓Hev的閾值電壓分佈。
在第一擦除電壓施加操作期間，程式化為多個程式化狀態P1至P7的記憶體單元當中的具有較高程式化狀態（例如，P4至P7）的記憶體單元的閾值電壓分佈可向左移位，以使得記憶體單元可如圖8所示具有初步擦除狀態E’。
當如圖9所示執行第二擦除電壓施加操作時，具有初步擦除狀態E’的記憶體單元的閾值電壓分佈可向擦除狀態E移位，以使得記憶體單元可被完全擦除。擦除狀態E可小於或等於目標擦除電壓Hev。
如上所述，根據本公開的實施方式，處於具有較大閾值電壓分佈的程式化狀態的記憶體單元可使用具有較低電壓位準的第一擦除電壓向左移位以將記憶體單元擦除為具有初步擦除狀態，並且處於初步擦除狀態的記憶體單元可使用具有較大電壓位準的第二擦除電壓被擦除為具有小於或等於目標擦除電壓的擦除狀態。
通過將記憶體單元從初步擦除狀態擦除為擦除狀態，在擦除操作期間施加的第二擦除電壓的電位位準可減小，並且由擦除電壓導致的施加到記憶體單元的應力可減小。
另外，與記憶體單元從多個程式化狀態被直接擦除為具有擦除狀態時相比，可最終在具有比多個程式化狀態的整個閾值電壓分佈寬度小的閾值電壓分佈寬度的初步擦除狀態下執行擦除操作，以使得擦除狀態的閾值電壓分佈寬度可改進。
圖10是示出根據本公開的實施方式的對記憶體裝置1100執行擦除操作的方法的流程圖。
下面參照圖1至圖5、圖7和圖10描述根據本公開的實施方式的記憶體裝置1100的擦除操作。
當從主機2000接收到擦除命令時（S1010），記憶體控制器1200可生成與所接收的擦除命令CMD對應的命令CMD以及與記憶體裝置1100中所包括的多個記憶體塊MB1至MBk當中的執行擦除操作的記憶體塊（例如，MB1）對應的位址ADD，並且可將命令CMD和位址ADD輸出到記憶體裝置1100。
記憶體裝置1100的控制邏輯300可回應於通過輸入/輸出電路250接收的命令CMD和位址ADD來控制週邊電路200對所選記憶體塊MB1執行擦除操作。
源極線驅動器270可在時間間隔t1期間回應於源極線控制信號CTRL_SL生成預擦除電壓Vepre並將預擦除電壓Vepre施加到耦合到所選記憶體塊MB1的源極線SL（S1020）。
在時間間隔t1期間，頁緩衝器組230的頁緩衝器（PB1至PBn）231可控制位元線BL1至BLn處於浮置狀態，並且列解碼器220可控制源極選擇線SSL處於接地電壓位準。
可通過施加到源極線SL的預擦除電壓Vepre在源極選擇電晶體SST下方的通道中形成閘極引發汲極洩漏（GIDL）電流。換言之，可在源極選擇電晶體SST的汲極區域中生成熱電洞。字線WLs可被控制為處於浮置狀態。
在自施加預擦除電壓Vepre起過去了預定時間之後，源極線驅動器270可在時間間隔t2期間回應於源極線控制信號CTRL_SL生成大於預擦除電壓Vepre的第一擦除電壓Vera1並將所生成的第一擦除電壓Vera1施加到耦合到所選記憶體塊MB1的源極線SL（S1030）。結果，所選記憶體塊MB1的通道電位位準可進一步增加。在時間間隔t3期間，列解碼器220可回應於列解碼器控制信號AD_signals使源極選擇線SSL浮置。
列解碼器220可將處於浮置狀態的字線WLs控制為處於接地電壓位準。所選記憶體塊MB1中所包括的多個記憶體單元MC1至MCn當中的處於程式化狀態的記憶體單元的電荷存儲層中所存儲的電子可通過通道的高電位位準和字線WLs的接地電位位準而被解除俘獲。通過GIDL擦除方法，記憶體單元MC1至MCn當中的處於程式化狀態的記憶體單元的閾值電壓分佈可向左移位，以使得記憶體單元MC1至MCn可處於初步擦除狀態。通過控制第一擦除電壓的電位位準，可控制處於初步擦除狀態的記憶體單元的閾值電壓分佈以使得記憶體單元的閾值電壓可具有大於目標閾值電壓的電壓位準。例如，通過將第一擦除電壓Vera1施加到所選記憶體塊MB1的源極線SL來執行擦除操作，由此程式化為多個程式化狀態當中的具有較大閾值電壓分佈的程式化狀態的記憶體單元可被初部擦除為具有閾值電壓分佈較低的程式化狀態，以使得記憶體單元可處於初步擦除狀態。
源極線驅動器270可在時間間隔t3期間回應於源極線控制信號CTRL_SL生成大於第一擦除電壓Vera1的第二擦除電壓Vera2並將所生成的第二擦除電壓Vera2施加到耦合到所選記憶體塊MB1的源極線SL（S1040）。因此，所選記憶體塊MB1的通道電位位準可進一步增加，並且處於初步擦除狀態的記憶體單元的閾值電壓分佈可通過GIDL擦除方法進一步向左移位，以使得記憶體單元可被二次擦除為具有小於或等於目標擦除閾值電壓的閾值電壓。
隨後，可執行擦除驗證操作（S1050）以檢查所選記憶體塊MB1中所包括的記憶體單元MC1至MCn的閾值電壓是否小於或等於目標擦除閾值電壓。
當作為擦除驗證操作的結果（S1060），所有記憶體單元或第一預定數量或更多的記憶體單元的閾值電壓小於或等於目標擦除閾值電壓時，可確定通過，並且當第二預定數量或更多的記憶體單元的閾值電壓大於目標擦除閾值電壓時，可確定失敗。
當擦除驗證操作的結果（S1060）被確定為通過時，擦除操作可結束。當擦除驗證操作的結果（S1060）被確定為失敗時，第二擦除電壓Vera2可增加以將第二擦除電壓Vera2重置。
隨後，源極線驅動器270可生成預擦除電壓Vepre並將所生成的預擦除電壓Vepre施加到耦合到所選記憶體塊MB1的源極線SL（S1080）。
在自施加預擦除電壓Vepre起過去了預定時間之後，源極線驅動器270可回應於源極線控制信號CTRL_SL生成新設定的第二擦除電壓Vera2並將所生成的第二擦除電壓Vera2施加到耦合到所選記憶體塊MB1的源極線SL（S1090）。結果，所選記憶體塊MB1的通道電位位準可通過第二擦除電壓Vera2而增加。列解碼器220可回應於列解碼器控制信號AD_signals將源極選擇線SSL從浮置狀態控制為接地電壓位準。所選記憶體塊MB1中所包括的多個記憶體單元MC1至MCn當中的處於程式化狀態的記憶體單元的電荷存儲層中所存儲的電子可通過通道的高電位位準和字線WLs的接地電位位準而被解除俘獲並被擦除。
隨後，可執行擦除驗證操作（S1100）以檢查所選記憶體塊MB1中所包括的記憶體單元MC1至MCn的閾值電壓是否小於或等於目標擦除閾值電壓。
當作為擦除驗證操作的結果（S1110），所有記憶體單元或第一預定數量或更多的記憶體單元的閾值電壓小於或等於目標擦除閾值電壓時，可確定通過，並且擦除操作結束。當第二預定數量或更多的記憶體單元的閾值電壓大於目標擦除閾值電壓時，可確定失敗，並且可從擦除電壓增加操作（S1070）重新開始擦除操作。
如上所述，根據本公開的另一實施方式，當根據增量步進脈衝擦除（ISPE）方法施加擦除電壓時，可在第一擦除迴圈中依序執行第一擦除電壓施加操作和第二擦除電壓施加操作，並且在後續擦除迴圈中，第一擦除電壓施加操作可被跳過並且可執行第二擦除電壓施加操作。結果，在使用ISPE方法的擦除操作期間，由於在第一擦除迴圈之後的擦除迴圈中跳過第一擦除電壓施加操作，所以擦除操作時間可改進。
圖11是示出記憶體系統的另一實施方式的圖。
參照圖11，記憶體系統30000可被具體實現在行動電話、智慧型手機、平板PC、個人數位助理（PDA）或無線通訊裝置中。記憶體系統30000可包括記憶體裝置1100以及控制記憶體裝置1100的操作的記憶體控制器1200。記憶體控制器1200可回應於處理器3100的控制來控制記憶體裝置1100的資料存取操作（例如，程式化操作、擦除操作或讀操作）。
記憶體控制器1200可回應於記憶體控制器1200的控制來控制程式化到記憶體裝置1100中的資料通過顯示器3200輸出。
無線電收發器3300可通過天線ANT來交換無線電信號。例如，無線電收發器3300可將通過天線ANT接收的無線電信號改變為可由處理器3100處理的信號。因此，處理器3100可處理從無線電收發器3300輸出的信號並將所處理的信號傳送到記憶體控制器1200或顯示器3200。記憶體控制器1200可將處理器3100所處理的信號程式化到記憶體裝置1100中。另外，無線電收發器3300可將從處理器3100輸出的信號改變為無線電信號，並通過天線ANT將無線電信號輸出到外部裝置。用於控制處理器3100的操作的控制信號或者要由處理器3100處理的資料可通過輸入裝置3400輸入，並且輸入裝置3400可包括諸如觸控板和電腦滑鼠的指標裝置、小鍵盤或鍵盤。處理器3100可控制顯示器3200的操作以使得從記憶體控制器1200輸出的資料、從無線電收發器3300輸出的資料、或者從輸入裝置3400輸出的資料可顯示在顯示器3200上。
根據實施方式，控制記憶體裝置1100的操作的記憶體控制器1200可形成處理器3100的一部分，或者形成為與處理器3100分離的晶片。記憶體裝置1100可通過如圖2所示的記憶體裝置1100的示例實施方式來實現。
圖12是示出記憶體系統的另一實施方式的圖。
參照圖12，記憶體系統40000可作為個人電腦（PC）、平板PC、小型筆電、電子閱讀器、個人數位助理（PDA）、可攜式多媒體播放機（PMP）、MP3播放機或MP4播放機提供。
記憶體系統40000可包括記憶體裝置1100以及控制記憶體裝置1100的資料處理操作的記憶體控制器1200。
處理器4100可根據通過輸入裝置4200輸入的資料通過顯示器4300輸出存儲在記憶體裝置1100中的資料。輸入裝置4200的示例可包括諸如觸控板或電腦滑鼠的指標裝置、小鍵盤或鍵盤。
處理器4100可控制記憶體系統40000的一般操作並且控制記憶體控制器1200的操作。根據實施方式，能夠控制記憶體裝置1100的操作的記憶體控制器1200可形成處理器4100的一部分，或者可形成為與處理器4100分離的晶片。記憶體裝置1100可通過如圖2所示的記憶體裝置1100的示例實施方式來實現。
圖13是示出記憶體系統的另一實施方式的圖。
參照圖13，記憶體系統50000可作為影像處理裝置（例如數位相機、配備有數位相機的行動電話、配備有數位相機的智慧型手機或者配備有數位相機的平板PC）提供。
記憶體系統50000可包括記憶體裝置1100以及控制記憶體裝置1100的資料處理操作（例如，程式化操作、擦除操作或讀操作）的記憶體控制器1200。
記憶體系統50000的圖像感測器5200可將光學圖像轉換為數位信號，並且數位信號可被傳送到處理器5100或記憶體控制器1200。處理器5100可控制數字信號通過顯示器5300輸出或者通過記憶體控制器1200存儲在記憶體裝置1100中。另外，存儲在記憶體裝置1100中的資料可根據處理器5100或記憶體控制器1200的控制通過顯示器5300輸出。
根據實施方式，能夠控制記憶體裝置1100的操作的記憶體控制器1200可形成處理器5100的一部分，或者可形成為與處理器5100分離的晶片。記憶體裝置1100可通過如圖2所示的記憶體裝置1100的示例實施方式來實現。
圖14是示出記憶體系統的另一實施方式的圖。
參照圖14，記憶體系統70000可按照記憶卡或智慧卡的形式具體實現。記憶體系統70000可包括記憶體裝置1100、記憶體控制器1200和卡片介面7100。
記憶體控制器1200可控制記憶體裝置1100與卡片介面7100之間的資料交換。根據實施方式，卡片介面7100可以是安全數位（SD）卡片介面或多媒體卡（MMC）介面，但不限於此。記憶體控制器1200可通過如圖2所示的記憶體控制器1200的示例實施方式來實現。
卡片介面7100可根據主機60000的協定對主機60000與記憶體控制器1200之間的資料交換進行介面。根據實施方式，卡片介面7100可支援通用序列匯流排（USB）協定和晶片間（InterChip，IC）USB協議。卡片介面可指能夠支援主機60000所使用的協定的硬體、安裝在硬體中的軟體或者信號傳輸方法。
當記憶體系統70000連接到諸如PC、平板PC、數位相機、數位音訊播放機、行動電話、控制台視頻遊戲硬體或數位機上盒的主機60000的主機介面6200時，主機介面6200可在微處理器6100的控制下通過卡片介面7100和記憶體控制器1200來執行與記憶體裝置1100的資料通信。記憶體裝置1100可通過如圖2所示的記憶體裝置1100的示例實施方式來實現。
根據本公開，在擦除操作期間，處於程式化狀態的記憶體單元的閾值電壓可使用第一擦除電壓被減小為大於目標擦除閾值電壓位準的預擦除狀態，並且處於預擦除狀態的記憶體單元的閾值電壓可被擦除為具有小於目標擦除閾值電壓位準的位準，以使得記憶體單元的擦除應力可減小並且擦除閾值電壓分佈可改進。
對於本領域技術人員而言將顯而易見的是，在不脫離本教導的精神或範圍的情況下，可對本教導的上述任何實施方式進行各種修改。因此，本教導旨在涵蓋所有這些修改，只要其落入所附請求項及其等同物的範圍內即可。
應該理解，本文所描述的實施方式的許多變化和修改仍將落入所附請求項及其等同物中限定的本公開的精神和範圍內。
因此，本教導旨在涵蓋所有這些修改，只要其落入所附請求項及其等同物的範圍內即可。
在上述實施方式中，所有步驟可被選擇性地執行或跳過。另外，各個實施方式中的步驟可能不總是以所呈現的循序執行。此外，本說明書和附圖所公開的實施方式旨在説明本領域普通技術人員更清楚地理解本公開，而非旨在限制本公開的範圍。換言之，本公開所屬領域的普通技術人員將能夠容易地理解，可基於本公開的技術範圍進行各種修改。
已參照附圖描述了本公開的實施方式，並且在不限制其主題的情況下，應該根據本公開的精神來解釋在說明書中使用的特定術語或詞語。應該理解，本文所描述的基本教導的許多變化和修改仍將落入所附請求項及其等同物中限定的本公開的精神和範圍內。
S610:對記憶體裝置執行擦除操作的方法的流程圖的步驟 S620:對記憶體裝置執行擦除操作的方法的流程圖的步驟 S630:對記憶體裝置執行擦除操作的方法的流程圖的步驟 S640:對記憶體裝置執行擦除操作的方法的流程圖的步驟 S650:對記憶體裝置執行擦除操作的方法的流程圖的步驟 S660:對記憶體裝置執行擦除操作的方法的流程圖的步驟 S670:對記憶體裝置執行擦除操作的方法的流程圖的步驟 S1010:對記憶體裝置執行擦除操作的方法的流程圖的步驟 S1020:對記憶體裝置執行擦除操作的方法的流程圖的步驟 S1030:對記憶體裝置執行擦除操作的方法的流程圖的步驟 S1040:對記憶體裝置執行擦除操作的方法的流程圖的步驟 S1050:對記憶體裝置執行擦除操作的方法的流程圖的步驟 S1060:對記憶體裝置執行擦除操作的方法的流程圖的步驟 S1070:對記憶體裝置執行擦除操作的方法的流程圖的步驟 S1080:對記憶體裝置執行擦除操作的方法的流程圖的步驟 S1090:對記憶體裝置執行擦除操作的方法的流程圖的步驟 S1100:對記憶體裝置執行擦除操作的方法的流程圖的步驟 S1110:對記憶體裝置執行擦除操作的方法的流程圖的步驟 100:記憶體單元陣列 110:記憶體塊 200:週邊電路 210:電壓產生電路 220:列解碼器 230:頁緩衝器組 240:行解碼器 250:輸入/輸出電路 260:通過/失敗檢查電路 270:源極線驅動器 300:控制邏輯 1000:記憶體系統 1100:記憶體裝置 1200:記憶體控制器 2000:主機 3100:處理器 3200:顯示器 3300:無線電收發器 3400:輸入裝置 4100:處理器 4200:輸入裝置 4300:顯示器 5100:處理器 5200:圖像感測器 5300:顯示器 6100:微處理器 6200:主機介面 7100:卡片介面 30000:記憶體系統 40000:記憶體系統 50000:記憶體系統 60000:主機 70000:記憶體系統
圖1是示出根據本公開的實施方式的記憶體系統的方塊圖。
圖2是示出圖1的記憶體裝置的圖。
圖3是示出圖2的記憶體塊的圖。
圖4是示出三維結構的記憶體塊的實施方式的圖。
圖5是示出三維結構的記憶體塊的另一實施方式的圖。
圖6是示出根據本公開的實施方式的對記憶體裝置執行擦除操作的方法的流程圖。
圖7是示出根據本公開的實施方式的記憶體裝置的擦除操作的信號的波形圖。
圖8是示出根據本公開的實施方式的記憶體裝置的擦除操作中的第一擦除電壓施加操作的閾值電壓分佈圖。
圖9是示出根據本公開的實施方式的記憶體裝置的擦除操作中的第二擦除電壓施加操作的閾值電壓分佈圖。
圖10是示出根據本公開的另一實施方式的對記憶體裝置執行擦除操作的方法的圖。
圖11是示出記憶體系統的另一實施方式的圖。
圖12是示出記憶體系統的另一實施方式的圖。
圖13是示出記憶體系統的另一實施方式的圖。
圖14是示出記憶體系統的另一實施方式的圖。
S610:對記憶體裝置執行擦除操作的方法的流程圖的步驟
S620:對記憶體裝置執行擦除操作的方法的流程圖的步驟
S630:對記憶體裝置執行擦除操作的方法的流程圖的步驟
S640:對記憶體裝置執行擦除操作的方法的流程圖的步驟
S650:對記憶體裝置執行擦除操作的方法的流程圖的步驟
S660:對記憶體裝置執行擦除操作的方法的流程圖的步驟
S670:對記憶體裝置執行擦除操作的方法的流程圖的步驟

Claims (20)

  1. 一種記憶體裝置，所述記憶體裝置包括： 記憶體單元塊，所述記憶體單元塊包括多個記憶體單元； 週邊電路，所述週邊電路被配置為通過將第一擦除電壓和第二擦除電壓施加到所述記憶體單元塊的源極線來通過閘極引發汲極洩漏(GIDL)方法執行擦除操作；以及 控制邏輯，所述控制邏輯被配置為控制所述週邊電路在所述擦除操作期間依序執行施加所述第一擦除電壓的操作和施加所述第二擦除電壓的操作， 其中，所述多個記憶體單元當中的具有多個程式化狀態的記憶體單元在施加所述第一擦除電壓的操作期間被擦除為具有預擦除狀態。
  2. 根據請求項1所述的記憶體裝置，其中，被擦除為具有所述預擦除狀態的所述記憶體單元在施加所述第二擦除電壓的操作期間被擦除至目標擦除位準或更小。
  3. 根據請求項2所述的記憶體裝置，其中，所述預擦除狀態具有大於所述目標擦除位準的閾值電壓分佈。
  4. 根據請求項1所述的記憶體裝置，其中，所述第一擦除電壓的電位位準低於所述第二擦除電壓的電位位準。
  5. 根據請求項1所述的記憶體裝置，其中，所述控制邏輯被配置為控制所述週邊電路執行施加所述第一擦除電壓的操作，以使得所述多個程式化狀態當中的具有大於其它程式化狀態的閾值電壓分佈之程式化狀態的閾值電壓分佈朝著較低閾值電壓移位，以將所述記憶體單元擦除為具有所述預擦除狀態。
  6. 根據請求項1所述的記憶體裝置，其中，所述週邊電路包括： 源極線驅動器，所述源極線驅動器被配置為向所述源極線依序施加預擦除電壓、所述第一擦除電壓和所述第二擦除電壓； 頁緩衝器組，所述頁緩衝器組耦合到所述記憶體單元塊的位元線並且被配置為在所述擦除操作期間控制所述位元線處於浮置狀態；以及 列解碼器，所述列解碼器耦合到所述記憶體單元塊的局部線，其中，所述列解碼器被配置為： 在施加所述第一擦除電壓的操作期間以及在施加所述第二擦除電壓的操作期間，使所述局部線當中的源極選擇線浮置；並且 在施加所述第一擦除電壓的操作期間，控制所述局部線當中的處於浮置狀態的字線處於接地電壓位準。
  7. 根據請求項6所述的記憶體裝置，其中，所述列解碼器被配置為當所述預擦除電壓被施加到所述源極線時，控制所述字線處於所述浮置狀態。
  8. 根據請求項6所述的記憶體裝置，其中，所述第一擦除電壓的電位位準大於所述預擦除電壓的電位位準。
  9. 根據請求項1所述的記憶體裝置，其中，所述控制邏輯被配置為控制所述週邊電路在所述擦除操作之後執行擦除驗證操作，並且 其中，所述控制邏輯被配置為當所述擦除驗證操作的結果被確定為失敗時，控制所述週邊電路根據增量步進脈衝擦除(ISPE)方法增加所述第二擦除電壓並重新執行施加所述第二擦除電壓的操作。
  10. 一種記憶體裝置，所述記憶體裝置包括： 記憶體單元塊，所述記憶體單元塊包括被程式化為多個程式化狀態的多個記憶體單元；以及 週邊電路，所述週邊電路被配置為通過將第一擦除電壓和大於所述第一擦除電壓的第二擦除電壓施加到所述記憶體單元塊的源極線來通過閘極引發汲極洩漏(GIDL)方法執行擦除操作，所述擦除操作包括第一擦除電壓施加操作和第二擦除電壓施加操作， 其中，所述週邊電路被配置為在所述第一擦除電壓施加操作期間將所述多個記憶體單元擦除為具有預擦除狀態，並且被配置為在所述第二擦除電壓施加操作期間將處於所述預擦除狀態的所述多個記憶體單元擦除至目標擦除電壓位準或更小。
  11. 根據請求項10所述的記憶體裝置，其中，所述控制邏輯被配置為控制所述週邊電路執行所述第一擦除電壓施加操作，以使得所述多個程式化狀態當中具有大於其它程式化狀態的閾值電壓分佈之程式化狀態的閾值電壓分佈朝著較低閾值電壓移位以將所述記憶體單元擦除為具有所述預擦除狀態。
  12. 根據請求項10所述的記憶體裝置，其中，所述週邊電路包括： 源極線驅動器，所述源極線驅動器被配置為向所述源極線依序施加預擦除電壓、所述第一擦除電壓和所述第二擦除電壓； 頁緩衝器組，所述頁緩衝器組耦合到所述記憶體單元塊的位元線並且被配置為在所述擦除操作期間控制所述位元線處於浮置狀態；以及 列解碼器，所述列解碼器耦合到所述記憶體單元塊的局部線，其中，所述列解碼器被配置為： 在所述第一擦除電壓施加操作和所述第二擦除電壓施加操作期間，使所述局部線當中的源極選擇線浮置；並且 在所述第一擦除電壓施加操作期間控制所述局部線當中的處於浮置狀態的字線處於接地電壓位準。
  13. 根據請求項12所述的記憶體裝置，其中，所述列解碼器被配置為當所述預擦除電壓被施加到所述源極線時，控制所述字線處於所述浮置狀態。
  14. 根據請求項12所述的記憶體裝置，其中，所述第一擦除電壓的電位位準大於所述預擦除電壓的電位位準。
  15. 一種操作記憶體裝置的方法，所述方法包括以下步驟： 通過將第一擦除電壓施加到包括被程式化為多個程式化狀態的多個記憶體單元的記憶體單元塊的源極線來將所述多個記憶體單元擦除為具有預擦除狀態；以及 在施加所述第一擦除電壓之後，通過將第二擦除電壓施加到所述源極線來通過閘極引發汲極洩漏(GIDL)方法擦除所述多個記憶體單元，以使得所述多個記憶體單元具有目標擦除電壓位準或更小的閾值電壓。
  16. 根據請求項15所述的方法，其中，所述第一擦除電壓小於所述第二擦除電壓，並且所述預擦除狀態具有大於所述目標擦除電壓位準的閾值電壓分佈。
  17. 根據請求項15所述的方法，其中，當所述多個程式化狀態當中具有大於其它程式化狀態的閾值電壓分佈之程式化狀態的閾值電壓分佈朝著較低閾值電壓移位時，執行將所述多個記憶體單元擦除為具有所述預擦除狀態的步驟，以將所述記憶體單元擦除為具有所述預擦除狀態。
  18. 根據請求項15所述的方法，其中，在所述第一擦除電壓被施加到所述源極線之前，具有低於所述第一擦除電壓的電位位準的預擦除電壓被施加到所述源極線。
  19. 根據請求項18所述的方法，其中，當所述預擦除電壓被施加到所述源極線時，所述記憶體單元塊的源極選擇線具有接地電壓位準，並且當所述第一擦除電壓和所述第二擦除電壓被施加到所述源極線時，所述源極選擇線被控制為處於浮置狀態。
  20. 根據請求項15所述的方法，所述方法還包括以下步驟： 在將所述第二擦除電壓施加到所述源極線之後，執行擦除驗證操作；以及 當所述擦除驗證操作的結果被確定為失敗時，增加所述第二擦除電壓並將經增加的第二擦除電壓施加到所述源極線。
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