CN114446364A - 存储器设备及其操作方法 - Google Patents

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CN114446364A CN202110664444.5A CN202110664444A CN114446364A CN 114446364 A CN114446364 A CN 114446364A CN 202110664444 A CN202110664444 A CN 202110664444A CN 114446364 A CN114446364 A CN 114446364A
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Abstract

提供了一种存储器设备及其操作方法。存储器设备包括：存储器块，该存储器块包括多个存储器单元和多个选择晶体管；外围电路，该外围电路用于在选择晶体管编程操作中对多个选择晶体管中的被选择的选择晶体管执行编程操作；以及控制逻辑，该控制逻辑用于控制外围电路以执行选择晶体管编程操作。在选择晶体管编程操作中，外围电路将具有正电位的耦合电压施加到存储器块的源极线。

Description

存储器设备及其操作方法
相关申请的交叉引用
本申请要求于2020年11月05日在韩国知识产权局提交的韩国专利申请号10-2020-0146924的优先权，上述申请的全部内容通过引用并入本文。
技术领域
本公开总体上涉及一种电子设备，并且更具体地，涉及一种存储器设备及其操作方法。
背景技术
最近的计算机环境的范例已经变成了在其中可以随时随地使用计算系统的普适计算环境。这促进了诸如移动电话、数字相机、笔记本计算机等的便携式电子设备的越来越多的使用。这种便携式电子设备通常可以包括使用存储器设备(即，数据存储设备)的存储器系统。数据存储设备用作便携式电子设备的主存储器设备或辅助存储器设备。
由于没有机械驱动部分，因此使用存储器设备的数据存储设备具有优异的稳定性和耐久性、高信息访问速度和低功耗。在具有这种优点的存储器系统的示例中，数据存储设备包括通用串行总线(USB)存储器设备、具有各种接口的存储器卡、固态驱动器(SSD)等。
存储器设备通常被分类为易失性存储器设备和非易失性存储器设备。
非易失性存储器设备具有相对较慢的写入速度和读取速度，但是即使在功率供给被中断时，非易失性存储器设备也保留所存储的数据。因此，无论是否供给功率，非易失性存储器设备被用来存储要保留的数据。非易失性存储器的示例包括只读存储器(ROM)、掩模ROM(MROM)、可编程ROM(PROM)、电可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、闪存、相变RAM(PRAM)、磁性RAM(MRAM)、电阻式RAM(RRAM)、铁电RAM(FRAM)等。闪存被分类为NOR型闪存和NAND型闪存。
发明内容
实施例可以提供一种存储器设备以及一种存储器设备的操作方法，该存储器设备能够在选择晶体管的编程操作中改善存储器设备的选择晶体管的阈值电压分布。
根据本公开的一个方面，提供了一种存储器设备，该存储器设备包括：存储器块，该存储器块包括多个存储器单元和多个选择晶体管；外围电路，该外围电路被配置为在选择晶体管编程操作中对多个选择晶体管中的被选择的选择晶体管执行编程操作；以及控制逻辑，该控制逻辑被配置为控制外围电路以执行选择晶体管编程操作，其中在选择晶体管编程操作中，外围电路将具有正电位的耦合电压施加到存储器块的源极线。
根据本公开的另一方面，提供了一种存储器设备，该存储器设备包括：存储器块，该存储器块包括多个存储器单元和多个漏极选择晶体管；外围电路，该外围电路被配置为在选择晶体管编程操作中对多个漏极选择晶体管中的被选择的漏极选择晶体管执行编程操作；以及控制逻辑，该控制逻辑被配置为控制外围电路来执行选择晶体管编程操作，其中在选择晶体管编程操作中，外围电路将具有正电位的耦合电压施加到存储器块的源极线，并且其中由于由耦合电压引起的耦合现象，连接到多个漏极选择晶体管中的未被选择的漏极选择晶体管的第二位线的电位电平被增加。
根据本公开的又一方面，一种用于操作存储器设备的方法，该方法包括：向第一位线施加编程允许电压，该第一位线连接到与被选择的漏极选择线连接的多个漏极选择晶体管中的要对其执行编程操作的被选择的漏极选择晶体管，以及向第二位线施加第一编程禁止电压，该第二位线连接到多个漏极选择晶体管中的未被选择的漏极选择晶体管；向源极线施加耦合电压，该耦合电压具有比第一编程禁止电压的电位高的电位；以及通过将通过电压和编程电压依次施加到被选择的漏极选择线来对被选择的漏极选择晶体管进行编程。
附图说明
现在将在下文中参考附图更充分地描述示例实施例；然而，示例实施例可以以不同的形式被实施，并且不应当被解释为限于本文阐述的实施例。相反，提供这些实施例使得本公开将是透彻且完整的，并且将向本领域技术人员充分传达示例实施例的范围。
在附图中，为了清楚起见，尺寸可能被放大。应当理解，当元件被称为在两个元件“之间”时，该元件可以是两个元件之间的唯一元件，或者还可以存在一个或多个中间元件。贯穿全文，相似的附图标记指代相似的元件。
图1是图示根据本公开的实施例的存储器系统的框图。
图2是图示图1中所示的存储器设备的框图。
图3是图示图2中所示的存储器块的图。
图4是图示三维配置的存储器块的实施例的图。
图5是图示根据本公开的实施例的存储器设备的选择晶体管编程操作的流程图。
图6是信号的波形图，其图示了根据本公开的实施例的选择晶体管编程操作。
图7是图示本公开的存储器系统的另一实施例的框图。
图8是图示本公开的存储器系统的另一实施例的框图。
图9是图示本公开的存储器系统的另一实施例的框图。
图10是图示本公开的存储器系统的另一实施例的框图。
具体实施方式
本文公开的特定的结构描述或功能描述仅是说明性的，目的是描述根据本公开的概念的实施例。根据本公开的概念的实施例可以以各种形式被实现，并且可以不被解释为限于本文阐述的实施例。
在下文中，将参考附图详细描述本公开的示例性实施例，以便使本领域技术人员能够容易地实现本公开的技术精神。
图1是图示根据本公开的实施例的存储器系统的框图。
参考图1，存储器系统1000可以包括存储器设备1100和存储器控制器1200，该存储器设备1100被配置为存储数据，该存储器控制器1200被配置为在主机2000的控制下控制存储器设备1100。
通过使用诸如外围组件互连-快速(PCI-E)、高级技术附件(ATA)、串行ATA(SATA)、并行ATA(PATA)或串行附接SCSI(SAS)的接口协议，主机2000可以与存储器系统1000通信。此外，主机2000和存储器系统1000之间的接口协议不限于上述示例，并且可以是其他接口协议中的一种接口协议，诸如通用串行总线(USB)、多媒体卡(MMC)、增强型小磁盘接口(ESDI)和电子集成驱动器(IDE)。
存储器控制器1200可以控制存储器系统1000的整体操作，并且控制主机2000和存储器设备1100之间的数据交换。例如，存储器控制器1200可以根据主机2000的请求来控制存储器设备1100以编程或读取数据。在编程操作中，存储器控制器1200可以将与编程操作相对应的命令CMD、地址ADD和要编程的数据DATA传送到存储器设备1100。此外，在读取操作中，存储器控制器1200可以接收并且临时存储从存储器设备1100读取的数据DATA，并且将临时存储的数据DATA传送到主机2000。
存储器设备1100可以在存储器控制器1200的控制下执行编程操作、读取操作或擦除操作。
在一些实施例中，存储器设备1100可以包括双倍数据速率同步动态随机存取存储器(DDR SDRAM)、低功率双倍数据速率4(LPDDR4)SDRAM、图形双倍数据速率(GDDR)SDRAM、低功率DDR(LPDDR)、Rambus动态随机存取存储器(RDRAM)或闪存。
图2是图示图1中所示的存储器设备的框图。
参考图2，存储器设备1100可以包括数据被存储在其中的存储器单元阵列100。存储器设备1100可以包括外围电路200，该外围电路200被配置为：执行用于将数据存储在存储器单元阵列100中的编程操作，执行用于输出所存储的数据的读取操作，以及执行用于擦除所存储的数据的擦除操作。存储器设备1100可以包括控制逻辑300，该控制逻辑300在存储器控制器(图1中所示的1200)的控制下控制外围电路200。
存储器单元阵列100可以包括多个存储器块MB1至MBk 110(k是正整数)，其中局部线LL和位线BL1至BLm(m是正整数)可以连接到存储器块MB1至MBk 110中的每个存储器块。例如，局部线LL可以包括第一选择线、第二选择线、以及被布置在第一选择线和第二选择线之间的多个字线。此外，局部线LL可以包括被布置在第一选择线与字线之间以及第二选择线与字线之间的虚设线。第一选择线可以是源极选择线，并且第二选择线可以是漏极选择线。例如，局部线LL可以包括字线、漏极选择线和源极选择线、以及源极线SL。例如，局部线LL可以进一步包括虚设线。例如，局部线LL可以进一步包括管道线。局部线LL可以连接到存储器块MB1至MBk 110中的每个存储器块，并且位线BL1至BLm可以被共同地连接到存储器块MB1至MBk 110。存储器块MB1至MBk 110可以以二维或三维的结构被实现。例如，在具有二维结构的存储器块110中，存储器单元可以在与衬底(未示出)平行的方向上被布置。例如，在具有三维结构的存储器块110中，存储器单元可以在垂直于衬底(未示出)的方向上被堆叠。
存储器块MB1至MBk 110中的每个存储器块包括连接到漏极选择线的漏极选择晶体管。漏极选择晶体管连接在位线BL1至BLm与存储器单元之间，并且响应于通过漏极选择线施加的操作电压，可以将位线BL1至BLm与存储器单元连接。漏极选择晶体管可以被编程为具有设定的阈值电压值，这可以被定义为选择晶体管的编程操作。
外围电路200可以被配置为：在控制逻辑300的控制下，执行被选择的存储器块110的编程操作、读取操作和擦除操作。此外，外围电路200可以被配置为：执行被选择的存储器块110中包括的漏极选择晶体管的选择晶体管编程操作。
例如，外围电路200可以包括电压生成电路210、行解码器220、页缓冲器组230、列解码器240、输入/输出电路250、通过/失败检查电路260和源极线驱动器270。
电压生成电路210可以响应于操作信号OP_CMD而生成用于编程操作、读取操作和擦除操作的各种操作电压Vop，并且此外，电压生成电路210可以响应于操作信号OP_CMD而选择性地对局部线LL进行放电。例如，电压生成电路210可以在控制逻辑300的控制下生成编程电压、验证电压和通过电压。
行解码器220可以响应于行解码器控制信号AD_signals而将操作电压Vop传输到被连接到被选择的存储器块110的局部线LL。例如，在选择晶体管编程操作中，响应于行解码器控制信号AD_signals，行解码器220可以将由电压生成电路210生成的编程电压施加到局部线LL中的被选择的漏极选择线，并且将由电压生成电路210生成的通过电压施加到字线。在选择晶体管编程操作中，行解码器220可以将接地电压施加到未被选择的漏极选择线和源极选择线。
页缓冲器组230可以包括连接到位线BL1至BLm的多个页缓冲器PB1至PBm 231。页缓冲器PB1至PBm 231可以响应于页缓冲器控制信号PBSIGNALS而操作。例如，在编程操作中，基于临时存储的要编程的数据，页缓冲器PB1至PBm 231可以临时存储要编程的数据，并且控制位线BL1至BLm的电位电平。另外，在读取操作或编程验证操作中，页缓冲器PB1至PBm可以感测位线BL1至BLm的电压或电流。
在选择晶体管编程操作中，页缓冲器PB1至PBm 231可以将第一编程禁止电压或编程允许电压施加到对应的位线BL1至BLm。例如，在选择晶体管编程操作中，页缓冲器PB1至PBm 231可以将编程允许电压施加到被连接到要被编程的漏极选择晶体管的位线，并且可以将第一编程禁止电压施加到被连接到未被编程的漏极选择晶体管的位线。
响应于列地址CADD，列解码器240可以在输入/输出电路250和页缓冲器组230之间传输数据。例如，列解码器240可以通过数据线DL与页缓冲器231交换数据，或者通过列线CL与输入/输出电路250交换数据。
输入/输出电路250可以将从存储器控制器(图1中所示的1200)传输的命令CMD和地址ADD传输到控制逻辑300，或者与列解码器240交换数据DATA。
在读取操作或编程验证操作中，通过/失败检查电路260可以响应于允许位VRY_BIT<#>来生成基准电流，并且通过将从页缓冲器组230接收的感测电压VPB与由基准电流生成的基准电压进行比较，来输出通过信号PASS或失败信号FAIL。基于在编程验证操作中被确定为通过的存储器单元的数目，感测电压VPB可以是受控的电压。
源极线驱动器270可以通过源极线SL连接到存储器单元阵列100中包括的存储器单元，并且控制被施加到源极线SL的电压。源极线驱动器270可以从控制逻辑300接收源极线控制信号CTRL_SL，并且基于源极线控制信号CTRL_SL，控制被施加到源极线SL的源极线电压。
在选择晶体管编程操作中，源极线驱动器270可以将耦合电压施加到源极线SL。耦合电压可以是具有正电位的电压。耦合电压可以是具有比存储器设备1100的核心供电电压的电位高的电位的电压。耦合电压可以是具有比第一编程禁止电压的电位高的电位的电压。在选择晶体管编程操作中，耦合电压可以是用于通过耦合现象来允许位线的电位电平增加的电压。
响应于命令CMD和地址ADD，控制逻辑300可以通过输出操作信号OP_CMD、行解码器控制信号AD_signals、页缓冲器控制信号PBSIGNALS和允许位VRY_BIT<#>来控制外围电路200。在选择晶体管编程操作中，控制逻辑300可以控制源极线驱动器270以将耦合电压施加到源极线SL。例如，在选择晶体管编程操作中，控制逻辑300可以控制页缓冲器组230，以将第一编程禁止电压施加到位线BL1至BLm中的连接到未被编程的漏极选择晶体管的位线，并且然后控制源极线驱动器270以将耦合电压施加到源极线SL。控制逻辑300可以控制页缓冲器组230，使得当耦合电压被施加到源极线SL时，位线BL1至BLm处于浮置状态。因此，在选择晶体管编程操作中，由页缓冲器组230将位线BL1至BLm中的连接到未被编程的漏极选择晶体管的位线的电位电平增加到第一编程禁止电压的电位电平，并且然后增加到比第一编程禁止电压高的第二编程禁止电压的电位电平。
图3是图示图2中所示的存储器块的图。
参考图3，在存储器块110中，彼此平行布置的多个字线可以连接在第一选择线和第二选择线之间。第一选择线可以是源极选择线SSL，并且第二选择线可以是漏极选择线DSL。更具体地，存储器块110可以包括连接在位线BL1至BLm与源极线SL之间的多个串ST。位线BL1至BLm可以分别连接到串ST，并且源极线SL可以共同连接到串ST。串ST可以彼此相同地被配置，并且因此，将详细描述连接到第一位线BL1的串ST作为示例。
串ST可以包括源极选择晶体管SST、多个存储器单元F1至F16和漏极选择晶体管DST，它们串联连接在源极线SL和第一位线BLl之间。一个串ST中可以包括至少一个源极选择晶体管SST和至少一个漏极选择晶体管DST，并且一个串ST中可以包括多个存储器单元，这些存储器单元的数目大于图中所示的存储器单元F1至F16的数目。
源极选择晶体管SST的源极可以连接到源极线SL，并且漏极选择晶体管DST的漏极可以连接到第一位线BL1。存储器单元F1至F16可以串联连接在源极选择晶体管SST和漏极选择晶体管DST之间。被包括在不同串ST中的源极选择晶体管SST的栅极可以连接到源极选择线SSL。被包括在不同串ST中的漏极选择晶体管DST的栅极可以连接到漏极选择线DSL，并且被包括在不同串ST中的存储器单元F1至F16的栅极可以连接到多个字线WL1至WL16。被包括在不同串ST中的存储器单元中的连接到相同字线的存储器单元的组可以被称为页PPG。因此，其数目与字线WL1至WL16的数目相对应的页PPG可以被包括在存储器块110中。
图4是图示根据本公开的三维配置的存储器块的实施例的图。
参考图4，存储器单元阵列100可以包括多个存储器块MB1至MBk 110。存储器块110可以包括多个串ST11至ST1m和ST21至ST2m。在一个实施例中，多个串ST11至ST1m和ST21至ST2m中的每个串可以以“I”形或“U”形来形成。在第一存储器块MB1中，m个串可以被布置在行方向(X方向)上。尽管在图4中图示了在列方向(Y方向)上布置两个串的情况，但是，这是为了便于描述，并且可以在列方向(Y方向)上布置三个或更多个串。
多个串ST11至ST1m和ST21至ST2m中的每个串可以包括至少一个源极选择晶体管SST、第一存储器单元至第n存储器单元MC1至MCn、以及至少一个漏极选择晶体管DST。
每个串的源极选择晶体管SST可以连接在源极线SL和存储器单元MC1至MCn之间。布置在相同行上的串的源极选择晶体管可以连接到相同的源极选择线。布置在第一行上的串ST11至ST1m的源极选择晶体管可以连接到第一源极选择线SSL1。布置在第二行上的串ST21至ST2m的源极选择晶体管可以连接到第二源极选择线SSL2。在另一实施例中，串ST11至ST1m和ST21至ST2m的源极选择晶体管可以共同连接到一个源极选择线。
每个串的第一存储器单元至第n存储器单元MC1至MCn可以彼此串联连接在源极选择晶体管SST和漏极选择晶体管DST之间。第一存储器单元至第n存储器单元MC1至MCn的栅极可以分别连接到第一字线至第n字线WL1至WLn。
在实施例中，第一存储器单元至第n存储器单元MC1至MCn中的至少一个存储器单元可以用作虚设存储器单元。当提供虚设存储器单元时，可以稳定地控制对应串的电压或电流。因此，可以改善存储器块110中存储的数据的可靠性。
每个串的漏极选择晶体管DST可以连接在位线和存储器单元MC1至MCn之间。在行方向上布置的串的漏极选择晶体管DST可以连接到在行方向上延伸的漏极选择线。第一行上的串ST11至ST1m的漏极选择晶体管DST可以连接到第一漏极选择线DSL1。第二行上的串ST21至ST2m的漏极选择晶体管DST可以连接到第二漏极选择线DSL2。
图5是图示根据本公开的实施例的存储器设备的选择晶体管编程操作的流程图。
图6是信号的波形图，其图示了根据本公开实施例的选择晶体管编程操作。
下面将参考图2至图6描述用于执行根据本公开的实施例的存储器设备的选择晶体管编程操作的方法。
在步骤S510中，页缓冲器PB1至PBm 231在控制逻辑300的控制下在特定时间内将编程允许电压(例如，VSS)施加到第一位线BL(PGM)，该第一位线BL(PGM)连接到被选择的存储器块(例如，MB1)中包括的漏极选择晶体管DST中的要对其执行编程操作的被选择的漏极选择晶体管DST。此外，页缓冲器PB1至PBm 231在控制逻辑300的控制下在特定时间内将第一编程禁止电压VH1施加到第二位线BL(Inhibit)，该第二位线BL(Inhibit)连接到被选择的存储器块(例如，MB1)中包括的漏极选择晶体管DST中的不对其执行编程操作的未被选择的漏极选择晶体管DST。第一编程禁止电压VH1可以是存储器设备1100的核心供电电压。因此，第二位线BL(Inhibit)可以被充电到第一编程禁止电压VH1的电平。
页缓冲器PB1至PBm 231在特定时间内将编程允许电压VSS或第一编程禁止电压VH1施加到被选择的存储器块(例如，MB1)的位线BL1至BLm，并且然后控制位线BL1至BLm处于浮置状态。
在步骤S520中，源极线驱动器270可以在控制逻辑300的控制下将耦合电压Vcp施加到源极线SL。耦合电压Vcp可以是具有比第一编程禁止电压VH1的电位高的电位的电压。耦合电压Vcp可以是具有比核心供电电压的电位高的电位的电压。因此，由于由施加到源极线SL的耦合电压Vcp引起的耦合现象，在第二位线BL(Inhibit)被充电到第一编程禁止电压VH1的电平之后被控制为处于浮置状态的第二位线BL(Inhibit)可以被增加到第二编程禁止电压VH2的电压。第二编程禁止电压VH2具有比第一编程禁止电压VH1的电位高的电位。
由于由施加到源极线SL的耦合电压Vcp引起的耦合现象，在第一位线BL(PGM)被充电到编程允许电压VSS的电平之后被控制为处于浮置状态的第一位线BL(PGM)的电位可以被增加到特定电平。
在步骤S530中，电压生成电路210在控制逻辑300的控制下生成和输出通过电压Vpass和编程电压Vpgm，并且行解码器220将由电压生成电路210生成的通过电压Vpass和编程电压Vpgm依次施加到被选择的存储器块MB1的被选择的漏极选择线Sel DSL。
例如，行解码器220将由电压生成电路210生成的通过电压Vpass施加到被选择的漏极选择线Sel DSL和字线WL(WL1至WLn)，并且通过在特定时间之后将由电压生成电路210生成的编程电压Vpgm施加到被选择的漏极选择线Sel DSL，来对连接到被选择的漏极选择线Sel DSL的漏极选择晶体管DST中的连接到第一位线BL(PGM)的漏极选择晶体管进行编程。
在通过电压Vpass被施加到被选择的漏极选择线Sel DSL的时段期间的部分时段中，通过在特定时间内将编程允许电压VSS施加到第一位线BL(PGM)，页缓冲器PB1至PBm231可以将第一位线BL(PGM)的电位控制为具有编程允许电压VSS的电平。页缓冲器PB1至PBm 231可以将第一编程禁止电压VH1施加到第二位线BL(Inhibit)，但是第二位线BL(Inhibit)维持第二编程禁止电压VH2的电平。
在编程电压Vpgm被施加到被选择的漏极选择线Sel DSL的同时，第二位线BL(Inhibit)可以维持第二编程禁止电压VH2的电平，该第二编程禁止电压VH2具有比第一编程禁止电压VH1的电位高的电位。因此，抑制了连接到被选择的漏极选择线Sel DSL的漏极选择晶体管DST中的连接到第二位线BL(Inhibit)的不对其执行编程操作的漏极选择晶体管DST的阈值电压的增加。
随后，行解码器220将已经对其施加了编程电压Vpgm的被选择的漏极选择线SelDSL放电至接地电平，并且将已经对其施加了通过电压Vpass的字线WL1至WLn放电至接地电平。随后，源极驱动器270将已经对其施加了耦合电压Vcp的源极线放电至接地电平。源极线SL的电位电平可以以多个步骤被放电。
在选择晶体管编程操作中，行解码器220可以将接地电压VSS施加到未被选择的漏极选择线Unsel DSL和源极选择线SSL。
图7是图示根据本公开的存储器系统的另一实施例的框图。
参考图7，存储器系统30000可以被实现为蜂窝电话、智能电话、平板PC、个人数字助理(PDA)、或无线通信设备。存储器系统30000可以包括存储器设备1100、以及能够控制存储器设备1100的操作的存储器控制器1200。存储器控制器1200可以在处理器3100的控制下的控制存储器设备1100的数据访问操作，例如编程操作、擦除操作、读取操作等。
在存储器控制器1200的控制下，可以通过显示器3200输出被编程在存储器设备1100中的数据。
无线电收发器3300可以通过天线ANT传送/接收无线电信号。例如，无线电收发器3300可以将通过天线ANT接收的无线电信号改变为可以由处理器3100处理的信号。因此，处理器3100可以处理从无线电收发器3300输出的信号，并且将经处理的信号传送到存储器控制器1200或显示器3200。存储器控制器1200可以将由处理器3100处理的信号传送到存储器设备1100。此外，无线电收发器3300可以将从处理器3100输出的信号改变为无线电信号，并且可以通过天线ANT将改变后的无线电信号输出到外部设备。输入设备3400是能够输入用于控制处理器3100的操作的控制信号或要由处理器3100处理的数据的设备，并且可以被实现为指示设备，诸如触摸板或计算机鼠标、小键盘或键盘。处理器3100可以控制显示器3200的操作，使得可以通过显示器3200输出从存储器控制器1200输出的数据、从无线电收发器3300输出的数据、或者从输入设备3400输出的数据。
在一些实施例中，能够控制存储器设备1100的操作的存储器控制器1200可以被实现为处理器3100的一部分，或者可以被实现为与处理器3100分离的芯片。此外，可以利用图1中所示的存储器控制器1200来实现存储器控制器1200，并且可以利用图2中所示的存储器设备1100来实现存储器设备1100。
图8是图示根据本公开的存储器系统的另一实施例的框图。
参考图8，存储器系统40000可以被实现为个人计算机(PC)、平板PC、上网本、电子阅读器、个人数字助理(PDA)、便携式多媒体播放器(PMP)、MP3播放器、或MP4播放器。
存储器系统40000可以包括存储器设备1100、以及能够控制存储器设备1100的数据处理操作的存储器控制器1200。
根据通过输入设备4200输入的数据，处理器4100可以通过显示器4300输出存储器设备1100中存储的数据。例如，输入设备4200可以被实现为指示设备，诸如触摸板或计算机鼠标、小键盘或键盘。
处理器4100可以控制存储器系统40000的整体操作，并且可以控制存储器控制器1200的操作。在一些实施例中，能够控制存储器设备1100的操作的存储器控制器1200可以被实现为处理器4100的一部分，或者可以被实现为与处理器4100分离的芯片。此外，可以利用图1中所示的存储器控制器1200来实现存储器控制器1200，并且可以利用图2中所示的存储器设备1100来实现存储器设备1100。
图9是图示根据本公开的存储器系统的另一实施例的框图。
参考图9，存储器系统50000可以被实现为图像处理设备，例如，数字相机、附接有数字相机的移动终端、附接有数字相机的智能电话、或附接有数字相机的平板PC。
存储器系统50000可以包括存储器设备1100、以及能够控制存储器设备1100的数据处理操作(例如，编程操作、擦除操作或读取操作)的存储器控制器1200。
存储器系统50000的图像传感器5200可以将光学图像转换成数字信号，并且经转换的数字信号可以被传送到处理器5100或存储器控制器1200。在处理器5100的控制下，经转换的数字信号可以通过显示器5300被输出，或者可以通过存储器控制器1200被存储在存储器设备1100中。此外，在处理器5100或存储器控制器1200的控制下，可以通过显示器5300输出存储器设备1100中存储的数据。
在一些实施例中，能够控制存储器设备1100的操作的存储器控制器1200可以被实现为处理器5100的一部分，或者可以被实现为与处理器5100分离的芯片。此外，可以利用图1中所示的存储器控制器1200来实现存储器控制器1200，并且可以利用图2中所示的存储器设备1100来实现存储器设备1100。
图10是图示根据本公开的存储器系统的另一实施例的框图。
参考图10，存储器系统70000可以被实现为存储器卡或智能卡。存储器系统70000可以包括存储器设备1100、存储器控制器1200和卡接口7100。
存储器控制器1200可以控制存储器设备1100和卡接口7100之间的数据交换。在一些实施例中，卡接口7100可以是安全数字(SD)卡接口或多媒体卡(MMC)接口，但是本公开不限于此。此外，可以利用图1中所示的存储器控制器1200来实现存储器控制器1200，并且可以利用图2中所示的存储器设备1100来实现存储器设备1100。
根据主机60000的协议，卡接口7100可以为主机60000和存储器控制器1200之间的数据交换提供接口。在一些实施例中，卡接口7100可以支持通用串行总线(USB)协议和芯片间(IC)-USB协议。卡接口7100可以是能够支持主机60000所使用的协议的硬件、嵌入在硬件中的软件、或信号传输方案。
当存储器系统70000连接到主机60000(诸如PC、平板PC、数字相机、数字音频播放器、蜂窝电话、控制台视频游戏硬件、或数字机顶盒)的主机接口6200时，主机接口6200可以在微处理器6100的控制下通过卡接口7100和存储器控制器1200执行与存储器设备1100的数据通信。
根据本公开，在选择晶体管的编程操作中，抑制了未被选择的选择晶体管的阈值电压的增加，从而可以改善选择晶体管的阈值电压分布的宽度。
在本公开的实施例中，存储器设备可以包括存储器块、外围电路和控制逻辑。存储器块可以包括多个存储器单元、以及连接到被选择的漏极选择线的多个漏极选择晶体管。外围电路可以被配置为对多个漏极选择晶体管中的被选择的漏极选择晶体管执行编程操作，并且控制逻辑可以被配置为控制外围电路以对被选择的漏极选择晶体管执行编程操作。外围电路可以将耦合电压施加到源极线，该耦合电压具有比未被选择的漏极选择晶体管的正电位高的正电位，并且外围电路可以通过将通过电压和编程电压依次施加到被选择的漏极选择线来对被选择的漏极选择晶体管进行编程。
虽然已经参考本公开的某些示例性实施例示出和描述了本公开，但是本领域技术人员应当理解，在不脱离如由所附权利要求及其等同物定义的本公开的精神和范围的情况下，可以在形式和细节上对其进行各种改变。因此，本公开的范围不应当限于上述示例性实施例，而应当由所附权利要求及其等同物确定。
在上述实施例中，所有步骤可以被选择性执行，或者步骤中的部分步骤可以被省略。在每个实施例中，步骤不必根据所描述的顺序来被执行，并且可以被重新排列。在本说明书和附图中公开的实施例仅是用于促进对本公开的理解的示例，并且本公开不限于此。即，对于本领域技术人员而言，应当明显的是，可以基于本公开的技术范围进行各种修改。
同时，已经在附图和说明书中描述了本公开的示例性实施例。尽管这里使用特定术语，但是这些术语仅是为了解释本公开的实施例。因此，本公开不限于上述实施例，并且在本公开的精神和范围内许多变化是可能的。对于本领域技术人员而言，应当明显的是，除了本文公开的实施例之外，还可以基于本公开的技术范围进行各种修改。

Claims (20)

1.一种存储器设备，包括：
存储器块，所述存储器块包括多个存储器单元和多个选择晶体管；
外围电路，在选择晶体管编程操作中，所述外围电路对所述多个选择晶体管中的被选择的选择晶体管执行编程操作；以及
控制逻辑，所述控制逻辑控制所述外围电路以执行所述选择晶体管编程操作，
其中在所述选择晶体管编程操作中，所述外围电路将具有正电位的耦合电压施加到所述存储器块的源极线。
2.根据权利要求1所述的存储器设备，其中所述选择晶体管是连接到位线的漏极选择晶体管。
3.根据权利要求2所述的存储器设备，其中所述外围电路包括：
电压生成电路，所述电压生成电路生成通过电压和编程电压；
行解码器，所述行解码器将由所述电压生成电路生成的所述通过电压和所述编程电压施加到所述存储器块的选择线和字线；
页缓冲器组，所述页缓冲器组连接到所述位线，在所述选择晶体管编程操作中，所述页缓冲器组将编程允许电压施加到所述位线中的、连接到要对其执行所述编程操作的被选择的漏极选择晶体管的第一位线，并且所述页缓冲器组将第一编程禁止电压施加到所述位线中的、连接到不对其执行所述编程操作的未被选择的漏极选择晶体管的第二位线；以及
源极线驱动器，在所述选择晶体管编程操作中，所述源极线驱动器将所述耦合电压施加到所述源极线。
4.根据权利要求3所述的存储器设备，其中所述行解码器将所述通过电压和所述编程电压依次施加到所述选择线中的被选择的漏极选择线。
5.根据权利要求4所述的存储器设备，其中在所述通过电压被施加到所述被选择的漏极选择线之前，所述页缓冲器组将所述编程允许电压施加到所述第一位线，并且将所述第一编程禁止电压施加到所述第二位线。
6.根据权利要求5所述的存储器设备，其中所述页缓冲器组将所述编程允许电压和所述第一编程禁止电压分别施加到所述第一位线和所述第二位线，并且然后将所述第一位线和所述第二位线控制为处于浮置状态。
7.根据权利要求6所述的存储器设备，其中从所述第一位线和所述第二位线在其中处于所述浮置状态的时段起，所述源极线驱动器将所述耦合电压施加到所述源极线。
8.根据权利要求7所述的存储器设备，其中由于由被施加到所述源极线的所述耦合电压引起的耦合现象，处于所述浮置状态的所述第二位线的电位电平被增加到第二编程禁止电压的电压，所述第二编程禁止电压具有比所述第一编程禁止电压的电位高的电位。
9.根据权利要求8所述的存储器设备，其中在所述通过电压在其中被施加到所述被选择的漏极选择线的时段中，所述页缓冲器组通过在特定时间内将所述编程允许电压施加到处于所述浮置状态的所述第一位线，来将所述第一位线的电位控制为具有所述编程允许电压的电平。
10.一种存储器设备，包括：
存储器块，所述存储器块包括多个存储器单元和多个漏极选择晶体管；
外围电路，在选择晶体管编程操作中，所述外围电路对所述多个漏极选择晶体管中的被选择的漏极选择晶体管执行编程操作；以及
控制逻辑，所述控制逻辑控制所述外围电路以执行所述选择晶体管编程操作，
其中在所述选择晶体管编程操作中，所述外围电路将具有正电位的耦合电压施加到所述存储器块的源极线，并且
其中由于由所述耦合电压引起的耦合现象，连接到所述多个漏极选择晶体管中的未被选择的漏极选择晶体管的第二位线的电位电平被增加。
11.根据权利要求10所述的存储器设备，其中所述外围电路包括：
电压生成电路，所述电压生成电路生成通过电压和编程电压；
行解码器，所述行解码器将由所述电压生成电路生成的所述通过电压和所述编程电压施加到所述存储器块的选择线和字线；
页缓冲器组，所述页缓冲器组连接到所述存储器块的所述位线，在所述选择晶体管编程操作中，所述页缓冲器组将编程允许电压施加到所述位线中的、连接到要对其执行所述编程操作的所述被选择的漏极选择晶体管的第一位线，并且所述页缓冲器组将第一编程禁止电压施加到所述位线中的、连接到不对其执行所述编程操作的所述未被选择的漏极选择晶体管的所述第二位线；以及
源极线驱动器，在所述选择晶体管编程操作中，所述源极线驱动器将所述耦合电压施加到所述源极线。
12.根据权利要求11所述的存储器设备，其中所述行解码器将所述通过电压和所述编程电压依次施加到所述选择线中的被选择的漏极选择线。
13.根据权利要求12所述的存储器设备，其中在所述通过电压被施加到所述被选择的漏极选择线之前，所述页缓冲器组在特定时间内将所述编程允许电压施加到所述第一位线并且将所述第一编程禁止电压施加到所述第二位线，并且然后将所述第一位线和所述第二位线控制为处于浮置状态。
14.根据权利要求13所述的存储器设备，其中从所述第一位线和所述第二位线在其中处于所述浮置状态的时段起，所述源极线驱动器将所述耦合电压施加到所述源极线，所述耦合电压具有比所述第一编程禁止电压的电位高的电位。
15.根据权利要求14所述的存储器设备，其中在所述通过电压在其中被施加到所述被选择的漏极选择线的时段中，所述页缓冲器组通过在特定时间内将所述编程允许电压施加到处于所述浮置状态的所述第一位线，来将所述第一位线的电位控制为具有所述编程允许电压的电平。
16.一种用于操作存储器设备的方法，所述方法包括：
向第一位线施加编程允许电压，所述第一位线连接到与被选择的漏极选择线连接的多个漏极选择晶体管中的要对其执行编程操作的被选择的漏极选择晶体管，以及向第二位线施加第一编程禁止电压，所述第二位线连接到所述多个漏极选择晶体管中的未被选择的漏极选择晶体管；
向源极线施加耦合电压，所述耦合电压具有比所述第一编程禁止电压的电位高的电位；以及
通过将通过电压和编程电压依次施加到所述被选择的漏极选择线，来对所述被选择的漏极选择晶体管进行编程。
17.根据权利要求16所述的方法，其中在向所述源极线施加所述耦合电压时，所述第一位线和所述第二位线被控制为处于浮置状态。
18.根据权利要求17所述的方法，其中由于由被施加到所述源极线的所述耦合电压引起的耦合现象，处于所述浮置状态的所述第二位线的电位电平被增加。
19.根据权利要求18所述的方法，其中所述耦合电压具有比所述第一编程禁止电压的电位电平高的电位电平。
20.根据权利要求16所述的方法，其中在所述通过电压在其中被施加到所述被选择的漏极选择线的时段中，所述编程允许电压在特定时间内被施加到所述第一位线。
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