TW201946065A - 記憶體裝置以及記憶體裝置的操作方法 - Google Patents

記憶體裝置以及記憶體裝置的操作方法 Download PDF

Info

Publication number
TW201946065A
TW201946065A TW107140520A TW107140520A TW201946065A TW 201946065 A TW201946065 A TW 201946065A TW 107140520 A TW107140520 A TW 107140520A TW 107140520 A TW107140520 A TW 107140520A TW 201946065 A TW201946065 A TW 201946065A
Authority
TW
Taiwan
Prior art keywords
voltage
stylized
strings
line
source
Prior art date
Application number
TW107140520A
Other languages
English (en)
Other versions
TWI787388B (zh
Inventor
李熙烈
李丙仁
李相憲
Original Assignee
南韓商愛思開海力士有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 南韓商愛思開海力士有限公司 filed Critical 南韓商愛思開海力士有限公司
Publication of TW201946065A publication Critical patent/TW201946065A/zh
Application granted granted Critical
Publication of TWI787388B publication Critical patent/TWI787388B/zh

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3418—Disturbance prevention or evaluation; Refreshing of disturbed memory data
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5671—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge trapping in an insulator
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3436—Arrangements for verifying correct programming or erasure
    • G11C16/3454—Arrangements for verifying correct programming or for detecting overprogrammed cells
    • G11C16/3459—Circuits or methods to verify correct programming of nonvolatile memory cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4093—Input/output [I/O] data interface arrangements, e.g. data buffers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/24—Bit-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/30—Power supply circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3404—Convergence or correction of memory cell threshold voltages; Repair or recovery of overerased or overprogrammed cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3418—Disturbance prevention or evaluation; Refreshing of disturbed memory data
    • G11C16/3427—Circuits or methods to prevent or reduce disturbance of the state of a memory cell when neighbouring cells are read or written
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
    • G11C7/1039—Read-write modes for single port memories, i.e. having either a random port or a serial port using pipelining techniques, i.e. using latches between functional memory parts, e.g. row/column decoders, I/O buffers, sense amplifiers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
    • H01L29/7881—Programmable transistors with only two possible levels of programmation
    • H01L29/7884—Programmable transistors with only two possible levels of programmation charging by hot carrier injection
    • H01L29/7885—Hot carrier injection from the channel
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G11C11/5628—Programming or writing circuits; Data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C2211/56—Indexing scheme relating to G11C11/56 and sub-groups for features not covered by these groups
    • G11C2211/562—Multilevel memory programming aspects
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C2211/56—Indexing scheme relating to G11C11/56 and sub-groups for features not covered by these groups
    • G11C2211/562—Multilevel memory programming aspects
    • G11C2211/5621—Multilevel programming verification
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C2211/56—Indexing scheme relating to G11C11/56 and sub-groups for features not covered by these groups
    • G11C2211/564—Miscellaneous aspects
    • G11C2211/5642—Multilevel memory with buffers, latches, registers at input or output

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Read Only Memory (AREA)
  • Debugging And Monitoring (AREA)
  • Input Circuits Of Receivers And Coupling Of Receivers And Audio Equipment (AREA)
  • Non-Volatile Memory (AREA)

Abstract

一種記憶體裝置包括：記憶體單元陣列，其包括多個串；週邊電路，其耦合到記憶體單元陣列並且被配置用於依次對所述多個串執行程式化電壓施加操作、程式化驗證操作和電洞注入操作；以及控制邏輯，其被配置用於控制週邊電路的操作，其中，在電洞注入操作期間，控制邏輯控制週邊電路的操作以在所述多個串中的每一個的源極選擇電晶體下方的通道處生成閘極誘導汲極洩漏(GIDL)。

Description

記憶體裝置以及記憶體裝置的操作方法
各種實施方式總體上涉及電子裝置，更具體地，涉及一種記憶體裝置及其操作方法。
相關申請的交叉引用
本申請主張2018年4月25日提交於韓國智慧財產權局的韓國專利申請號10-2018-0047970的優先權，其完整公開通過引用併入本文。
最近關於電腦環境的範式已轉移至允許隨時隨地使用電腦系統的普適計算。由此，諸如行動電話、數位相機、膝上型電腦等的可攜式電子裝置的使用急劇增加。這些可攜式電子裝置通常使用記憶體系統，這些記憶體系統使用記憶體裝置(即，資料存儲裝置)。資料存儲裝置用作可攜式電子裝置的主記憶體或次要存放裝置。
使用記憶體裝置的資料存儲裝置不包括機械驅動單元，因此具有高穩定性、耐久性和資訊存取速度，並且消耗很少的電力。作為具有高穩定性、耐久性和資訊存取速度並消耗很少的電力的記憶體系統的示例，資料存儲裝置包括通用序列匯流排(USB)記憶體裝置、具有各種介面的記憶卡、固態硬碟(SSD)等。
記憶體裝置通常被分類為揮發性記憶體裝置和非揮發性記憶體裝置。
非揮發性記憶體裝置可具有相對低的寫和讀速度，但即使當電源被關閉時也可保持存儲在其中的資料。因此，當需要存儲不管供電如何均應該被保持的資料時，可使用非揮發性記憶體裝置。非揮發性記憶體裝置的示例可包括唯讀記憶體(ROM)、遮罩ROM(MROM)、可程式化ROM(PROM)、可擦除可程式化ROM(EPROM)、電可擦除可程式化ROM(EEPROM)、快閃記憶體、相變隨機存取記憶體(PRAM)、磁性RAM(MRAM)、電阻式RAM(RRAM)和鐵電RAM(FRAM)。快閃記憶體可被分類為反或型記憶體或反及型記憶體。
根據實施方式，一種記憶體裝置可包括：記憶體單元陣列，其包括多個串；週邊電路，其耦合到記憶體單元陣列並且被配置用於依次對所述多個串執行程式化電壓施加操作、程式化驗證操作和電洞注入操作(hole injection operation)；以及控制邏輯，其被配置用於控制週邊電路的操作，其中，在電洞注入操作期間，控制邏輯控制週邊電路的操作以在所述多個串中的每一個的源極選擇電晶體下方的通道處生成閘極誘導汲極洩漏(GIDL)。
根據實施方式，一種記憶體裝置可包括：記憶體單元陣列，其包括多個串；週邊電路，其耦合到記憶體單元陣列並且被配置用於依次執行程式化電壓施加操作、程式化驗證操作和電洞注入操作；以及控制邏輯，其被配置用於控制週邊電路的操作，其中，在電洞注入操作期間，控制邏輯控制週邊電路的操作以在所述多個串當中的處於程式化禁止模式的各個未選串的汲極選擇電晶體下方的通道處生成閘極誘導汲極洩漏(GIDL)。
根據實施方式，一種執行包括多個串的記憶體裝置的程式化操作的方法可包括以下步驟：將程式化電壓施加到所述多個串的字元線當中的所選字元線；執行程式化驗證操作；當程式化驗證操作的結果被確定為失敗時，執行電洞注入操作以在所述多個串中的每一個的源極選擇電晶體下方的通道處生成閘極誘導汲極洩漏(GIDL)；以及通過增加程式化電壓從施加程式化電壓的步驟重新執行程式化操作。
根據另一實施方式，一種執行包括多個串的記憶體裝置的程式化操作的方法可包括以下步驟：將程式化電壓施加到所述多個串的字元線當中的所選字元線；執行程式化驗證操作；當程式化驗證操作的結果被確定為失敗時，執行電洞注入操作以在所述多個串當中的處於程式化禁止模式的各個未選串的汲極選擇電晶體下方的通道處生成閘極誘導汲極洩漏(GIDL)；以及通過增加程式化電壓從施加程式化電壓的步驟重新執行程式化操作。
根據實施方式，一種記憶體裝置可包括記憶體單元陣列，該記憶體單元陣列包括多個串。該記憶體裝置可包括週邊電路，該週邊電路耦合到記憶體單元陣列並且被配置為對所述多個串中的所選串執行程式化操作並對所述多個串中的未選串執行電洞注入操作。在電洞注入操作期間，週邊電路可將正電壓施加到處於程式化禁止模式的未選串以及未選串的位元線。週邊電路可將截止電壓施加到與所述多個串中的每一個的汲極選擇電晶體耦合的汲極選擇線。
100‧‧‧記憶體單元陣列
110‧‧‧記憶體區塊
200‧‧‧週邊電路
210‧‧‧電壓產生電路
220‧‧‧列解碼器
230‧‧‧頁緩衝器組
231‧‧‧頁緩衝器
240‧‧‧行解碼器
250‧‧‧輸入/輸出電路
260‧‧‧通過/失敗檢查電路
270‧‧‧源極線驅動器
300‧‧‧控制邏輯
310‧‧‧ROM
320‧‧‧程式化計數器
330‧‧‧列解碼器控制電路
331‧‧‧字元線電壓控制電路
332‧‧‧選擇線電壓控制電路
340‧‧‧源極線驅動器控制電路
350‧‧‧頁緩衝器控制電路
360‧‧‧電壓產生控制電路
1000‧‧‧記憶體系統
1100‧‧‧記憶體裝置
1200‧‧‧記憶體控制器
2000‧‧‧主機
3100‧‧‧處理器
3200‧‧‧顯示器
3300‧‧‧無線電收發器
3400‧‧‧輸入裝置
4100‧‧‧處理器
4200‧‧‧輸入裝置
4300‧‧‧顯示器
5100‧‧‧處理器
5200‧‧‧圖像感測器
5300‧‧‧顯示器5
6100‧‧‧微處理器
6200‧‧‧主機介面
7100‧‧‧卡介面
30000‧‧‧記憶體系統
40000‧‧‧記憶體系統
50000‧‧‧記憶體系統
60000‧‧‧主機
70000‧‧‧記憶體系統
圖1是示出根據實施方式的記憶體系統的圖；圖2是示出圖1所示的記憶體裝置的圖；圖3是示出圖2所示的記憶體區塊的圖； 圖4是示出具有三維結構的記憶體區塊的實施方式的圖；圖5是示出具有三維結構的記憶體區塊的另一實施方式的圖；圖6是示出圖2所示的控制邏輯的方塊圖；圖7是示出根據實施方式的記憶體裝置的程式化操作的流程圖；圖8是示出圖7所示的電洞注入操作的第一實施方式的流程圖；圖9是用於示出根據第一實施方式的記憶體裝置的程式化操作的信號波形圖；圖10是示出圖7所示的電洞注入操作的第二實施方式的流程圖；圖11是用於示出根據第二實施方式的記憶體裝置的程式化操作的信號波形圖；圖12是示出圖7所示的電洞注入操作的第三實施方式的流程圖；圖13是用於示出根據第三實施方式的記憶體裝置的程式化操作的信號波形圖；圖14是示出包括圖2所示的記憶體裝置的記憶體系統的另一實施方式的圖；圖15是示出包括圖2所示的記憶體裝置的記憶體系統的另一實施方式的圖；圖16是示出包括圖2所示的記憶體裝置的記憶體系統的另一實施方式的圖；以及圖17是示出包括圖2所示的記憶體裝置的記憶體系統的另一實施方式的圖。
各種實施方式可涉及一種能夠通過在程式化操作期間增加未選 串的通道電位位準來改進電特性的記憶體裝置及其操作方法。
將理解，儘管本文中可使用術語“第一”和/或“第二”來描述各種元件，但這些元件不應受這些術語限制。這些術語僅用於區分一個元件與另一元件。例如，在不脫離本公開的教導的情況下，下面所討論的第一元件可被稱為第二元件。類似地，第二元件也可被稱為第一元件。
將理解，當元件被稱為“耦合”或“連接”到另一元件時，其可直接耦合或連接到另一元件，或者它們之間可存在中間元件。相反，應該理解，當元件被稱為“直接耦合”或“直接連接”到另一元件時，不存在中間元件。說明元件之間的關係的其它表達，例如“在...之間”、“直接在...之間”、“與...相鄰”或“與...直接相鄰”應該以相同的方式解釋。
本文所使用的術語僅是為了描述特定實施方式，而非旨在限制。在本公開中，除非上下文另外清楚地指示，否則單數形式也旨在包括複數形式。將進一步理解，當在本說明書中使用時，術語“包括”、“包含”、“具有”等指定所述特徵、數位、步驟、操作、元件、構件和/或其組合的存在，但不排除一個或更多個其它特徵、數位、步驟、操作、元件、構件和/或其組合的存在或添加。
本公開的各種實施方式可涉及一種記憶體裝置、具有該記憶體裝置的記憶體系統以及該記憶體裝置的操作方法，其可利用記憶體裝置的程式化操作中所使用的程式化脈衝數來確定最終狀態檢查的結果。
圖1是示出根據實施方式的記憶體系統1000的圖。
參照圖1，記憶體系統1000可包括存儲資料的記憶體裝置1100以及回應於主機2000的控制來控制記憶體裝置1100的記憶體控制器1200。
主機2000可使用諸如高速周邊元件連接(PCI-E)、高級技術附件(ATA)、序列ATA(SATA)、平行ATA(PATA)或串列附接SCSI(SAS) 的介面協定來與記憶體系統1000通信。另外，為了主機2000與記憶體系統1000之間的資料通信而提供的介面協定不限於上述示例，可以是諸如通用序列匯流排(USB)、多媒體卡(MMC)、增強型小型磁片介面(ESDI)或整合驅動電子設備(IDE)的介面協定。
記憶體控制器1200可控制記憶體系統1000的一般操作，並且控制主機2000與記憶體裝置1100之間的資料交換。例如，記憶體控制器1200可回應於來自主機2000的請求控制記憶體裝置1100對資料進行程式化或讀取。另外，記憶體控制器1200可存儲關於包括在記憶體裝置1100中的主記憶體區塊和子記憶體區塊的資訊，並且根據為程式化操作載入的資料量來選擇記憶體裝置1100對主記憶體區塊或子記憶體區塊執行程式化操作。根據實施方式，記憶體裝置1100可包括雙倍數據速率同步動態隨機存取記憶體(DDR SDRAM)、低功率雙倍數據速率4(LPDDR4)SDRAM、圖形雙倍數據速率(GDDR)SDRAM、低功率DDR(LPDDR)、Rambus動態隨機存取記憶體(RDRAM)或快閃記憶體。
記憶體控制器1200可控制記憶體裝置1100執行程式化操作、讀操作或擦除操作。
圖2是示出圖1所示的記憶體裝置1100的圖。
參照圖2，記憶體裝置1100可包括存儲資料的記憶體單元陣列100。記憶體裝置1100可包括週邊電路200，週邊電路200被配置為執行將資料存儲在記憶體單元陣列100中的程式化操作、輸出所存儲的資料的讀操作以及擦除所存儲的資料的擦除操作。記憶體裝置1100可包括控制邏輯300，控制邏輯300回應於圖1所示的記憶體控制器1200的控制來控制週邊電路200。
記憶體單元陣列100可包括多個記憶體區塊(MB1至MBk)110，其中k是正整數。局部線LL和位元線BL1至BLm可耦合到各個記憶體區塊 (MB1至MBk)110，其中m是正整數。例如，局部線LL可包括第一選擇線、第二選擇線以及佈置在第一選擇線和第二選擇線之間的多條字元線。另外，局部線LL可包括佈置在第一選擇線與字元線之間以及第二選擇線與字元線之間的虛設線。在此示例中，第一選擇線可以是源極選擇線，並且第二選擇線可以是汲極選擇線。例如，局部線LL可包括字元線、汲極選擇線和源極選擇線、以及源極線SL。例如，局部線LL還可包括虛設線。例如，局部線LL還可包括管線。局部線LL可分別耦合到記憶體區塊(MB1至MBk)110，並且位元線BL1至BLm可共同耦合到記憶體區塊(MB1至MBk)110。記憶體區塊(MB1至MBk)110可具有二維或三維結構。例如，在2D記憶體區塊110中，記憶體單元可與基板平行佈置。例如，在3D記憶體區塊110中，記憶體單元可在基板的垂直方向上層疊。
週邊電路200可被配置為回應於控制邏輯300的控制對所選記憶體區塊110執行程式化操作、讀操作和擦除操作。例如，週邊電路200可包括電壓產生電路210、列解碼器220、頁緩衝器組230、行解碼器240、輸入/輸出電路250、通過/失敗檢查電路260和源極線驅動器270。
電壓產生電路210可回應於操作信號OP_CMD生成用於執行程式化操作、讀操作和擦除操作的各種操作電壓Vop。另外，電壓產生電路210可回應於操作信號OP_CMD選擇性地對局部線LL進行放電。例如，電壓產生電路210可響應於控制邏輯300的控制生成程式化電壓、驗證電壓、通過電壓、導通電壓和截止電壓。
列解碼器220可回應於列解碼器控制信號AD_signals1和AD_signals2將操作電壓Vop傳送到與所選記憶體區塊110耦合的局部線LL。例如，列解碼器220可響應於列解碼器控制信號AD_signals1將從電壓產生電路210生成的操作電壓(例如，程式化電壓、驗證電壓、通過電壓等)選擇性地施加 到局部線LL當中的字元線。在另一示例中，列解碼器220可回應於列解碼器控制信號AD_signals2將從電壓產生電路210生成的操作電壓(例如，導通電壓和截止電壓)選擇性地施加到局部線LL當中的源極選擇線和汲極選擇線。在程式化驗證操作之後和下一程式化電壓施加操作之前執行的電洞注入操作期間，列解碼器220可將截止電壓施加到汲極選擇線或源極選擇線，或者回應於列解碼器控制信號AD_signals2將截止電壓施加到汲極選擇線和源極選擇線，以在汲極選擇電晶體下方的通道或者源極選擇電晶體下方的通道處生成閘極誘導汲極洩漏(GIDL)。
在程式化電壓施加操作期間，列解碼器220可回應於列解碼器控制信號AD_signals1將從電壓產生電路210生成的程式化電壓施加到局部線LL當中的所選字元線。列解碼器220可將從電壓產生電路210生成的通過電壓施加到未選字元線，即，未被選擇的其餘字元線。另外，列解碼器220可在程式化驗證操作期間回應於列解碼器控制信號AD_signals1將從電壓產生電路210生成的驗證電壓施加到局部線LL當中的所選字元線，並且可將從電壓產生電路210生成的通過電壓施加到未選字元線，即，未被選擇的其餘字元線。
頁緩衝器組230可包括耦合到位元線BL1至BLm的多個頁緩衝器(PB1至PBm)231。頁緩衝器(PB1至PBm)231可回應於頁緩衝器控制信號PBSIGNALS來操作。例如，頁緩衝器(PB1至PBm)231可暫時地存儲通過位元線BL1至BLm接收的資料，或者可在讀操作或驗證操作期間感測位元線BL1至BLm的電壓或電流。另外，頁緩衝器(PB1至PBm)231可在程式化驗證操作之後和下一程式化電壓施加操作之前執行的電洞注入操作期間將正電壓施加到處於程式化禁止模式的位元線BL1至BLm中的至少一條。
行解碼器240可回應於行位址CADD在輸入/輸出電路250與頁緩衝器組230之間傳送資料。例如，行解碼器240可通過資料線DL與頁緩衝器231 交換資料，或者可通過行線CL與輸入/輸出電路250交換資料。
輸入/輸出電路250可將命令CMD和位址ADD從圖1所示的記憶體控制器1200傳送到控制邏輯300，或者可與行解碼器240交換資料DATA。
通過/失敗檢查電路260可在讀操作或驗證操作期間響應於允許位元VRY_BIT<#>生成基準電流，並且可通過將從頁緩衝器組230接收的感測電壓VPB與通過基準電流生成的基準電壓進行比較來輸出通過信號PASS或失敗信號FAIL。
源極線驅動器270可通過源極線SL耦合到包括在記憶體單元陣列100中的記憶體單元，並且可控制施加到源極線SL的電壓。例如，在程式化驗證操作之後的電洞注入操作期間，源極線驅動器270可將正源極線電壓施加到源極線SL。源極線驅動器270可從控制邏輯300接收源極線控制信號CTRL_SL，並且可基於源極線控制信號CTRL_SL來控制施加到源極線SL的源極線電壓。
控制邏輯300可回應於命令CMD和位址ADD來輸出操作信號OP_CMD、列解碼器控制信號AD_signals1和AD_signals2、頁緩衝器控制信號PBSIGNALS和允許位元VRY_BIT<#>以控制週邊電路200。另外，控制邏輯300可回應於通過信號PASS或失敗信號FAIL來確定驗證操作通過還是失敗。
根據上述實施方式的記憶體裝置1100可在程式化驗證操作之後和程式化電壓施加操作之前執行電洞注入操作，以增加包括在記憶體區塊中的多個串當中的處於程式化禁止模式的未選串的通道電位位準。電洞注入操作將在下面描述。
圖3是示出圖2所示的記憶體區塊110的圖。
參照圖3，記憶體區塊110可被配置為使得平行佈置的多條字元線可耦合在第一選擇線與第二選擇線之間。第一選擇線可以是源極選擇線 SSL，第二選擇線可以是汲極選擇線DSL。例如，記憶體區塊110可包括耦合在位元線BL1至BLm與源極線SL之間的多個串ST。位元線BL1至BLm中的每一條可耦合到各個串ST，並且源極線SL可共同耦合到串ST。由於串ST可具有相同的配置，所以作為示例將描述耦合到第一位元線BL1的串ST。
串ST可包括串聯耦合在源極線SL與第一位元線BL1之間的源極選擇電晶體SST、多個記憶體單元F1至F16和汲極選擇電晶體DST。單個串ST可包括至少一個源極選擇電晶體SST和至少一個汲極選擇電晶體DST，並且可包括比如圖3所示的記憶體單元F1至F16更多的記憶體單元。
源極選擇電晶體SST的源極可耦合到源極線SL，並且汲極選擇電晶體DST的汲極可耦合到第一位元線BL1。記憶體單元F1至F16可串聯耦合在源極選擇電晶體SST與汲極選擇電晶體DST之間。包括在不同的串ST中的源極選擇電晶體SST的閘極可耦合到源極選擇線SSL，汲極選擇電晶體DST的閘極可耦合到汲極選擇線DSL，並且記憶體單元F1至F16的閘極可耦合到多條字元線WL1至WL16。包括在不同串ST中的多個記憶體單元當中的耦合到同一字元線的一組記憶體單元可被稱為物理頁PPG。因此，記憶體區塊110可包括與字元線WL1至WL16的數量一樣多的物理頁PPG。
單個記憶體單元可存儲一位元的資料。該記憶體單元通常被稱為單級單元(SLC)。單個物理頁PPG可存儲與單個邏輯頁LPG對應的資料。與單個邏輯頁LPG對應的資料可包括與包括在單個物理頁PPG中的單元的數量一樣多的資料位元。另外，單個記憶體單元可存儲兩位元或更多位元的資料。該單元通常被稱為“多級單元(MLC)”。單個物理頁PPG可存儲與兩個或更多個邏輯頁LPG對應的資料。
參照圖4，記憶體單元陣列100可包括多個記憶體區塊(MB1至MBk)110。記憶體區塊110可包括多個串ST11’至ST1m’和ST21’至ST2m’。多 個串ST11’至ST1m’和ST21’至ST2m’中的每一個可在垂直方向(Z方向)上延伸。在記憶體區塊110中，m個串可佈置在列方向(X方向)上。儘管如圖4所示兩個串佈置在行方向(Y方向)上，這是為了說明方便，三個或更多個串可佈置在行方向(Y方向)上。
多個串ST11’至ST1m’和ST21’至ST2m’中的每一個可包括至少一個源極選擇電晶體SST、第一記憶體單元MC1至第n記憶體單元MCn和至少一個汲極選擇電晶體DST。
各個串的源極選擇電晶體SST可耦合在源極線SL和記憶體單元MC1至MCn之間。佈置在同一列中的串的源極選擇電晶體可耦合到同一條源極選擇線。佈置在第一列中的串ST11’至ST1m’的源極選擇電晶體可耦合到第一源極選擇線SSL1。佈置在第二列中的串ST21’至ST2m’的源極選擇電晶體可耦合到第二源極選擇線SSL2。根據另一實施方式，串ST11’至ST1m’和ST21’至ST2m’的源極選擇電晶體可共同耦合到單條源極選擇線。
各個串的第一記憶體單元MC1至第n記憶體單元MCn可串聯耦合在源極選擇電晶體SST和汲極選擇電晶體DST之間。第一記憶體單元MC1至第n記憶體單元MCn的閘極可分別耦合到第一字元線WL1至第n字元線WLn。
根據實施方式，第一記憶體單元MC1至第n記憶體單元MCn中的至少一個可用作虛設記憶體單元。當提供虛設記憶體單元時，可穩定地控制對應串的電壓或電流。結果，存儲在記憶體區塊110中的資料的可靠性可改進。
各個串的汲極選擇電晶體DST可耦合在位元線和記憶體單元MC1至MCn之間。佈置在列方向上的串的汲極選擇電晶體DST可耦合到在列方向上延伸的汲極選擇線。第一列中的串CS11’至CS1m’的汲極選擇電晶體DST可耦合到第一汲極選擇線DSL1。第二列中的串CS21’至CS2m’的汲極選擇電晶體 DST可耦合到第二汲極選擇線DSL2。
圖5是示出具有三維結構的記憶體區塊110的實施方式的圖。
參照圖5，記憶體單元陣列100可包括多個記憶體區塊(MB1至MBk)110。記憶體區塊110可包括多個串ST11至ST1m和ST21至ST2m。根據實施方式，多個串ST11至ST1m和ST21至ST2m中的每一個可具有“U”形狀。在第一記憶體區塊MB1中，m個串可佈置在列方向(X方向)上。儘管如圖5所示兩個串佈置在行方向(Y方向)上，這是為了說明方便，三個或更多個串可佈置在行方向(Y方向)上。
多個串ST11至ST1m和ST21至ST2m中的每一個可包括至少一個源極選擇電晶體SST、第一記憶體單元MC1至第n記憶體單元MCn、管式電晶體PT和至少一個汲極選擇電晶體DST。
源極選擇電晶體SST和汲極選擇電晶體DST與記憶體單元MC1至MCn可具有彼此相似的結構。例如，源極選擇電晶體SST和汲極選擇電晶體DST以及記憶體單元MC1至MCn中的每一個可包括通道層、隧道絕緣層、電荷捕獲層和阻擋絕緣層。例如，可在各個串中設置用於提供通道層的柱。例如，可在各個串中設置用於提供通道層、隧道絕緣層、電荷捕獲層和阻擋絕緣層中的至少一個的柱。
各個串的源極選擇電晶體SST可耦合在源極線SL和記憶體單元MC1至MCp之間。
根據實施方式，佈置在同一列中的串的源極選擇電晶體可耦合到在列方向上延伸的源極選擇線，並且佈置在不同列中的串的源極選擇電晶體可耦合到不同的源極選擇線。如圖5所示，第一列中的串ST11至ST1m的源極選擇電晶體可耦合到第一源極選擇線SSL1。第二列中的串ST21至ST2m的源極選擇電晶體可耦合到第二源極選擇線SSL2。
根據另一實施方式，串ST11至ST1m和ST21至ST2m的源極選擇電晶體可共同耦合到單條源極選擇線。
各個串的第一記憶體單元MC1至第n記憶體單元MCn可耦合在源極選擇電晶體SST和汲極選擇電晶體DST之間。
第一記憶體單元MC1至第n記憶體單元MCn可被分成第一記憶體單元MC1至第p記憶體單元MCp和第(p+1)記憶體單元MCp+1至第n記憶體單元MCn。第一記憶體單元MC1至第p記憶體單元MCp可依次佈置在垂直方向(Z方向)上並且串聯耦合在源極選擇電晶體SST和管式電晶體PT之間。第(p+1)記憶體單元MCp+1至第n記憶體單元MCn可依次佈置在垂直方向(Z方向)上並且串聯耦合在管式電晶體PT和汲極選擇電晶體DST之間。第一記憶體單元MC1至第p記憶體單元MCp和第(p+1)記憶體單元MCp+1至第n記憶體單元MCn可通過管式電晶體PT彼此耦合。各個串的第一記憶體單元MC1至第n記憶體單元MCn的閘極可分別耦合到第一字元線WL1至第n字元線WLn。
根據實施方式，第一記憶體單元MC1至第n記憶體單元MCn中的至少一個可用作虛設記憶體單元。當提供虛設記憶體單元時，可穩定地控制對應串的電壓或電流。各個串的管式電晶體PT的閘極可耦合到管線PL。
各個串的汲極選擇電晶體DST可耦合在位元線和記憶體單元MCp+1至MCn之間。佈置在列方向上的串可耦合到在列方向上延伸的汲極選擇線。第一列中的串ST11至ST1m的汲極選擇電晶體可耦合到第一汲極選擇線DSL1。第二列中的串ST21至ST2m的汲極選擇電晶體可耦合到第二汲極選擇線DSL2。
佈置在行方向上的串可耦合到在行方向上延伸的位元線。如圖4所示，第一行中的串ST11和ST21可耦合到第一位元線BL1。第m行中的串ST1m和ST2m可耦合到第m位元線BLm。
佈置在列方向上的串當中的耦合到同一字元線的記憶體單元可形成單個頁。例如，第一列中的串ST11至ST1中的耦合到第一字元線WL1的記憶體單元可形成單個頁。第二列中的串ST21至ST2m中的耦合到第一字元線WL1的記憶體單元可形成另一單個頁。當汲極選擇線DSL1和DSL2中的一個被選擇時，佈置在一個列方向上的串可被選擇。當字元線WL1至WLn中的一條被選擇時，所選串的一個頁可被選擇。
換言之，圖5所示的記憶體區塊110可具有與圖4所示的記憶體區塊110相似的等效電路，不同的是各個串中包括管式電晶體PT。
圖6是示出圖2所示的控制邏輯300的方塊圖。
參照圖6，控制邏輯300可包括ROM 310、程式化計數器320、列解碼器控制電路330、源極線驅動器控制電路340、頁緩衝器控制電路350和電壓產生控制電路360。
ROM 310可存儲用於執行記憶體裝置的各種一般操作(程式化操作、讀操作、擦除操作等)的演算法。ROM 310可回應於命令CMD和計數信號count來輸出多個內部控制信號int_CS1、int_CS2、int_CS3和int_CS4。
程式化計數器320可在記憶體裝置的一般操作期間生成並輸出在預定時段期間計數的計數信號count。
本文中針對參數所使用的詞“預定”(例如，預定時間)意指在處理或演算法中使用該參數之前確定該參數的值。對於一些實施方式，在處理或演算法開始之前確定參數的值。在其它實施方式中，在處理或演算法期間，但是在參數在處理或演算法中使用之前確定參數的值。
列解碼器控制電路330可回應於從ROM 310輸出的內部控制信號int_CS1來生成並輸出列解碼器控制信號AD_signals1和AD_signals2以用於控制圖2的列解碼器220。
列解碼器控制電路330可包括字元線電壓控制電路331和選擇線電壓控制電路332。
字元線電壓控制電路331可回應於內部控制信號int_CS1來生成並輸出列解碼器控制信號AD_signals1。列解碼器控制信號AD_signals1可控制圖2的列解碼器220將從圖2的電壓產生電路210生成的操作電壓(例如，程式化電壓、驗證電壓、通過電壓等)選擇性地施加到局部線LL當中的字元線。
選擇線電壓控制電路332可回應於內部控制信號int_CS1來生成並輸出列解碼器控制信號AD_signals2。列解碼器控制信號AD_signals2可控制圖2的列解碼器220將從圖2的電壓產生電路210生成的操作電壓(例如，導通電壓和截止電壓)選擇性地施加到局部線LL當中的源極選擇線和汲極選擇線。
源極線驅動器控制電路340可回應於從ROM 310輸出的內部控制信號int_CS2來生成並輸出源極線控制信號CTRL_SL以用於控制圖2的源極線驅動器270。源極線控制信號CTRL_SL可控制圖2的源極線驅動器270將源極線電壓施加到記憶體單元陣列100的源極線。
頁緩衝器控制電路350可回應於從ROM 310輸出的內部控制信號int_CS3來生成並輸出頁緩衝器控制信號PBSIGNALS以用於控制圖2的頁緩衝器組230。
電壓產生控制電路360可回應於從ROM 310輸出的內部控制信號int_CS4來生成並輸出操作信號OP_CMD以用於控制圖2的電壓產生電路210。
圖7是示出根據實施方式的記憶體裝置的程式化操作的流程圖。
根據實施方式的記憶體裝置的程式化操作可如下參照圖1至圖7來描述。
當向主機2000請求程式化操作時，記憶體控制器1200可將與程式化操作對應的命令CMD、位址ADD和資料DATA輸出到記憶體裝置1100。
控制邏輯300可回應於命令CMD和位址ADD來生成並輸出操作信號OP_CMD、列解碼器控制信號AD_signals1和AD_signals2以及頁緩衝器控制信號PBSIGNALS以用於控制週邊電路200執行程式化操作。
週邊電路200可回應於控制邏輯300的控制來執行程式化電壓施加操作(S710)。頁緩衝器組230可回應於頁緩衝器控制信號PBSIGNALS來接收並暫時存儲資料DATA，並且可根據暫時存儲的資料DATA將程式化允許電壓(例如，接地電壓)或程式化禁止電壓(例如，電源電壓)施加到位元線BL1至BLm。電壓產生電路210可回應於操作信號OP_CMD來生成用於執行程式化操作、讀操作和擦除操作的各種操作電壓Vop。電壓產生電路210可回應於操作信號OP_CMD來生成程式化電壓和通過電壓。回應於列解碼器控制信號AD_signals1，列解碼器220可將程式化電壓施加到字元線WL1至WL16當中的所選字元線並將通過電壓施加到剩餘字元線。
此後，週邊電路200可根據控制邏輯300的控制來執行程式化驗證操作(S720)。電壓產生電路210可回應於操作信號OP_CMD來生成驗證電壓和通過電壓。列解碼器220可回應於列解碼器控制信號AD_signals1來將驗證電壓施加到字元線WL1至WL16當中的所選字元線並將通過電壓施加到剩餘字元線。頁緩衝器組230可回應於頁緩衝器控制信號PBSIGNALS來感測位元線BL1至BLm的電位位準或電流量，並且可通過將感測結果與暫時存儲的資料DATA進行比較來驗證記憶體單元的程式化是否完成。
可根據上述程式化驗證操作的結果來確定程式化操作通過還是失敗(S730)。例如，當所有記憶體單元被完全程式化時，程式化操作可被確定為通過並且可結束。例如，當至少一個記憶體單元未被程式化時，程式化操作可被確定為失敗，並且可執行下一操作。
當根據程式化驗證操作的結果將程式化操作確定為失敗時，週 邊電路200可回應於控制邏輯300的控制執行電洞注入操作(S740)。
在電洞注入操作期間，週邊電路200可增加包括在記憶體單元陣列100中的多個記憶體區塊MB1至MBk當中的所選記憶體區塊中所包括的多個串當中的處於程式化禁止模式的串的通道電位。處於程式化禁止模式的串可包括根據程式化驗證操作的結果被確定為通過的記憶體單元。可根據要程式化的資料將程式化禁止電壓施加到處於程式化禁止模式的串。
在執行上述程式化驗證操作之後，施加到字元線的驗證電壓和通過電壓可被放電。當字元線被放電時，可能通過包括在串中的程式化單元使各個串的通道發生截止現象。因此，各個串的通道可被部分地隔離，並且當字元線被放電時可能發生負升壓現象，從而串的通道電位可減低超過目標位準。電洞注入操作可在處於程式化禁止模式的串中所包括的汲極選擇電晶體下方的通道處或源極選擇電晶體下方的通道處生成GIDL以增加處於程式化禁止模式的串的通道電位。因此，電洞注入操作可對當字元線被放電時通過負升壓現象減小的處於程式化禁止模式的串的通道電位位準進行補償。由此，處於程式化禁止模式的串的程式化干擾現象可改進。
此後，控制邏輯300可增加並重新設定程式化電壓(S750)。此後，可使用重新設定的程式化電壓從程式化電壓施加操作(S710)重新執行程式化操作。
圖8是示出圖7所示的電洞注入操作(S740)的第一實施方式的流程圖。
參照圖2、圖3和圖8，在電洞注入操作(S740)期間，源極線驅動器270可將具有正電位元的源極線電壓施加到源極線SL(S741)。此後，電壓產生電路210可生成並輸出截止電壓並且列解碼器220可將截止電壓施加到源極選擇線SSL(S742)。由此，GIDL可在源極選擇電晶體SST下方的通道處生 成並且可朝著通道的方向流動。換言之，熱電洞可在源極選擇電晶體SST的汲極區域中生成並且可朝著通道的方向流動以增加通道電位。
此後，電壓產生電路210可生成並輸出導通電壓並且列解碼器220可將導通電壓施加到源極選擇線SSL(S743)。由此，各個串的通道電位可通過源極線電壓預充電。
儘管描述了在步驟S742處電壓產生電路210生成截止電壓並且列解碼器220將截止電壓施加到源極選擇線SSL的本公開的實施方式，當列解碼器220將源極選擇線SSL耦合到接地電源端子以施加截止電壓時也可獲得相同的效果。
圖9是用於示出根據第一實施方式的記憶體裝置的程式化操作的信號波形圖。
參照圖9，在程式化驗證操作(t1)期間驗證電壓Vverify和通過電壓Vpass可被施加到字元線WL1至WL16。在預定時間之後，施加到字元線WL1至WL16的驗證電壓Vverify和通過電壓Vpass可被放電。此後，在電洞注入操作(t2)期間正源極線電壓VSL可被施加到源極線SL並且截止電壓Vturn-off可被施加到源極選擇線SSL以在源極選擇電晶體下方的通道處生成GIDL。此後，在通道預充電操作(t3)期間，導通電壓Vturn-on可被施加到源極選擇線SSL以對串的通道預充電。由於串的通道通過電洞注入操作(t2)被預充電，所以通道預充電操作(t3)可被跳過。此後，在程式化電壓施加操作(t4)期間，施加到源極選擇線SSL的電壓可被放電至接地電壓或預定電壓位準並且程式化電壓Vpgm和通過電壓Vpass可被施加到字元線WL1至WL16。
圖10是示出圖7所示的電洞注入操作(S740)的第二實施方式的流程圖。
參照圖2、圖3和圖10，在電洞注入操作(S740)期間，頁緩衝 器組230可將正電壓施加到多條位元線BL1至BLm當中的與處於程式化禁止模式的串耦合的未選位元線(S744)。正電壓可以是程式化禁止電壓。程式化允許電壓可被施加到與執行程式化操作的串耦合的所選位元線。此後，電壓產生電路210可生成並輸出截止電壓，並且列解碼器220可將截止電壓施加到汲極選擇線DSL(S745)。由此，GIDL可在汲極選擇電晶體DST下方的通道處生成並且可朝著通道的方向流動。換言之，熱電洞可在汲極選擇電晶體DST的源極區域中生成並且可朝著通道的方向流動以增加通道電位。
此後，電壓產生電路210可生成並輸出導通電壓，並且列解碼器220可將導通電壓施加到汲極選擇線DSL(S746)。由此，處於程式化禁止模式的各個串的通道電位可通過位元線電壓預充電。
儘管描述了在步驟S745處電壓產生電路210生成截止電壓並且列解碼器220將截止電壓施加到汲極選擇線DSL的實施方式，當列解碼器220將汲極選擇線DSL耦合到接地電源端子以施加截止電壓時可獲得相同的效果。
圖11是用於示出根據第二實施方式的記憶體裝置的程式化操作的信號波形圖。
參照圖11，在程式化驗證操作(t1)期間，驗證電壓Vverify和通過電壓Vpass可被施加到字元線WL1至WL16。在預定時間之後，施加到字元線WL1至WL16的驗證電壓Vverify和通過電壓Vpass可被放電。此後，在電洞注入操作(t2)期間，具有正電位元的位元線電壓可被施加到位元線當中的與處於程式化禁止模式的未選串耦合的未選位元線Inhibit，並且程式化允許電壓可被施加到與執行程式化操作的所選串耦合的所選位元線Select。截止電壓Vturn-off可被施加到汲極選擇線DSL以在汲極選擇電晶體下方的通道處生成GIDL。此後，在通道預充電操作(t3)期間，導通電壓Vturn-on可被施加到汲極選擇線DSL以對處於程式化禁止模式的未選串的通道預充電。由於串的通道通過電 洞注入操作(t2)預充電，所以通道預充電操作(t3)可被跳過。此後，在程式化電壓施加操作(t4)期間，施加到汲極選擇線DSL的電壓可被放電至接地電壓或預定電壓位準，並且程式化電壓Vpgm和通過電壓Vpass可被施加到字元線WL1至WL16。
圖12是示出圖7所示的電洞注入操作(S740)的第三實施方式的流程圖。
參照圖2、圖3和圖12，在電洞注入操作(S740)期間，源極線驅動器270可將具有正電位元的源極線電壓施加到源極線SL並且頁緩衝器組230可將正電壓施加到多條位元線BL1至BLm當中的與處於程式化禁止模式的串耦合的未選位元線(S747)。此後，電壓產生電路210可生成並輸出截止電壓，並且列解碼器220可將截止電壓施加到源極選擇線SSL和汲極選擇線DSL(S748)。由此，GIDL可在源極選擇電晶體SST下方的通道和汲極選擇電晶體DST下方的通道處生成並且可朝著通道的方向流動。換言之，熱電洞可在源極選擇電晶體SST和汲極選擇電晶體DST下方的通道處生成並且可朝著通道的方向流動以增加通道電位。
此後，電壓產生電路210可生成並輸出導通電壓，並且列解碼器220可將導通電壓施加到源極選擇線SSL和汲極選擇線DSL(S749)。由此，處於程式化禁止模式的各個串的通道電位可通過位元線電壓預充電，並且處於程式化允許模式的各個串的通道電位可通過施加到位元線的程式化允許電壓放電。
儘管描述了在步驟S748處電壓產生電路210生成截止電壓並且列解碼器220將截止電壓施加到源極選擇線SSL和汲極選擇線DSL的實施方式，當列解碼器220將源極選擇線SSL和汲極選擇線DSL耦合到接地電源端子以施加截止電壓時可獲得相同的效果。
圖13是用於示出根據第三實施方式的記憶體裝置的程式化操作的信號波形圖。
參照圖13，在程式化驗證操作(t1)期間，驗證電壓Vverify和通過電壓Vpass可被施加到字元線WL1至WL16。在預定時間之後，施加到字元線WL1至WL16的驗證電壓Vverify和通過電壓Vpass可被放電。此後，在電洞注入操作(t2)期間，正源極線電壓VSL可被施加到源極線SL，具有正電位元的位元線電壓可被施加到位元線當中的與處於程式化禁止模式的串耦合的未選位元線Inhibit，並且程式化允許電壓可被施加到與執行程式化操作的串耦合的所選位元線Select。截止電壓Vturn-off可被施加到源極選擇線SSL和汲極選擇線DSL以在處於程式化禁止模式的串的源極選擇電晶體和汲極選擇電晶體下方的通道處生成GIDL。此後，在通道預充電操作(t3)期間，導通電壓Vturn-on可被施加到源極選擇線SSL和汲極選擇線DSL以對處於程式化禁止模式的串的通道預充電。由於串的通道通過電洞注入操作(t2)預充電，所以通道預充電操作(t3)可被跳過。此後，在程式化電壓施加操作(t4)期間，施加到源極選擇線SSL和汲極選擇線DSL的電壓可被放電至接地電壓或預定電壓並且程式化電壓Vpgm和通過電壓Vpass可被施加到字元線WL1至WL16。
圖14是示出包括圖2所示的記憶體裝置1100的記憶體系統30000的另一實施方式的圖。
參照圖14，記憶體系統30000可被具體實現到行動電話、智慧型電話、平板PC、個人數位助理(PDA)或無線通訊裝置中。記憶體系統30000可包括記憶體裝置1100以及控制記憶體裝置1100的操作的記憶體控制器1200。記憶體控制器1200可回應於處理器3100的控制來控制記憶體裝置1100的資料存取操作(例如，程式化操作、擦除操作或讀操作)。
記憶體控制器1200可控制程式化到記憶體裝置1100中的資料通 過顯示器3200輸出。
無線電收發器3300可通過天線ANT來交換無線電信號。例如，無線電收發器3300可將通過天線ANT接收的無線電信號改變為可由處理器3100處理的信號。因此，處理器3100可處理從無線電收發器3300輸出的信號並將所處理的信號傳送到記憶體控制器1200或顯示器3200。記憶體控制器1200可將處理器3100所處理的信號程式化到記憶體裝置1100中。另外，無線電收發器3300可將從處理器3100輸出的信號改變為無線電信號，並通過天線ANT將無線電信號輸出到外部裝置。用於控制處理器3100的操作的控制信號或者要由處理器3100處理的資料可通過輸入裝置3400輸入，並且輸入裝置3400可包括諸如觸控板和電腦滑鼠的指點裝置、鍵區或鍵盤。處理器3100可控制顯示器3200的操作以使得從記憶體控制器1200輸出的資料、從無線電收發器3300輸出的資料、或者從輸入裝置3400輸出的資料可通過顯示器3200輸出。
根據實施方式，控制記憶體裝置1100的操作的記憶體控制器1200可形成處理器3100的一部分，或者形成為與處理器3100分離的晶片。
圖15是示出包括圖2所示的記憶體裝置1100的記憶體系統40000的另一實施方式的圖。
參照圖15，記憶體系統40000可被具體實現到個人電腦(PC)、平板PC、上網本、電子閱讀器、個人數位助理(PDA)、可攜式多媒體播放機(PMP)、MP3播放機或MP4播放機中。
記憶體系統40000可包括記憶體裝置1100以及控制記憶體裝置1100的資料處理操作的記憶體控制器1200。
處理器4100可根據通過輸入裝置4200輸入的資料通過顯示器4300輸出存儲在記憶體裝置1100中的資料。輸入裝置4200的示例可包括諸如觸控板或電腦滑鼠的指點裝置、鍵區或鍵盤。
處理器4100可控制記憶體系統40000的一般操作並且控制記憶體控制器1200的操作。根據實施方式，控制記憶體裝置1100的操作的記憶體控制器1200可以是處理器4100的一部分，或者形成為與處理器4100分離的晶片。
圖16是示出包括圖2所示的記憶體裝置1100的記憶體系統50000的另一實施方式的圖。
參照圖16，記憶體系統50000可作為影像處理裝置(例如數位相機、附接有數位相機的行動電話、附接有數位相機的智慧型電話或者附接有數位相機的平板PC)提供。
記憶體系統50000可包括記憶體裝置1100以及控制記憶體裝置1100的資料處理操作(例如，程式化操作、擦除操作或讀操作)的記憶體控制器1200。
記憶體系統50000的圖像感測器5200可將光學圖像轉換為數位信號，並且數位信號可被傳送到處理器5100或記憶體控制器1200。回應於處理器5100的控制，數位信號可通過顯示器5300輸出或者通過記憶體控制器1200被存儲在記憶體裝置1100中。另外，存儲在記憶體裝置1100中的資料可根據處理器5100或記憶體控制器1200的控制通過顯示器5300輸出。
根據實施方式，控制記憶體裝置1100的操作的記憶體控制器1200可以是處理器5100的一部分，或者形成為與處理器5100分離的晶片。
圖17是示出包括圖2所示的記憶體裝置1100的記憶體系統70000的另一實施方式的圖。
參照圖17，記憶體系統70000可包括記憶卡或智慧卡。記憶體系統70000可包括記憶體裝置1100、記憶體控制器1200和卡介面7100。
記憶體控制器1200可控制記憶體裝置1100與卡介面7100之間的資料交換。根據實施方式，卡介面7100可以是(但不限於)安全數位(SD)卡 介面或多媒體卡(MMC)介面。
卡介面7100可根據主機60000的協定對主機60000與記憶體控制器1200之間的資料交換進行介面。根據實施方式，卡介面7100可支援通用序列匯流排(USB)協定、晶片間(IC)USB協議。卡介面可指能夠支援主機60000所使用的協定的硬體、安裝在硬體中的軟體或者信號傳輸方法。
當記憶體系統70000連接到諸如PC、平板PC、數位相機、數位音訊播放機、行動電話、控制台視頻遊戲硬體或數位機上盒的主機60000的主機介面6200時，主機介面6200可回應於微處理器6100的控制通過卡介面7100和記憶體控制器1200來執行與記憶體裝置1100的資料通信。
如上所述，根據本公開，記憶體裝置可通過在程式化操作期間增加未選串的通道電位位準來改進程式化干擾現象。
根據本公開，可使用程式化操作中所使用的程式化脈衝數來確定最終狀態檢查的結果，因此可抑制在程式化操作之後的總體操作中可能發生的錯誤。
實施方式的上述示例僅是為了理解本公開的技術精神，本公開的範圍不應限於實施方式的上述示例。對於本公開所屬領域的技術人員而言將顯而易見的是，除了實施方式的上述示例之外，還可進行基於本公開的技術精神的其它修改。
除非另外定義，否則本文所使用的所有術語(包括技術術語和科學術語)具有與本公開所屬領域的普通技術人員通常理解的含義相同的含義。除非在本公開中另外定義，否則這些術語不應被解釋為理想的或過於正式的。

Claims (26)

  1. 一種記憶體裝置，所述記憶體裝置包括：記憶體單元陣列，所述記憶體單元陣列包括多個串；週邊電路，所述週邊電路耦合到所述記憶體單元陣列並且被配置為依次對所述多個串執行程式化電壓施加操作、程式化驗證操作和電洞注入操作；以及控制邏輯，所述控制邏輯被配置為控制所述週邊電路的操作，其中，在所述電洞注入操作期間，所述控制邏輯控制所述週邊電路的操作以在所述多個串中的每一個的源極選擇電晶體下方的通道處生成閘極誘導汲極洩漏(GIDL)。
  2. 根據請求項1所述的記憶體裝置，其中，所述週邊電路包括：電壓產生電路，所述電壓產生電路被配置為生成程式化電壓、驗證電壓、通過電壓、導通電壓和截止電壓；列解碼器，所述列解碼器被配置為接收所述程式化電壓、所述驗證電壓、所述通過電壓、所述導通電壓和所述截止電壓，並將所述程式化電壓、所述驗證電壓、所述通過電壓、所述導通電壓和所述截止電壓施加到所述記憶體單元陣列的字元線、源極選擇線和汲極選擇線；源極線驅動器，所述源極線驅動器耦合到所述記憶體單元陣列的源極線並且被配置為將源極線電壓施加到所述源極線；以及頁緩衝器組，所述頁緩衝器組耦合到所述記憶體單元陣列的位元線，被配置為在所述程式化電壓施加操作期間根據要程式化的資料來控制各條位元線的電位位準，或者被配置為在所述程式化驗證操作期間感測各條位元線的電位位準或電流量。
  3. 根據請求項2所述的記憶體裝置，其中，在所述電洞注入操作期間，所述源極線驅動器將正源極線電壓施加到所述源極線，並且所述列解碼器 將所述截止電壓施加到所述源極選擇線。
  4. 根據請求項2所述的記憶體裝置，所述記憶體裝置還包括：列解碼器控制電路，所述列解碼器控制電路被配置用於生成並輸出用於控制所述列解碼器的列解碼器控制信號；源極線驅動器控制電路，所述源極線驅動器控制電路被配置用於生成並輸出用於控制所述源極線驅動器的源極線控制信號；頁緩衝器控制電路，所述頁緩衝器控制電路被配置用於生成並輸出用於控制所述頁緩衝器組的頁緩衝器控制信號；以及電壓產生控制電路，所述電壓產生控制電路被配置用於生成並輸出用於控制所述電壓產生電路的操作信號。
  5. 根據請求項4所述的記憶體裝置，其中，所述列解碼器控制電路包括：字元線電壓控制電路，所述字元線電壓控制電路被配置用於生成第一列解碼器控制信號以用於控制所述列解碼器將所述程式化電壓、所述驗證電壓和所述通過電壓選擇性地施加到所述記憶體單元陣列的所述字元線；以及選擇線電壓控制電路，所述選擇線電壓控制電路被配置用於生成第二列解碼器控制信號以用於控制所述列解碼器將所述導通電壓和所述截止電壓選擇性地施加到所述記憶體單元陣列的所述源極選擇線。
  6. 根據請求項1所述的記憶體裝置，其中，所述週邊電路在所述電洞注入操作之後執行將各個所述串的通道預充電到一定位準的通道預充電操作。
  7. 根據請求項1所述的記憶體裝置，其中，在所述電洞注入操作期間，所述控制邏輯控制所述週邊電路在所述多個串當中的處於程式化禁止模式的各個串的汲極選擇電晶體下方的通道處生成所述閘極誘導汲極洩漏。
  8. 一種記憶體裝置，所述記憶體裝置包括：記憶體單元陣列，所述記憶體單元陣列包括多個串；週邊電路，所述週邊電路耦合到所述記憶體單元陣列並且被配置用於依次執行程式化電壓施加操作、程式化驗證操作和電洞注入操作；以及控制邏輯，所述控制邏輯被配置用於控制所述週邊電路的操作，其中，在所述電洞注入操作期間，所述控制邏輯控制所述週邊電路的操作以在所述多個串當中的處於程式化禁止模式的各個未選串的汲極選擇電晶體下方的通道處生成閘極誘導汲極洩漏(GIDL)。
  9. 根據請求項8所述的記憶體裝置，其中，處於所述程式化禁止模式的所述未選串包括包含根據所述程式化驗證操作的結果被確定為通過的記憶體單元的串以及根據要程式化的資料被施加有程式化禁止電壓的串。
  10. 根據請求項8所述的記憶體裝置，其中，所述週邊電路包括：電壓產生電路，所述電壓產生電路被配置用於生成程式化電壓、驗證電壓、通過電壓、導通電壓和截止電壓；列解碼器，所述列解碼器被配置用於接收所述程式化電壓、所述驗證電壓、所述通過電壓、所述導通電壓和所述截止電壓，並將所述程式化電壓、所述驗證電壓、所述通過電壓、所述導通電壓和所述截止電壓施加到所述記憶體單元陣列的字元線、源極選擇線和汲極選擇線；源極線驅動器，所述源極線驅動器耦合到所述記憶體單元陣列的源極線並且被配置用於將源極線電壓施加到所述源極線；以及頁緩衝器組，所述頁緩衝器組耦合到所述記憶體單元陣列的位元線，被配置用於在所述程式化電壓施加操作期間根據要程式化的資料來控制各條位元線的電位位準，被配置用於在所述程式化驗證操作期間感測各條位元線的電位位準或電流量，或者被配置用於在所述電洞注入操作期間將正電壓施加到與處於 所述程式化禁止模式的所述未選串耦合的位元線。
  11. 根據請求項10所述的記憶體裝置，其中，在所述電洞注入操作期間，所述列解碼器將所述截止電壓施加到所述汲極選擇線。
  12. 根據請求項10所述的記憶體裝置，所述記憶體裝置還包括：列解碼器控制電路，所述列解碼器控制電路被配置用於生成並輸出用於控制所述列解碼器的列解碼器控制信號；源極線驅動器控制電路，所述源極線驅動器控制電路被配置用於生成並輸出用於控制所述源極線驅動器的源極線控制信號；頁緩衝器控制電路，所述頁緩衝器控制電路被配置用於生成並輸出用於控制所述頁緩衝器組的頁緩衝器控制信號；以及電壓產生控制電路，所述電壓產生控制電路被配置用於生成並輸出用於控制所述電壓產生電路的操作信號。
  13. 根據請求項12所述的記憶體裝置，其中，所述列解碼器控制電路包括：字元線電壓控制電路，所述字元線電壓控制電路被配置用於生成第一列解碼器控制信號以用於控制所述列解碼器將所述程式化電壓、所述驗證電壓和所述通過電壓選擇性地施加到所述記憶體單元陣列的所述字元線；以及選擇線電壓控制電路，所述選擇線電壓控制電路被配置用於生成第二列解碼器控制信號以用於控制所述列解碼器將所述導通電壓和所述截止電壓選擇性地施加到所述記憶體單元陣列的所述汲極選擇線。
  14. 根據請求項8所述的記憶體裝置，其中，所述週邊電路在所述電洞注入操作之後執行將各個所述串的通道預充電至一定位準的通道預充電操作。
  15. 根據請求項8所述的記憶體裝置，其中，在所述電洞注入操作 期間，所述控制邏輯控制所述週邊電路在所述多個串中的每一個的源極選擇電晶體下方的通道處生成所述閘極誘導汲極洩漏。
  16. 一種執行包括多個串的記憶體裝置的程式化操作的方法，所述方法包括以下步驟：將程式化電壓施加到所述多個串的字元線當中的所選字元線；執行程式化驗證操作；當所述程式化驗證操作的結果被確定為失敗時，執行電洞注入操作以在所述多個串中的每一個的源極選擇電晶體下方的通道處生成閘極誘導汲極洩漏(GIDL)；以及通過增加所述程式化電壓來從施加所述程式化電壓的步驟重新執行所述程式化操作。
  17. 根據請求項16所述的方法，所述方法還包括以下步驟：在所述電洞注入操作期間，將正源極線電壓施加到與所述多個串耦合的源極線；以及將截止電壓施加到與所述多個串中的每一個的所述源極選擇電晶體耦合的源極選擇線。
  18. 根據請求項16所述的方法，所述方法還包括以下步驟：在執行所述電洞注入操作之後重新執行施加所述程式化電壓的步驟之前，對所述多個串中的每一個的通道預充電。
  19. 根據請求項16所述的方法，其中，所述電洞注入操作在所述多個串當中的處於程式化禁止模式的各個未選串的汲極選擇電晶體下方的通道處生成所述閘極誘導汲極洩漏。
  20. 根據請求項19所述的方法，所述方法還包括以下步驟：在所述電洞注入操作期間，將正電壓施加到位元線以及處於所述程式化禁 止模式的所述未選串；以及將截止電壓施加到與所述多個串中的每一個的所述汲極選擇電晶體耦合的汲極選擇線。
  21. 一種執行包括多個串的記憶體裝置的程式化操作的方法，所述方法包括以下步驟：將程式化電壓施加到所述多個串的字元線當中的所選字元線；執行程式化驗證操作；當所述程式化驗證操作的結果被確定為失敗時，執行電洞注入操作以在所述多個串當中的處於程式化禁止模式的各個未選串的汲極選擇電晶體下方的通道處生成閘極誘導汲極洩漏(GIDL)；以及通過增加所述程式化電壓來從施加所述程式化電壓的步驟重新執行所述程式化操作。
  22. 根據請求項21所述的方法，所述方法還包括以下步驟：在所述電洞注入操作期間，將正電壓施加到處於所述程式化禁止模式的所述未選串以及所述未選串的位元線；以及將截止電壓施加到與所述多個串中的每一個的所述汲極選擇電晶體耦合的汲極選擇線。
  23. 根據請求項21所述的方法，所述方法還包括以下步驟：在執行所述電洞注入操作之後重新執行施加所述程式化電壓的步驟之前，對所述多個串中的每一個的通道預充電。
  24. 根據請求項21所述的方法，其中，所述電洞注入操作在所述多個串中的每一個的源極選擇電晶體下方的通道處生成所述閘極誘導汲極洩漏。
  25. 根據請求項24所述的方法，所述方法還包括以下步驟：在所述電洞注入操作期間，將正源極線電壓施加到與所述多個串耦合的源 極線；以及將截止電壓施加到與所述多個串中的每一個的所述源極選擇電晶體耦合的源極選擇線。
  26. 一種記憶體裝置，所述記憶體裝置包括：記憶體單元陣列，所述記憶體單元陣列包括多個串；以及週邊電路，所述週邊電路耦合到所述記憶體單元陣列，並且被配置為對所述多個串中的所選串執行程式化操作並對所述多個串中的未選串執行電洞注入操作，其中，在所述電洞注入操作期間，所述週邊電路將正電壓施加到處於程式化禁止模式的所述未選串以及所述未選串的位元線，並且其中，所述週邊電路將截止電壓施加到與所述多個串中的每一個的汲極選擇電晶體耦合的汲極選擇線。
TW107140520A 2018-04-25 2018-11-15 記憶體裝置以及記憶體裝置的操作方法 TWI787388B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2018-0047970 2018-04-25
KR1020180047970A KR102505929B1 (ko) 2018-04-25 2018-04-25 메모리 장치 및 이의 동작 방법

Publications (2)

Publication Number Publication Date
TW201946065A true TW201946065A (zh) 2019-12-01
TWI787388B TWI787388B (zh) 2022-12-21

Family

ID=68291613

Family Applications (1)

Application Number Title Priority Date Filing Date
TW107140520A TWI787388B (zh) 2018-04-25 2018-11-15 記憶體裝置以及記憶體裝置的操作方法

Country Status (4)

Country Link
US (1) US10957412B2 (zh)
KR (1) KR102505929B1 (zh)
CN (1) CN110400588B (zh)
TW (1) TWI787388B (zh)

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10522226B2 (en) * 2018-05-01 2019-12-31 Silicon Storage Technology, Inc. Method and apparatus for high voltage generation for analog neural memory in deep learning artificial neural network
US11132252B2 (en) * 2019-12-11 2021-09-28 SK Hynix Inc. Memory device, memory system including memory device, and method of operating memory system
KR20210089385A (ko) * 2020-01-08 2021-07-16 에스케이하이닉스 주식회사 메모리 장치 및 그 동작 방법
WO2021232233A1 (en) 2020-05-19 2021-11-25 Yangtze Memory Technologies Co., Ltd. Control method and controller of program suspending and resuming for memory
CN113454722B (zh) 2020-05-19 2022-08-19 长江存储科技有限责任公司 存储器器件及其编程操作
KR20210143065A (ko) * 2020-05-19 2021-11-26 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 동작 방법
DE102021106752B4 (de) * 2020-05-29 2023-10-26 Taiwan Semiconductor Manufacturing Company, Ltd. Speichervorichtung, integrierte schaltungsvorrichtung und verfahren
US11211392B1 (en) * 2020-06-30 2021-12-28 Sandisk Technologies Llc Hole pre-charge scheme using gate induced drain leakage generation
US11276470B2 (en) * 2020-07-17 2022-03-15 Micron Technology, Inc. Bitline driver isolation from page buffer circuitry in memory device
KR20220019573A (ko) * 2020-08-10 2022-02-17 에스케이하이닉스 주식회사 메모리 장치 및 이의 동작 방법
KR20220020734A (ko) 2020-08-12 2022-02-21 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 동작 방법
KR20220032288A (ko) 2020-09-07 2022-03-15 삼성전자주식회사 비휘발성 메모리 장치
KR20220039202A (ko) * 2020-09-22 2022-03-29 에스케이하이닉스 주식회사 메모리 장치 및 그 동작 방법
KR20220046926A (ko) 2020-10-08 2022-04-15 삼성전자주식회사 비휘발성 메모리 장치 및 비휘발성 메모리 장치의 프로그램 방법
US20240203506A1 (en) * 2022-12-20 2024-06-20 Sandisk Technologies Llc Non-volatile memory with hole pre-charge and isolated signal lines

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101666942B1 (ko) 2010-08-18 2016-10-18 삼성전자주식회사 비휘발성 메모리 장치의 프로그램 방법과, 상기 방법을 수행할 수 있는 장치들
KR20130107557A (ko) * 2012-03-22 2013-10-02 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 동작 방법
US20150017266A1 (en) * 2012-09-05 2015-01-15 Lucille Townsend Compositions and Methods for Relieving Symptoms of Rheumatoid Arthritis and Related Illnesses
KR102064514B1 (ko) 2012-12-14 2020-01-10 에스케이하이닉스 주식회사 반도체 메모리 장치의 동작 방법
KR20140135402A (ko) * 2013-05-16 2014-11-26 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그것의 동작 방법
KR20150072099A (ko) 2013-12-19 2015-06-29 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그것의 동작 방법
US9552991B2 (en) 2014-04-30 2017-01-24 Sandisk Technologies Llc Trench vertical NAND and method of making thereof
JP6266479B2 (ja) * 2014-09-12 2018-01-24 東芝メモリ株式会社 メモリシステム
KR20160059747A (ko) 2014-11-19 2016-05-27 에스케이하이닉스 주식회사 반도체 메모리 장치 그것의 동작 방법
KR102572610B1 (ko) * 2016-05-17 2023-09-01 에스케이하이닉스 주식회사 반도체 메모리 장치 및 이의 동작 방법
JP6545649B2 (ja) * 2016-09-16 2019-07-17 東芝メモリ株式会社 メモリデバイス

Also Published As

Publication number Publication date
US20190333592A1 (en) 2019-10-31
KR102505929B1 (ko) 2023-03-06
US10957412B2 (en) 2021-03-23
KR20190123981A (ko) 2019-11-04
TWI787388B (zh) 2022-12-21
CN110400588B (zh) 2023-12-22
CN110400588A (zh) 2019-11-01

Similar Documents

Publication Publication Date Title
TWI787388B (zh) 記憶體裝置以及記憶體裝置的操作方法
CN111009275B (zh) 存储器装置和存储器装置的操作方法
US10937655B2 (en) Memory device with various pass voltages
KR102409799B1 (ko) 메모리 시스템 및 그것의 동작 방법
CN110729016B (zh) 存储器装置、存储器系统及操作该存储器装置的方法
US10998065B2 (en) Memory device and operating method thereof
US10950306B2 (en) Memory device having improved program and erase operations and operating method of the memory device
KR20190094964A (ko) 메모리 시스템 및 그것의 동작 방법
CN111145812A (zh) 存储器装置及其操作方法
KR102409798B1 (ko) 메모리 시스템 및 그것의 동작 방법
US11636906B2 (en) Memory device and method of applying operating voltage
US11462272B2 (en) Memory device and operating method thereof
KR20200019045A (ko) 메모리 장치 및 그것의 동작 방법
KR102461751B1 (ko) 메모리 장치 및 이의 동작 방법
US11508439B2 (en) Memory device having a control logic to control program operations and method of operating the same
TWI852951B (zh) 記憶體裝置及其操作方法
US11735271B2 (en) Memory device and method of operating the memory device