JP6545649B2 - メモリデバイス - Google Patents
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Description
また、以下の各実施形態において、末尾に区別化のための数字/英字を伴った参照符号(例えば、ワード線WLやビット線BL、各種の電圧及び信号など)を付された構成要素が、相互に区別されなくとも良い場合、末尾の数字/英字が省略された記載(参照符号)が用いられる。
(1) 第1の実施形態
図1乃至図16を参照して、実施形態に係るメモリデバイスを、説明する。
図1乃至図9を用いて、実施形態のメモリデバイスの構成例を説明する。
メモリコントローラ5は、例えば、プロセッサ(CPU)、内臓メモリ(例えば、DRAM)、バッファメモリ(例えば、SRAM)及びECC回路などを含む。プロセッサは、メモリコントローラ5全体の動作を制御する。内蔵メモリは、プログラム(ソフトウェア/ファームウェア)及びストレージデバイス/メモリデバイスの管理情報(管理テーブル)を、一時的に保持する。バッファメモリは、メモリデバイス1とホストデバイス600との間で送受信されるデータを一時的に保持する。ECC回路は、メモリデバイス1から読み出されたデータ内の誤りを検出し、検出された誤りを訂正する。
ロウ制御回路12は、複数のアドレスデコーダ120、複数のスイッチ回路121、及び、ドライバ129を含む。1つのアドレスデコーダ120は、1つのブロックBKに対応する。1つのスイッチ回路が、1つのブロックBKに対応する。アドレスデコーダ120は、メモリコントローラ5からのアドレスをデコードする。スイッチ回路121は、アドレスデコーダ120のデコード結果に基づいて、アドレスに対応したブロックBKを活性化し、他のブロックBKを非活性化する。ドライバ129は、スイッチ回路121を介して、ブロックBKの活性化/非活性化に応じた電圧を、各ブロックBKに供給する。
図3及び図4を参照して、本実施形態のフラッシュメモリにおけるメモリセルアレイの内部構成の一例について、説明する。
図3に示されるように、ドレイン側セレクトトランジスタST1と中間セレクトトランジスタST3との間に、複数のメモリセルMCが設けられている。ソース側セレクトトランジスタST2と中間セレクトトランジスタST3との間に、複数のメモリセルMCが設けられている。中間セレクトトランジスタST3及び中間セレクトゲート線SGMによって、本実施形態のフラッシュメモリ1は、ドレイン側の複数のメモリセルとソース側の複数のメモリセルとの間の電気的な接続を制御できる。
1つの中間セレクトゲート線SGMが、複数のストリングユニットSU毎に、独立してもよい。この場合、1つのストリングユニットSUに、1つの中間セレクトゲート線SGMが設けられる。
スイッチUDSWが、“H”レベルの信号bDECによってオンしている場合、各ドレイン側セレクトゲート線SGDは、各ドレイン側セレクトゲート線SGDは、配線USGDIと導通する。オン状態のスイッチUDSWは、配線USGDIの電圧を、非選択ブロック内のドレイン側セレクトゲート線SGDに転送する。
図5乃至図7を参照して、本実施形態のフラッシュメモリの構造例について、説明する。
図5において、1つブロック内の2つのエリアFNGのうち、1つのエリアFNG(2つのストリングユニットSU)が、抽出して図示されている。
ソース側セレクトゲート線SGS上方において、偶数番目のワード線WLのコンタクト領域と奇数番目のワード線のコンタクト領域とが、D1方向に並んでいる。但し、D3方向における偶数番目のワード線WLのコンタクト領域の位置(基板700表面からの高さ)は、D3方向における奇数番目のワード線のコンタクト領域の位置と異なる。
閾値分布間に、データの読み出しのための判定レベル(判定電圧)VA,VB,VCが設定されている。これによって、メモリセルMCからのデータの読み出し時において、メモリセルMCが保持しているデータが判別される。例えば、メモリセルが2ビットのデータを記憶する場合、データの読み出しのための判定レベル(以下では、読み出しレベルともよぶ)として、レベルVA,VB,VCが用いられる。
中間セレクトゲート線SGMに関して、選択された中間セレクトゲート線の参照符号は、“SGM−S”と表記され、選択されない中間セレクトゲート線の参照符号は、“SGM−US”と表記される。
また、選択されたワード線の参照符号は、“WL−S”と表記され、選択されないワード線の参照符号は、“WL−US”と表記される。
図11乃至図16を参照して、第1の実施形態のメモリデバイスの動作例(制御方法)を、説明する。ここでは、図11乃至16に加えて、図1乃至図10Bも適宜用いて、本実施形態のメモリデバイスの動作について、説明する。
図11を参照して、本実施形態のメモリデバイス(例えば、フラッシュメモリ)の動作の基本例について、説明する。
メモリセルMCの閾値電圧の判定が、読み出し動作のために実行される場合、読み出し電圧が、選択ワード線WLに印加される。メモリセルMCの閾値電圧の判定が、書き込み動作中のベリファイ動作のために実行される場合、ベリファイ電圧が、選択ワード線に印加される。読み出し動作/ベリファイ動作時において、読み出しパス電圧VREADが、選択ワード線以外のワード線(非選択ワード線)に印加される。
図12乃至図16を参照して、本実施形態のフラッシュメモリの動作の具体例について、説明する。
図12及び図13を用いて、本実施形態のフラッシュメモリの読み出し動作について、説明する。
図12及び図13は、本実施形態のフラッシュメモリの読み出し動作時における各配線の電圧波形を示す図である。
本実施形態において、読み出し動作時におけるワード線の制御方式として、スパイク動作が適用される。スパイク動作は、アドレスに示されるワード線(選択ワード線)と他のワード線(非選択ワード線)とに対して読み出し電圧より高い電圧を印加した後、選択ワード線の電位を読み出し電圧に設定する動作である。スパイク動作は、半導体ピラー内の電荷の放出を、効率化できる。
図12を用いて、上部アレイ層のメモリセルに対するデータの読み出し動作を、説明する。
例えば、メモリコントローラ5は、時刻t0において、ホストデバイス600からの要求に応じて、読み出しコマンドCMD、データの読み出し対象の選択アドレスADRを、フラッシュメモリ1に送信する。
シーケンサ19は、以下のように、読み出し動作を実行するように、フラッシュメモリ1内の各回路を制御する。
時刻t1aにおいて、ソース線・ウェル制御回路50は、ソース線CELSRC(SL)に、グランド電圧VSSを印加する。
時刻t2aにおいて、ロウ制御回路12は、非選択ワード線WL−USに対する読み出しパス電圧VREADの印加を、開始する。ロウ制御回路12は、非選択ワード線WL−USELに対する電圧VREADの印加と共に、選択ワード線WL−Sに対する電圧の印加を開始する。非選択ワード線WL−US及び選択ワード線WL−Sの電位が、上昇する。
半導体ピラー75内の電荷は、形成されたチャネルを介してビット線BL又はソース線SLに放出される。
時刻t3aにおいて、センスアンプ回路30において、センスアンプユニット131は、シーケンサ19の制御によって、各ビット線BLの充電を開始する。
非選択ストリングユニットにおいて、中間セレクトゲート線SGM−USの電位は、グランド電圧VSSに維持される。
ビット線BLの充電待ち期間(デベロップメント期間)TBが経過した後、時刻t4aにおいて、ビット線BLの電位は、ある大きさの電圧Vpre程度に設定される。選択ワード線WL−Sの電位は、読み出し電圧VCGRVに設定され、非選択ワード線WL−USの電位は、読み出しパス電圧VREADに設定される。
選択セルMCに関して、読み出し電圧VCGRV以下のしきい値電圧を有するメモリセルMCはオンし、読み出し電圧VCGRVより大きいしきい値電圧を有するメモリセルMCはオフする。
ビット線BLの電流の発生の有無がセンスされた後、時刻t5a及び時刻t6aにおいて、各配線が非活性化される。
時刻t6aにおいて、各セレクトゲート線SGD,SGM,SGSの電位、及び、ワード線WL−S,WL−USの電位を、電圧Vssに順次設定する。
これによって、メモリセルMCからのデータの読み出しが、終了する。
図13を用いて、上部アレイ層のメモリセルに対するデータの読み出し動作を、説明する。下部アレイ層110Aのメモリセルに対するデータの読み出しは、選択されるワード線WLkの制御に加えて、非選択ストリングユニットのセレクトゲート線の制御に関して、上部アレイ層110Bのメモリセルに対するデータの読み出しと異なる。
コマンド及び選択アドレスの受信(時刻t0)の後、時刻t1bにおいて、ソース線・ウェル制御回路50は、ソース線CELSRC(SL)に、グランド電圧VSSを印加する。
時刻t2bにおいて、ロウ制御回路12は、スパイク動作によって、ワード線WL−S,WL−USに対する読み出しパス電圧VREADの印加を、開始する。非選択ワード線WL−US及び選択ワード線WL−Sの電位が、上昇する。
時刻t3bにおいて、ロウ制御回路12は、選択ワード線WLkにおける読み出し電圧VCGRV以上の電位から読み出し電圧VCGRVに低下させる。センスアンプ回路13は、ビット線BLを充電する。
期間TBにおけるビット線の充電の後、時刻t4bにおいて、ビット線BLの電位は、電圧Vpre程度に設定される。選択ワード線WL−Sの電位は、読み出し電圧VCGRVに設定され、非選択ワード線WL−USの電位は、読み出しパス電圧VREADに設定される。
センスアンプユニット131は、ビット線における電流の発生(又は、ノードの電位の変動)の有無をセンスする。センスアンプユニット131は、このセンス結果に対応する信号を、各ビット線に対応したラッチに取り込む。
時刻t5bにおいて、センスアンプ回路13は、ビット線BLの電位を、グランド電圧VSSに設定する。
時刻t6bにおいて、各セレクトゲート線SGD,SGM,SGSの電位、及び、ワード線WL−S,WL−USの電位を、電圧Vssに順次設定する。
メモリセルから読み出されたデータは、フラッシュメモリ1からメモリコントローラ5に転送される。
図14を用いて、本実施形態のフラッシュメモリの書き込み動作について、説明する。図14は、本実施形態のフラッシュメモリの書き込み動作時における各配線の電圧波形を示す図である。
図14に示されるように、例えば、メモリコントローラ5は、時刻t20において、ホストデバイス600からの要求に応じて、書き込みコマンド、データを書き込むべきアドレス(選択アドレス)、及び書き込むべきデータを、フラッシュメモリ1に送信する。フラッシュメモリ1は、書き込みコマンド、選択アドレス及びデータを受信する。シーケンサ19は、書き込みコマンドに基づいて、書き込み動作を開始する。
フラッシュメモリ1において、書き込み動作は、1以上の書き込みループを含む。1以上の書き込みループが実行されることによって、データが、選択アドレスに属するメモリセル内に書き込まれる。
プログラム動作時において、時刻t21において、センスアンプ回路13は、ビット線BLの電位の制御を開始する。
センスアンプ回路13において、センスアンプユニット131は、データを書き込まないメモリセルに接続されたビット線BLに、電圧V1を印加する。これによって、メモリセルMCは、プログラム禁止状態(inhibit)に設定される。尚、プログラム禁止状態に設定されるメモリセルは、“Er”レベルに維持すべきメモリセル、又は、閾値電圧が書き込むべきデータに対応した値に達したメモリセルである。
時刻t22において、ロウ制御回路12は、ワード線WLの電位の制御を開始する。ロウ制御回路12は、ワード線WLに書き込みパス電圧Vpassを印加する。
時刻t23において、ロウ制御回路12は、選択ワード線WL−Sの電位を、書き込みパス電圧Vpassからプログラム電圧VPGMに上げる。非選択ワード線WL−USの電位は、書き込みパス電圧Vpassに維持される。尚、プログラム電圧VPGMの電圧値は、書き込み動作の進捗に応じて変化する。書き込みループの実行回数に応じて、プログラム電圧VPGMの初期値に、ある電圧値(ステップアップ電圧)が、順次加算される。
メモリセルの閾値電圧のシフト(電荷蓄積層に対する電荷の注入)のために確保された期間が経過した後、シーケンサ19は、プログラム動作の完了のために、各配線の電位を低下させる。
この後、時刻t26において、電圧V1が印加されているビット線BLに関して、センスアンプ回路13は、ビット線BLの電位を、電圧V1からグランド電圧VSSに低下させる。
図15及び図16を用いて、本実施形態のフラッシュメモリの消去動作について説明する。
図15は、本実施形態のフラッシュメモリの消去動作時における各配線の電圧波形を示す図である。図15において、フラッシュメモリのデータがブロック単位で消去される例が、示されている。
図15に示されるように、例えば、時刻t30aにおいて、メモリコントローラ5からのコマンド(ホストデバイスの要求)又はフラッシュメモリ1の内部処理に基づいて、シーケンサ19は、消去対象のブロック(選択ブロック)に対する消去動作を開始する。
<時刻t31a>
時刻t31aにおいて、センスアンプ回路13及びソース線ドライバ15は、ビット線BL及びソース線SLの電位の制御を開始する。センスアンプユニット131は、ビット線BLに、消去電圧VERAを印加する。ソース線ドライバ15は、ソース線CELSRCに、消去電圧VERAを印加する。
時刻t32aにおいて、ロウ制御回路12は、セレクトゲート線SGD,SGS,SGMの電位を、電圧V3からグランド電圧VSSに下げる。
センスアンプ回路13において、センスアンプユニット131は、ビット線BLの電位を、消去電圧VERAからグランド電圧VSSに下げる。ソース線ドライバ15は、ソース線CELSRCの電位を、消去電圧VERAからグランド電圧VSSに下げる。
図16は、本実施形態のフラッシュメモリの消去動作時における各配線の電圧波形を示す図である。上述のように、フラッシュメモリは、ブロックより小さい単位で、データの消去を実行できる。図16において、フラッシュメモリのデータがブロック内のある制御単位で消去される例が、示されている。
図16に示されるように、例えば、時刻t30bにおいて、メモリコントローラ5からのコマンド(ホストデバイスの要求)又はフラッシュメモリ1の内部処理に基づいて、シーケンサ19は、消去動作を開始する。
例えば、部分消去動作が実行される場合、選択ブロックのうち、ブロック内に設定された部分消去のための制御単位のうち1つが、選択される。制御単位は、1以上のワード線を含む。
時刻t31bにおいて、ブロック消去動作と同様に、センスアンプユニット131は、ビット線BLに、消去電圧VERAを印加する。ソース線ドライバ15は、ソース線CELSRCに、消去電圧VERAを印加する。ロウ制御回路12は、選択ブロックにおいて、電圧V3を、全てのストリングユニットSUのドレイン側セレクトゲート線SGD、全てのストリングユニットSUのソース側セレクトゲート線SGS、及び、全てのストリングユニットSUの中間セレクトゲート線SGMに印加する。
部分消去動作において、ロウ制御回路12は、選択ブロック内の消去対象の制御単位(選択制御単位)のワード線WL−Sに、グランド電圧VSSを印加する。
ロウ制御回路12は、消去対象以外の制御単位(非選択の制御単位)のワード線WL−USに、消去電圧VERAを印加する。
時刻t32bにおいて、ロウ制御回路12は、非選択の制御単位内のワード線WL−USの電位を、消去電圧VERAからグランド電圧VSSに下げる。
ブロック消去動作と同じように、セレクトゲート線SGD,SGS,SGMの電位を、及び、ビット線BLの電位を、ソース線CELSRCの電位が、グランド電圧VSSに設定される。
このように、本実施形態のフラッシュメモリにおいて、ブロックのある部分のデータが、選択的に消去される。
本実施形態のメモリデバイスとしてのフラッシュメモリにおいて、メモリセルアレイは、積層された複数のアレイ層を含む。この場合において、NANDストリングは、複数の半導体ピラーが積層された構造を有する。
それゆえ、本実施形態のフラッシュメモリは、半導体ピラーの容量成分に起因した負荷を削減でき、負荷に起因する電流(負荷電流)を低減できる。この結果として、本実施形態のフラッシュメモリは、メモリセルアレイ内に発生する電流のピーク値、消費電力の増大及び動作速度の劣化などを抑制できる。
図17及び図18を参照して、第2の実施形態のメモリデバイス及びその制御方法について、説明する。
本実施形態のフラッシュメモリの回路及び構造の基本的な構成は、第1の実施形態のフラッシュメモリと実質的に同じである。但し、電圧センス方式のフラッシュメモリにおいて、1つのセンスアンプユニット131が、隣り合う2つのビット線(偶数番目及び奇数番目のビット線)を制御する場合がある。
[上部アレイ層のメモリセルに対する読み出し動作]
図17は、本実施形態のフラッシュメモリの読み出し動作時における各配線の電圧波形を示す図である。
図17に示されるように、電流センス方式のフラッシュメモリにおけるデータの読み出しと同様に、時刻t0において、シーケンサ19は、メモリコントローラ5からの読み出しコマンド及び選択アドレスに基づいて、データの読み出し動作を開始する。
時刻t12aにおいて、ロウ制御回路12は、ワード線WLU,WLLに対する電圧の印加を開始する。
時刻t13aから時刻t14aまでの期間TBにおいて、ビット線BLが、所望の電位Vpreに充電される。
時刻t14aにおいて、選択ワード線WL−Sの電位は、読み出し電圧VCGRVに設定される。ロウ制御回路12は、ソース側セレクトゲート線SGS−Sの電位を、グランド電圧VSSから電圧VSGに上げる。
時刻t15aにおいて、センスアンプユニット131は、ビット線BLの電位を電圧Vpreからグランド電圧VSSに下げる。
図18を用いて、電圧読み出し方式のフラッシュメモリにおける下部アレイ層のメモリセルからのデータの読み出しについて、説明する。図18は、本実施形態のフラッシュメモリの読み出し動作時における各配線の電圧波形を示す図である。
図18に示されるように、図17の例と同様に、読み出しコマンド及び選択アドレスに基づいてデータの読み出し動作が開始された後(時刻t0)、時刻t11bにおいて、ロウ制御回路12は、選択ストリングユニットの各セレクトゲート線SGD−S,SGS−S,SGM−Sに、電圧VSGを印加する。
時刻t12bにおいて、ロウ制御回路12は、ワード線WLU,WLLに対する電圧VREADの印加を開始する。
時刻t14bにおいて、ロウ制御回路12は、ソース側セレクトゲート線SGS−Sの電位を、グランド電圧VSSから電圧VSGに上げる。トランジスタST2がオンすることによって、ソース線CELSRCが、半導体ピラー75Aと電気的に接続される。
この結果として、メモリセルMCのデータが、判別される。
時刻t15bにおいて、センスアンプユニット131は、ビット線BLの電位をグランド電圧VSSに下げる。
図19を参照して、第3の実施形態のメモリデバイス及びその制御方法について、説明する。
図19は、本実施形態のフラッシュメモリの読み出し動作(又はベリファイ動作)時における各配線の電圧波形を示す図である。
[上部アレイ層のメモリセルに対する読み出し動作]
<時刻t1c及び時刻t2c>
図19に示されるように、データの読み出しが開始された後、時刻t1cにおいて、電圧VSGが、ドレイン側セレクトゲート線SGD−S,SGD−US及び選択された中間セレクトゲート線SGM−Sに、印加される。
ワード線WLLに対するグランド電圧VSSの印加によって、下部アレイ層110A内のメモリセルは、オフしている。選択されたソース側セレクトゲート線SGS−SのセレクトトランジスタST2のオン/オフに依存せずに、上部アレイ層110B内の素子及び配線は、下部アレイ層110A内のオフ状態のメモリセルMCによって、ソース線CELSRCから電気的に分離される。
期間TA(時刻t2c〜時刻t3c)における放出処理の後、時刻t3cにおいて、下部アレイ層110A内のワード線(非選択ワード線)WLLに対する電圧VREADの印加が、開始される。選択ストリングユニットに関して、ソース側セレクトゲート線SGS−Sに対する電圧VSGの印加が、開始される。
この場合において、選択及び非選択のストリングユニットに関して、各セレクトゲート線SGD,SGS,SGMに対する電圧の印加タイミングは、図13に示される例と同様である。但し、期間TAにおいて、グランド電圧VSSが、選択ストリングユニットのセレクトゲート線SGD−S,SGM−Sに印加されてもよい。
図20を参照して、第4の実施形態のメモリデバイスについて、説明する。
図20は、本実施形態のフラッシュメモリの読み出し動作(又はベリファイ動作)時における各配線の電圧波形を示す図である。
[上部アレイ層のメモリセルに対する読み出し動作]
<時刻t11c及び時刻t12c>
図20に示されるように、時刻t11cにおいて、図19に示される例と同様に、電圧VSGが、セレクトゲート線SGD−S,SGD−US,SGM−Sに印加される。
時刻t11cから時刻t13cまでの期間TAにおいて、選択ストリングユニット及び非選択ストリングユニットのソース側セレクトゲート線SGS−S,SGS−USの電位は、グランド電圧VSSに維持される。下部アレイ層110A内のメモリセルがオフしているため、NANDストリング111のソース側のセレクトトランジスタST2は、オフしていてもよい。
時刻t13cにおいて、ビット線の充電が、開始される。
非選択ストリングユニットのドレイン側セレクトゲート線SGD−USの電位は、電圧VSGからグランド電圧VSSに遷移される。
期間TAに連続して、時刻t12cから時刻t13cまでの期間TBにおいて、ソース側セレクトゲート線SGS−S,SGS−USの電位は、グランド電圧VSSに維持される。
時刻t14cにおいて、選択ストリングユニットにおいて、電圧VSGが、ソース側セレクトゲートSGS−Sに印加される。ソース側セレクトゲート線SGS−Sに接続されたセレクトトランジスタST2が、オンする。ソース線CELSRCが、オン状態のセレクトトランジスタST2を介して、選択ストリングユニット内のNANDストリング111に電気的に接続される。
図21及び図22を参照して、第5の実施形態のメモリデバイス及びその制御方法について、説明する。図21及び図22は、本実施形態のフラッシュメモリの読み出し動作(又はベリファイ動作)時における各配線の電圧波形を示す図である。
[上部アレイに対する読み出し動作]
<時刻t1d>
図21に示されるように、時刻t1dにおいて、電圧VSGが、ドレイン側セレクトゲート線SGD−S,SGD−US、及び、選択ストリングユニット内のソース側セレクトゲート線SGS−Sに、印加される。
時刻t2dにおいて、ワード線WLU,WLLに対する電圧の印加が、開始される。上述の実施形態と同様に、期間TAにおいて、残留電荷が、オン状態のセレクトトランジスタST1,ST2を介して、半導体ピラー75からビット線BL又はソース線CELSRCに放出される。非選択ストリングユニットにおいて、下部アレイ層110Aの半導体ピラー75Aは、オフ状態のセレクトトランジスタST2,ST3によって、ビット線BL及びソース線CELSRCから電気的に分離されている。
尚、期間TAにおいて、ビット線BLの電位がグランド電圧VSSに設定されている場合、時刻t3dにおいて、ビット線BLの充電が、開始される。
時刻t4dから時刻t5dまでの期間TCにおいて、ビット線BLにおける電流の発生の有無が、センスされる。期間TCにおいて、ソース線CELSRC及び非選択のセレクトゲート線SGD−US,SGM−US,SGS−USの電位は、電圧VSRCに維持されている。
時刻t6dにおいて、ワード線WLU,WLLの電位、及び、セレクトゲート線SGD,SGM,SGSの電位は、グランド電圧VSSに設定される。
時刻t6dにおいて、ソース線ドライバ15は、ソース線CELSRCを制御し、ソース線CELSRCの電位を、グランド電圧VSSに設定する。ロウ制御回路12は、非選択のセレクトゲート線SGD−US,SGM−US,SGS−USの電位を、グランド電圧VSSに設定する。
図22を用いて、下部アレイ層内のメモリセルからのデータの読み出しを説明する。
下部アレイ層110Aに対する読み出し動作時、時刻t1eにおいて、電圧VSRCが、ソース線CELSRC、及び、非選択ストリングユニットのドレイン側セレクトゲート線SGD−US,SGM−USに印加される。電圧VSGが、非選択ストリングユニットのソース側セレクトゲート線SGS−USに印加される。
選択ストリングユニットの各セレクトゲート線SGD−S,SGS−S,SGM−Sの電位に関しては、図21の例と同様に、制御される。
時刻t2eにおいて、ワード線WLU,WLLに対する電圧の印加が開始される。
期間TAにおいて、残留電荷が、オン状態のトランジスタST1,ST2,ST3を介して、ビット線BL又はソース線CELSRCに放出される。
ビット線BLが所定の電位Vpreに充電された後、図21の例と同様に、期間TC内において、ビット線BLの電流が、センスされる。期間TCにおいて、非選択ストリングユニットの上部半導体ピラー75Bはチャネルブーストされ、その上部半導体ピラー75Bの容量成分に起因する負荷は、低減される。
図23及び図24を参照して、第6の実施形態のメモリデバイス及びその制御方法について、説明する。図23及び図24は、実施形態のフラッシュメモリの読み出し動作(又はベリファイ動作)時における各配線の電圧波形を示す図である。
[上部アレイ層に対する読み出し動作]
図23を用いて、本実施形態のフラッシュメモリにおける電圧センス方式による上部アレイ層のメモリセルに対する読み出し動作を説明する。
図23に示されるように、時刻t11dにおいて、電圧VSGが、ドレイン側セレクトゲート線SGD−S,SGD−US、ソース側セレクトゲート線SGS−S、及び、中間セレクトゲート線SGM−USに、印加される。非選択ストリングユニットにおいて、電圧VSRCが、中間セレクトゲート線SGM−US及びソース側セレクトゲート線SGS−USに印加される。
電圧VSRCが、ソース線CELSRCに、印加される。例えば、電圧VSRCが、ビット線BLに印加される。
時刻t13dにおいて、ビット線BLの充電が開始される。
ソース側セレクトゲート線SGS−Sの電位が、電圧VSGから電圧VSRCまで低下される。これによって、ソース側セレクトゲート線SGS−Sに接続されたセレクトトランジスタST2はオフされ、選択ストリングユニットにおいて、ビット線BL及び半導体ピラー75が、ソース線CELSRCから電気的に分離された状態で、充電される。
上部アレイ層110B内の選択ワード線WL−Sの電位が、読み出し電圧VCGRVに設定される。
時刻t14dにおいて、選択ストリングユニットにおいて、ソース側セレクトゲート線SGS−Sの電位が、電圧VSRCから電圧VSGに上昇される。これによって、セレクトトランジスタST2が、オンし、下部半導体ピラー75Aが、ソース線CELSRCに電気的に接続される。
時刻t15dにおいて、ビット線BLに対する充電が停止され、ビット線BLの電位は、グランド電圧VSSに設定される。
ソース線ドライバ15は、ソース線CELSRCの電位を、グランド電圧VSSに設定する。
図24を用いて、本実施形態のフラッシュメモリにおける電圧センス方式による下部アレイに対する読み出し動作を説明する。
図24に示されるように、時刻t11eにおいて、電圧VSGが、選択ストリングユニットの各セレクトゲート線SGD−S,SGS−S,SGM−Sに加えて、非選択ストリングユニットのソース側セレクトゲート線SGS−USに、印加される。
電圧VSRCが、非選択のドレイン側セレクトゲート線SGD−US、及び、非選択の中間セレクトゲート線SGM−USに印加される。
図23の例と同様に、電圧VSRCが、ソース線CELSRC及びビット線BLに、印加される。
この時、非選択ストリングユニットSUにおいて、上部半導体ピラー75Bは、ビット線BL及び下部半導体ピラー75Aから電気的に分離されている。
時刻t13eにおいて、ビット線BL及び半導体ピラー75の充電のために、ソース側セレクトゲート線SGS−S,SGS−USの電位が、電圧VSGから電圧VSRCまで低下される。これによって、ソース側セレクトトランジスタST2はオフする。
下部アレイ層110A内の選択ワード線WL−Sの電位が、読み出し電圧VCGRVに向かって低下される。
時刻t14eにおいて、選択ストリングユニットにおいて、ソース側セレクトゲート線SGS−Sの電位が、電圧VSRCから電圧VSGに上昇される。これによって、セレクトトランジスタST2がオンし、下部半導体ピラー75Aが、ソース線CELSRCに接続される。
図25を参照して、第7の実施形態のメモリデバイス及びその制御方法について、説明する。図25は、実施形態のフラッシュメモリの読み出し動作(又はベリファイ動作)時における各配線の電圧波形を示す図である。
[上部アレイ層のメモリセルに対する読み出し動作]
図25を用いて、本実施形態のフラッシュメモリにおける電流センス方式による上部アレイ層に対する読み出し動作を説明する。
図25に示されるように、時刻t1fにおいて、電圧VSGが、ドレイン側セレクトゲート線SGD−S,SGD−US、及び、中間セレクトゲート線SGM−Sに、印加される。電圧VSRCが、ソース側セレクトゲート線SGS−S,SGS−US及び中間セレクトゲート線SGM−USに印加される。
電圧VSRCが、ソース線CELSRC及びビット線BLに印加される。トランジスタのゲートの電位及びソース/ドレインの電位が、実質的に等しいため、ゲートに電圧VSRCが印加されたトランジスタST2,ST3は、オフ状態を維持する。
上部アレイ層110B内のワード線WLUが、読み出し動作の対象として選択された場合、時刻t2fにおいて、ワード線WLUに対する電圧の印加が、開始される。
下部アレイ層110A内のワード線WLLの電位は、グランド電圧VSSに維持される。下部アレイ層110Aのメモリセルはオフ状態であるため、ソース側のセレクトトランジスタST2は、オフ状態でもよい。この場合、時刻t1f及び時刻t2fにおいて、選択ストリングユニットのソース側セレクトゲート線SGS−Sに、電圧VSRCが印加されている。
時刻t3fにおいて、選択ワード線WL−Sにおける読み出し電圧VCGRVの制御とともに、下部アレイ層110A内のワード線(非選択ワード線)WLLに対する電圧の印加が、開始される。
期間TBにおけるビット線BLの充電の後、時刻t4fから時刻t5fまでの期間TCにおいて、非選択ストリングユニットの下部半導体ピラー75Aの容量成分(負荷)が低減された状態で、ビット線BLにおける電流の発生の有無がセンスされる。
この後、各配線の電位が、グランド電圧VSSに設定される。
但し、本実施形態において、ワード線WLL,WLUに対する電圧の制御は、図25に示される例と異なる。下部アレイ層110Aのワード線WLLに対する電圧の印加が、図25の時刻t2fに開始される。選択ワード線WL−Sにおける読み出し電圧VCGRVの印加及び上部アレイ層110Bのワード線WLUに対する電圧の印加が、図25の時刻t3fに開始される。
図26を参照して、第8の実施形態のメモリデバイス及びその制御方法について、説明する。図26は、本実施形態のフラッシュメモリの読み出し動作(又はベリファイ動作)時における各配線の電圧波形を示す図である。
[上部アレイ層のメモリセルに対する読み出し動作]
図26を用いて、本実施形態のフラッシュメモリにおける電圧センス方式による上部アレイ層のメモリセルに対する読み出し動作を説明する。
図26に示されるように、上述の例(例えば、図23の例)と同様に、時刻t11fにおいて、セレクトゲート線SGD,SGS,SGM、ビット線BL及びソース線CELSRCの電位の制御が開始される。選択ストリングユニットのソース側セレクトゲート線SGS−Sの電位は、電圧VSRCに設定される。
時刻t13fにおいて、ビット線BLの充電が開始される。非選択のドレイン側セレクトゲート線SGD−USの電位が、電圧VSGから電圧VSRCまで低下される。
下部アレイ層110A内のワード線WLLに電圧VREADが印加される。上部アレイ層110B内の選択ワード線WL−Sの電位が、読み出し電圧VCGRVに向かって、低下される。
期間TBの経過後、時刻t14fにおいて、選択ストリングユニットにおいて、ソース側セレクトゲート線SGS−Sの電位が、電圧VSRCから電圧VSGに上昇される。これによって、選択ストリングユニットにおいて、セレクトトランジスタST2はオンし、ソース線CELSRCは、半導体ピラー75Bに電気的に接続される。
下部アレイ層110Aのワード線WLLが、読み出し対象として選択された場合、ビット線BL、ソース線CELSRC、及び、各セレクトゲート線SGS,SGD,SGMの電位の制御は、図24の例と同様である。
ただし、本実施形態において、ワード線WLL,WLUに対する電圧の制御は、図26に示される例と異なる。下部アレイ層110Aのワード線WLLに対する電圧の印加が、図26の時刻t12fに開始される。選択ワード線WL−Sに対する電圧VCGRVの印加、及び、上部アレイ層110Bのワード線WLUに対する電圧の印加が、図26の時刻t13fに開始される。
このように、下部アレイ層110Aのメモリセルに対するデータの読み出しが実行される。
図27及び図28を参照して、第9の実施形態のメモリデバイス及びその制御方法について、説明する。
以下、図27及び図28を用いて、本実施形態のフラッシュメモリの動作例について説明する。例えば、本実施形態において、電流センス方式の読み出し動作が、フラッシュメモリの読み出し動作に、適用されている。
図27は、本実施形態のフラッシュメモリの読み出し動作における、上部アレイ内のメモリセルからのデータの読み出しを説明するための電圧波形図である。
上述のように、時刻t0において、シーケンサ19は、読み出し動作を開始する。選択アドレスに基づいて、上部アレイ層110B内の複数のワード線WLUのうち1つが、選択ワード線WL−Sに設定される。
時刻t2gにおいて、ワード線WLU,WLLに対する電圧の印加が、開始される。期間TAにおいて、選択ストリングユニットの半導体ピラー75A,75B内の電荷、及び、非選択ストリングユニットの上部半導体ピラー75Bの電荷が、オン状態のトランジスタを介して、ビット線BL又はソース線CELSRCに放出される。
非選択ストリングユニットにおいて、ドレイン側セレクトゲート線SGD−USELの電位は、電圧VSGからグランド電圧VSSに低下される。
選択ワード線WLkの電位が読み出し電圧VCGRVに達した後、時刻t4gにおいて、非選択ストリングユニットの半導体ピラー75の一部分(ここでは、下部半導体ピラー75A)がチャネルブーストされた状態で、ビット線BLの電流がセンスされる。本実施形態において、上述の例と同様に、半導体ピラーが含む容量成分に起因した負荷が軽減されて、メモリセルの保持しているデータが、判別される。
図28は、本実施形態のフラッシュメモリの読み出し動作における、下部アレイ層内のメモリセルからのデータの読み出しを説明するための電圧波形図である。
図27の例と同様に、時刻t0において、シーケンサ19は、読み出し動作を開始する。選択アドレスに基づいて、下部アレイ層110A内の複数のワード線WLLのうち1つが、選択ワード線WL−Sに設定される。
時刻t2hにおいて、ワード線WLU,WLLに対する電圧の印加が、開始される。
期間TA内において、半導体ピラー75内の電荷が、ビット線BL又はソース線CELSRCに放出される。
<時刻t4hから時刻t6h>
選択ワード線WLkの電位が読み出し電圧VCGRVに達した後、時刻t4hにおいて、ビット線BLの電流がセンスされる。これによって、半導体ピラーの寄生容量に起因した負荷が低減された状態で、メモリセルの保持しているデータが、判別される。
本実施形態において、図27及び図28の読み出し動作において、ソース線CELSRCの電位は、図21及び図22の例のように、グランド電圧VSSより高い電圧VSRCに設定されてもよい。本実施形態において、ワード線WLに対する電圧の印加のタイミングが、図19及び図25の例のように、選択ワード線WL−Sを含むアレイ層に応じて、下部アレイ層110Aと上部アレイ層110Bとの間で異なってもよい。
本実施形態のフラッシュメモリにおいて、ストリングユニット内の複数の中間セレクトゲート線は、互いに独立に制御可能である。
図29及び図30を参照して、第10の実施形態のメモリデバイス及びその制御方法について説明する。
電圧センス方式の読み出し動作を実行するフラッシュメモリにおいて、上部アレイ層110B内の中間セレクトゲート線SGMUと下部アレイ層110A内の中間セレクトゲート線SGMLとが、互いに独立に制御されてもよい。
[上部アレイ層に対する読み出し動作]
図29は、本実施形態のフラッシュメモリの読み出し動作における、上部アレイ層内のメモリセルからのデータの読み出しを説明するための電圧波形図である。
図28に示されるように、読み出し動作の開始時(時刻t0)において、選択アドレスに基づいて、上部アレイ層110B内のワード線WLUが、選択ワード線WL−Sに設定される。
本実施形態において、非選択ストリングユニットに関して、上部アレイ層110B内の中間セレクトゲート線SGMU−USに、グランド電圧VSSが印加され、下部アレイ層110A内の中間セレクトゲート線SGML−USに、電圧VSGが印加される。
時刻t12gにおいて、ワード線WLU,WLLに対する電圧の印加が、開始される。
<時刻t14gから時刻t16g>
選択ワード線WL−Sの電位が読み出し電圧VCGRVに達した後、時刻t14gにおいて、選択ストリングユニットにおいて、電圧VSGが、ソース側セレクトゲート線SGS−Sに印加される。オン状態のセレクトトランジスタST2を介して、下部半導体ピラー75Aが、ソース線CELSRCに印加される。ビット線BLの電位が、センスされる。このように、非選択ストリングユニットの下部半導体ピラー75Aがチャネルブーストされた状態で、メモリセルの保持しているデータが、判別される。
図30は、本実施形態のフラッシュメモリの読み出し動作における、下部アレイ層110A内のメモリセルからのデータの読み出しを説明するための電圧波形図である。
図29の例と同様に、時刻t0において、選択アドレスに基づいて、下部アレイ層110A内のワード線WLLが、選択ワード線WL−Sに設定される。
時刻12hにおいてワード線WLU,WLLに対する電圧の印加が開始される。
半導体ピラー内の残留電荷の放出処理の後、時刻t13hにおいて、ビット線BLの充電の開始と共に、下部アレイ層110A内の選択ワード線WL−Sの電位が、読み出し電圧VCGRVに設定されるように、制御される。
時刻t14hにおいて、選択ワード線WL−Sの電位が読み出し電圧VCGRVに達した後、ソース側セレクトゲート線SGS−Sの電位が、電圧VSGに設定される。
図31乃至図34を参照して、実施形態のメモリデバイス及びその制御方法の変形例について、説明する。
<構造例>
図31は、実施形態のフラッシュメモリの構造の変形例を説明するための模式的な断面図である。
図31及び図32を参照して、本変形例のフラッシュメモリの動作例について、説明する。図31及び図32は、本変形例のフラッシュメモリの動作例を模式的に示す図である。本例において、フラッシュメモリの読み出し動作における各配線の電位の制御のタイミングは、第1乃至第10の実施形態で説明された動作例と実質的に同じである。ここでは、上述のフラッシュメモリの読み出し動作の期間(電荷の放出期間)TAにおける各中間セレクトゲート線SGMの電位の関係について、説明する。
非選択ストリングユニットにおける中間アレイ層110X内の半導体ピラー75Xに対する電荷の放出処理のために、上部アレイ層110B側の中間セレクトゲート線SGM1bに電圧VSSが印加され、下部アレイ層110A側の中間セレクトゲート線SGM1cに電圧VSGが、印加されてもよい。この場合、非選択ストリングユニットにおいて、電圧VSGが、下部アレイ層110Aの中間セレクトゲート線SGM1d及びソース側セレクトゲート線SGS1に印加され、電圧VSSが、上部アレイ層110Bのドレイン側セレクトゲート線SGM2,SGM3に印加される。
非選択の中間セレクトゲート線SGM1a,SGM1b,SGM1c,SGM1dに、Lレベルの電圧VSSが印加される。これによって、非選択ストリングユニットにおいて、上部アレイ層110B及び中間アレイ層110Xの各半導体ピラー75A,75Xは、下部アレイ層110Aの半導体ピラー75Aから電気的に分離される。
図33は、実施形態のフラッシュメモリの構造の変形例を説明するための図である。図33は、本変形例のフラッシュメモリの断面構造が示されている。
図33の例の場合、1つのストリングユニットが、1つのエリアFNGに対応する。
図34は、実施形態のフラッシュメモリの構造の変形例を説明するための図である。
本実施形態のメモリシステムに用いられるフラッシュメモリが、多値フラッシュメモリである場合、多値フラッシュメモリの読み出し動作は、以下のような判定電圧を含む。
Claims (5)
- 半導体層上方の第1の半導体部上に設けられた第1のメモリセルと、前記半導体層と前記第1の半導体部との間の第2の半導体部上に設けられた第2のメモリセルと、前記第1のメモリセル上方において前記第1の半導体部上に設けられた第1のセレクトトランジスタと、前記第2のメモリセル下方において前記第2の半導体部上に設けられた第2のセレクトトランジスタと、前記第1及び第2の半導体部の境界領域において前記第1又は第2の半導体部上に設けられた第3のセレクトトランジスタと、を含む第1のメモリユニットと、
前記半導体層上方の第3の半導体部上に設けられた第3のメモリセルと、前記半導体層と前記第3の半導体部との間の第4の半導体部上に設けられた第4のメモリセルと、前記第3のメモリセル上方において前記第3の半導体部上に設けられた第4のセレクトトランジスタと、前記第4のメモリセル下方において前記第4の半導体部上に設けられた第5のセレクトトランジスタと、前記第3及び第4の半導体部の境界領域において前記第3又は第4の半導体部上に設けられた第6のセレクトトランジスタと、を含む第2のメモリユニットと、
前記第1及び第3のメモリセルに接続された第1のワード線と、
前記第2及び第4のメモリセルに接続された第2のワード線と、
前記第1のセレクトトランジスタに接続された第1のセレクトゲート線と、
前記第2のセレクトトランジスタに接続された第2のセレクトゲート線と、
前記第3のセレクトトランジスタに接続された第3のセレクトゲート線と、
前記第4のセレクトトランジスタに接続された第4のセレクトゲート線と、
前記第5のセレクトトランジスタに接続された第5のセレクトゲート線と、
前記第6のセレクトトランジスタに接続された第6のセレクトゲート線と、
を具備し、
前記第1のメモリセルの閾値電圧に関する第1の判定動作時、
前記第1の判定動作の第1の期間において、
前記第1乃至第6のセレクトトランジスタをオンさせるための第1の電圧が、前記第1、第2、第3及び第4のセレクトゲート線に印加され、
前記第1乃至第6のセレクトトランジスタをオフさせるための第2の電圧が、前記第5及び第6のセレクトゲート線に印加され、
前記第1の期間後の第2の期間において、
前記第2の電圧が、前記第4、第5及び第6のセレクトゲート線に印加され、
第1の判定電圧が、前記第1のワード線に印加され、前記第1のメモリセルの閾値電圧が、判定される、
メモリデバイス。 - 前記第2のメモリセルの閾値電圧に関する第2の判定動作時、
前記第2の判定動作の第3の期間において、
前記第1の電圧が、前記第1、第2、第3及び第5のセレクトゲート線に印加され、
前記第2の電圧が、前記第4及び第6のセレクトゲート線に印加され、
前記第3の期間後の第4の期間において、
前記第2の電圧が、前記第4、第5及び第6のセレクトゲート線に印加され、
第2の判定電圧が、前記第2のワード線に印加され、前記第2のメモリセルの閾値電圧が判定される、
請求項1に記載のメモリデバイス。 - 前記第1の期間内において、前記第1の判定電圧以上の第3の電圧が、前記第1のワード線に印加され、
前記第2の期間内において、前記第1の判定電圧が、前記第1のワード線に印加される、
請求項1又は2に記載のメモリデバイス。 - 前記第1の期間において、前記第2の電圧が、前記第2のワード線に印加され、
前記第2の期間において、前記第1の判定電圧以上の第3の電圧が、前記第2のワード線に印加される、
請求項1乃至3のうちいずれか1項に記載のメモリデバイス。 - 前記第2及び第4の半導体部に接続されたソース線を、さらに具備し、
前記第1及び第2の期間において、第4の電圧が、前記ソース線に印加され、
前記第4の電圧は、前記第1の電圧より低く、前記第2の電圧より高い、
請求項1乃至4のうちいずれか1項に記載のメモリデバイス。
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