JP2018045749A - メモリデバイス - Google Patents

Abstract

【課題】動作特性の向上を図る。
【解決手段】実施形態のデバイスは、第１半導体部上の第１メモリセル及び第１トランジスタと、第２半導体部上の２メモリセル及び第２トランジスタと、第１及び第２半導体部の境界領域内の第３トランジスタと、第３半導体部上の第３メモリセル及び第４トランジスタと、第４半導体部上の第４メモリセル及び第５トランジスタと、第３及び第４半導体部の境界領域内の第６トランジスタと、を含む。期間ＴＡにおいて、オン電圧が第１乃至第４トランジスタの各々のセレクト線ＳＧＤ−Ｓ，ＳＧＳ−Ｓ，ＳＧＭ−Ｓ，ＳＧＤ−ＵＳに印加され、オフ電圧が第５及び第６トランジスタの各々のセレクト線ＳＧＭ−ＵＳ，ＳＧＳ−ＵＳに印加され、期間ＴＣにおいて、オフ電圧がセレクト線ＳＧＤ−ＵＳ，ＳＧＭ−ＵＳ，ＳＧＳ−ＵＳに印加され、ワード線ＷＬ−Ｓの第１メモリセルの閾値電圧が判定される。
【選択図】図１２

Description

本実施形態は、メモリデバイスに関する。

メモリセルが３次元に配列されたＮＡＮＤ型フラッシュメモリが、知られている。

特開２００７−２６６１４３号公報

メモリデバイスの動作特性を向上する。

実施形態のメモリデバイスは、半導体層上方の第１の半導体部上に設けられた第１のメモリセルと、前記半導体層と前記第１の半導体部との間の第２の半導体部上に設けられた第２のメモリセルと、前記第１のメモリセル上方において前記第１の半導体部上に設けられた第１のセレクトトランジスタと、前記第２のメモリセル下方において前記第２の半導体部上に設けられた第２のセレクトトランジスタと、前記第１及び第２の半導体部の境界領域において前記第１又は第２の半導体部上に設けられた第３のセレクトトランジスタと、を含む第１のメモリユニットと、前記半導体層上方の第３の半導体部上に設けられた第３のメモリセルと、前記半導体層と前記第３の半導体部との間の第４の半導体部上に設けられた第４のメモリセルと、前記第３のメモリセル上方において前記第３の半導体部上に設けられた第４のセレクトトランジスタと、前記第４のメモリセル下方において前記第４の半導体部上に設けられた第５のセレクトトランジスタと、前記第３及び第４の半導体部の境界領域において前記第３又は第４の半導体部上に設けられた第６のセレクトトランジスタと、を含む第２のメモリユニットと、前記第１及び第３のメモリセルに接続された第１のワード線と、前記第２及び第４のメモリセルに接続された第２のワード線と、前記第１のセレクトトランジスタに接続された第１のセレクトゲート線と、前記第２のセレクトトランジスタに接続された第２のセレクトゲート線と、前記第３のセレクトトランジスタに接続された第３のセレクトゲート線と、前記第４のセレクトトランジスタに接続された第４のセレクトゲート線と、前記第５のセレクトトランジスタに接続された第５のセレクトゲート線と、前記第６のセレクトトランジスタに接続された第６のセレクトゲート線と、を含み、前記第１のメモリセルの閾値電圧に関する第１の判定動作時、前記第１の判定動作の第１の期間において、前記第１乃至第６のセレクトトランジスタをオンさせるための第１の電圧が、前記第１、第２、第３及び第４のセレクトゲート線に印加され、前記第１乃至第６のセレクトトランジスタをオフさせるための第２の電圧が、前記第５及び第６のセレクトゲート線に印加され、前記第１の期間後の第２の期間において、前記第２の電圧が、前記第４、第５及び第６のセレクトゲート線に印加され、第１の判定電圧が、前記第１のワード線に印加され、前記第１のメモリセルの閾値電圧が、判定される。

実施形態のメモリデバイスを含むメモリシステムを示すブロック図。 実施形態のメモリデバイスの内部構成の一例を示すブロック図。 実施形態のメモリデバイスのメモリセルアレイの一例を示す回路図。 実施形態のメモリデバイスのロウ制御回路の一例を示す回路図。 実施形態のメモリデバイスのメモリセルアレイの構造例を示す鳥瞰図。 実施形態のメモリデバイスのメモリセルアレイの構造例を示す平面図。 実施形態のメモリデバイスのメモリセルアレイの構造例を示す断面図。 実施形態のメモリデバイスのメモリセルアレイの構造例を示す断面図。 メモリセルの閾値電圧とデータとの関係を示す図。 実施形態のメモリデバイスを説明するための模式図。 実施形態のメモリデバイスを説明するための模式図。 実施形態のメモリデバイスの動作例を説明するためのフローチャート。 第１の実施形態のメモリデバイスの動作例を示すタイミングチャート。 第１の実施形態のメモリデバイスの動作例を示すタイミングチャート。 第１の実施形態のメモリデバイスの動作例を示すタイミングチャート。 第１の実施形態のメモリデバイスの動作例を示すタイミングチャート。 第１の実施形態のメモリデバイスの動作例を示すタイミングチャート。 第２の実施形態のメモリデバイスの動作例を示すタイミングチャート。 第２の実施形態のメモリデバイスの動作例を示すタイミングチャート。 第３の実施形態のメモリデバイスの動作例を示すタイミングチャート。 第４の実施形態のメモリデバイスの動作例を示すタイミングチャート。 第５の実施形態のメモリデバイスの動作例を示すタイミングチャート。 第５の実施形態のメモリデバイスの動作例を示すタイミングチャート。 第６の実施形態のメモリデバイスの動作例を示すタイミングチャート。 第６の実施形態のメモリデバイスの動作例を示すタイミングチャート。 第７の実施形態のメモリデバイスの動作例を示すタイミングチャート。 第８の実施形態のメモリデバイスの動作例を示すタイミングチャート。 第９の実施形態のメモリデバイスの動作例を示すタイミングチャート。 第９の実施形態のメモリデバイスの動作例を示すタイミングチャート。 第１０の実施形態のメモリデバイスの動作例を示すタイミングチャート。 第１０の実施形態のメモリデバイスの動作例を示すタイミングチャート。 実施形態のメモリデバイスの変形例を示す図。 実施形態のメモリデバイスの変形例を示す図。 実施形態のメモリデバイスの変形例を示す図。 実施形態のメモリデバイスの変形例を示す図。

以下、図面を参照しながら、本実施形態について詳細に説明する。以下の説明において、同一の機能及び構成を有する要素については、同一符号を付す。
また、以下の各実施形態において、末尾に区別化のための数字／英字を伴った参照符号（例えば、ワード線ＷＬやビット線ＢＬ、各種の電圧及び信号など）を付された構成要素が、相互に区別されなくとも良い場合、末尾の数字／英字が省略された記載（参照符号）が用いられる。

［実施形態］
（１） 第１の実施形態
図１乃至図１６を参照して、実施形態に係るメモリデバイスを、説明する。

（ａ） 構成
図１乃至図９を用いて、実施形態のメモリデバイスの構成例を説明する。

図１は、本実施形態のメモリデバイスを含むメモリシステムを示す図である。

図１に示されるように、本実施形態のメモリデバイスを含むメモリシステム９は、ストレージデバイス５００、及び、ホストデバイス６００を含む。

ホストデバイス６００は、例えば、コネクタ、ケーブル、無線通信、又はインターネットなどによって、ストレージデバイス５００に結合される。ホストデバイス６００は、データの書き込み、データの読み出し、及びデータの消去を、ストレージデバイス５００に要求する。

ストレージデバイス５００は、メモリコントローラ５と、メモリデバイス（半導体メモリ）１と、を含む。

メモリコントローラ５は、ホストデバイス６００の要求に応じた動作を、メモリデバイス１に実行させる。
メモリコントローラ５は、例えば、プロセッサ（ＣＰＵ）、内臓メモリ（例えば、ＤＲＡＭ）、バッファメモリ（例えば、ＳＲＡＭ）及びＥＣＣ回路などを含む。プロセッサは、メモリコントローラ５全体の動作を制御する。内蔵メモリは、プログラム（ソフトウェア／ファームウェア）及びストレージデバイス／メモリデバイスの管理情報（管理テーブル）を、一時的に保持する。バッファメモリは、メモリデバイス１とホストデバイス６００との間で送受信されるデータを一時的に保持する。ＥＣＣ回路は、メモリデバイス１から読み出されたデータ内の誤りを検出し、検出された誤りを訂正する。

メモリデバイス１は、データを記憶する。メモリデバイス１は、メモリコントローラ５からの命令（ホストデバイス６００の要求）に基づいて、データの書き込み、データの読み出し及びデータの消去を実行する。

メモリデバイス１は、例えば、ＮＡＮＤ型フラッシュメモリである。フラッシュメモリ１を含むストレージデバイス５００（又は、メモリシステム９）は、例えば、メモリカード（例えば、ＳＤ^ＴＭカード、ｅＭＭＣ^ＴＭ）、ＵＳＢメモリ、又は、Solid State Drive（ＳＳＤ）などである。

ＮＡＮＤ型フラッシュメモリ１とメモリコントローラ５との間において、各種の信号が、送受信される。例えば、フラッシュメモリ１とメモリコントローラ５との間におけるＮＡＮＤインターフェイス規格に基づいた制御信号として、チップイネーブル信号ＣＥｎ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号ＷＥｎ、リードイネーブル信号ＲＥｎ及びライトプロテクト信号ＷＰｎなどが、使用される。

信号ＣＥｎは、フラッシュメモリ１をイネーブルにするための信号である。信号ＣＬＥ及び信号ＡＬＥのそれぞれは、Ｉ／Ｏ線ＩＯ（ＩＯ１〜ＩＯ８）上の信号がコマンド及びアドレス信号であることを通知する信号である。

信号ＷＥｎ及び信号ＲＥｎのそれぞれは、例えば、８本のＩ／Ｏ線ＩＯを介した信号の入力及び出力を、指示する信号である。信号ＷＰｎは、例えば、電源のオン及びオフ時に、フラッシュメモリ１を保護状態に設定するための信号である。

レディ／ビジー信号ＲＢｎは、フラッシュメモリ１の動作状態に基づいて生成され、メモリコントローラ５に送信される。信号ＲＢｎは、フラッシュメモリ１がレディ状態（メモリコントローラ５からの命令を受け付ける状態）であるか、ビジー状態（メモリコントローラ５からの命令を受け付けない状態）であるかを、メモリコントローラ５に通知する信号である。例えば、信号ＲＢｎは、フラッシュメモリ１がデータの読み出し等の動作中には “Ｌ”レベル（ビジー状態）とされ、これらの動作が完了すると“Ｈ”レベル（レディ状態）とされる。

図２は、本実施形態のメモリデバイス（例えば、ＮＡＮＤ型フラッシュメモリ）の内部構成を説明するためのブロック図である。

図２に示されるように、ＮＡＮＤ型フラッシュメモリ１は、メモリセルアレイ１１、ロウ制御回路１２、センスアンプ回路１３、データ保持回路１４、ソース線ドライバ１５、ウェルドライバ１６、入出力回路１７、電圧生成回路１８、シーケンサ１９などを含む。

メモリセルアレイ１１は、複数のブロックＢＫ（ＢＫ０，ＢＫ１，ＢＫ２，・・・）を含む。ブロックＢＫは、複数のストリングユニットＳＵ（ＳＵ０，ＳＵ１，ＳＵ２，・・・）を含む。ストリングユニットＳＵは、複数のＮＡＮＤストリング（メモリセルストリング）１１１を含む。ＮＡＮＤストリング１１１は、複数のメモリセルを含む。メモリセルアレイ１１の内部構成は、後述される。

ロウ制御回路１２は、メモリセルアレイ１１のロウ（例えばワード線）を制御する。
ロウ制御回路１２は、複数のアドレスデコーダ１２０、複数のスイッチ回路１２１、及び、ドライバ１２９を含む。１つのアドレスデコーダ１２０は、１つのブロックＢＫに対応する。１つのスイッチ回路が、１つのブロックＢＫに対応する。アドレスデコーダ１２０は、メモリコントローラ５からのアドレスをデコードする。スイッチ回路１２１は、アドレスデコーダ１２０のデコード結果に基づいて、アドレスに対応したブロックＢＫを活性化し、他のブロックＢＫを非活性化する。ドライバ１２９は、スイッチ回路１２１を介して、ブロックＢＫの活性化／非活性化に応じた電圧を、各ブロックＢＫに供給する。

センスアンプ回路１３は、データの読み出し時に、メモリセルアレイ１１内のビット線に出力された信号（データ）を、センス及び増幅する。例えば、センスアンプ回路１３は、ビット線（又はビット線に接続されたある配線）における電流の発生、又は、ビット線の電位の変動を、メモリセルからの信号として、センスする。これによって、センスアンプ回路１３は、メモリセルに保持されたデータを読み出す。センスアンプ回路１３は、データの書き込み時に、書き込むべきデータに応じて、ビット線の電位を制御する。センスアンプ回路１３は、各ビット線におけるセンス及びビット線を制御するためのセンスアンプユニット１３１を含む。

データ保持回路（例えば、ページバッファ回路）１４は、メモリセルアレイ１１から出力されたデータ、または、メモリセルアレイ１１に入力されるデータ（メモリコントローラ５からのデータ）を一時的に保持する。

ソース線ドライバ１５は、メモリセルアレイ１１内のソース線の電位を、制御する。ウェルドライバ１６は、メモリセルアレイ１１内のウェル領域の電位を制御する。

入出力回路１７は、メモリコントローラ５からの上述の各種の制御信号及びＩ／Ｏ線ＩＯ１〜ＩＯ８上の信号のインターフェイス回路として機能する。電圧生成回路１８は、メモリセルアレイ１１の動作に用いられる各種の電圧を生成する。

シーケンサ１９は、フラッシュメモリ１全体の動作を制御する。シーケンサ１９は、メモリコントローラ５とフラッシュメモリ１との間で送受信される制御信号及びコマンドに基づいて、フラッシュメモリ１内部の動作を制御する。

＜メモリセルアレイの回路構成＞
図３及び図４を参照して、本実施形態のフラッシュメモリにおけるメモリセルアレイの内部構成の一例について、説明する。

図３は、メモリセルアレイ１１における１つのブロックの等価回路図である。ＮＡＮＤ型フラッシュメモリのメモリセルアレイ１１において、ブロックＢＫはデータの消去単位である。但し、メモリセルアレイ１１に対する消去動作は、ブロックより小さい単位（記憶領域）に対して、実行されてもよい。フラッシュメモリの消去動作に関して、“不揮発性半導体記憶装置及びその製造方法”という２０１０年３月２５日に出願された米国特許出願１２／６７９，９９１号、“半導体メモリ及びその製造方法”という２００９年３月２３日に出願された米国特許出願１２／５３２，０３０号に記載された構成が、参照され、本実施形態に援用される。

図３に示される例のように、メモリセルアレイ１１において、１つのブロックＢＬＫは、複数（例えば、２つ）のエリアＦＮＧ（ＦＮＧ０，ＦＮＧ１）を含む。エリアＦＮＧは、１以上のストリングユニットＳＵを含む。例えば、１つのエリアＦＮＧは、２つのストリングユニットＳＵを含む。

ＮＡＮＤストリング１１１は、複数のメモリセル（メモリ部又はメモリ素子ともよばれる）ＭＣと、複数のセレクトトランジスタＳＴ１，ＳＴ２とを含む。

メモリセルＭＣ（ＭＣ０，ＭＣ１，・・・，ＭＣ（ｍ−２），ＭＣ（ｍ−１））は、制御ゲートと電荷蓄積層とを含む。ＮＡＮＤストリング１１１内において、複数のメモリセルＭＣは、２つのセレクトトランジスタＳＴ１，ＳＴ２間に、直列接続される。直列接続された複数のメモリセルＭＣのうち、ドレイン側のメモリセルＭＣの一端（ソース／ドレインの一方）は、ドレイン側セレクトトランジスタＳＴ１の一端に接続されている。直列接続された複数のメモリセルＭＣのうち、ソース側のメモリセルＭＣの一端は、ソース側セレクトトランジスタＳＴ２の一端に接続されている。

複数のワード線ＷＬ（ＷＬ０，ＷＬ１，・・・，ＷＬ（ｍ−２），ＷＬ（ｍ−１））は、対応するメモリセルＭＣのゲートにそれぞれ接続されている。“ｍ”は、２以上の自然数である。例えば、１つのワード線ＷＬは、複数のストリングユニットＳＵ内のメモリセルＭＣに共通に接続される。

データの書き込み及びデータの読み出しは、いずれか１つのストリングユニットＳＵにおけるいずれか１つのワード線ＷＬに接続されたメモリセルＭＣに対して、一括して行われる。データの書き込み及びデータの読み出しの単位は、ページとよばれる。

複数のドレイン側セレクトゲート線ＳＧＤ（ＳＧＤ０〜ＳＧＤ３）は、対応するストリングユニットＳＵのドレイン側セレクトトランジスタＳＴ１のゲートに、それぞれ接続されている。

複数のソース側セレクトゲート線ＳＧＳ（ＳＧＳ０，ＳＧＳ１）は、ストリングユニットＳＵのソース側セレクトトランジスタＳＴ２のゲートに、共通に接続されている。図３の例において、２つのソース側セレクトゲート線ＳＧＳが、１つのブロックＢＫ内に設けられている。１つのソース側セレクトゲート線ＳＧＳは、エリアＦＮＧ内の２つのストリングユニットＳＵにおいて共通化されている。２つのエリアＦＮＧ間において、２つのソース側セレクトゲート線ＳＧＳは、互いに独立である。

ソース線ＳＬは、ソース側セレクトトランジスタＳＴ２の他端（ソース／ドレインの他方）に接続されている。ドレイン側セレクトトランジスタＳＴ１の他端は、複数のビット線のうちいずれか１つのビット線ＢＬ（ＢＬ０，ＢＬ１，・・・，ＢＬ（ｎ−１））に接続される。尚、“ｎ”は、１以上の自然数である。

本実施形態のフラッシュメモリにおいて、ブロックＢＫは、複数のセレクトゲート線ＳＧＭ（ＳＧＭ０，ＳＧＭ１）を、含む。これに伴って、各ＮＡＮＤストリング１１１は、１以上のセレクトトランジスタＳＴ３を、含む。

１つのエリアＦＮＧに対して、１以上のセレクトゲート線ＳＧＭが、設けられている。セレクトゲート線ＳＧＭは、２つのワード線ＷＬｉ，ＷＬ（ｉ−１）間に設けられている。“ｉ”は、０以上、ｍ−１以下の自然数である。

例えば、エリアＦＮＧ内において、セレクトゲート線ＳＧＭは、複数のストリングユニットＳＵで共通化されている。図３の例において、一方のセレクトゲート線ＳＧＭ０は、ストリングユニットＳＵ０，ＳＵ１に接続され、他方のセレクトゲート線ＳＧＭ１は、ストリングユニットＳＵ２，ＳＵ３に接続されている。これによって、セレクトゲート線ＳＧＭは、エリアＦＮＧ毎に独立に制御される。

セレクトトランジスタＳＴ３は、ＮＡＮＤストリング１１１内部において、２つのメモリセルＭＣ間に設けられている。セレクトトランジスタＳＴ３の一端は、ドレイン側に隣り合うメモリセルＭＣの一端に接続されている。セレクトトランジスタＳＴ３の他端は、ソース側に隣り合うメモリセルＭＣの一端に接続されている。セレクトトランジスタＳＴ３のゲートは、セレクトゲート線ＳＧＭに接続されている。

本実施形態において、説明の明確化のため、セレクトゲート線ＳＧＭのことを、中間セレクトゲート線ＳＧＭとよぶ。また、中間セレクトゲート線ＳＧＭに接続されたセレクトトランジスタＳＴ３のことを、中間セレクトトランジスタＳＴ３とよぶ。
図３に示されるように、ドレイン側セレクトトランジスタＳＴ１と中間セレクトトランジスタＳＴ３との間に、複数のメモリセルＭＣが設けられている。ソース側セレクトトランジスタＳＴ２と中間セレクトトランジスタＳＴ３との間に、複数のメモリセルＭＣが設けられている。中間セレクトトランジスタＳＴ３及び中間セレクトゲート線ＳＧＭによって、本実施形態のフラッシュメモリ１は、ドレイン側の複数のメモリセルとソース側の複数のメモリセルとの間の電気的な接続を制御できる。

各ストリングユニットＳＵ内に、ダミーワード線が設けられてもよい。ダミーワード線は、各セレクトゲート線ＳＧＤ，ＳＧＳ，ＳＧＭの近傍に設けられた少なくとも１つのワード線からなる。本実施形態のフラッシュメモリは、セレクトゲート線ＳＧＤ，ＳＧＳ，ＳＧＭの隣りのワード線ＷＬ、例えば、ワード線ＷＬ０，ＷＬ（ｉ−１），ＷＬｉ，ＷＬ（ｍ−１）のうち少なくとも１つを、ダミーワード線に用いることができる。ダミーワード線は、データの書き込み対象として選択されないアドレスを有するワード線である。ダミーワード線に接続されたメモリセルは、ユーザーからのデータの保持に利用されない。

メモリセルアレイ１１内のブロックＢＫの数、１つのブロックＢＫ内のストリングユニットＳＵの数、ＮＡＮＤストリング１１１内のメモリセルＭＣの数は、任意である。

２以上の中間セレクトゲート線ＳＧＭが、１つのストリングユニッＳＵ内に設けられてもよい。これに伴って、複数の中間セレクトトランジスタが、１つのＮＡＮＤストリング１１１内に設けられる。
１つの中間セレクトゲート線ＳＧＭが、複数のストリングユニットＳＵ毎に、独立してもよい。この場合、１つのストリングユニットＳＵに、１つの中間セレクトゲート線ＳＧＭが設けられる。

尚、ソース側セレクトゲート線ＳＧＳは、ストリングユニットＳＵ毎に独立に設けられてもよい。

セレクトゲート線の電位の制御によって、ブロック内における選択ストリングユニット及び非選択ストリングユニットが、設定される。

図４は、本実施形態のフラッシュメモリにおけるロウ制御回路の内部構成を説明するための模式的な等価回路図である。

図４に示されるように、１つのブロックＢＫに対して、１つのアドレスデコーダ１２０及び１つのスイッチ回路１２１が、設けられている。

スイッチ回路１２１は、アドレスデコーダの選択信号線９０，９０ｚに接続されている。スイッチ回路１２１は、アドレスデコーダ１２０からの信号（アドレスのデコード結果）ＤＥＣ，ｂＤＥＣに基づいて、ブロックＢＫの活性化及び非活性化を制御できる。信号ＤＥＣ，ｂＤＥＣは、互いに相補の信号レベル（“Ｈ”レベル，“Ｌレベル”）を有する。

スイッチ回路１２１は、ワード線スイッチユニット２９１、ドレイン側セレクトゲート線スイッチユニット２９２、ソース側セレクトゲート線スイッチユニット２９３、及び、中間セレクトゲート線スイッチユニット２９４を、含む。各スイッチユニット２９１，２９２，２９３，２９４は、例えば、高耐圧トランジスタをスイッチとして含む。

ワード線スイッチユニット２９１は、ブロックＢＫ内のワード線の本数と同じ個数のスイッチ（選択スイッチ）ＷＳＷを含む。各スイッチＷＳＷの電流経路の一端は、１本のワード線ＷＬに接続され、各スイッチＷＳＷの電流経路の他端は、ワード線ＷＬに対応する１本のＣＧ線ＣＧに接続されている。各スイッチＷＳＷの制御端子（トランジスタのゲート）は、アドレスデコーダ１２０の選択信号線９０に接続されている。各スイッチＷＳＷのオン及びオフは、選択信号線９０上の信号（ブロック選択信号）ＤＥＣに基づいて制御される。

オン状態のスイッチＷＳＷは、選択ブロックＢＫ内のワード線ＷＬに、フラッシュメモリの動作に応じた種々の電圧を、転送する。

ドレイン側セレクトゲート線スイッチユニット２９２は、複数のスイッチ（選択スイッチ）ＤＳＷ０，ＤＳＷ１，ＤＳＷ２，ＤＳＷ３を含む。スイッチＤＳＷ０〜ＤＳＷ３の個数は、ブロック内のドレイン側セレクトゲート線ＳＧＤの本数と同じである。各スイッチＤＳＷ０〜ＤＳＷ３が、各ドレイン側セレクトゲート線ＳＧＤ０〜ＳＧＤ３に１対１で対応する。

スイッチＤＳＷ０〜ＤＳＷ３の一端のそれぞれは、ドレイン側セレクトゲート線ＳＧＤ０〜ＳＧＤ３のそれぞれに接続される。スイッチＤＳＷ０〜ＤＳＷ３の他端のそれぞれは、配線ＳＧＤＩ０〜ＳＧＤＩ３のそれぞれに接続される。

各スイッチＤＳＷ０〜ＤＳＷ１の制御端子は、選択信号線９０に接続されている。スイッチＤＳＷ０〜ＤＳＷ３のオン／オフは、信号ＤＥＣに基づいて、制御される。

ドレイン側セレクトゲート線スイッチユニット２９２は、複数のスイッチ（非選択スイッチ）ＵＤＳＷ０，ＵＤＳＷ１，ＵＤＳＷ２，ＵＤＳＷ３を含む。スイッチＵＤＳＷの個数は、ブロックＢＬＫ内のドレイン側セレクトゲート線ＳＧＤの本数と同じである。各スイッチＵＤＳＷ０〜ＵＤＳＷ３が、各ドレイン側セレクトゲート線ＳＧＤ０〜ＳＧＤ３に１対１で対応する。

スイッチＵＤＳＷ０〜ＵＤＳＷ３の一端のそれぞれは、ドレイン側セレクトゲート線ＳＧＤ０〜ＳＧＤ３のそれぞれに接続されている。スイッチＵＤＳＷ０〜ＵＤＳＷ３の他端は、配線ＵＳＧＤＩに共通に接続される。スイッチＵＤＳＷの制御端子は、選択信号線９０ｚに接続されている。スイッチＵＤＳＷのオン／オフは、信号ｂＤＥＣに基づいて、制御される。

スイッチＤＳＷが、“Ｈ”レベルの信号ＤＥＣによって、オンしている場合、スイッチＵＤＳＷは、Ｌレベルの信号によってオフしている。この場合、各ドレイン側セレクトゲート線ＳＧＤが、各配線ＳＧＤＩと導通する。オン状態のスイッチＤＳＷは、フラッシュメモリの動作及び選択アドレスに応じて各配線ＳＧＤＩに印加された電圧を、選択ブロック内の各ドレイン側セレクトゲート線ＳＧＤに転送する。
スイッチＵＤＳＷが、“Ｈ”レベルの信号ｂＤＥＣによってオンしている場合、各ドレイン側セレクトゲート線ＳＧＤは、各ドレイン側セレクトゲート線ＳＧＤは、配線ＵＳＧＤＩと導通する。オン状態のスイッチＵＤＳＷは、配線ＵＳＧＤＩの電圧を、非選択ブロック内のドレイン側セレクトゲート線ＳＧＤに転送する。

ソース側セレクトゲート線スイッチユニット２９３は、複数のスイッチ（選択スイッチ）ＳＳＷ０，ＳＳＷ１を含む。スイッチＳＳＷ０，ＳＳＷ１の個数は、ブロックＢＬＫ内のソース側セレクトゲート線ＳＧＳの本数と同じである。各スイッチＳＳＷ０，ＳＳＷ１が、各ソース側セレクトゲート線ＳＧＳ０，ＳＧＳ１に１対１で対応する。

各スイッチＳＳＷ０，ＳＳＷ１の一端は、ソース側セレクトゲート線ＳＧＳ０，ＳＧＳ１にそれぞれ接続される。各スイッチＳＳＷ０，ＳＳＷ１の他端は、配線ＳＧＳＩ０，ＳＧＳＩ１にそれぞれ接続される。

各スイッチＳＳＷ０，ＳＳＷ１の制御端子は、アドレスデコーダ２０３の選択信号線９０に接続されている。スイッチＳＳＷ０，ＳＳＷ１のオン／オフは、信号ＤＥＣに基づいて、制御される。

ソース側セレクトゲート線スイッチユニット２９３は、複数のスイッチ（非選択スイッチ）ＵＳＳＷ０，ＵＳＳＷ１を含む。スイッチＵＳＳＷ０，ＵＳＳＷ１の個数は、ブロックＢＫ内のソース側セレクトゲート線ＳＧＳの本数（例えば、２本）と同じである。各スイッチＵＳＳＷが、各ソース側セレクトゲート線ＳＧＳに１対１で対応する。

各スイッチＵＳＳＷ０，ＵＳＳＷ１の一端は、ソース側セレクトゲート線ＳＧＳ０，ＳＧＳ１に、それぞれ接続されている。スイッチＵＳＳＷ０，ＵＳＳＷ１の他端は、配線ＵＳＧＳＩに共通に接続される。

各スイッチＵＳＳＷの制御端子は、選択信号線９０ｚに接続されている。スイッチＵＳＳＷのオン／オフは、信号ｂＤＥＣに基づいて、制御される。

信号ＤＥＣ，ｂＤＥＣに基づいて、スイッチＳＳＷがオンし、スイッチＵＳＳＷがオフしている場合、オン状態のスイッチＳＳＷは、フラッシュメモリの動作及び選択アドレスに応じて配線ＳＧＳＩに印加された電圧を、各ソース側セレクトゲート線ＳＧＳに転送する。これに対して、スイッチＳＳＷがオフし、スイッチＵＳＳＷがオンした場合、オン状態のスイッチＵＳＳＷは、配線ＵＳＧＳＩに印加された電圧を、ソース側セレクトゲート線ＳＧＳに転送する。

本実施形態のフラッシュメモリ１において、ブロックＢＫは、中間セレクトゲート線ＳＧＭを含む。スイッチ（選択スイッチ）ＭＳＷ０，ＭＳＷ１及びスイッチ（非選択スイッチ）ＵＭＳＷ０，ＵＭＳＷ１が、中間セレクトゲート線ＳＧＭ０，ＳＧＭ１それぞれに対応している。

スイッチＭＳＷの個数及びスイッチＵＭＳＷの個数は、１つのブロックＢＫ内の中間セレクトゲート線ＳＧＭの個数に応じる。図３の例のように、１つのブロックＢＫ内に、２つの中間セレクトゲート線ＳＧＭが設けられた場合、スイッチＭＳＷの個数は、２つであり、スイッチＵＭＳＷの個数は、２つである。

各スイッチＭＳＷ０，ＭＳＷ１の一端は、中間セレクトゲート線ＳＧＭ０，ＳＧＭ１に接続され、各スイッチＭＳＷ０，ＭＳＷ１の他端は、配線ＳＧＭＩ０，ＳＧＭＩ１に接続されている。スイッチＭＳＷの制御端子は、選択信号線９０に接続されている。スイッチ素子ＭＳＷのオン／オフは、信号ＤＥＣに基づいて、制御される。

各スイッチＵＭＳＷ０，ＵＭＳＷ１の一端は、中間セレクトゲート線ＳＧＭ０，ＳＧＭ１に接続され、スイッチＵＭＳＷ０，ＵＭＳＷ１の他端は、配線ＵＳＧＭＩに接続されている。スイッチＵＭＳＷのゲートは、選択信号線９０ｚに接続されている。スイッチＭＳＷのオン／オフは、信号ｂＤＥＣに基づいて、制御される。

信号ＤＥＣ，ｂＤＥＣに基づいて、スイッチＭＳＷがオンし、スイッチＵＭＳＷがオフしている場合、オン状態のスイッチＭＳＷは、フラッシュメモリの動作及び選択アドレスに応じて配線ＳＧＭＩに印加された電圧を、中間セレクトゲート線ＳＧＭに転送する。これに対して、スイッチＭＳＷがオフし、スイッチＵＭＳＷがオンした場合、オン状態のスイッチＵＭＳＷは、配線ＵＳＧＭＩに印加された電圧を、中間セレクトゲート線ＳＧＭに転送する。

尚、スイッチ回路１２１内のスイッチの個数は、ブロックＢＫ内のワード線及びセレクトゲート線の数に応じて、変更される。

＜構造例＞
図５乃至図７を参照して、本実施形態のフラッシュメモリの構造例について、説明する。

図５は、本実施形態のフラッシュメモリにおけるメモリセルアレイの構造例を模式的に示す鳥瞰図である。
図５において、１つブロック内の２つのエリアＦＮＧのうち、１つのエリアＦＮＧ（２つのストリングユニットＳＵ）が、抽出して図示されている。

図５に示されるように、本実施形態のフラッシュメモリは、３次元構造のメモリセルアレイ１０を含む。複数のメモリセルＭＣは、基板７００の表面に対して平行なＤ１方向及びＤ２方向に配列されるとともに、基板７００の表面に対して垂直なＤ３方向に積層されている。セレクトゲート線ＳＧＤ，ＳＧＳ，ＳＧＭ及びワード線ＷＬは、Ｄ３方向に積層されている。

ワード線ＷＬ及びセレクトゲート線ＳＧＤ，ＳＧＳ，ＳＧＭは、導電層７０，７１，７２，７３からなる。積層された導電層７０，７１，７２，７３間に、絶縁層７７が設けられている。これによって、積層された導電層７０，７１，７２，７３において、ある導電層が、下方又は上方の導電層から電気的に分離される。

半導体ピラー７５が、積層されたセレクトゲート線ＳＧＤ（７１），ＳＧＳ（７２），ＳＤＭ（７３）及びワード線ＷＬ（３０）内に設けられている。半導体ピラー７５は、Ｄ３方向に延在する円柱状の半導体層である。

半導体ピラー７５の側面上に、メモリセルＭＣ及びセレクトトランジスタＳＴ１，ＳＴ２，ＳＴ３が、設けられている。メモリセルＭＣ及びセレクトトランジスタＳＴ１，ＳＴ２，ＳＴ３のより具体的な構造については、後述する。

セレクトゲート線ＳＧＤ，ＳＧＳ，ＳＧＭ及びワード線ＷＬは、メモリセルアレイ１０の一端側の領域１９９内において、Ｄ２方向に引き出されている。セレクトゲート線ＳＧＤ，ＳＧＳ，ＳＧＭ及びワード線ＷＬが引き出された領域１９９のことを、引き出し領域（又はフックアップ領域）とよぶ。引き出し領域１９９は、メモリセルアレイ１１の一端側に設けられている。

各配線ＷＬ，ＳＧＤ，ＳＧＳ，ＳＧＭを含む積層構造は、引き出し領域１９９内において、階段状の形状を有している。これによって、各配線ＷＬ，ＳＧＤ，ＳＧＳ，ＳＧＭの延在方向（Ｄ２方向）における端部において、配線の上面が露出され、コンタクトプラグＣＰが配置される領域（以下では、コンタクト領域とよばれる）が、各配線の上面上に確保される。

ソース側セレクトゲート線ＳＧＳ（導電層７２）は、積層構造の下部に設けられている。ドレイン側セレクトゲート線ＳＧＤ（導電層７１）は、積層構造の上部内に設けられている。Ｄ３方向においてドレイン側セレクトゲート線ＳＧＤとソース側セレクトゲート線ＳＧＳとの間に、複数のワード線ＷＬが、設けられている。

本実施形態において、中間セレクトゲート線ＳＧＭは、Ｄ３方向においてドレイン側セレクトゲート線ＳＧＤとソース側セレクトゲート線ＳＧＳとの間に設けられている。Ｄ３方向において、中間セレクトゲート線ＳＧＭは、ワード線ＷＬ（又はダミーワード線）に挟まれている。

複数のワード線ＷＬ（導電層７０）は、中間セレクトゲート線を境界に、２つのグループに分割される。中間セレクトゲート線ＳＧＭとソース側セレクトゲート線ＳＧＳとの間の複数のワード線ＷＬは、第１のグループに属する。中間セレクトゲート線ＳＧＭとドレイン側セレクトゲート線ＳＧＤとの間の複数のワード線ＷＬは、第２のグループに属する。

図６は、本実施形態のフラッシュメモリにおけるメモリセルアレイの構造例を模式的に示す上面図である。図６において、引き出し領域１９９内における各配線のレイアウトが示されている。尚、図６において、ブロックＢＫ内の２つのエリアＦＮＧ０，ＦＮＧ１が、図示されている。図６において、明確化のために、選択されたブロックに電圧を印加するための配線（図中の破線）ＣＧ，ＳＧＤＩ，ＳＧＳＩ，ＳＧＭＩを図示し、非選択のブロックに電圧を印加するための配線の図示は、省略する。

図６に示されるように、プラグＣＰＳ（ＣＰＳ０，ＣＰＳ１）が、ソース側セレクトゲート線ＳＧＳのコンタクト領域上に設けられている。各エリアＦＮＧ０，ＦＮＧ１のソース側セレクトゲート線ＳＧＳは、上述のように、互いに異なる配線ＳＧＳＩに、接続されている。

各ワード線ＷＬのコンタクト領域上に、プラグＣＰＷが設けられている。
ソース側セレクトゲート線ＳＧＳ上方において、偶数番目のワード線ＷＬのコンタクト領域と奇数番目のワード線のコンタクト領域とが、Ｄ１方向に並んでいる。但し、Ｄ３方向における偶数番目のワード線ＷＬのコンタクト領域の位置（基板７００表面からの高さ）は、Ｄ３方向における奇数番目のワード線のコンタクト領域の位置と異なる。

このように、積層された２つの配線に関して、２つのコンタクトエリアがＤ２方向に交差するＤ１方向に隣り合うことによって、Ｄ２方向における引き出し領域のサイズが、縮小される。

各ワード線ＷＬに関して、互いに異なるエリアＦＮＧのワード線であっても、同じアドレス番号のワード線（同じ配線レベルのワード線）ＷＬは、共通の配線ＣＧに接続されている。

プラグＣＰＭ（ＣＰＭ０，ＣＰＭ１）が、中間セレクトゲート線ＳＧＭのコンタクトエリア内に設けられている。各エリアＦＮＧ０，ＦＮＧ１において、中間セレクトゲート線ＳＧＭは、プラグＣＰＭ介して、互いに異なる配線ＳＧＭＩに接続されている。

中間セレクトゲート線ＳＧＭ上方のワード線ＷＬ（ｉ）〜ＷＬ（ｍ−１）に関しても、中間セレクトゲート線ＳＧＭ下方のワード線ＷＬと同様のレイアウトで、プラグＣＰＷがワード線ＷＬのコンタクト領域上に設けられている。

ドレイン側セレクトゲート線ＳＧＤは、中間セレクトゲート線ＳＧＭ及びワード線ＷＬの上方に設けられている。

ドレイン側セレクトゲート線ＳＧＤは、ストリングユニットＳＵごとに分離されている。１つのブロックＢＫが、４つのストリングユニットＳＵを含む場合、２つのドレイン側セレクトゲート線ＳＧＭが、各エリアＦＮＧ内に設けられている。各ドレイン側セレクトゲート線ＳＧＤのコンタクト領域上に、プラグＣＰＤが設けられている。ドレイン側セレクトゲート線ＳＧＭ０〜ＳＧＭ３は、プラグＣＰＤを介して、互いに異なる配線ＳＧＭＩ０〜ＳＧＭＩ３にそれぞれ接続されている。

例えば、メモリセルアレイ内に、ダミー配線（ダミーワード線）が、設けられている場合もある。ダミーワード線は、Ｄ３方向においてセレクトゲート線ＳＧＤ，ＳＧＳ，ＳＧＭに隣り合う。ダミーワード線のコンタクト領域は、ワード線ＷＬのコンタクト領域と同じようにレイアウトされる。各ダミーワード線は、ワード線ＷＬと配線ＣＧとの接続関係と同じように、複数のエリアＦＮＧ及び複数のストリングユニットＳＵで共通の配線ＣＧに接続されている。但し、中間セレクトゲート線ＳＧＭに隣り合うダミーワード線において、そのダミーワード線の電位は、中間セレクトゲート線ＳＧＭに対する電位の制御と同じように、制御されてもよい。この場合、ダミーワード線は、中間セレクトゲート線ＳＧＭと配線ＳＧＭＩとの接続関係と類似の関係で、配線に接続されている。

半導体ピラー７５上に、ビット線コンタクトＢＣが設けられている。ビット線コンタクトＢＣは、ビット線ＢＬに接続されている。

Ｄ１方向に隣り合う２つのＮＡＮＤストリング１１１は、互いに異なるビット線ＢＬに接続されている。この場合、隣り合う２つのビット線コンタクトＢＣは、Ｄ１−Ｄ２平面内においてＤ１方向に平行な同一直線上に配列されない。Ｄ１方向に並ぶ複数のＮＡＮＤストリング１１１において、ビット線コンタクトＢＣの位置は、Ｄ２方向に交互にずれている。斜め方向に並ぶ複数のＮＡＮＤストリング１１１は、互いに異なるビット線ＢＬに接続されている。

図７は、本実施形態のフラッシュメモリのメモリセルアレイにおけるブロックの全体構成を説明するための模式的断面図である。

図７に示されるように、メモリセルアレイ１０内において、ブロックＢＫは、半導体基板（例えば、Ｓｉ基板又は絶縁層上の半導体層）７００内のｐ型ウェル領域７０２上に、設けられている。

例えば、ブロックＢＫ内のＮＡＮＤストリング１１１は、ウェルコンタクトＣＰＷに囲まれた領域内に、設けられている。ウェルコンタクトＣＰＸは、ｐ型ウェル領域７０２内のｐ^＋型拡散層７０３上に設けられている。ソース線コンタクトＣＥＬＳＲＣは、２つのエリアＦＮＧ間において、ｐ型ウェル領域７０２内のｎ^＋型拡散層７０４上に設けられている。ソース線コンタクトＣＥＬＳＲＣは、ソース線ＳＬに接続される。各コンタクトＣＰＸ，ＣＥＬＳＲＣは、２つのプラグがＤ３方向に積層された構造を有する。

本実施形態のフラッシュメモリ１において、ブロックＢＫは、複数のアレイ層（アレイ段）１１０Ａ，１１０Ｂを含んでいる。図７において、各エリアＦＮＧにおいて、２つのアレイ層１１０Ａ，１１０Ｂが、Ｄ３方向に積層されている。下方のアレイ層（以下では、下部アレイ層とよぶ）１１０Ａは、複数の半導体ピラー（以下では、下部半導体ピラーとよぶ）７５Ａを含む。上方のアレイ層（以下では、上部アレイ層とよぶ）１１０Ｂは、複数の半導体ピラー（以下では、上部半導体ピラーとよぶ）７５Ｂを含む。半導体ピラー７５Ａ，７５Ｂは、ｐ型ウェル領域７０２（基板）の表面に対してほぼ垂直方向（Ｄ３方向）に延在している。半導体ピラー７５Ａ，７５Ｂは、Ｄ１方向及びＤ２方向に沿って、各アレイ層１１０Ａ，１１０Ｂ内にアレイ状に配列されている。

各ＮＡＮＤストリング１１１は、２つのアレイ層１１０Ａ，１１０Ｂをまたがるように、ｐ型ウェル領域７０２上に設けられている。ＮＡＮＤストリング１１１は、２つの半導体ピラー７５Ａ，７５Ｂを含む。下部半導体ピラー７５Ａは、上部半導体ピラー７５Ｂ上に設けられている。半導体ピラー７５Ａの下端は、ｐ型ウェル領域７０２に接続されている。半導体ピラー７５Ａの上端は、半導体ピラー７５Ｂの下端に接続されている。半導体ピラー７５Ｂの上端の上方に、ビット線コンタクトＢＣを介して、ビット線ＢＬが、設けられている。

複数の導電層７０，７１，７２，７３が、ｐ型ウェル領域７０２上に、積層されている。各導電層７０，７１，７２，７３は、メモリ膜（図示せず）を介して、半導体ピラー７５の側面に対向する。

ドレイン側セレクトトランジスタＳＴＤは、上部半導体ピラー７５Ｂと１以上の導電層７１とを含む領域内に配置されている。例えば、積層された複数（例えば、３つ）の導電層７１は、セレクトトランジスタＳＴＤのゲート電極となる。積層された複数の導電層７１は、ドレイン側セレクトゲート線ＳＧＤとして機能する。

エリアＦＮＧにおいて、ストリングユニットＳＵ毎に、導電層７１が設けられている。これによって、エリアＦＮＧ内の２つのストリングユニットＳＵにおいて、ドレイン側セレクトゲート線ＳＧＤの電位が、独立に制御される。

ソース側セレクトトランジスタＳＴＳは、下部半導体ピラー７５Ａと１以上の導電層７２とを含む領域に配置されている。導電層７２は、ソース側セレクトトランジスタＳＴＳのゲート電極となる。導電層７２は、ソース側セレクトゲート線ＳＧＳとして機能する。

例えば、１つのエリアＦＮＧ内において、ソース側セレクトゲート線ＳＧＳとしての導電層７２は、２つのストリングユニットＳＵ間で共通化されている。これによって、エリアＦＮＧ内の２つのストリングユニットＳＵにおいて、ソース側セレクトゲート線ＳＧＳの電位は、共通に制御される。

メモリセルＭＣは、半導体ピラー７５Ａ，７５Ｂと導電層７０とを含む領域に配置されている。導電層７０は、メモリセルＭＣの制御ゲート電極となる。１つの導電層７０は、１つのワード線ＷＬとして機能する。エリアＦＮＧ内において、ワード線ＷＬとしての導電層７０は、２つのストリングユニットＳＵ間で共通化されている。尚、導電層７０は、２つのエリアＦＮＧ内の４つのストリングユニットＳＵ間で、共通化されてもよい。

中間セレクトゲート線ＳＧＭ及び中間セレクトトランジスタＳＴ３は、２つのアレイ層１１０Ａ，１１０Ｂの境界近傍の領域（以下では、境界領域とよぶ）７９９内に設けられている。例えば、境界領域７９９は、２つの半導体ピラー７５Ａ，７５Ｂの接合部から数えて、下方のアレイ層１１０Ａの１つ目の導電層、及び、上方のアレイ層１１０Ｂ内の１つ目の導電層を、少なくとも含む。図７の例において、境界領域７９９は、２つの半導体ピラー７５Ａ，７５Ｂの接合部を中心に、下方のアレイ層１１０Ａの３つの導電層と、上方のアレイ層１１０Ｂ内の３つの導電層とを含む。

図７の例において、複数の中間セレクトゲート線ＳＧＭが、ストリングユニットＳＵ内に設けられている。上部アレイ層１１０Ｂ内の導電層７３、及び、下部アレイ層１１０Ａの導電層７３が、中間セレクトゲート線ＳＧＭとしての設けられている。各エリアＦＮＧ内において、導電層７３は、２つのストリングユニットＳＵ間で共通化されている。

中間セレクトトランジスタＳＴ３は、半導体ピラー７５Ａ，７５Ｂと導電層７３とを含む領域に配置されている。導電層７３は、中間セレクトゲート線ＳＧＭとして機能すると共に、中間セレクトトランジスタＳＴ３のゲート電極として機能する。

図８は、ＮＡＮＤストリングの構造例を説明するための模式的断面図である。図８において、１つのＮＡＮＤストリングが抽出され、示されている。

図８に示されるように、ＮＡＮＤストリング１１１内において、メモリセルＭＣは、半導体ピラー７５と導電層（ワード線）７０との間において、メモリ膜７９（７９Ａ，７９Ｂ）を含む。メモリ膜７９は、半導体ピラー７５の側面を覆っている。

メモリ膜７９Ａは、半導体ピラー７５Ａの上端から下端までの間における半導体ピラー７５Ａの側面上において連続している。メモリ膜７９Ｂは、半導体ピラー７５Ｂの上部から下部までの間における半導体ピラー７５Ｂの側面上において連続している。メモリ膜７９Ａは、メモリ膜７９Ｂから分離されている。

メモリ膜７９は、積層構造を有する。メモリ膜７９は、ゲート絶縁膜７９１と、電荷蓄積層７９２と、ブロック絶縁膜７９３とを含む。

ゲート絶縁膜（トンネル絶縁膜）７９１は、半導体ピラー７５の側面上に、設けられている。電荷蓄積層７９２は、ゲート絶縁膜７９１とブロック絶縁膜７９３との間に設けられている。電荷蓄積層７９２は、トラップ準位を含む絶縁膜（例えば、ＳｉＮ膜）を含む。尚、電荷蓄積層７９２は、半導体膜（例えば、シリコン膜）を含んでもよい。電荷蓄積層７９２が半導体膜を含む場合、半導体膜は、メモリセルＭＣごとに互いに分離されている。ブロック絶縁膜７９３は、電荷蓄積層７９２と導電層７０との間に設けられている。

尚、メモリ膜７９は、セレクトトランジスタＳＴ１，ＳＴ２，ＳＴ３のゲート電極（導電層７１，７２，７３）と半導体ピラー７５との間に設けられている。

半導体ピラー７５Ａ，７５Ｂは、メモリセルＭＣのチャネル領域となる。半導体ピラー７５Ａ，７５Ｂは、アモルファスシリコンまたはポリシリコンを含む。例えば、半導体ピラー７５は、柱状の絶縁体（例えば、酸化シリコン）と、柱状の絶縁体の側面を覆う半導体領域７５１とを含んでもよい。

例えば、図８に示されるように、メモリセルアレイの製造工程に起因して、半導体ピラー７５Ａ，７５Ｂは、テーパー状の断面形状を有している場合もある。この場合、Ｄ２方向（及びＤ１方向）における半導体ピラー７５の下部の寸法（直径）は、Ｄ２方向における半導体ピラー７５の上部の寸法より小さくなる。

尚、図８の例のように、接合部９９９に隣り合う導電層（上部アレイ層の最下層の導電層及び下部アレイ層の最上層の導電層のうち少なくとも一方）が、ダミーワード線ＤＷＬに用いられてもよい。この場合、ダミーワード線ＤＷＬより１つ上の導電層又は１つ下方の導電層が、中間セレクトゲート線ＳＧＭに、用いられる。

図９は、メモリセルの閾値電圧と記憶可能なデータとの関係を説明するための図である。図９に示されるように、メモリセルＭＣが、２ビット（“１１”、“１０”、“０１”、“００”）のデータを記憶する場合、メモリセルアレイ（ブロック，ページ）内における複数のメモリセルＭＣの閾値電圧は、２ビット（４値）のデータに対応するように、４つの閾値分布（ステート／レベル）ＴＤ−Ｅｒ，ＴＤ−Ａ，ＴＤ−Ｂ，ＴＤ−Ｃを取り得る。

Ｅｒレベルは、消去状態に対応する。Ａレベル、Ｂレベル及びＣレベルは、データの記憶状態（保持状態）に対応する。データの記憶時において、メモリセルＭＣの閾値電圧は、Ａレベル、Ｂレベル及びＣレベルの閾値分布ＴＤ−Ａ，ＴＤ−Ｂ，ＴＤ−Ｃのうち、いずれか１つに属する。これによって、メモリセルＭＣは、２ビットのデータを記憶する。
閾値分布間に、データの読み出しのための判定レベル（判定電圧）ＶＡ，ＶＢ，ＶＣが設定されている。これによって、メモリセルＭＣからのデータの読み出し時において、メモリセルＭＣが保持しているデータが判別される。例えば、メモリセルが２ビットのデータを記憶する場合、データの読み出しのための判定レベル（以下では、読み出しレベルともよぶ）として、レベルＶＡ，ＶＢ，ＶＣが用いられる。

読み出しパス電圧ＶＲＥＡＤは、メモリセルＭＣの取り得る複数の閾値分布のうち最も高い閾値分布（ここでは、Ｃレベル）の上限の電圧値よりも高い電圧値を有する。読み出しパス電圧ＶＲＥＡＤが印加されたメモリセルＭＣは、記憶しているデータに関わらずオンする。

各閾値分布の下限の電圧値の近傍に、データの書き込みのベリファイのための判定レベル（以下では、ベリファイレベルともよぶ）が、設定されている。これによって、メモリセルＭＣに対するデータの書き込み時において、メモリセルＭＣが書き込まれるべきデータに応じた閾値分布に達したか否か判定される。ベリファイレベルとして、レベルＶＡＶ，ＶＢＶ，ＶＣＶが、閾値分布ＴＤ−Ａ，ＴＤ−Ｂ，ＴＤ−Ｃに対してそれぞれ設定されている。尚、ベリファイレベルとして、各レベルにおける読み出しレベルとベリファイレベルとの間に、メモリセルの閾値電圧の状態を判定するための他のレベルが設けられてもよい。

フラッシュメモリ１の読み出し動作時において、複数の読み出しレベルのうち少なくとも１つを含む読み出し電圧が、メモリセルに印加される。フラッシュメモリ１の書き込み動作のベリファイ動作時において、複数のベリファイレベルのうち少なくとも１つを含むベリファイ電圧が、メモリセルに印加される。これによって、読み出し動作及びベリファイ動作において、メモリセルＭＣがオンするか否か検知される。この結果として、メモリセルの記憶しているデータ、或いは、データの書き込み中におけるメモリセルの閾値電圧の状態が、判別される。

メモリセルＭＣが記憶するデータは２ビットのデータに限らず、１つのメモリセルＭＣが１ビットのデータを記憶してもよい。また、１つのメモリセルＭＣが、３ビット以上のデータを記憶してもよい。

尚、本実施形態において、３次元構造のメモリセルアレイの構造、動作及び製造方法は、例えば、“三次元積層不揮発性半導体メモリ”という２００９年３月１９日に出願された米国特許出願１２／４０７，４０３号、“三次元積層不揮発性半導体メモリ”という２００９年３月１８日に出願された米国特許出願１２／４０６，５２４号、“不揮発性半導体記憶装置及びその製造方法”という２０１０年３月２５日に出願された米国特許出願１２／６７９，９９１号、“半導体メモリ及びその製造方法”という２００９年３月２３日に出願された米国特許出願１２／５３２，０３０号に記載された構成が、参照され、援用される。

図１０Ａ及び図１０Ｂは、本実施形態のフラッシュメモリを説明するための図である。図１０Ａ及び図１０Ｂは、本実施形態のフラッシュメモリの動作を模式的に示す図である。図１０Ａ及び図１０Ｂにおいて、図示の明瞭化のため、ビット線及びソース線の図示は、省略する。以下の説明において、選択アドレスに基づいた選択セルを含む選択ストリングユニットのドレイン側セレクトゲート線（選択されたドレイン側セレクトゲート線）の参照符号は、“ＳＧＤ−Ｓ”と表記され、選択セルを含む選択ストリングユニットのソース側セレクトゲート線（選択されたソース側セレクトゲート線）の参照符号は、“ＳＧＳ−Ｓ”と表記される。非選択ストリングユニットのドレイン側セレクトゲート線（選択されないドレイン側セレクトゲート線）の参照符号は、“ＳＧＤ−ＵＳ”と表記され、非選択ストリングユニットのソース側セレクトゲート線（選択されないソース側セレクトゲート線）の参照符号は、“ＳＧＳ−ＵＳ”と表記される。
中間セレクトゲート線ＳＧＭに関して、選択された中間セレクトゲート線の参照符号は、“ＳＧＭ−Ｓ”と表記され、選択されない中間セレクトゲート線の参照符号は、“ＳＧＭ−ＵＳ”と表記される。
また、選択されたワード線の参照符号は、“ＷＬ−Ｓ”と表記され、選択されないワード線の参照符号は、“ＷＬ−ＵＳ”と表記される。

上述のように、本実施形態のフラッシュメモリは、ＮＡＮＤストリング１１１内に、中間セレクトゲート線ＳＧＭ及び中間セレクトトランジスタＳＴ３を含む。これによって、本実施形態のフラッシュメモリは、メモリの動作に応じて、下部アレイ層１１０Ａ及び上部アレイ層１１０Ｂのうち一方のアレイ層の少なくとも一部分をビット線ＢＬ及びソース線ＳＬ（ＣＥＬＳＲＣ）から電気的に分離できる。

フラッシュメモリの読み出し動作（又はベリファイ動作）時において、半導体ピラー内に残留している電荷（以下では、残留電荷とよぶ）が、ワード線に対する電圧の印加によって、電荷蓄積層内に注入される可能性がある。このため、メモリセルに、読み出しディスターブが発生する可能性がある。

読み出しディスターブの抑制のために、読み出し動作の初期動作として、半導体ピラー内の残留電荷を放出する処理（以下では、放出処理とよばれる）が、実行される場合がある。

放出処理時において、半導体ピラーが、ビット線及びソース線の少なくとも一方と電気的に接続される。これによって、残留電荷が、半導体ピラーからビット線へ、又は、半導体ピラーからソース線へ、放出される。

放出処理時において半導体ピラーがビット線／ソース線に電気的に接続された場合、放出処理後のメモリセルの閾値電圧の判定時に、非選択のストリングユニットのＮＡＮＤストリングにおいて、ワード線と半導体ピラーとの間の電位差に起因した容量成分（寄生容量）が、発生する。この容量成分は、読み出し動作時の負荷として作用する。そのため、その負荷によって、フラッシュメモリの読み出し動作時（又はベリファイ動作時）において、電流（消費電力）の増大、ノイズの発生、動作速度の劣化などが引き起こされる可能性がある。

さらに、記憶容量の増大のためにブロックが複数のアレイ層を含む場合、ブロック内におけるメモリセルの数、ワード線の数、及び、複数の素子に共有される配線の数が増加するにしたがって、容量成分に起因した負荷の影響はさらに大きくなる。

本実施形態のフラッシュメモリは、読み出し動作時（又は、ベリファイ動作時）において、中間セレクトゲート線ＳＧＭに対する電位制御によって、非選択のストリングユニット内の上部アレイ層と下部アレイ層とを電気的に分離する。これによって、本実施形態のフラッシュメモリは、非選択のストリングユニットにおける選択されたワード線を含むメモリ段において、半導体ピラー内の残留電荷の放出処理を実行する。

電荷の放出処理と共に、本実施形態のフラッシュメモリにおいて、非選択のストリングユニットＳＵにおいて、選択されたワード線を含まないアレイ層は、オフ状態のセレクトトランジスタＳＴ３によって、ビット線及びソース線から電気的に分離されている。この結果として、本実施形態のフラッシュメモリは、非選択ストリングユニットにおいて、選択ワード線を含まないアレイ層内の半導体ピラーを、チャネルブーストできる。

図１０Ａは、選択ワード線が上部アレイ層１１０Ｂ内に存在する場合における、ブロック内の各部材間の導通状態を模式的に示す図である。図１０Ａにおいて、データの読み出し前の放出処理時の電位の関係が示されている。

図１０Ａにおいて、ドレイン側セレクトゲート線ＳＧＤ０が、選択アドレスに基づいた選択ドレイン側セレクトゲート線ＳＧＤ−Ｓに対応し、ソース側セレクトゲート線ＳＧＳ０が、選択アドレスに基づいた選択ソース側セレクトゲート線ＳＧＳ−Ｓに対応する。

図１０Ａにおいて、選択ストリングユニットＳＵ０の各セレクトゲート線ＳＧＤ−Ｓ，ＳＧＳ−Ｓ，ＳＧＭ−Ｓに、Ｈレベルの電圧（トランジスタのオン電圧）が印加される。これによって、選択ストリングユニットにおける、各ＮＡＮＤストリングの半導体ピラーは、ビット線及びソース線に電気的に接続される。

尚、読み出し動作時又はベリファイ動作時における放出処理後のメモリセルの閾値電圧の判定時において、非選択ストリングユニットは、ストリングユニット内の複数のセレクトゲート線のうち、少なくともドレイン側セレクトゲート線が非活性化されたストリングユニットである。非選択ストリングユニットにおいて、セレクトトランジスタＳＴ１のオフ電圧が、メモリセルの閾値電圧の判定時に、ドレイン側セレクトゲート線ＳＧＤに印加されている。これによって、非選択ストリングユニットは、ビット線ＢＬから電気的に分離されている。

図１０Ａの場合において、非選択ストリングユニットＳＵ１，ＳＵ２，ＳＵ３において、ドレイン側セレクトゲート線ＳＧＤ−ＵＳにＨレベルの電圧が印加される。

非選択ストリングユニットの中間セレクトゲート線ＳＧＭ−ＵＳに、Ｌレベルの電圧（トランジスタのオフ電圧）が印加されることによって、下部アレイ層１１０Ａの下部半導体ピラー７５Ａは、ビット線ＢＬ、ソース線ＣＥＬＳＲＣ、及び、上部アレイ層１１０Ｂの上部半導体ピラー７５Ｂから電気的に分離される。

但し、図１０Ａに示されるように、ソース側セレクトゲート線ＳＧＳ及び中間セレクトゲート線ＳＧＭのように、隣り合うストリングユニットＳＵ０，ＳＵ１間でセレクトゲート線が共有されている場合、共有されたセレクトゲート線ＳＧＳ，ＳＧＭの電位は、非選択ストリングユニットＳＵ１及び選択ストリングユニットＳＵ０間で、同じである。それゆえ、非選択ストリングユニットＳＵ１において、セレクトトランジスタＳＴ２，ＳＴ３はオンし、下部半導体ピラー７５Ａは、上部半導体ピラー７５Ｂ及びソース線ＣＥＬＳＲＣに電気的に接続されている。

この場合、選択ストリングユニットの半導体ピラー７５Ａ，７５Ｂと共に、非選択ストリングユニットにおける選択ワード線ＷＬ−Ｓを含む上部アレイ層１１０Ｂにおいて、半導体ピラー７５Ｂに対して、電荷の放出処理が実行される。この結果として、本実施形態のフラッシュメモリは、ホットエレクトロンによる読み出しディスターブを抑制できる。

メモリセルの閾値電圧の判定時において、ワード線ＷＬに対する読み出しパス電圧ＶＲＥＡＤの印加によって、下部アレイ層１１０Ａの部分９９Ａ内の半導体ピラー７５Ａはチャネルブーストされる。これによって、非選択ストリングユニットの下部アレイ層１１０Ａにおいて、ワード線ＷＬと半導体ピラー７５Ａとの間の容量成分は、発生しない。この結果として、本実施形態のフラッシュメモリ１は、容量成分に起因した負荷を、低減できる。

図１０Ｂは、選択ワード線が下部アレイ層１１０Ａ内に存在する場合における、ブロック内の各部材間の導通状態を模式的に示す図である。図１０Ｂにおいて、データの読み出し前の放出処理時の電位の関係が示されている。

図１０Ｂにおいて、図１０Ａの例と同様に、ドレイン側セレクトゲート線ＳＧＤ０及びソース側セレクトゲート線ＳＧＳ０が、選択されたセレクトゲート線ＳＧＤ−Ｓ，ＳＧＳ−Ｓにそれぞれ対応する。

図１０Ｂの場合において、選択ストリングユニットの各セレクトゲート線ＳＧＤ−Ｓ，ＳＧＳ−Ｓ，ＳＧＭ−ＳにＨレベルの電圧が印加される。非選択ストリングユニットにおいて、ソース側セレクトゲート線ＳＧＳ−ＵＳにＨレベルの電圧が印加され、ドレイン側セレクトゲート線ＳＧＤ−ＵＳにＬレベルの電圧が印加される。そして、非選択ストリングユニットの中間セレクトゲート線ＳＧＭに、Ｌレベルの電圧が印加される。これによって、非選択ストリングユニットにおいて、中間セレクトトランジスタＳＴ３は、オフし、上部半導体ピラー７５Ｂは、ビット線ＢＬ、下部半導体ピラー７５Ａ及びソース線ＳＬから電気的に分離される。

尚、図１０Ｂに示されるように、選択ストリングユニットＳＵ０とセレクトゲート線ＳＧＳ，ＳＧＭを共有する非選択ストリングユニットＳＵ１において、非選択ストリングユニットＳＵ１のセレクトトランジスタＳＴ２，ＳＴ３はオンし、半導体ピラー７５Ａ，７５Ｂは、ソース線ＣＥＬＳＲＣに接続されている。

この場合において、、選択ストリングユニットの半導体ピラー７５Ａ，７５Ｂと共に、非選択ストリングユニットにおける選択ワード線を含む下部アレイ層１１０Ａにおいて、下部半導体ピラー７５Ａに対する電荷の放出処理が実行される。この結果として、本実施形態のフラッシュメモリは、ホットエレクトロンによる読み出しディスターブを抑制できる。

また、メモリセルの閾値電圧の判定時において、ワード線ＷＬに対する読み出しパス電圧の印加により、上部アレイ層１１０Ｂの部分９９Ｂ内の半導体ピラー７５Ｂはチャネルブーストされる。この結果として、本実施形態のフラッシュメモリ１は、非選択ストリングユニットにおけるワード線ＷＬと半導体ピラー７５Ｂとの間の容量成分を削減でき、読み出し動作時における負荷を低減できる。

このように、本実施形態のフラッシュメモリは、寄生容量の影響を緩和しつつ、読み出しディスターブを抑制できる。

したがって、本実施形態のフラッシュメモリは、動作特性を向上できる。

（１ｂ） 動作例
図１１乃至図１６を参照して、第１の実施形態のメモリデバイスの動作例（制御方法）を、説明する。ここでは、図１１乃至１６に加えて、図１乃至図１０Ｂも適宜用いて、本実施形態のメモリデバイスの動作について、説明する。

（１ｂ−１） 基本例
図１１を参照して、本実施形態のメモリデバイス（例えば、フラッシュメモリ）の動作の基本例について、説明する。

本実施形態のフラッシュメモリを含むメモリシステムにおいて、メモリコントローラ５は、コマンド及び動作対象のアドレス（選択アドレス）を、フラッシュメモリ１に送信する（ステップＳ０）。

フラッシュメモリ１は、コマンド及び選択アドレスを受信する。これによって、フラッシュメモリ１は、コマンドに基づいた動作を開始する（ステップＳ１）。フラッシュメモリが実行する動作は、メモリセルの閾値電圧の判定を含む動作である。例えば、メモリセルの閾値電圧の判定は、読み出し動作、又は、書き込み動作におけるベリファイ動作に、含まれている。

フラッシュメモリ１は、選択アドレスに基づいて、動作の対象のメモリセルを含むブロック、ストリングユニット及びページを選択し、それらを活性化する。

フラッシュメモリ１は、選択されたブロック内のセレクトゲート線に対する制御を、開始する（ステップＳ２）。これによって、選択ストリングユニットＳＵ内のドレイン側セレクトゲート線ＳＧＤ、ソース側セレクトゲート線ＳＧＳ及び中間セレクトゲート線ＳＧＭが活性化される。例えば、選択ストリングユニットにおいて、セレクトトランジスタＳＴ１，ＳＴ２，ＳＴ３のオン電圧ＶＳＧが、選択された各セレクトゲート線ＳＧＤ，ＳＧＳ，ＳＧＭに印加される。

本実施形態において、フラッシュメモリ１は、非選択のストリングユニットに関して、中間セレクトゲート線ＳＧＭを非活性化する。そして、本実施形態のフラッシュメモリ１は、ドレイン側及びソース側セレクトゲート線ＳＧＤ，ＳＧＳのうち選択ワード線ＷＬを含むアレイ層１１０Ａ，１１０Ｂ内のセレクトゲート線を活性化し、選択ワード線ＷＬを含まないアレイ層１１０Ａ，１１０Ｂ内のセレクトゲート線ＳＧＤ，ＳＧＳを非活性化する。

図１０Ａに示されるように、上部アレイ層１１０Ｂ内のワード線ＷＬが、動作対象のアドレスとして選択された場合、非選択のドレイン側セレクトゲート線ＳＧＤが、活性化され、非選択のソース側セレクトゲート線ＳＧＳが非活性化される。非選択の中間セレクトゲート線ＳＧＭは、非活性化される。例えば、電圧ＶＳＧが、非選択のドレイン側セレクトゲート線ＳＧＤに印加され、セレクトトランジスタＳＴ２のオフ電圧（例えば、グランド電圧）ＶＳＳが、非選択のソース側セレクトゲート線ＳＧＳの印加される。

図１０Ｂに示されるように、下部アレイ層１１０Ａ内のワード線ＷＬが、動作対象のアドレスとして選択された場合、非選択のドレイン側セレクトゲート線ＳＧＤは、非活性化され、非選択のソース線側セレクトゲート線ＳＧＳは、活性化される。非選択の中間セレクトゲート線ＳＧＭは、非活性化される。例えば、セレクトトランジスタＳＴ１のオフ電圧ＶＳＳが、非選択のドレイン側セレクトゲート線ＳＧＤに印加され、電圧ＶＳＧが、非選択のソース側セレクトゲート線ＳＧＳの印加される。

フラッシュメモリ１は、各ストリングユニットＳＵの中間セレクトゲート線ＳＧＭの活性化及び非活性化の制御の後、ワード線に、メモリセルに対する動作のための電圧を印加する（ステップＳ３）。

これによって、非選択のストリングユニットにおける下部アレイ層１１０Ａ及び上部アレイ層１１０Ｂのいずれか一方において、半導体ピラー７５Ａ，７５Ｂ内の残留電荷が、オン状態のメモリセルＭＣ及びセレクトトランジスタを介して、ビット線ＢＬ又はソース線ＳＬに放出される。オフ状態のセレクトトランジスタによって、ビット線ＢＬ及びソース線ＳＬから電気的に分離されている半導体ピラーに対して、放出処理は施されない。

フラッシュメモリ１は、電荷の放出処理の後、選択ワード線に接続されたメモリセルの閾値電圧を判定する（ステップＳ４）。
メモリセルＭＣの閾値電圧の判定が、読み出し動作のために実行される場合、読み出し電圧が、選択ワード線ＷＬに印加される。メモリセルＭＣの閾値電圧の判定が、書き込み動作中のベリファイ動作のために実行される場合、ベリファイ電圧が、選択ワード線に印加される。読み出し動作／ベリファイ動作時において、読み出しパス電圧ＶＲＥＡＤが、選択ワード線以外のワード線（非選択ワード線）に印加される。

読み出し電圧（又はベリファイ電圧）の印加に応じたメモリセルのオン／オフの結果に基づいて、メモリセルの保持しているデータ（メモリセルの閾値電圧の状態）が、判別される。

本実施形態において、非選択のストリングユニットの下部／上部アレイ層１１０Ａ，１１０Ｂのうち、非活性化されたセレクトゲート線ＳＧＳ，ＳＧＳ，ＳＧＭによって他の部材から電気的に分離された部分内の半導体ピラーは、電気的にフローティングな状態である。それゆえ、図１０Ａの部分９９Ａ又は図１０Ｂの部分９９Ｂのように、電気的に分離されたアレイ層１１０内の半導体ピラー７５は、非選択ワード線に対する読み出しパス電圧ＶＲＥＡＤの印加によってチャネルブーストされ、半導体ピラー７５の電位は上昇する。これによって、部分９９内の容量成分は、低減される。

この結果として、フラッシュメモリの動作時において、選択ブロック内の非選択ストリングユニットの容量成分に起因する付加は、削減される。

上述のメモリセルの閾値電圧の判定を含む動作が１以上実行された後、フラッシュメモリ１がコマンドに基づく動作の終了を検知した場合、フラッシュメモリ１は、動作の終了をメモリコントローラ５へ通知する（ステップＳ５）。コマンドに基づく動作が、読み出し動作である場合、フラッシュメモリ１は、データをメモリコントローラ５へ送信する。

メモリコントローラ５は、フラッシュメモリ１からの動作の終了の通知を受け、フラッシュメモリの動作の終了を検知する（ステップＳ６）。フラッシュメモリ１からメモリコントローラ５にデータが送信されている場合、メモリコントローラ５は、データを受信し、受信したデータをホストデバイスに転送する。

以上の動作によって、本実施形態のフラッシュメモリの読み出し動作が完了する。

上述のように、フラッシュメモリの動作時において、ワード線−半導体ピラー間の容量成分に起因する負荷が、低減される。

この結果として、本実施形態のフラッシュメモリは、動作特性を向上できる。

（ｂ−２） 具体例
図１２乃至図１６を参照して、本実施形態のフラッシュメモリの動作の具体例について、説明する。

（ｂ−２−１） 読み出し動作
図１２及び図１３を用いて、本実施形態のフラッシュメモリの読み出し動作について、説明する。
図１２及び図１３は、本実施形態のフラッシュメモリの読み出し動作時における各配線の電圧波形を示す図である。

本実施形態において、読み出し動作（メモリセルの閾値電圧の判定処理）時におけるビット線の制御方式として、電流センス方式が、適用される。電流センス方式は、メモリセルのオン／オフに応じたビット線電流（セル電流）の発生をセンスすることによって、メモリセルの閾値電圧の状態を判定する方式である。
本実施形態において、読み出し動作時におけるワード線の制御方式として、スパイク動作が適用される。スパイク動作は、アドレスに示されるワード線（選択ワード線）と他のワード線（非選択ワード線）とに対して読み出し電圧より高い電圧を印加した後、選択ワード線の電位を読み出し電圧に設定する動作である。スパイク動作は、半導体ピラー内の電荷の放出を、効率化できる。

［上部アレイ層のメモリセルに対する読み出し動作］
図１２を用いて、上部アレイ層のメモリセルに対するデータの読み出し動作を、説明する。

＜時刻ｔ０＞
例えば、メモリコントローラ５は、時刻ｔ０において、ホストデバイス６００からの要求に応じて、読み出しコマンドＣＭＤ、データの読み出し対象の選択アドレスＡＤＲを、フラッシュメモリ１に送信する。

フラッシュメモリ１は、読み出しコマンドＣＭＤ及び選択アドレスＡＤＲを受信する。シーケンサ１９は、読み出しコマンドＣＭＤに基づいて、読み出し動作を開始する。
シーケンサ１９は、以下のように、読み出し動作を実行するように、フラッシュメモリ１内の各回路を制御する。

時刻ｔ０において、シーケンサ１９は、レディ／ビジー信号Ｒ／Ｂの信号レベルを、ＨレベルからＬレベルに遷移させる。これによって、フラッシュメモリ１における読み出し動作の開始が、メモリコントローラ５に通知される。

電圧生成回路４０は、シーケンサ１９の制御によって、読み出し動作に用いられる各種の電圧を、生成する。

＜時刻ｔ１ａ＞
時刻ｔ１ａにおいて、ソース線・ウェル制御回路５０は、ソース線ＣＥＬＳＲＣ（ＳＬ）に、グランド電圧ＶＳＳを印加する。

ロウ制御回路１２は、選択されたブロックＢＫ内の選択されたストリングユニットＳＵに関して、選択されたドレイン側セレクトゲート線ＳＧＤ−Ｓ及び選択されたソース側セレクトゲート線ＳＧＳ−Ｓに、電圧ＶＳＧを印加する。これによって、セレクトトランジスタＳＴ１，ＳＴ２はオンする。

ビット線ＢＬは、オン状態のセレクトトランジスタＳＴ２を介して、半導体ピラー７５に電気的に接続される。ソース線ＣＥＬＳＲＣは、オン状態のセレクトトランジスタＳＴ１及びウェル領域７０２を介して、半導体ピラー７５に電気的に接続される。

選択ブロックＢＫの非選択のストリングユニットＳＵにおいて、ロウ制御回路１２は、電圧ＶＳＧを、非選択のドレイン側セレクトゲート線ＳＧＤ−ＵＳに印加する。ロウ制御回路１２は、電圧ＶＳＳを、非選択のソース側セレクトゲート線ＳＧＳ−ＵＳに印加する。これによって、非選択ストリングユニットにおいて、セレクトトランジスタＳＴ１はオンし、セレクトトランジスタＳＴ２はオフする。

本実施形態において、選択ブロックＢＫの選択ストリングユニット（例えば、ストリングユニットＳＵ０）において、ロウ制御回路１２は、ドライバ１２９からの電圧ＶＳＧを、選択された中間セレクトゲート線ＳＧＭ−Ｓに印加する。これによって、選択ストリングユニットＳＵにおいて、中間セレクトトランジスタＳＴ３は、オンする。

選択ブロックＢＫの非選択ストリングユニットにおいて、ロウ制御回路１２は、中間セレクトゲート線ＳＧＭ−ＵＳに、グランド電圧ＶＳＳを印加する。これによって、非選択ストリングユニットにおいて、中間セレクトトランジスタＳＴ３は、オフする。この結果として、非選択ストリングユニットにおいて、下部アレイ層１１０Ａの半導体ピラー７５と上部アレイ層１１０Ｂの半導体ピラー７５Ｂとは、オフ状態の中間セレクトトランジスタＳＴ３によって、電気的に分離される。

各ストリングユニットにおいて中間セレクトゲート線ＳＧＭに隣り合うワード線がダミーワード線として用いられている場合、そのダミーワード線のそれぞれの電位は、隣り合う中間セレクトゲート線ＳＧＭ−Ｓ，ＳＧＭ−ＵＳのそれぞれの電位と同じように、制御される。

尚、配線遅延に起因して、配線に対するある電圧の印加の開始から配線の電位が有る電圧に達するまでに、タイムラグが生じる。

＜時刻ｔ２ａ＞
時刻ｔ２ａにおいて、ロウ制御回路１２は、非選択ワード線ＷＬ−ＵＳに対する読み出しパス電圧ＶＲＥＡＤの印加を、開始する。ロウ制御回路１２は、非選択ワード線ＷＬ−ＵＳＥＬに対する電圧ＶＲＥＡＤの印加と共に、選択ワード線ＷＬ−Ｓに対する電圧の印加を開始する。非選択ワード線ＷＬ−ＵＳ及び選択ワード線ＷＬ−Ｓの電位が、上昇する。

これによって、非選択ワード線ＷＬ−ＵＳの電位の制御時において、非選択ワード線ＷＬ−ＵＳに接続されたメモリセル（非選択セル）におけるチャネルの形成と共に、選択ワード線ＷＬ−Ｓに接続されたメモリセル（選択セル）においてチャネルが形成できる。
半導体ピラー７５内の電荷は、形成されたチャネルを介してビット線ＢＬ又はソース線ＳＬに放出される。

この結果として、選択セル付近における局所的な電界集中を抑制し、選択セル及び選択セルに隣り合う非選択セルに対する誤書き込みの発生を、低減できる。

このように、本実施形態において、ワード線ＷＬに対するスパイク動作が、実行される。

＜時刻ｔ３ａ＞
時刻ｔ３ａにおいて、センスアンプ回路３０において、センスアンプユニット１３１は、シーケンサ１９の制御によって、各ビット線ＢＬの充電を開始する。

選択ワード線ＷＬ−Ｓの電位は、読み出し電圧ＶＣＧＲＶ以上に上昇している。ロウ制御回路１２は、読み出し電圧ＶＣＧＲＶに収束するように、選択ワード線ＷＬ−Ｓの電位を低下させる。尚、非選択ワード線ＷＬ−ＵＳに対する電圧ＶＲＥＡＤの印加は、継続される。

非選択ストリングユニットにおいて、ロウ制御回路１２は、ドレイン側セレクトゲート線ＳＧＤ−ＵＳに対する電圧の印加を停止する。これによって、非選択のドレイン側セレクトゲート線ＳＧＤ−ＵＳの電位は、グランド電圧ＶＳＳに設定される。

選択ストリングユニットにおいて、ドレイン側セレクトゲート線ＳＧＤ−Ｓの電位、ソース側セレクトゲート線ＳＧＳ−Ｓの電位、及び、中間セレクトゲート線ＳＧＭ−Ｓの電位は、電圧ＶＳＧに維持される。
非選択ストリングユニットにおいて、中間セレクトゲート線ＳＧＭ−ＵＳの電位は、グランド電圧ＶＳＳに維持される。

時刻ｔ１ａから時刻ｔ３ａまでの期間ＴＡにおいて、非選択のドレイン側セレクトゲート線ＳＧＤ−ＵＳに電圧ＶＳＧが印加され、ドレイン側セレクトゲート線ＳＧＤ−ＵＳに接続されたセレクトトランジスタＳＴ１は、オンしている。期間ＴＡにおいて、非選択ストリングユニットの上部半導体ピラー７５Ｂは、ビット線ＢＬに電気的に接続されている。上部半導体ピラー７５Ｂ内の電荷は、オン状態のセレクトトランジスタＳＴ１を介して、ビット線ＢＬに放出される。

一方、期間ＴＡにおいて、グランド電圧ＶＳＳが、非選択の中間セレクトゲート線ＳＧＭ−ＵＳ及び非選択のソース側セレクトゲート線ＳＧＳ−ＵＳに印加され、中間セレクトゲート線ＳＧＭ−ＵＳに接続されたセレクトトランジスタＳＴ３及び非選択のソース側セレクトゲート線ＳＧＳ−ＵＳに接続されたセレクトトランジスタＳＴ２は、オフする。

それゆえ、非選択ストリングユニットの下部半導体ピラー７５Ａは、ビット線ＢＬ及びソース線ＣＥＬＳＲＣから電気的に分離され、電気的にフローティングな状態である。この結果として、非選択ワード線ＷＬ−ＵＳの電位の上昇に伴って、フローティング状態の半導体ピラー７５Ａは、チャネルブーストされる。

＜時刻ｔ４ａ＞
ビット線ＢＬの充電待ち期間（デベロップメント期間）ＴＢが経過した後、時刻ｔ４ａにおいて、ビット線ＢＬの電位は、ある大きさの電圧Ｖｐｒｅ程度に設定される。選択ワード線ＷＬ−Ｓの電位は、読み出し電圧ＶＣＧＲＶに設定され、非選択ワード線ＷＬ−ＵＳの電位は、読み出しパス電圧ＶＲＥＡＤに設定される。

読み出しパス電圧ＶＲＥＡＤが印加された非選択セルは、オンする。
選択セルＭＣに関して、読み出し電圧ＶＣＧＲＶ以下のしきい値電圧を有するメモリセルＭＣはオンし、読み出し電圧ＶＣＧＲＶより大きいしきい値電圧を有するメモリセルＭＣはオフする。

読み出し電圧ＶＣＧＲＶの印加によって、選択セルＭＣがオンした場合、電流（セル電流）がビット線ＢＬとソース線ＣＥＬＳＲＣとの間を流れる。電流の発生に伴って、センスアンプユニット１３１内におけるビット線ＢＬに接続されたノードの電位が、変動する。一方、読み出し電圧ＶＣＧＲＶの印加時に、選択セルがオフしている場合、電流はオフ状態の選択セルに接続されたビット線ＢＬとソース線ＳＬとの間に、流れない。この場合、ビット線ＢＬに接続されたノードの電位は、変動しない。

センスアンプユニット１３１が、ビット線における電流の発生の有無をセンスする。センスアンプユニット１３１は、このセンス結果に対応する信号を、各ビット線に対応したラッチ回路に取り込む。

このように、１ビットのデータに関して、読み出し電圧ＶＣＧＲを基準（判定レベル）に用いて、メモリセルＭＣが記憶しているデータが、“１”データであるか、“０”データであるか、判定される。

メモリセルの閾値電圧の判定時において、半導体ピラー７５Ａのチャネルブーストによって、部分９９Ａのワード線ＷＬ−ＵＳと半導体ピラー７５Ａとの電位差は、小さくなる。そのため、部分９９Ａの容量成分は、選択ブロック内の容量成分から削減されている。この結果として、非選択ストリングユニットの半導体ピラーに起因する負荷は、低減される。

尚、図１２において、１ビットのデータを読み出すために、読み出し電圧ＶＣＧＲの電圧値は、一定の値に設定されている。但し、１つのメモリセルが２ビット以上のデータを記憶する場合、メモリセルＭＣ内のデータを１ビットずつ連続して読み出すために、読み出し電圧ＶＣＧＲは、複数の電圧値を含む場合がある。

＜時刻ｔ５ａ及び時刻ｔ６ａ＞
ビット線ＢＬの電流の発生の有無がセンスされた後、時刻ｔ５ａ及び時刻ｔ６ａにおいて、各配線が非活性化される。

時刻ｔ５ａにおいて、センスアンプユニット１３１は、ビット線ＢＬの電位を、グランド電圧ＶＳＳに設定する。
時刻ｔ６ａにおいて、各セレクトゲート線ＳＧＤ，ＳＧＭ，ＳＧＳの電位、及び、ワード線ＷＬ−Ｓ，ＷＬ−ＵＳの電位を、電圧Ｖｓｓに順次設定する。

このように、時刻ｔ５ａから時刻ｔ６ａまでの期間において、選択ブロックＢＫ内の各配線ＳＧＤ，ＳＧＳ，ＳＧＭ，ＷＬ，ＢＬが非活性化される。
これによって、メモリセルＭＣからのデータの読み出しが、終了する。

シーケンサ１９は、レディ／ビジー信号Ｒ／Ｂの信号レベルを、Ｈレベルに変える。これによって、フラッシュメモリ１内部における読み出し動作の終了が、メモリコントローラ５に通知される。

メモリセルから読み出されたデータは、フラッシュメモリ１からメモリコントローラ５に転送される。

以上のように、本実施形態のフラッシュメモリ１における上部アレイ層内のメモリセルに対する読み出し動作が、終了する。

［下部アレイ層のメモリセルに対する読み出し動作］
図１３を用いて、上部アレイ層のメモリセルに対するデータの読み出し動作を、説明する。下部アレイ層１１０Ａのメモリセルに対するデータの読み出しは、選択されるワード線ＷＬｋの制御に加えて、非選択ストリングユニットのセレクトゲート線の制御に関して、上部アレイ層１１０Ｂのメモリセルに対するデータの読み出しと異なる。

＜時刻ｔ１ｂ＞
コマンド及び選択アドレスの受信（時刻ｔ０）の後、時刻ｔ１ｂにおいて、ソース線・ウェル制御回路５０は、ソース線ＣＥＬＳＲＣ（ＳＬ）に、グランド電圧ＶＳＳを印加する。

ロウ制御回路１２は、選択されたブロックＢＬＫ内の選択ストリングユニットＳＵに関して、選択された各セレクトゲート線ＳＧＤ−Ｓ，ＳＧＳ−Ｓに、電圧ＶＳＧを印加する。本実施形態において、選択ストリングユニットにおいて、ロウ制御回路１２は、ドライバ１２９からの電圧ＶＳＧを、選択された中間セレクトゲート線ＳＧＭ−Ｓに印加する。これによって、選択ストリングユニットにおいて、中間セレクトトランジスタＳＴ３は、オンし、下部半導体ピラー７５Ａは、上部半導体ピラー７５Ｂに電気的に接続される。選択ストリングユニットにおいて、半導体ピラー７５は、オン状態の中間セレクトトランジスタＳＴ１，ＳＴ２，ＳＴ３によって、ビット線ＢＬ及びソース線ＣＥＬＳＲＣに電気的に接続される。

選択ワード線ＷＬ−Ｓが下部アレイ層１１０Ａ内のワード線である場合、選択ブロックの非選択ストリングユニットにおいて、ロウ制御回路１２は、電圧ＶＳＳを、非選択のドレイン側セレクトゲート線ＳＧＤ−ＵＳに印加し、電圧ＶＳＧを、非選択のソース側セレクトゲート線ＳＧＳ−ＵＳに印加する。これによって、非選択ストリングユニットにおいて、トランジスタＳＴ１はオフし、トランジスタＳＴ２はオンする。また、非選択ストリングユニットにおいて、ロウ制御回路１２は、中間セレクトゲート線ＳＧＭ−ＵＳに、電圧ＶＳＳを印加する。これによって、非選択ストリングユニットにおいて、中間セレクトトランジスタＳＴ３は、オフする。

この結果として、非選択ストリングユニットにおいて、上部半導体ピラー７５Ｂと下部半導体ピラー７５Ａは、オフ状態の中間セレクトトランジスタＳＴ３によって、電気的に分離される。

＜時刻ｔ２ｂ＞
時刻ｔ２ｂにおいて、ロウ制御回路１２は、スパイク動作によって、ワード線ＷＬ−Ｓ，ＷＬ−ＵＳに対する読み出しパス電圧ＶＲＥＡＤの印加を、開始する。非選択ワード線ＷＬ−ＵＳ及び選択ワード線ＷＬ−Ｓの電位が、上昇する。

期間ＴＡにおいて、半導体ピラー７５内の電荷は、オン状態のトランジスタを介して、ビット線ＢＬ又はソース線ＳＬに放出される。

＜時刻ｔ３ｂ＞
時刻ｔ３ｂにおいて、ロウ制御回路１２は、選択ワード線ＷＬｋにおける読み出し電圧ＶＣＧＲＶ以上の電位から読み出し電圧ＶＣＧＲＶに低下させる。センスアンプ回路１３は、ビット線ＢＬを充電する。

非選択ストリングユニットにおいて、ロウ制御回路１２は、ソース側セレクトゲート線ＳＧＳ−ＵＳに対する電圧ＶＳＧの印加を停止する。これによって、非選択のソース側セレクトゲート線ＳＧＳ−ＵＳの電位は、グランド電圧ＶＳＳに設定され、セレクトトランジスタＳＴ２はオフする。

尚、選択ストリングユニットにおいて、ドレイン側セレクトゲート線ＳＧＤ−Ｓの電位、ソース側セレクトゲート線ＳＧＳ−Ｓの電位、及び、中間セレクトゲート線ＳＧＭ−Ｓの電位は、電圧ＶＳＧに維持される。また、非選択ストリングユニットにおいて、中間セレクトゲート線ＳＧＭの電位は、グランド電圧ＶＳＳに維持される。

＜時刻ｔ４ｂ＞
期間ＴＢにおけるビット線の充電の後、時刻ｔ４ｂにおいて、ビット線ＢＬの電位は、電圧Ｖｐｒｅ程度に設定される。選択ワード線ＷＬ−Ｓの電位は、読み出し電圧ＶＣＧＲＶに設定され、非選択ワード線ＷＬ−ＵＳの電位は、読み出しパス電圧ＶＲＥＡＤに設定される。

上述のように、読み出し電圧ＶＣＧＲＶの印加による選択セルＭＣのオン又はオフに応じて、ビット線ＢＬにセル電流が流れる。
センスアンプユニット１３１は、ビット線における電流の発生（又は、ノードの電位の変動）の有無をセンスする。センスアンプユニット１３１は、このセンス結果に対応する信号を、各ビット線に対応したラッチに取り込む。

下部アレイ層１１０Ａ内のメモリセルの閾値電圧の判定動作時、非選択ストリングユニットＳＵの上部半導体ピラー７５Ｂは、チャネルブーストされる。

それゆえ、非選択ストリングユニットにおける上部アレイ層１１０Ｂ内の半導体ピラー−ワード線間の容量成分（負荷）が低減された状態で、メモリセルＭＣの保持しているデータが、判定される。

＜時刻ｔ５ｂ及び時刻ｔ６ｂ＞
時刻ｔ５ｂにおいて、センスアンプ回路１３は、ビット線ＢＬの電位を、グランド電圧ＶＳＳに設定する。
時刻ｔ６ｂにおいて、各セレクトゲート線ＳＧＤ，ＳＧＭ，ＳＧＳの電位、及び、ワード線ＷＬ−Ｓ，ＷＬ−ＵＳの電位を、電圧Ｖｓｓに順次設定する。

このように、時刻ｔ５ｂから時刻ｔ６ｂまでの期間において、選択ブロックＢＫ内の各配線が非活性化され、選択セルからのデータの読み出しが、終了する。
メモリセルから読み出されたデータは、フラッシュメモリ１からメモリコントローラ５に転送される。

以上のように、本実施形態のフラッシュメモリ１における下部アレイ層内のメモリセルに対する読み出し動作が、終了する。

（ｂ−２−２） 書き込み動作
図１４を用いて、本実施形態のフラッシュメモリの書き込み動作について、説明する。図１４は、本実施形態のフラッシュメモリの書き込み動作時における各配線の電圧波形を示す図である。

＜時刻ｔ２０＞
図１４に示されるように、例えば、メモリコントローラ５は、時刻ｔ２０において、ホストデバイス６００からの要求に応じて、書き込みコマンド、データを書き込むべきアドレス（選択アドレス）、及び書き込むべきデータを、フラッシュメモリ１に送信する。フラッシュメモリ１は、書き込みコマンド、選択アドレス及びデータを受信する。シーケンサ１９は、書き込みコマンドに基づいて、書き込み動作を開始する。
フラッシュメモリ１において、書き込み動作は、１以上の書き込みループを含む。１以上の書き込みループが実行されることによって、データが、選択アドレスに属するメモリセル内に書き込まれる。

書き込みループは、プログラム動作とベリファイ動作とを含む。プログラム動作によって、メモリセルの閾値電圧が、正の方向にシフトされる。ベリファイ動作によって、メモリセルの閾値電圧が、書き込むべきデータに対応する値に達しているか否か判定される。

シーケンサ１９は、以下のように、書き込み動作を実行するように、フラッシュメモリ１内の各回路を制御する。

＜時刻ｔ２１＞
プログラム動作時において、時刻ｔ２１において、センスアンプ回路１３は、ビット線ＢＬの電位の制御を開始する。

センスアンプ回路１３において、センスアンプユニット１３１は、データを書き込むべきメモリセルに接続されたビット線ＢＬに、グランド電圧ＶＳＳを印加する。これによって、メモリセルＭＣは、プログラム可能状態(programable)に設定される。
センスアンプ回路１３において、センスアンプユニット１３１は、データを書き込まないメモリセルに接続されたビット線ＢＬに、電圧Ｖ１を印加する。これによって、メモリセルＭＣは、プログラム禁止状態（inhibit）に設定される。尚、プログラム禁止状態に設定されるメモリセルは、“Ｅｒ”レベルに維持すべきメモリセル、又は、閾値電圧が書き込むべきデータに対応した値に達したメモリセルである。

ロウ制御回路１２は、各セレクトゲート線ＳＧＤ−Ｓ，ＳＧＤ−ＵＳ，ＳＧＳ−Ｓ，ＳＧＳ−ＵＳ，ＳＧＭ−Ｓ，ＳＧＭ−ＵＳの電位の制御を開始する。

ロウ制御回路１２は、電圧ＶＳＧＤを選択ストリングユニットのドレイン側セレクトゲート線ＳＧＤ−Ｓに印加する。ロウ制御回路１２は、電圧ＶＳＧＤを非選択ストリングユニットのドレイン側セレクトゲート線ＳＧＤ−ＵＳに印加する。

ロウ制御回路１２は、電圧ＶＳＧＭを選択ストリングユニットの中間セレクトゲート線ＳＧＭ−Ｓに印加する。ロウ制御回路１２は、グランド電圧ＶＳＳを非選択ストリングユニットの中間セレクトゲート線ＳＧＭ−ＵＳに印加する。

ロウ制御回路１２は、電圧ＶＳＧＳを選択ストリングユニットのソース側セレクトゲート線ＳＧＳ−Ｓに印加し、グランド電圧ＶＳＳを非選択ストリングユニットのソース側セレクトゲート線ＳＧＳ−ＵＳに印加する。

ソース線ドライバ１５は、電圧Ｖ２を、ソース線ＣＥＬＳＲＣに印加する。

電圧ＶＳＧＤ，ＶＳＧＳ，ＶＳＧＭは、セレクトトランジスタＳＴ１，ＳＴ２，ＳＴ３のオン電圧である。電圧ＶＳＧＤ，ＶＳＧＳ，ＶＳＧＭは、例えば、５Ｖから６Ｖ程度である。電圧Ｖ１は、１．５Ｖから２．５Ｖ程度である。電圧Ｖ２は、０．８Ｖから１．２Ｖ程度である。

選択ストリングユニットにおいて、電圧ＶＳＳが印加されたビット線ＢＬのＮＡＮＤストリング１１１において、セレクトトランジスタＳＴ１，ＳＴ３はオンし、半導体ピラー７５は、ビット線に電気的に接続される。電圧Ｖ１が印加されたビット線ＢＬのＮＡＮＤストリング１１１において、セレクトトランジスタＳＴ１は、カットオフし、ビット線ＢＬは半導体ピラー７５から電気的に分離される。

また、非選択ストリングユニットにおいて、セレクトトランジスタＳＴ１はオンし、セレクトトランジスタＳＴ３はオフする。非選択ストリングユニットにおいて、上部半導体ピラー７５Ｂは、ビット線ＢＬに接続され、下部半導体ピラー７５Ａは、ビット線ＢＬから電気的に分離される。

尚、選択ストリングユニットと中間セレクトゲート線ＳＧＭ及びソース側セレクトゲート線ＳＧＳを共有する非選択ストリングユニットに関して、読み出し動作と同様に、非選択ストリングユニットの中間セレクトゲート線ＳＧＭ及びソース側セレクトゲート線ＳＧＳの電位は、選択ストリングユニットの中間セレクトゲート線ＳＧＭ及びソース側セレクトゲート線ＳＧＳの電位と同じである。

＜時刻ｔ２２＞
時刻ｔ２２において、ロウ制御回路１２は、ワード線ＷＬの電位の制御を開始する。ロウ制御回路１２は、ワード線ＷＬに書き込みパス電圧Ｖｐａｓｓを印加する。

ロウ制御回路１２は、非選択のドレイン側セレクトゲート線ＳＧＤ−ＵＳの電位を、電圧ＶＳＧＤからグランド電圧ＶＳＳに下げる。これによって、ドレイン側セレクトゲート線ＳＧＤ−ＵＳのセレクトトランジスタＳＴ２はオフされ、非選択ストリングユニットの半導体ピラー７５は、ビット線ＢＬから電気的に分離される。

＜時刻ｔ２３＞
時刻ｔ２３において、ロウ制御回路１２は、選択ワード線ＷＬ−Ｓの電位を、書き込みパス電圧Ｖｐａｓｓからプログラム電圧ＶＰＧＭに上げる。非選択ワード線ＷＬ−ＵＳの電位は、書き込みパス電圧Ｖｐａｓｓに維持される。尚、プログラム電圧ＶＰＧＭの電圧値は、書き込み動作の進捗に応じて変化する。書き込みループの実行回数に応じて、プログラム電圧ＶＰＧＭの初期値に、ある電圧値（ステップアップ電圧）が、順次加算される。

プログラム電圧ＶＰＧＭの印加によって、グランド電圧ＶＳＳが印加されたビット線ＢＬのメモリセルの閾値電圧は、正の方向にシフトされる。これによって、プログラム可能状態のメモリセルの閾値電圧は、上昇する。

電圧Ｖ１が印加されたビット線ＢＬに接続されたセレクトトランジスタは、カットオフする。それゆえ、電圧Ｖ１が印加されたビット線ＢＬに接続されたメモリセルは、チャネルブーストされる。これによって、プログラム電圧ＶＰＧＭの印加時において、プログラム禁止状態のメモリセルの閾値電圧は、ほとんど変化しない。

＜時刻ｔ２４から時刻ｔ２６＞
メモリセルの閾値電圧のシフト（電荷蓄積層に対する電荷の注入）のために確保された期間が経過した後、シーケンサ１９は、プログラム動作の完了のために、各配線の電位を低下させる。

時刻ｔ２４において、ロウ制御回路１２は、選択ワード線ＷＬ−Ｓの電位を、プログラム電圧Ｖｐｇｍから電圧Ｖｐａｓｓに低下させる。時刻ｔ２５において、ロウ制御回路１２は、選択ワード線ＷＬ−Ｓ及び非選択ワード線ＷＬ−ＵＳの電位を、電圧Ｖｐａｓｓからグランド電圧ＶＳＳに低下させる。
この後、時刻ｔ２６において、電圧Ｖ１が印加されているビット線ＢＬに関して、センスアンプ回路１３は、ビット線ＢＬの電位を、電圧Ｖ１からグランド電圧ＶＳＳに低下させる。

ロウ制御回路１２は、選択セレクトゲート線ＳＧＤ−Ｓ，ＳＧＳ−Ｓ，ＳＧＭ−Ｓの電位を、グランド電圧ＶＳＳに設定する。ソース線ドライバ１５は、ソース線ＣＥＬＳＲＣの電位を、電圧Ｖ２からグランド電圧ＶＳＳに下げる。

これによって、ある書き込みループにおけるプログラム動作が終了する。

図１４に示されるプログラム動作の後、ベリファイ動作が実行される。ベリファイ動作は、読み出し動作に類似する動作である。ベリファイ動作は、コントローラ５からのコマンド無しに、プログラム動作に連続して実行される。読み出し電圧の代わりに、１以上のベリファイレベルを含むベリファイ電圧が選択ワード線ＷＬ−Ｓに印加されることが、ベリファイ動作と読み出し動作と間で、異なる。このように、ベリファイ動作において、メモリセルＭＣの閾値電圧の状態が、判定される。尚、書き込み動作の進捗に応じて、データのプログラムが完了したレベルのベリファイレベルは、ベリファイ電圧から省略されてもよい。

ベリファイ動作において、選択ワード線ＷＬ−Ｓが上部アレイ層１１０Ｂ内のワード線ＷＬＵである場合、ベリファイ動作は、図１２の読み出し動作と実質的に同じ動作によって、実行される。選択ワード線ＷＬ−Ｓが下部アレイ層１１０Ａ内のワード線ＷＬＬである場合、ベリファイ動作は、図１３の読み出し動作と実質的に同じ動作によって、実行される。

選択セルの閾値電圧が、書き込むべきデータに対応する電圧値に達するまで、図１４のプログラム動作と図１１／図１２のベリファイ動作とを含む書き込みループが、繰り返し実行される。

以上のように、本実施形態のフラッシュメモリの書き込み動作が、実行される。

（ｂ−２−３） 消去動作
図１５及び図１６を用いて、本実施形態のフラッシュメモリの消去動作について説明する。

［ブロック消去動作］
図１５は、本実施形態のフラッシュメモリの消去動作時における各配線の電圧波形を示す図である。図１５において、フラッシュメモリのデータがブロック単位で消去される例が、示されている。

＜時刻ｔ３０ａ＞
図１５に示されるように、例えば、時刻ｔ３０ａにおいて、メモリコントローラ５からのコマンド（ホストデバイスの要求）又はフラッシュメモリ１の内部処理に基づいて、シーケンサ１９は、消去対象のブロック（選択ブロック）に対する消去動作を開始する。
＜時刻ｔ３１ａ＞
時刻ｔ３１ａにおいて、センスアンプ回路１３及びソース線ドライバ１５は、ビット線ＢＬ及びソース線ＳＬの電位の制御を開始する。センスアンプユニット１３１は、ビット線ＢＬに、消去電圧ＶＥＲＡを印加する。ソース線ドライバ１５は、ソース線ＣＥＬＳＲＣに、消去電圧ＶＥＲＡを印加する。

ロウ制御回路１２は、選択ブロックにおいて、ワード線ＷＬ及び各セレクトゲート線ＳＧＤ，ＳＧＳ，ＳＧＭの電位の制御を開始する。

ロウ制御回路１２は、電圧Ｖ３を、選択ブロックにおいて、全てのストリングユニットのドレイン側セレクトゲート線ＳＧＤ、及び、全てのストリングユニットのソース側セレクトゲート線ＳＧＳに、印加する。ロウ制御回路１２は、電圧Ｖ３を、選択ブロック内の全てのストリングユニットの中間セレクトゲート線ＳＧＭに印加する。これによって、各セレクトトランジスタＳＴ１，ＳＴ２，ＳＴ３はオンする。電圧Ｖ３は、消去電圧ＶＥＲＡより低い電圧である。例えば、消去電圧ＶＥＲＡが２０Ｖ程度である場合、電圧Ｖ３は、１３Ｖから１５Ｖ程度である。

ロウ制御回路１２は、選択ブロック内の全てのワード線ＷＬに、グランド電圧ＶＳＳを印加する。

消去電圧ＶＥＲＡが、ビット線ＢＬ及びソース線ＣＥＬＳＲＣを介して、半導体ピラー７５及びウェル領域７０２に印加される。

このように、消去動作時において、半導体ピラー７５の電位が、ワード線ＷＬの電位より高くなる。これによって、電荷蓄積層７９２内の電荷が、半導体ピラー７５に放出される。この結果として、メモリセルが、消去状態（“Ｅｒ”レベル）に設定される。

＜時刻ｔ３２ａ＞
時刻ｔ３２ａにおいて、ロウ制御回路１２は、セレクトゲート線ＳＧＤ，ＳＧＳ，ＳＧＭの電位を、電圧Ｖ３からグランド電圧ＶＳＳに下げる。
センスアンプ回路１３において、センスアンプユニット１３１は、ビット線ＢＬの電位を、消去電圧ＶＥＲＡからグランド電圧ＶＳＳに下げる。ソース線ドライバ１５は、ソース線ＣＥＬＳＲＣの電位を、消去電圧ＶＥＲＡからグランド電圧ＶＳＳに下げる。

これによって、フラッシュメモリにおけるブロック単位の消去動作が、終了する。

［分割消去動作］
図１６は、本実施形態のフラッシュメモリの消去動作時における各配線の電圧波形を示す図である。上述のように、フラッシュメモリは、ブロックより小さい単位で、データの消去を実行できる。図１６において、フラッシュメモリのデータがブロック内のある制御単位で消去される例が、示されている。

＜時刻ｔ３０ｂ＞
図１６に示されるように、例えば、時刻ｔ３０ｂにおいて、メモリコントローラ５からのコマンド（ホストデバイスの要求）又はフラッシュメモリ１の内部処理に基づいて、シーケンサ１９は、消去動作を開始する。
例えば、部分消去動作が実行される場合、選択ブロックのうち、ブロック内に設定された部分消去のための制御単位のうち１つが、選択される。制御単位は、１以上のワード線を含む。

＜時刻ｔ３１ｂ＞
時刻ｔ３１ｂにおいて、ブロック消去動作と同様に、センスアンプユニット１３１は、ビット線ＢＬに、消去電圧ＶＥＲＡを印加する。ソース線ドライバ１５は、ソース線ＣＥＬＳＲＣに、消去電圧ＶＥＲＡを印加する。ロウ制御回路１２は、選択ブロックにおいて、電圧Ｖ３を、全てのストリングユニットＳＵのドレイン側セレクトゲート線ＳＧＤ、全てのストリングユニットＳＵのソース側セレクトゲート線ＳＧＳ、及び、全てのストリングユニットＳＵの中間セレクトゲート線ＳＧＭに印加する。
部分消去動作において、ロウ制御回路１２は、選択ブロック内の消去対象の制御単位（選択制御単位）のワード線ＷＬ−Ｓに、グランド電圧ＶＳＳを印加する。
ロウ制御回路１２は、消去対象以外の制御単位（非選択の制御単位）のワード線ＷＬ−ＵＳに、消去電圧ＶＥＲＡを印加する。

尚、部分消去のための制御単位（選択ワード線の本数）は、１つのアレイ層単位でもよいし、アレイ層より小さい単位でもよい。また、部分消去の単位は、アレイ層より大きい単位でもよい。

消去対象の制御単位に関して、半導体ピラー７５とワード線ＷＬ−Ｓとの間の電位差によって、電荷蓄積層内の電荷が半導体ピラー７５に放出される。この結果として、消去対象の制御単位内のメモリセルは、消去状態に設定される。

一方、非選択の制御単位に関して、消去電圧ＶＥＲＡがワード線ＷＬ−ＵＳに印加されていることによって、半導体ピラー７５とワード線ＷＬとの間の電位差は、ほとんど生じない。この結果として、部分消去動作において非選択の制御単位内のメモリセルに関して、メモリセルＭＣの閾値電圧は、ほとんど変化せず、消去動作前の電圧値に維持される。

＜時刻ｔ３２ｂ＞
時刻ｔ３２ｂにおいて、ロウ制御回路１２は、非選択の制御単位内のワード線ＷＬ−ＵＳの電位を、消去電圧ＶＥＲＡからグランド電圧ＶＳＳに下げる。
ブロック消去動作と同じように、セレクトゲート線ＳＧＤ，ＳＧＳ，ＳＧＭの電位を、及び、ビット線ＢＬの電位を、ソース線ＣＥＬＳＲＣの電位が、グランド電圧ＶＳＳに設定される。

これによって、フラッシュメモリにおけるブロックより小さい制御単位に対する消去動作が、終了する。

以上のように、フラッシュメモリの部分消去動作において、選択ブロック内の消去対象の制御単位において、データが消去される。一方、選択ブロック内において、消去の非対象の制御単位は、部分消去動作の前のデータを保持する。
このように、本実施形態のフラッシュメモリにおいて、ブロックのある部分のデータが、選択的に消去される。

（ｃ）まとめ
本実施形態のメモリデバイスとしてのフラッシュメモリにおいて、メモリセルアレイは、積層された複数のアレイ層を含む。この場合において、ＮＡＮＤストリングは、複数の半導体ピラーが積層された構造を有する。

本実施形態のフラッシュメモリは、ドレイン側及びソース側セレクトゲート線に加えて、中間セレクトゲート線が、ＮＡＮＤストリングに接続されている。中間セレクトゲート線は、積層された半導体ピラーの接合部の近傍領域に設けられている。ＮＡＮＤストリングは、ＮＡＮＤストリングの一端及び他端に設けられたセレクトトランジスタに加え、中間セレクトゲート線に接続されたセレクトトランジスタを、含む。

本実施形態のフラッシュメモリにおいて、複数の半導体ピラーの接合部の近傍領域内に、半導体ピラーの側面に対向するように導電層が設けられている。その導電層が、セレクトゲート線（中間セレクトゲート線）として、用いられる。中間セレクトゲート線と半導体ピラーとの対向部分において、セレクトトランジスタが設けられる。

これによって、本実施形態のフラッシュメモリは、中間セレクトゲート線の電位の制御によって、下方のアレイ層の半導体ピラーと上方のアレイ層の半導体ピラーとの間の電気的な導通状態を制御できる。

本実施形態のフラッシュメモリは、非選択のストリングユニットのうち、ＮＡＮＤストリングに含まれる複数の半導体ピラーのうち、複数のアレイ層のうち、選択ワード線を含むアレイ層内の半導体ピラーを、ビット線又はソース線に電気的に接続でき、他のアレイ層内の半導体ピラーを、ビット線又はソース線から電気的に分離できる。

これによって、ビット線又はソース線に接続された半導体ピラーに関して、半導体ピラー内の電荷を、除去できる。

それゆえ、本実施形態のフラッシュメモリは、読み出しディスターブの発生を低減できる。

本実施形態のフラッシュメモリは、積層された複数のアレイ層のうち電気的に分離された部分の半導体ピラーをチャネルブーストできる。これによって、本実施形態のフラッシュメモリは、動作中における容量成分の発生を抑制できる。
それゆえ、本実施形態のフラッシュメモリは、半導体ピラーの容量成分に起因した負荷を削減でき、負荷に起因する電流（負荷電流）を低減できる。この結果として、本実施形態のフラッシュメモリは、メモリセルアレイ内に発生する電流のピーク値、消費電力の増大及び動作速度の劣化などを抑制できる。

本実施形態のフラッシュメモリは、セレクトゲート線の電位制御（セレクトトランジスタのオン／オフ）によって上部アレイ層と下部アレイ層との電気的な分離を図ることができることによって、素子間の距離を確保するためのダミーワード線の数の増大を抑制できる。これによって、本実施形態のフラッシュメモリは、メモリセルアレイ内における記憶密度の向上、配線数の削減、メモリセルアレイの厚さ（Ｄ３方向の寸法）の低減などを、実現できる。この結果として、本実施形態のフラッシュメモリは、フラッシュメモリのチップコストを低減できる。

以上のように、本実施形態のメモリデバイスは、動作特性を向上できる。

（２） 第２の実施形態
図１７及び図１８を参照して、第２の実施形態のメモリデバイス及びその制御方法について、説明する。

第２の実施形態のフラッシュメモリは、電圧センス方式（ビット線シールド方式）がメモリセルの閾値電圧の判定に用いられている。

電圧センス方式は、メモリセルのオン／オフに応じたビット線の電位の変動をセンスすることによって、メモリセルの閾値電圧の状態を判定する方式である。
本実施形態のフラッシュメモリの回路及び構造の基本的な構成は、第１の実施形態のフラッシュメモリと実質的に同じである。但し、電圧センス方式のフラッシュメモリにおいて、１つのセンスアンプユニット１３１が、隣り合う２つのビット線（偶数番目及び奇数番目のビット線）を制御する場合がある。

（２ａ） 動作例
［上部アレイ層のメモリセルに対する読み出し動作］
図１７は、本実施形態のフラッシュメモリの読み出し動作時における各配線の電圧波形を示す図である。

＜時刻ｔ１１ａ＞
図１７に示されるように、電流センス方式のフラッシュメモリにおけるデータの読み出しと同様に、時刻ｔ０において、シーケンサ１９は、メモリコントローラ５からの読み出しコマンド及び選択アドレスに基づいて、データの読み出し動作を開始する。

時刻ｔ１１ａにおいて、ロウ制御回路１２は、ドレイン側セレクトゲート線ＳＧＤ−Ｓ，ＳＧＤ−ＵＳの電位、及び、中間セレクトゲート線ＳＧＭ−Ｓ，ＳＧＭ−ＵＳの電位の制御を開始する。

ロウ制御回路１２は、選択ストリングユニットのソース側セレクトゲート線ＳＧＳ−Ｓに、電圧ＶＳＧを印加する。ロウ制御回路１２は、非選択ストリングユニットのソース側セレクトゲート線ＳＧＳ−ＵＳに、グランド電圧ＶＳＳを印加する。

＜時刻ｔ１２ａ及び時刻ｔ１３ａ＞
時刻ｔ１２ａにおいて、ロウ制御回路１２は、ワード線ＷＬＵ，ＷＬＬに対する電圧の印加を開始する。

時刻ｔ１２ａから時刻ｔ１３ａまでに期間ＴＡにおいて、電圧ＶＳＧがドレイン側セレクトゲート線ＳＧＤ−ＵＳに印加され、セレクトトランジスタＳＴ１は、オンしている。これによって、非選択ストリングユニットの上部アレイ層１１０Ｂの半導体ピラー７５Ｂは、オン状態のトランジスタＳＴ１を介して、ビット線ＢＬに電気的に接続されている。この結果として、選択ストリングユニットの半導体ピラー７５内の残留電荷に加えて、上部アレイ層１１０Ｂの半導体ピラー７５Ａの残留電荷は、ビット線ＢＬに放出される。

期間ＴＡにおいて、非選択ストリングユニットＳＵに関して、ソース側セレクトゲート線ＳＧＳ−ＵＳ及び中間セレクトゲート線ＳＧＭに対するグランド電圧ＶＳＳによって、セレクトトランジスタＳＴ２及びセレクトトランジスタＳＴ３が、オフしている。それゆえ、期間ＴＡにおいて、下部アレイ層１１０Ａの半導体ピラー７５Ａは、ビット線ＢＬ及びソース線ＣＥＬＳＲＣから電気的に分離され、フローティング状態となっている。

時刻ｔ１３ａにおいて、ロウ制御回路１２は、上部アレイ層１１０Ｂ内の選択ワード線ＷＬ−Ｓの電位を読み出し電圧ＶＣＧＲＶに設定するために、選択ワード線ＷＬ−Ｓを制御する。センスアンプユニット１３１は、ビット線ＢＬに対する電圧の印加を開始する。ここで、１つのセンスアンプユニット１３１が２本のビット線を制御する場合、センスアンプユニット１３１は、一方のビット線（例えば、奇数番目のビット線）を充電し、他方のビット線（例えば、偶数番目のビット線）にグランド電圧ＶＳＳを印加する。

ロウ制御回路１２は、非選択ストリングユニットのドレイン側セレクトゲート線ＳＧＤ−ＵＳの電位を、電圧ＶＳＧからグランド電圧ＶＳＳに下げる。選択されたドレイン側セレクトゲート線ＳＧＤ−Ｓの電位は、電圧ＶＳＧに、維持される。

ロウ制御回路１２は、選択ワード線ＷＬ−Ｓ及びビット線ＢＬの制御と共に、ソース側セレクトゲート線ＳＧＳ−Ｓの電位を、電圧ＶＳＧからグランド電圧ＶＳＳに下げる。グランド電圧ＶＳＳの印加によって、ソース側セレクトゲート線ＳＧＳ−ＳのセレクトトランジスタＳＴ２は、オフする。ビット線ＢＬ及び半導体ピラー７５は、オフ状態のセレクトトランジスタＳＴ１によってソース線ＣＥＬＳＲＣから電気的に分離される、これによって、ビット線ＢＬ及び半導体ピラー７５は、充電される。

＜時刻ｔ１４ａ＞
時刻ｔ１３ａから時刻ｔ１４ａまでの期間ＴＢにおいて、ビット線ＢＬが、所望の電位Ｖｐｒｅに充電される。
時刻ｔ１４ａにおいて、選択ワード線ＷＬ−Ｓの電位は、読み出し電圧ＶＣＧＲＶに設定される。ロウ制御回路１２は、ソース側セレクトゲート線ＳＧＳ−Ｓの電位を、グランド電圧ＶＳＳから電圧ＶＳＧに上げる。

選択ストリングユニットにおいて、ソース側セレクトゲート線ＳＧＳ−Ｓの電位が電圧ＶＳＧに達すると、セレクトトランジスタＳＴ２がオンし、ソース線ＣＥＬＳＲＣが、半導体ピラー７５Ｂに電気的に接続される。この時、非選択ストリングユニットにおいて、下部半導体ピラー７５Ａは、チャネルブーストされる。

読み出し電圧ＶＣＧＲＶの印加時において、選択セルがオンしている場合、ビット線ＢＬは、ソース線ＣＥＬＳＲＣと電気的に接続され、ビット線ＢＬは放電される。これによって、ビット線ＢＬの電位は、電圧Ｖｐｒｅから低下する。センスアンプユニット１３１は、ビット線ＢＬの電位の低下をセンスする。

読み出し電圧ＶＣＧＲＶの印加時において、選択セルがオフしている場合、ビット線ＢＬは、ソース線ＣＥＬＳＲＣから電気的に分離される。これによって、ビット線ＢＬの電位は、電圧Ｖｐｒｅを維持する。センスアンプユニット１３１は、ビット線ＢＬの電位の維持をセンスする。

このように、電圧センス方式のデータの読み出し動作において、各センスアンプユニット１３１が、ビット線ＢＬの電位の変動の有無をセンスする。これによって、メモリセルＭＣのデータが、判別される。

メモリセルの閾値電圧の判定時において、非選択ストリングユニットの下部半導体ピラーはチャネルブーストされているため、下部半導体ピラーの容量成分に起因する負荷は、低減されている。

＜時刻ｔ１５ａから時刻ｔ１６ａ＞
時刻ｔ１５ａにおいて、センスアンプユニット１３１は、ビット線ＢＬの電位を電圧Ｖｐｒｅからグランド電圧ＶＳＳに下げる。

時刻ｔ１６ａにおいて、ロウ制御回路１２は、各セレクトゲート線ＳＧＤ−Ｓ，ＳＧＭ−Ｓ，ＳＧＳ−Ｓの電位を、電圧ＶＳＧからグランド電圧ＶＳＳに下げる。ロウ制御回路１２は、選択ワード線ＷＬ−Ｓの電位を、電圧ＶＣＧＲＶからグランド電圧ＶＳＳに下げ、非選択ワード線ＷＬ−ＵＳの電位を、読み出しパス電圧ＶＲＥＡＤからグランド電圧ＶＳＳに下げる。

これによって、上部アレイ層１１０Ｂのメモリセルに対するデータの読み出しが、終了する。

［下部アレイ層のメモリセルに対する読み出し動作］
図１８を用いて、電圧読み出し方式のフラッシュメモリにおける下部アレイ層のメモリセルからのデータの読み出しについて、説明する。図１８は、本実施形態のフラッシュメモリの読み出し動作時における各配線の電圧波形を示す図である。

＜時刻ｔ１１ｂ＞
図１８に示されるように、図１７の例と同様に、読み出しコマンド及び選択アドレスに基づいてデータの読み出し動作が開始された後（時刻ｔ０）、時刻ｔ１１ｂにおいて、ロウ制御回路１２は、選択ストリングユニットの各セレクトゲート線ＳＧＤ−Ｓ，ＳＧＳ−Ｓ，ＳＧＭ−Ｓに、電圧ＶＳＧを印加する。

下部アレイ層１１０Ａのワード線ＷＬＬが選択される場合、ロウ制御回路１２は、非選択ストリングユニットのドレイン側セレクトゲート線ＳＧＤ−ＵＳに、グランド電圧ＶＳＳを印加する。ロウ制御回路１２は、選択ストリングユニットのソース側セレクトゲート線ＳＧＳ−Ｓと共に、非選択ストリングユニットのソース側セレクトゲート線ＳＧＳ−ＵＳに、電圧ＶＳＧを印加する。ロウ制御回路１２は、非選択ストリングユニットの中間セレクトゲート線ＳＧＭ−ＵＳに、グランド電圧ＶＳＳを印加する。

＜時刻ｔ１２ｂ及び時刻ｔ１３ｂ＞
時刻ｔ１２ｂにおいて、ロウ制御回路１２は、ワード線ＷＬＵ，ＷＬＬに対する電圧ＶＲＥＡＤの印加を開始する。

期間ＴＡ（時刻ｔ１２ｂ〜時刻ｔ１３ｂ）において、電圧ＶＳＧがソース側セレクトゲート線ＳＧＳ−Ｓに印加され、セレクトトランジスタＳＴ１は、オンしている。これによって、非選択ストリングユニットの下部アレイ層１１０Ａの半導体ピラー７５Ａは、ソース線ＣＥＬＳＲＣに電気的に接続されている。この結果として、選択ストリングユニットの半導体ピラー７５の残留電荷に加えて、非選択ストリングユニットにおいて、半導体ピラー７５Ａの残留電荷は、ソース線ＣＥＬＳＲＣ（又はウェル領域）に放出される。

期間ＴＡにおいて、グランド電圧ＶＳＳが中間セレクトゲート線ＳＧＭ−Ｓに印加されている。これによって、非選択ストリングユニットにおける上部アレイ層１１０Ｂの半導体ピラー７５Ｂは、ソース線ＣＥＬＳＲＣから電気的に分離される。上部アレイ層１１０Ｂにおいて、半導体ピラー７５Ｂは、電気的にフローティングな状態を有している。

時刻ｔ１３ｂにおいて、センスアンプユニット１３１は、ビット線ＢＬの充電を開始する。ロウ制御回路１２は、選択されたソース側セレクトゲート線ＳＧＳ−Ｓ及び非選択のソース側セレクトゲート線ＳＧＳ−ＵＳの電位を、電圧ＶＳＧからグランド電圧ＶＳＳに下げる。ロウ制御回路１２は、下部アレイ層１１０Ａ内の選択ワード線ＷＬ−Ｓに、読み出し電圧ＶＣＧＲＶを印加する。

＜時刻ｔ１４ｂ＞
時刻ｔ１４ｂにおいて、ロウ制御回路１２は、ソース側セレクトゲート線ＳＧＳ−Ｓの電位を、グランド電圧ＶＳＳから電圧ＶＳＧに上げる。トランジスタＳＴ２がオンすることによって、ソース線ＣＥＬＳＲＣが、半導体ピラー７５Ａと電気的に接続される。

読み出し電圧ＶＣＧＲＶの印加によって、選択セルがオン又はオフする。選択セルのオン／オフに応じたビット線ＢＬの電位の変化が、センスアンプユニット１３１によって、センスされる。
この結果として、メモリセルＭＣのデータが、判別される。

期間ＴＣにおいて、メモリセルのデータの判別時、非選択ストリングユニットにおける上部アレイ層１１０Ｂの半導体ピラー７５Ａは、チャネルブーストされ、半導体ピラー７５Ａとワード線ＷＬＵとの間の容量成分は、ほとんど発生しない。

＜時刻ｔ１５ｂから時刻ｔ１６ｂ＞
時刻ｔ１５ｂにおいて、センスアンプユニット１３１は、ビット線ＢＬの電位をグランド電圧ＶＳＳに下げる。

時刻ｔ１６ｂにおいて、ロウ制御回路１２は、各セレクトゲート線ＳＧＤ−Ｓ，ＳＧＭ−Ｓ，ＳＧＳ−Ｓの電位を、グランド電圧ＶＳＳに下げる。ロウ制御回路１２は、選択ワード線ＷＬ−Ｓ及び非選択ワード線ＷＬ−ＵＳの電位を、グランド電圧ＶＳＳに下げる。

これによって、下部アレイ層１１０Ａ内のメモリセルに対するデータの読み出しが、終了する。

尚、本実施形態において、データの書き込み動作及び消去動作は、第１の実施形態と同じ動作で実行される。書き込み動作時において、図１７及び図１８の動作が、ベリファイ動作として、適用される。

以上のように、本実施形態のフラッシュメモリは、フラッシュメモリの読み出し動作（及びベリファイ動作）時におけるメモリセルの閾値電圧の判定に電圧センス方式が適用された場合であっても、動作時において、読み出しディスターブを抑制できるとともに、選択ブロック内のある部分の容量成分を削減できる。この結果として、半導体ピラーの容量成分に起因した負荷を、低減できる。

それゆえ、本実施形態のフラッシュメモリは、第１の実施形態の同様の効果が得られる。

したがって、第２の実施形態のフラッシュメモリは、動作特性を向上できる。

（３） 第３の実施形態
図１９を参照して、第３の実施形態のメモリデバイス及びその制御方法について、説明する。
図１９は、本実施形態のフラッシュメモリの読み出し動作（又はベリファイ動作）時における各配線の電圧波形を示す図である。

本実施形態において、電流センス方式のフラッシュメモリにおいて、上部アレイ層の非選択ワード線に対する電圧の印加タイミングと下部アレイ層の非選択ワード線に対する電圧の印加タイミングとが、互いに異なる。

（動作例）
［上部アレイ層のメモリセルに対する読み出し動作］
＜時刻ｔ１ｃ及び時刻ｔ２ｃ＞
図１９に示されるように、データの読み出しが開始された後、時刻ｔ１ｃにおいて、電圧ＶＳＧが、ドレイン側セレクトゲート線ＳＧＤ−Ｓ，ＳＧＤ−ＵＳ及び選択された中間セレクトゲート線ＳＧＭ−Ｓに、印加される。

時刻ｔ２ｃにおいて、上部アレイ層１１０Ｂ内のワード線ＷＬが選択される場合、選択ワード線ＷＬ−Ｓ及び上部アレイ層１１０Ｂ内の非選択ワード線ＷＬ−ＵＳに対する電圧の印加が、開始される。

本実施形態において、下部アレイ層１１０Ａ内のワード線ＷＬＬに対する電圧の印加は、選択ワード線ＷＬ−Ｓが存在する上部アレイ層１１０Ｂ内のワード線ＷＬＵに対する電圧と異なるタイミングで実行される。

それゆえ、時刻ｔ２ｃにおいて、ワード線ＷＬＬに対する電圧の印加は開始されず、ワード線ＷＬＬの電位は、グランド電圧ＶＳＳに維持される。

ワード線ＷＬＬの電位がグランド電圧ＶＳＳに維持されることに伴って、選択されたソース側セレクトゲート線ＳＧＳ−Ｓの電位は、グランド電圧ＶＳＳに維持される。
ワード線ＷＬＬに対するグランド電圧ＶＳＳの印加によって、下部アレイ層１１０Ａ内のメモリセルは、オフしている。選択されたソース側セレクトゲート線ＳＧＳ−ＳのセレクトトランジスタＳＴ２のオン／オフに依存せずに、上部アレイ層１１０Ｂ内の素子及び配線は、下部アレイ層１１０Ａ内のオフ状態のメモリセルＭＣによって、ソース線ＣＥＬＳＲＣから電気的に分離される。

グランド電圧ＶＳＳの印加によってワード線ＷＬＬのメモリセルＭＣがオフしている場合、上部アレイ層１１０Ｂ内の選択ワード線ＷＬ−Ｓに対する電圧の印加の開始時に、選択ソース側セレクトゲート線ＳＧＳ−Ｓの電位がグランド電圧ＶＳＳに維持されていたとしても、読み出し動作に対する悪影響は生じない。

＜時刻ｔ３ｃから時刻ｔ５ｃ＞
期間ＴＡ（時刻ｔ２ｃ〜時刻ｔ３ｃ）における放出処理の後、時刻ｔ３ｃにおいて、下部アレイ層１１０Ａ内のワード線（非選択ワード線）ＷＬＬに対する電圧ＶＲＥＡＤの印加が、開始される。選択ストリングユニットに関して、ソース側セレクトゲート線ＳＧＳ−Ｓに対する電圧ＶＳＧの印加が、開始される。

これによって、時刻ｔ３ｃから時刻ｔ４ｃまでの期間ＴＢにおいて、ビット線ＢＬの充電と共に、ワード線ＷＬＬの電位が、読み出しパス電圧ＶＲＥＡＤに設定され、選択ソース側セレクトゲート線ＳＧＳ−Ｓの電位が、電圧ＶＳＧに設定される。

時刻ｔ４ｃから時刻ｔ５ｃまでの期間ＴＣにおいて、非選択ストリングユニットの下部半導体ピラー７５Ａがチャネルブーストされた状態で、選択セルのオン／オフに応じたセル電流の発生の有無が、センスアンプユニット１３１によって、センスされる。これによって、選択セルのデータが、読み出される。

この後、時刻ｔ５ｃ及び時刻ｔ６ｃにおいて、ワード線ＷＬ及び各セレクトゲート線ＳＧＤ，ＳＧＳ，ＳＧＭが非活性化され、フラッシュメモリ１の読み出し動作が完了する。

尚、下部アレイ層１１０Ａ内のワード線ＷＬ−Ｌが選択された場合、下部アレイ層１１０Ａ内のワード線ＷＬＬに対する電圧の印加が、図１９の時刻ｔ２ｃにおいて開始される。この後、上部アレイ層１１０Ｂ内のワード線ＷＬＵに対する電圧の印加が、図１９の時刻ｔ３ｃにおいて開始される。
この場合において、選択及び非選択のストリングユニットに関して、各セレクトゲート線ＳＧＤ，ＳＧＳ，ＳＧＭに対する電圧の印加タイミングは、図１３に示される例と同様である。但し、期間ＴＡにおいて、グランド電圧ＶＳＳが、選択ストリングユニットのセレクトゲート線ＳＧＤ−Ｓ，ＳＧＭ−Ｓに印加されてもよい。

以上のように、本実施形態のフラッシュメモリは、ワード線に対する制御のタイミングが異なっていても、上述の実施形態と実質的に同じ効果を得ることができる。

（４） 第４の実施形態
図２０を参照して、第４の実施形態のメモリデバイスについて、説明する。
図２０は、本実施形態のフラッシュメモリの読み出し動作（又はベリファイ動作）時における各配線の電圧波形を示す図である。

本実施形態において、電圧センス方式のフラッシュメモリにおいて、上部アレイの非選択ワード線に対する電圧の印加タイミングと下部アレイの非選択ワード線に対する電圧の印加タイミングとが、互いに異なる。

（動作例）
［上部アレイ層のメモリセルに対する読み出し動作］
＜時刻ｔ１１ｃ及び時刻ｔ１２ｃ＞
図２０に示されるように、時刻ｔ１１ｃにおいて、図１９に示される例と同様に、電圧ＶＳＧが、セレクトゲート線ＳＧＤ−Ｓ，ＳＧＤ−ＵＳ，ＳＧＭ−Ｓに印加される。

時刻ｔ１２ｃにおいて、選択アドレスに基づいて、上部アレイ層１１０Ｂ内のワード線ＷＬＵが選択される。ワード線ＷＬＵに対する電圧の印加が、開始される。下部アレイ層１１０Ａ内のワード線ＷＬＬの電位は、グランド電圧ＶＳＳに、維持される。
時刻ｔ１１ｃから時刻ｔ１３ｃまでの期間ＴＡにおいて、選択ストリングユニット及び非選択ストリングユニットのソース側セレクトゲート線ＳＧＳ−Ｓ，ＳＧＳ−ＵＳの電位は、グランド電圧ＶＳＳに維持される。下部アレイ層１１０Ａ内のメモリセルがオフしているため、ＮＡＮＤストリング１１１のソース側のセレクトトランジスタＳＴ２は、オフしていてもよい。

期間ＴＡにおいて、半導体ピラー７５Ａ，７５Ｂ内の電荷は、オン状態のドレイン側セレクトトランジスタＳＴ１を介して、ビット線ＢＬに放出される。

＜時刻ｔ１３ｃ＞
時刻ｔ１３ｃにおいて、ビット線の充電が、開始される。
非選択ストリングユニットのドレイン側セレクトゲート線ＳＧＤ−ＵＳの電位は、電圧ＶＳＧからグランド電圧ＶＳＳに遷移される。

読み出しパス電圧ＶＲＥＡＤが、下部アレイ層１１０Ａのワード線（非選択ワード線）ＷＬＬ（ＷＬ−ＵＳ）に印加される。
期間ＴＡに連続して、時刻ｔ１２ｃから時刻ｔ１３ｃまでの期間ＴＢにおいて、ソース側セレクトゲート線ＳＧＳ−Ｓ，ＳＧＳ−ＵＳの電位は、グランド電圧ＶＳＳに維持される。

＜時刻ｔ１４ｃから時刻ｔ１５ｃ＞
時刻ｔ１４ｃにおいて、選択ストリングユニットにおいて、電圧ＶＳＧが、ソース側セレクトゲートＳＧＳ−Ｓに印加される。ソース側セレクトゲート線ＳＧＳ−Ｓに接続されたセレクトトランジスタＳＴ２が、オンする。ソース線ＣＥＬＳＲＣが、オン状態のセレクトトランジスタＳＴ２を介して、選択ストリングユニット内のＮＡＮＤストリング１１１に電気的に接続される。

時刻ｔ１４ｃから時刻ｔ１５ｃまでの期間ＴＣにおいて、選択セルのオン／オフに応じて、ビット線ＢＬの電位の変動が、センスアンプユニット１３１によって、センスされる。この結果として、選択セルのデータが、読み出される。

ビット線ＢＬの電位のセンス時において、非選択ストリングユニットの下部ピラーは、チャネルブーストされているため、半導体ピラーの容量成分に起因した負荷は、低減されている。

尚、下部アレイ層１１０Ａ内のワード線ＷＬＬが選択された場合、下部アレイ層１１０Ａ内の選択及び非選択ワード線ＷＬＬに対する電圧の印加が、図２０の時刻ｔ１２ｃにおいて開始され、上部アレイ層１１０Ｂ内のワード線ＷＬＵに対する電圧の印加が、図２０の時刻ｔ１３ｃにおいて開始される。この場合において、各セレクトゲート線ＳＧＤ，ＳＧＳ，ＳＧＭに対する電圧の印加タイミングは、図１８に示される例と同様である。但し、期間ＴＡにおいて、グランド電圧ＶＳＳが、選択ストリングユニットのセレクトゲート線ＳＧＤ−Ｓ，ＳＧＭ−Ｓに印加されてもよい。

このように、下部アレイ層１１０Ａのメモリセルに対する読み出し動作が実行される。

以上のように、本実施形態のフラッシュメモリは、電圧センス型のフラッシュメモリにおいて、ワード線に対する制御のタイミングが異なっていても、動作特性を向上できる。

（５） 第５の実施形態
図２１及び図２２を参照して、第５の実施形態のメモリデバイス及びその制御方法について、説明する。図２１及び図２２は、本実施形態のフラッシュメモリの読み出し動作（又はベリファイ動作）時における各配線の電圧波形を示す図である。

フラッシュメモリのデータの読み出し動作時において、ソース線ＣＥＬＳＲＣ（ＳＬ）に、グランド電圧ＶＳＳより高い電圧ＶＳＲＣが、印加されてもよい。ソース線（及びウェル領域）に正の電圧ＶＳＲＣが印加されることによって、データの対応する閾値分布の一部が負の電圧領域に存在したとしても、相対的な電位の関係により、メモリセルの閾値電圧が正の電圧値を有する状態とみなすことができる。

以下では、フラッシュメモリの読み出し動作において、ある電圧ＶＳＲＣ（ＶＳＲＣ＞ＶＳＳ）がソース線ＳＬに印加された場合における、本実施形態のフラッシュメモリの動作例について説明する。本実施形態において、フラッシュメモリにおける各メモリセルの閾値電圧の判定は、電流センス方式によって、実行される。

（動作例）
［上部アレイに対する読み出し動作］
＜時刻ｔ１ｄ＞
図２１に示されるように、時刻ｔ１ｄにおいて、電圧ＶＳＧが、ドレイン側セレクトゲート線ＳＧＤ−Ｓ，ＳＧＤ−ＵＳ、及び、選択ストリングユニット内のソース側セレクトゲート線ＳＧＳ−Ｓに、印加される。

本実施形態において、ソース線ドライバ１５は、ソース線電圧ＶＳＲＣをソース線ＣＥＬＳＲＣに印加する。電圧ＶＳＲＣは、グランド電圧ＶＳＳより高い。例えば、電圧ＶＳＲＣは、電圧ＶＳＧより低い。

電圧ＶＳＲＣがソース線ＣＥＬＳＲＣに印加される場合、ロウ制御回路１２は、電圧ＶＳＲＣを、非選択ストリングユニットのソース側セレクトゲート線ＳＧＳ−ＵＳ及び中間セレクトゲート線ＳＧＭ−ＵＳに印加する。

電圧ＶＳＧは電圧ＶＳＲＣより十分高いため、トランジスタＳＴ１，ＳＴ２，ＳＴ３のソース／ドレインに電圧ＶＳＲＣが印加されていても、ゲートに電圧ＶＳＧが印加されたセレクトトランジスタＳＴ１，ＳＴ２，ＳＴ３は、オンする。尚、電圧ＶＳＲＣの印加を考慮して、電圧ＶＳＧより高い電圧が、セレクトゲート線ＳＧＤ，ＳＧＳ，ＳＧＭに印加されてもよい。

例えば、時刻ｔ１ｄにおいて、センスアンプユニット１３１は、電圧ＶＳＲＣをビット線ＢＬに印加する。ビット線ＢＬの電位がソース線ＣＥＬＳＲＣの電位と同じに設定されることによって、貫通電流がＮＡＮＤストリング１１１内を流れるのを抑制できる。但し、期間ＴＡにおいて、ビット線ＢＬの電位は、グランド電圧ＶＳＳに設定されていてもよい。

また、非選択ストリングユニットにおいて、電圧ＶＳＲＣがゲートに印加されていても、トランジスタのソース／ドレインに電圧ＶＳＲＣが印加されている場合、ゲートとソース／ドレインとの間の電位が実質的に等しくなるため、セレクトトランジスタＳＴ１，ＳＴ２，ＳＴ３は、オフ状態である。

＜時刻ｔ２ｄから時刻ｔ３ｄ＞
時刻ｔ２ｄにおいて、ワード線ＷＬＵ，ＷＬＬに対する電圧の印加が、開始される。上述の実施形態と同様に、期間ＴＡにおいて、残留電荷が、オン状態のセレクトトランジスタＳＴ１，ＳＴ２を介して、半導体ピラー７５からビット線ＢＬ又はソース線ＣＥＬＳＲＣに放出される。非選択ストリングユニットにおいて、下部アレイ層１１０Ａの半導体ピラー７５Ａは、オフ状態のセレクトトランジスタＳＴ２，ＳＴ３によって、ビット線ＢＬ及びソース線ＣＥＬＳＲＣから電気的に分離されている。

時刻ｔ３ｄにおいて、複数のワード線ＷＬＵ，ＷＬＬのうち、上部アレイ層１１０Ｂ内の選択ワード線ＷＬ−Ｓの電位が、読み出し電圧ＶＣＧＲＶに設定されるように、制御される。非選択のドレイン側セレクトゲート線ＳＧＤ−ＵＳの電位が、電圧ＶＳＧから電圧ＶＳＲＣに低下される。
尚、期間ＴＡにおいて、ビット線ＢＬの電位がグランド電圧ＶＳＳに設定されている場合、時刻ｔ３ｄにおいて、ビット線ＢＬの充電が、開始される。

＜時刻ｔ４ｄから時刻ｔ６ｄ＞
時刻ｔ４ｄから時刻ｔ５ｄまでの期間ＴＣにおいて、ビット線ＢＬにおける電流の発生の有無が、センスされる。期間ＴＣにおいて、ソース線ＣＥＬＳＲＣ及び非選択のセレクトゲート線ＳＧＤ−ＵＳ，ＳＧＭ−ＵＳ，ＳＧＳ−ＵＳの電位は、電圧ＶＳＲＣに維持されている。

期間ＴＣにおいて、非選択ストリングユニットにおいて、下部アレイ層１１０Ａの半導体ピラー７５Ａはチャネルブーストされ、ワード線ＷＬと半導体ピラー７５Ａとの間の容量成分は、ほとんど発生しない。それゆえ、半導体ピラー７５Ａの寄生容量に起因する負荷が軽減された状態で、メモリセルの閾値電圧の状態が、判定される。

時刻ｔ５ｄにおいて、ビット線ＢＬの電位は、グランド電圧ＶＳＳに設定される。
時刻ｔ６ｄにおいて、ワード線ＷＬＵ，ＷＬＬの電位、及び、セレクトゲート線ＳＧＤ，ＳＧＭ，ＳＧＳの電位は、グランド電圧ＶＳＳに設定される。

時刻ｔ３ｄから時刻ｔ６ｄまでの期間において、ソース線ＣＥＬＳＲＣの電位、非選択のセレクトゲート線ＳＧＤ−ＵＳ，ＳＧＭ−ＵＳ，ＳＧＳ−ＵＳの電位は、電圧ＶＳＲＣに維持されている。
時刻ｔ６ｄにおいて、ソース線ドライバ１５は、ソース線ＣＥＬＳＲＣを制御し、ソース線ＣＥＬＳＲＣの電位を、グランド電圧ＶＳＳに設定する。ロウ制御回路１２は、非選択のセレクトゲート線ＳＧＤ−ＵＳ，ＳＧＭ−ＵＳ，ＳＧＳ−ＵＳの電位を、グランド電圧ＶＳＳに設定する。

これによって、本実施形態のフラッシュメモリにおける上部アレイ層１１０Ｂ内のメモリセルＭＣからのデータの読み出しが、終了する。

［下部アレイ層のメモリセルに対する読み出し動作］
図２２を用いて、下部アレイ層内のメモリセルからのデータの読み出しを説明する。

＜時刻ｔ１ｅ＞
下部アレイ層１１０Ａに対する読み出し動作時、時刻ｔ１ｅにおいて、電圧ＶＳＲＣが、ソース線ＣＥＬＳＲＣ、及び、非選択ストリングユニットのドレイン側セレクトゲート線ＳＧＤ−ＵＳ，ＳＧＭ−ＵＳに印加される。電圧ＶＳＧが、非選択ストリングユニットのソース側セレクトゲート線ＳＧＳ−ＵＳに印加される。
選択ストリングユニットの各セレクトゲート線ＳＧＤ−Ｓ，ＳＧＳ−Ｓ，ＳＧＭ−Ｓの電位に関しては、図２１の例と同様に、制御される。

＜時刻ｔ２ｅから時刻ｔ３ｅ＞
時刻ｔ２ｅにおいて、ワード線ＷＬＵ，ＷＬＬに対する電圧の印加が開始される。
期間ＴＡにおいて、残留電荷が、オン状態のトランジスタＳＴ１，ＳＴ２，ＳＴ３を介して、ビット線ＢＬ又はソース線ＣＥＬＳＲＣに放出される。

時刻ｔ３ｅにおいて、下部アレイ層１１０Ａの選択ワード線ＷＬ−Ｓの電位が、読み出し電圧ＶＣＧＲＶに設定されるとともに、非選択のソース側セレクトゲート線ＳＧＳ−ＵＳの電位が、電圧ＶＳＲＣに設定される。

＜時刻ｔ４ｅから時刻ｔ６ｅ＞
ビット線ＢＬが所定の電位Ｖｐｒｅに充電された後、図２１の例と同様に、期間ＴＣ内において、ビット線ＢＬの電流が、センスされる。期間ＴＣにおいて、非選択ストリングユニットの上部半導体ピラー７５Ｂはチャネルブーストされ、その上部半導体ピラー７５Ｂの容量成分に起因する負荷は、低減される。

この後、時刻ｔ５ｅ及び時刻ｔ６ｅにおいて、各配線の電位が、グランド電圧ＶＳＳに設定される。

以上のように、本実施形態のフラッシュメモリにおける下部アレイ層１１０Ａ内のメモリセルからのデータの読み出しが、終了する。

尚、ベリファイ動作においても、図２１又は図２２に示される動作と類似の動作が適用されることによって、書き込み動作時におけるメモリセルの閾値電圧の状態を、判定できる。

本実施形態のように、ソース線ＣＥＬＳＲＣ（ＳＬ）にグランド電圧より高い電圧ＶＳＲＣが印加された状態で読み出し動作（又はベリファイ動作）が実行された場合であっても、本実施形態のフラッシュメモリは、動作特性を向上できる。

（６） 第６の実施形態
図２３及び図２４を参照して、第６の実施形態のメモリデバイス及びその制御方法について、説明する。図２３及び図２４は、実施形態のフラッシュメモリの読み出し動作（又はベリファイ動作）時における各配線の電圧波形を示す図である。

フラッシュメモリの読み出し動作（またはベリファイ動作）が電圧センス方式で実行される場合において、電圧ＶＳＲＣがソース線ＳＬに印加されてもよい。

以下では、本実施形態のフラッシュメモリが、電圧ＶＳＲＣがソース線ＳＬに印加された状態で、電圧センス方式によるメモリセルの閾値電圧の判定を実行する例について、説明する。

（動作例）
［上部アレイ層に対する読み出し動作］
図２３を用いて、本実施形態のフラッシュメモリにおける電圧センス方式による上部アレイ層のメモリセルに対する読み出し動作を説明する。

＜時刻ｔ１１ｄから時刻ｔ１２ｄ＞
図２３に示されるように、時刻ｔ１１ｄにおいて、電圧ＶＳＧが、ドレイン側セレクトゲート線ＳＧＤ−Ｓ，ＳＧＤ−ＵＳ、ソース側セレクトゲート線ＳＧＳ−Ｓ、及び、中間セレクトゲート線ＳＧＭ−ＵＳに、印加される。非選択ストリングユニットにおいて、電圧ＶＳＲＣが、中間セレクトゲート線ＳＧＭ−ＵＳ及びソース側セレクトゲート線ＳＧＳ−ＵＳに印加される。
電圧ＶＳＲＣが、ソース線ＣＥＬＳＲＣに、印加される。例えば、電圧ＶＳＲＣが、ビット線ＢＬに印加される。

上述のように、選択ストリングユニットの各セレクトトランジスタＳＴ１，ＳＴ２，ＳＴ３はオンし、非選択ストリングユニットのドレイン側セレクトトランジスタＳＴ１は、オンしている。

期間ＴＡ（時刻ｔ１２ｄ〜時刻ｔ１３ｄ）において、半導体ピラー７５内の電荷が、オン状態のセレクトトランジスタＳＴ１，ＳＴ２，ＳＴ３を介して、ビット線ＢＬ、又は、ソース線ＣＥＬＳＲＣに放出される。

＜時刻ｔ１３ｄ＞
時刻ｔ１３ｄにおいて、ビット線ＢＬの充電が開始される。
ソース側セレクトゲート線ＳＧＳ−Ｓの電位が、電圧ＶＳＧから電圧ＶＳＲＣまで低下される。これによって、ソース側セレクトゲート線ＳＧＳ−Ｓに接続されたセレクトトランジスタＳＴ２はオフされ、選択ストリングユニットにおいて、ビット線ＢＬ及び半導体ピラー７５が、ソース線ＣＥＬＳＲＣから電気的に分離された状態で、充電される。

非選択のドレイン側セレクトゲート線ＳＧＤ−ＵＳの電位が、電圧ＶＳＧから電圧ＶＳＲＣまで低下され、セレクトトランジスタＳＴ２は、オフする。
上部アレイ層１１０Ｂ内の選択ワード線ＷＬ−Ｓの電位が、読み出し電圧ＶＣＧＲＶに設定される。

＜時刻ｔ１４ｄ＞
時刻ｔ１４ｄにおいて、選択ストリングユニットにおいて、ソース側セレクトゲート線ＳＧＳ−Ｓの電位が、電圧ＶＳＲＣから電圧ＶＳＧに上昇される。これによって、セレクトトランジスタＳＴ２が、オンし、下部半導体ピラー７５Ａが、ソース線ＣＥＬＳＲＣに電気的に接続される。

期間ＴＣにおいて、ビット線ＢＬの電位がセンスされ、上部アレイ層１１０Ｂ内のメモリセルのデータが読み出される。このとき、非選択ストリングユニットにおいて、下部アレイ層１１０Ａ内の半導体ピラー７５Ａのチャネルブーストによって、半導体ピラー７５Ａとワード線ＷＬＬとの間の容量成分は、低減されている。

＜時刻ｔ１５ｄ及び時刻ｔ１６ｄ＞
時刻ｔ１５ｄにおいて、ビット線ＢＬに対する充電が停止され、ビット線ＢＬの電位は、グランド電圧ＶＳＳに設定される。

時刻ｔ１６ｄにおいて、ワード線ＷＬＵ，ＷＬＬの電位、及び、選択されたセレクトゲート線ＳＧＤ−Ｓ，ＳＧＭ−Ｓ，ＳＧＳ−Ｓの電位は、グランド電圧ＶＳＳに設定される。非選択のセレクトゲート線ＳＧＤ−ＵＳ，ＳＧＭ−ＵＳ，ＳＧＳ−ＳＵの電位が、グランド電圧ＶＳＳに設定される。
ソース線ドライバ１５は、ソース線ＣＥＬＳＲＣの電位を、グランド電圧ＶＳＳに設定する。

以上のように、本実施形態のフラッシュメモリにおける上部アレイ層１１０Ｂ内のメモリセルからのデータの読み出しが、終了する。

［下部アレイ層のメモリセルに対する読み出し動作］
図２４を用いて、本実施形態のフラッシュメモリにおける電圧センス方式による下部アレイに対する読み出し動作を説明する。

＜時刻ｔ１１ｅ及び時刻ｔ１２ｅ＞
図２４に示されるように、時刻ｔ１１ｅにおいて、電圧ＶＳＧが、選択ストリングユニットの各セレクトゲート線ＳＧＤ−Ｓ，ＳＧＳ−Ｓ，ＳＧＭ−Ｓに加えて、非選択ストリングユニットのソース側セレクトゲート線ＳＧＳ−ＵＳに、印加される。
電圧ＶＳＲＣが、非選択のドレイン側セレクトゲート線ＳＧＤ−ＵＳ、及び、非選択の中間セレクトゲート線ＳＧＭ−ＵＳに印加される。
図２３の例と同様に、電圧ＶＳＲＣが、ソース線ＣＥＬＳＲＣ及びビット線ＢＬに、印加される。

期間ＴＡにおいて、半導体ピラー７５内の電荷が、オン状態のセレクトトランジスタＳＴ１，ＳＴ２，ＳＴ３を介してビット線ＢＬ又はソース線ＣＥＬＳＲＣに放出される。
この時、非選択ストリングユニットＳＵにおいて、上部半導体ピラー７５Ｂは、ビット線ＢＬ及び下部半導体ピラー７５Ａから電気的に分離されている。

＜時刻ｔ１３ｅ＞
時刻ｔ１３ｅにおいて、ビット線ＢＬ及び半導体ピラー７５の充電のために、ソース側セレクトゲート線ＳＧＳ−Ｓ，ＳＧＳ−ＵＳの電位が、電圧ＶＳＧから電圧ＶＳＲＣまで低下される。これによって、ソース側セレクトトランジスタＳＴ２はオフする。
下部アレイ層１１０Ａ内の選択ワード線ＷＬ−Ｓの電位が、読み出し電圧ＶＣＧＲＶに向かって低下される。

＜時刻ｔ１４ｅから時刻ｔ１６ｅ＞
時刻ｔ１４ｅにおいて、選択ストリングユニットにおいて、ソース側セレクトゲート線ＳＧＳ−Ｓの電位が、電圧ＶＳＲＣから電圧ＶＳＧに上昇される。これによって、セレクトトランジスタＳＴ２がオンし、下部半導体ピラー７５Ａが、ソース線ＣＥＬＳＲＣに接続される。

選択セルのオン／オフに応じたビット線ＢＬの電位状態がセンスされ、下部アレイ層１１０Ａ内のメモリセルのデータが読み出される。

下部アレイ層１１０Ａのメモリセルのデータ読み出し時、非選択ストリングユニットにおいて、上部アレイ層１１０Ｂ内の半導体ピラー７５Ｂのチャネルブーストによって、半導体ピラー７５Ｂとワード線ＷＬＵとの間の容量成分は、低減される。この結果として、ワード線−上部半導体ピラーの容量成分に起因する負荷電流は、削減される。

図２３の例と同様に、時刻ｔ１５ｅ及び時刻ｔ１６ｅにおいて、各配線が非活性化される。

以上のように、本実施形態のフラッシュメモリにおける下部アレイ層１１０Ａ内のメモリセルからのデータの読み出しが、終了する。

ソース線ＣＥＬＳＲＣにグランド電圧ＶＳＳより高い電圧ＶＳＲＣが印加された状態で読み出し動作が実行された場合であっても、本実施形態のフラッシュメモリは、電圧センス方式による読み出し動作を実行できる。

以上のように、本実施形態のフラッシュメモリは、上述の実施形態と同様に、動作特性を向上できる。

（７） 第７の実施形態
図２５を参照して、第７の実施形態のメモリデバイス及びその制御方法について、説明する。図２５は、実施形態のフラッシュメモリの読み出し動作（又はベリファイ動作）時における各配線の電圧波形を示す図である。

電流センス方式のフラッシュメモリの読み出し動作において、電圧ＶＳＲＣがソース線ＳＬ（ＣＥＬＳＲＣ）に印加された状態で、データの読み出しが実行される場合であっても、選択ワード線を含むアレイ層と選択ワード線を含まないアレイ層との間で、ワード線の電圧の制御のタイミングが、異なってもよい。選択ブロックのワード線の一部が、動作の初期時に非活性化されていることによって、選択ブロック内で発生するセル電流の量が削減される。この結果として、本実施形態のフラッシュメモリは、消費電力を低減できる。
［上部アレイ層のメモリセルに対する読み出し動作］
図２５を用いて、本実施形態のフラッシュメモリにおける電流センス方式による上部アレイ層に対する読み出し動作を説明する。

＜時刻ｔ１ｆ＞
図２５に示されるように、時刻ｔ１ｆにおいて、電圧ＶＳＧが、ドレイン側セレクトゲート線ＳＧＤ−Ｓ，ＳＧＤ−ＵＳ、及び、中間セレクトゲート線ＳＧＭ−Ｓに、印加される。電圧ＶＳＲＣが、ソース側セレクトゲート線ＳＧＳ−Ｓ，ＳＧＳ−ＵＳ及び中間セレクトゲート線ＳＧＭ−ＵＳに印加される。
電圧ＶＳＲＣが、ソース線ＣＥＬＳＲＣ及びビット線ＢＬに印加される。トランジスタのゲートの電位及びソース／ドレインの電位が、実質的に等しいため、ゲートに電圧ＶＳＲＣが印加されたトランジスタＳＴ２，ＳＴ３は、オフ状態を維持する。

＜時刻ｔ２ｆ＞
上部アレイ層１１０Ｂ内のワード線ＷＬＵが、読み出し動作の対象として選択された場合、時刻ｔ２ｆにおいて、ワード線ＷＬＵに対する電圧の印加が、開始される。
下部アレイ層１１０Ａ内のワード線ＷＬＬの電位は、グランド電圧ＶＳＳに維持される。下部アレイ層１１０Ａのメモリセルはオフ状態であるため、ソース側のセレクトトランジスタＳＴ２は、オフ状態でもよい。この場合、時刻ｔ１ｆ及び時刻ｔ２ｆにおいて、選択ストリングユニットのソース側セレクトゲート線ＳＧＳ−Ｓに、電圧ＶＳＲＣが印加されている。

＜時刻３ｆ＞
時刻ｔ３ｆにおいて、選択ワード線ＷＬ−Ｓにおける読み出し電圧ＶＣＧＲＶの制御とともに、下部アレイ層１１０Ａ内のワード線（非選択ワード線）ＷＬＬに対する電圧の印加が、開始される。

選択ストリングユニットにおいて、ソース側セレクトゲート線ＳＧＳ−Ｓの電位が、電圧ＶＳＲＣから電圧ＶＳＧに上昇される。

非選択ストリングユニットにおいて、ドレイン側セレクトゲート線ＳＧＤ−ＵＳの電位が、電圧ＶＳＧから電圧ＶＳＲＣに低下される。これによって、非選択ストリングユニットのドレイン側のセレクトトランジスタＳＴ１は、オフする。

時刻２ｆから時刻３ｆまでの期間ＴＡにおいて、残留電荷は、オン状態のトランジスタＳＴ１，ＳＴ３及びメモリセルＭＣを介して半導体ピラー７５からビット線ＢＬに放出される。期間ＴＡにおいて、下部アレイ層１１０Ａのワード線ＷＬＬの電位が、グランド電圧ＶＳＳに設定されていることによって、メモリセルＭＣはオフしている。上部アレイ層１１０Ｂの半導体ピラー７５Ｂは、ソース線ＣＥＬＳＲＣから電気的に分離されている。期間ＴＡにおいて、選択されたソース側セレクトゲート線ＳＧＳ−Ｓの電位が、電圧ＶＳＲＣに設定されていたとしても、半導体ピラー７５Ｂ内の残留電荷の除去に対する悪影響は、ほとんど生じない。

＜時刻ｔ４ｆから時刻ｔ６ｆ＞
期間ＴＢにおけるビット線ＢＬの充電の後、時刻ｔ４ｆから時刻ｔ５ｆまでの期間ＴＣにおいて、非選択ストリングユニットの下部半導体ピラー７５Ａの容量成分（負荷）が低減された状態で、ビット線ＢＬにおける電流の発生の有無がセンスされる。
この後、各配線の電位が、グランド電圧ＶＳＳに設定される。

これによって、本実施形態のフラッシュメモリにおける上部アレイ層１１０Ｂ内のメモリセルからのデータの読み出しが、終了する。

下部アレイ層１１０Ａのワード線ＷＬＬが、読み出し対象として選択された場合、ビット線ＢＬ、ソース線ＣＥＬＳＲＣ、及び、各セレクトゲート線ＳＧＳ，ＳＧＤ，ＳＧＭの電位の制御は、図２２の例と同様である。
但し、本実施形態において、ワード線ＷＬＬ，ＷＬＵに対する電圧の制御は、図２５に示される例と異なる。下部アレイ層１１０Ａのワード線ＷＬＬに対する電圧の印加が、図２５の時刻ｔ２ｆに開始される。選択ワード線ＷＬ−Ｓにおける読み出し電圧ＶＣＧＲＶの印加及び上部アレイ層１１０Ｂのワード線ＷＬＵに対する電圧の印加が、図２５の時刻ｔ３ｆに開始される。

このように、下部アレイ層１１０Ａのメモリセルに対する読み出し動作が実行される。

以上のように、図２５に示されるように、各配線に対する電圧の印加が制御された場合においても、選択ブロックの半導体ピラー内の残留電荷の放出処理を実行でき、データの読み出し時における非選択ストリングユニットの容量成分を低減できる。

したがって、本実施形態のフラッシュメモリは、上述の実施形態と同様に、動作特性を向上できる。

（８） 第８の実施形態
図２６を参照して、第８の実施形態のメモリデバイス及びその制御方法について、説明する。図２６は、本実施形態のフラッシュメモリの読み出し動作（又はベリファイ動作）時における各配線の電圧波形を示す図である。

電圧センス方式のフラッシュメモリの読み出し動作において、電圧ＶＳＲＣがソース線ＳＬに印加されて実行される場合であっても、選択ワード線を含むアレイ層と選択ワード線を含まないアレイ層との間で、ワード線の電圧の制御のタイミングが、異なってもよい。

（動作例）
［上部アレイ層のメモリセルに対する読み出し動作］
図２６を用いて、本実施形態のフラッシュメモリにおける電圧センス方式による上部アレイ層のメモリセルに対する読み出し動作を説明する。

＜時刻ｔ１１ｆ及び時刻ｔ１２ｆ＞
図２６に示されるように、上述の例（例えば、図２３の例）と同様に、時刻ｔ１１ｆにおいて、セレクトゲート線ＳＧＤ，ＳＧＳ，ＳＧＭ、ビット線ＢＬ及びソース線ＣＥＬＳＲＣの電位の制御が開始される。選択ストリングユニットのソース側セレクトゲート線ＳＧＳ−Ｓの電位は、電圧ＶＳＲＣに設定される。

この後、上部アレイ層１１０Ｂのワード線ＷＬＵが選択された場合、時刻ｔ１１ｆにおいて、上部アレイ層１１０Ｂのワード線ＷＬＵに対して、電圧の印加が開始される。下部アレイ層１１０Ａ内のワード線ＷＬＬの電位は、グランド電圧ＶＳＳに維持される。

下部アレイ層１１０Ａ内のメモリセルはオフしているため、上部半導体ピラー７５Ｂは、ソース線ＣＥＬＳＲＣに接続されない。それゆえ、選択ストリングユニットにおいて、セレクトゲート線ＳＧＳ−Ｓの電位が、電圧ＶＳＲＣに設定され、セレクトトランジスタＳＴ２がオフしていてもよい。

期間ＴＡにおいて、残留電荷が、オン状態のトランジスタを経由して、半導体ピラー７５からビット線ＢＬへ放出される。

＜時刻ｔ１３ｆ＞
時刻ｔ１３ｆにおいて、ビット線ＢＬの充電が開始される。非選択のドレイン側セレクトゲート線ＳＧＤ−ＵＳの電位が、電圧ＶＳＧから電圧ＶＳＲＣまで低下される。
下部アレイ層１１０Ａ内のワード線ＷＬＬに電圧ＶＲＥＡＤが印加される。上部アレイ層１１０Ｂ内の選択ワード線ＷＬ−Ｓの電位が、読み出し電圧ＶＣＧＲＶに向かって、低下される。

＜時刻ｔ１４ｆから時刻ｔ１６ｆ＞
期間ＴＢの経過後、時刻ｔ１４ｆにおいて、選択ストリングユニットにおいて、ソース側セレクトゲート線ＳＧＳ−Ｓの電位が、電圧ＶＳＲＣから電圧ＶＳＧに上昇される。これによって、選択ストリングユニットにおいて、セレクトトランジスタＳＴ２はオンし、ソース線ＣＥＬＳＲＣは、半導体ピラー７５Ｂに電気的に接続される。

期間ＴＣにおいて、非選択ストリングユニットの下部半導体ピラー７５Ａがチャネルブースとされた状態で、ビット線ＢＬの電位の状態がセンスされる。これによって、メモリセルのデータが読み出される。期間ＴＣにおいて、非選択ストリングユニットにおける各セレクトゲート線ＳＧＤ−ＵＳ，ＳＧＭ−ＵＳ，ＳＧＳ−ＵＳの電位は、電圧ＶＳＲＣに維持されている。

この後、時刻ｔ１５ｆ及び時刻ｔ１６ｆにおいて、各配線の電位が、グランド電圧ＶＳＳに設定される。

以上のように、上部アレイ層１１０Ｂ内のメモリセルに対するデータの読み出し動作が、完了する。

［下部アレイに対する読み出し動作］
下部アレイ層１１０Ａのワード線ＷＬＬが、読み出し対象として選択された場合、ビット線ＢＬ、ソース線ＣＥＬＳＲＣ、及び、各セレクトゲート線ＳＧＳ，ＳＧＤ，ＳＧＭの電位の制御は、図２４の例と同様である。
ただし、本実施形態において、ワード線ＷＬＬ，ＷＬＵに対する電圧の制御は、図２６に示される例と異なる。下部アレイ層１１０Ａのワード線ＷＬＬに対する電圧の印加が、図２６の時刻ｔ１２ｆに開始される。選択ワード線ＷＬ−Ｓに対する電圧ＶＣＧＲＶの印加、及び、上部アレイ層１１０Ｂのワード線ＷＬＵに対する電圧の印加が、図２６の時刻ｔ１３ｆに開始される。
このように、下部アレイ層１１０Ａのメモリセルに対するデータの読み出しが実行される。

図２６に示されるように、各配線に対する電圧の印加が制御された場合においても、選択ブロックの半導体ピラー内の放出処理を実行でき、データの読み出し時における非選択ストリングユニットの容量成分及びそれに起因する負荷を低減できる。

したがって、本実施形態のフラッシュメモリは、上述の実施形態と同様に、動作特性を向上できる。

（９） 第９の実施形態
図２７及び図２８を参照して、第９の実施形態のメモリデバイス及びその制御方法について、説明する。

図７及び図８に示されるように、下部アレイ層１１０Ａ及び上部アレイ層１１０Ｂのそれぞれが、中間セレクトゲート線ＳＧＭＵ，ＳＧＭＬを含む。この場合、下部アレイ層１１０Ａ内の中間セレクトゲート線ＳＧＭの電位と上部アレイ１００Ｂ内の中間セレクトゲート線ＳＧＭの電位とが、互いに独立に制御されてもよい。

以下では、説明の明確化のために、下部アレイ層１１０Ａの中間セレクトゲート線を、下部中間セレクトゲート線ＳＧＭＬ（ＳＧＭＬ−Ｓ，ＳＧＭＬ−ＵＳ）と表記し、上部アレイ層１１０Ｂの中間セレクトゲート線を、上部中間セレクトゲート線ＳＧＭＵ（ＳＧＭＵ−Ｓ，ＳＧＭＵ−ＵＳ）と表記する。

（動作例）
以下、図２７及び図２８を用いて、本実施形態のフラッシュメモリの動作例について説明する。例えば、本実施形態において、電流センス方式の読み出し動作が、フラッシュメモリの読み出し動作に、適用されている。

［上部アレイに対する読み出し動作］
図２７は、本実施形態のフラッシュメモリの読み出し動作における、上部アレイ内のメモリセルからのデータの読み出しを説明するための電圧波形図である。

＜時刻ｔ１ｇ＞
上述のように、時刻ｔ０において、シーケンサ１９は、読み出し動作を開始する。選択アドレスに基づいて、上部アレイ層１１０Ｂ内の複数のワード線ＷＬＵのうち１つが、選択ワード線ＷＬ−Ｓに設定される。

図２７に示されるように、時刻ｔ１ｇにおいて、電圧ＶＳＧが、ロウ制御回路１２によって、選択ストリングユニット内の各セレクトゲート線ＳＧＤ−Ｓ，ＳＧＳ−Ｓ，ＳＧＭＵ−Ｓ，ＳＧＭＬ−Ｓに、印加される。

非選択ストリングユニットに関して、ロウ制御回路１２は、電圧ＶＳＧを、ドレイン側セレクトゲート線ＳＧＤ−ＵＳに印加し、グランド電圧ＶＳＳを、ソース側セレクトゲート線ＳＧＳ−ＵＳに印加する。

本実施形態において、上部アレイ層１１０Ｂのメモリセルに対して、データの読み出しが実行される場合、ロウ制御回路１２は、非選択ストリングユニットのそれぞれに関して、２つの中間セレクトゲート線ＳＧＭ−ＵＳ，ＳＧＭＬ−ＵＳのうち、選択ワード線ＷＬ−Ｓが属する上部アレイ層１１０Ｂ内の中間セレクトゲート線ＳＧＭＵ−ＵＳに、グランド電圧ＶＳＳを印加し、下部アレイ層１１０Ａ内の中間セレクトゲート線ＳＧＭＬ−ＵＳに、電圧ＶＳＧを印加する。

これによって、非選択ストリングユニットにおいて、中間セレクトゲート線ＳＧＭＵ−ＵＳのセレクトトランジスタＳＴ３Ｕは、オフし、中間セレクトゲート線ＳＧＭＬ−ＵＳに接続されたセレクトトランジスタＳＴ３Ｌは、オンする。オフ状態のセレクトトランジスタＳＴ３Ｕは、選択ワード線ＷＬ−Ｓと同じアレイ層１１０Ｂ内に属し、オン状態の中間セレクトトランジスタＳＴ３Ｌは、選択ワード線ＷＬ−Ｓと異なるアレイ層１１０Ａ内に属している。

＜時刻ｔ２ｇから時刻ｔ３ｇ＞
時刻ｔ２ｇにおいて、ワード線ＷＬＵ，ＷＬＬに対する電圧の印加が、開始される。期間ＴＡにおいて、選択ストリングユニットの半導体ピラー７５Ａ，７５Ｂ内の電荷、及び、非選択ストリングユニットの上部半導体ピラー７５Ｂの電荷が、オン状態のトランジスタを介して、ビット線ＢＬ又はソース線ＣＥＬＳＲＣに放出される。

時刻ｔ３ｇにおいて、ビット線ＢＬの充電が、開始される。ワード線ＷＬＵのうち、選択ワード線ＷＬｋの電位が読み出し電圧ＶＣＧＲＶに設定されるように、選択ワード線ＷＬｋが、制御される。
非選択ストリングユニットにおいて、ドレイン側セレクトゲート線ＳＧＤ−ＵＳＥＬの電位は、電圧ＶＳＧからグランド電圧ＶＳＳに低下される。

＜時刻ｔ４ｇから時刻ｔ６ｇ＞
選択ワード線ＷＬｋの電位が読み出し電圧ＶＣＧＲＶに達した後、時刻ｔ４ｇにおいて、非選択ストリングユニットの半導体ピラー７５の一部分（ここでは、下部半導体ピラー７５Ａ）がチャネルブーストされた状態で、ビット線ＢＬの電流がセンスされる。本実施形態において、上述の例と同様に、半導体ピラーが含む容量成分に起因した負荷が軽減されて、メモリセルの保持しているデータが、判別される。

この後、時刻ｔ５ｘ及び時刻ｔ６ｘにおいて、各配線の電位が制御され、各配線の電位が、グランド電圧ＶＳＳに設定される。

以上のように、本実施形態のフラッシュメモリにおける上部アレイ層のメモリセルからのデータの読み出しが、終了する。

［下部アレイ層のメモリセルに対する読み出し動作］
図２８は、本実施形態のフラッシュメモリの読み出し動作における、下部アレイ層内のメモリセルからのデータの読み出しを説明するための電圧波形図である。

＜時刻ｔ１ｈ＞
図２７の例と同様に、時刻ｔ０において、シーケンサ１９は、読み出し動作を開始する。選択アドレスに基づいて、下部アレイ層１１０Ａ内の複数のワード線ＷＬＬのうち１つが、選択ワード線ＷＬ−Ｓに設定される。

時刻ｔ１ｈにおいて、電圧ＶＳＧが、ロウ制御回路１２によって、選択ストリングユニット内の各セレクトゲート線ＳＧＤ−Ｓ，ＳＧＳ−Ｓ，ＳＧＭＵ−Ｓ，ＳＧＭＬ−Ｓに、印加される。

非選択ストリングユニットに関して、グランド電圧ＶＳＳが、ドレイン側セレクトゲート線ＳＧＤ−ＵＳに印加され、電圧ＶＳＧが、ソース側セレクトゲート線ＳＧＳ−ＵＳに印加される。

下部アレイ層１１０Ａのメモリセルに対してデータの読み出しが実行される場合、図２７の例と異なって、非選択ストリングユニットのそれぞれに関して、上部アレイ層１１０Ｂ内の中間セレクトゲート線ＳＧＭＵ−ＵＳに、電圧ＶＳＧが印加され、選択ワード線が属する下部アレイ１００Ａ内の中間セレクトゲート線ＳＧＭＬ−ＵＳに、グランド電圧ＶＳＳが印加される。

これによって、非選択ストリングユニットにおいて、上部アレイ層１１０Ｂ内のセレクトトランジスタＳＴ３Ｕは、オンし、下部アレイ層１１０Ａ内のセレクトトランジスタＳＴ３Ｌは、オフする。オン状態のセレクトトランジスタＳＴ３Ｕは、選択ワード線と異なるアレイ層１１０Ｂ内に属し、オフ状態のセレクトトランジスタＳＴ３Ｌは、選択ワード線ＷＬ−Ｓと同じアレイ層１１０Ａ内に属する。

＜時刻ｔ２ｈから時刻ｔ３ｈ＞
時刻ｔ２ｈにおいて、ワード線ＷＬＵ，ＷＬＬに対する電圧の印加が、開始される。
期間ＴＡ内において、半導体ピラー７５内の電荷が、ビット線ＢＬ又はソース線ＣＥＬＳＲＣに放出される。

時刻ｔ３ｈにおいて、ビット線ＢＬの充電が、開始される。下部アレイ層１１０Ａ内の選択ワード線ＷＬＳの電位が、読み出し電圧ＶＣＧＲＶに設定されるように、制御される。非選択ストリングユニットにおいて、ソース側セレクトゲート線ＳＧＳ−ＵＳの電位は、電圧ＶＳＧからグランド電圧ＶＳＳに低下される。
＜時刻ｔ４ｈから時刻ｔ６ｈ＞
選択ワード線ＷＬｋの電位が読み出し電圧ＶＣＧＲＶに達した後、時刻ｔ４ｈにおいて、ビット線ＢＬの電流がセンスされる。これによって、半導体ピラーの寄生容量に起因した負荷が低減された状態で、メモリセルの保持しているデータが、判別される。

この後、時刻ｔ５ｈ及び時刻ｔ６ｈにおいて、各配線の電位が制御され、各配線の電位が、グランド電圧ＶＳＳに設定される。

これによって、本実施形態のフラッシュメモリにおける下部アレイに対する読み出し動作が、終了する。

尚、図２７及び図２８の動作が、ベリファイ動作に適用されてもよい。
本実施形態において、図２７及び図２８の読み出し動作において、ソース線ＣＥＬＳＲＣの電位は、図２１及び図２２の例のように、グランド電圧ＶＳＳより高い電圧ＶＳＲＣに設定されてもよい。本実施形態において、ワード線ＷＬに対する電圧の印加のタイミングが、図１９及び図２５の例のように、選択ワード線ＷＬ−Ｓを含むアレイ層に応じて、下部アレイ層１１０Ａと上部アレイ層１１０Ｂとの間で異なってもよい。

（まとめ）
本実施形態のフラッシュメモリにおいて、ストリングユニット内の複数の中間セレクトゲート線は、互いに独立に制御可能である。

読み出し動作時における半導体ピラーの残留電荷の放出期間ＴＡにおいて、非選択ストリングユニットの複数の中間セレクトゲート線のうち、選択ワード線を含むアレイ層内の中間セレクトゲート線ＳＧＭＬにグランド電圧ＶＳＳが印加され、選択ワード線を含まないアレイ層の中間セレクトゲート線に電圧（トランジスタＳＴ３のオン電圧）ＶＳＧが、印加される。

本実施形態のフラッシュメモリは、２つの中間セレクトゲート線ＳＧＭＬ，ＳＧＭＵのうち一方のセレクトゲート線ＳＧＭのセレクトトランジスタＳＴ３がオンされることによって、トランジスタ２つの中間セレクトゲート線間の領域（接合部の近傍領域）を、チャネルブーストさせることができる。これによって、本実施形態のフラッシュメモリは、半導体ピラーの寄生容量に起因する負荷をさらに低減できる。

積層された半導体ピラー７５Ａ，７５Ｂの接合部において、上部アレイ層１１０Ｂの最下層の導電層と下部アレイ層１１０Ａの最上層の導電層との間の距離は、同じアレイ層内で隣り合うワード線間の距離（間隔）より長い。又、製造プロセスに起因して、半導体ピラーの上端は、半導体ピラーの下端と異なるため、接合部９９９の近傍の形状は、負欽一である。このため、比較的大きな電位勾配が、接合部９９９の近傍で生じやすい。この電位勾配に起因して、ホットキャリアが接合部９９９において発生する可能性がある。

接合部９９９で発生したホットキャリアは、選択ワード線ＷＬ−Ｓを含むアレイ層１１０内のセレクトゲート線ＳＧＭに接続されたトランジスタＳＴ３がオフ状態であること、及び、積層された中間セレクトゲート線ＳＧＭ間の接合部９９９の距離が比較的長いことによって、選択ワード線を含むアレイ層内に到達しにくい。

この結果として、本実施形態のフラッシュメモリは、ホットキャリア発生型の読み出しディスターブを抑制できる。

以上のように、本実施形態のフラッシュメモリは、動作特性を向上できる。

（１０） 第１０の実施形態
図２９及び図３０を参照して、第１０の実施形態のメモリデバイス及びその制御方法について説明する。
電圧センス方式の読み出し動作を実行するフラッシュメモリにおいて、上部アレイ層１１０Ｂ内の中間セレクトゲート線ＳＧＭＵと下部アレイ層１１０Ａ内の中間セレクトゲート線ＳＧＭＬとが、互いに独立に制御されてもよい。

（動作例）
［上部アレイ層に対する読み出し動作］
図２９は、本実施形態のフラッシュメモリの読み出し動作における、上部アレイ層内のメモリセルからのデータの読み出しを説明するための電圧波形図である。

＜時刻ｔ１１ｇ＞
図２８に示されるように、読み出し動作の開始時（時刻ｔ０）において、選択アドレスに基づいて、上部アレイ層１１０Ｂ内のワード線ＷＬＵが、選択ワード線ＷＬ−Ｓに設定される。

時刻ｔ１１ｇにおいて、電圧ＶＳＧが、ロウ制御回路１２によって、選択ストリングユニット内の各セレクトゲート線ＳＧＤ−Ｓ，ＳＧＳ−Ｓ，ＳＧＭＵ−Ｓ，ＳＧＭＬ−Ｓに、印加される。

非選択ストリングユニットに関して、電圧ＶＳＧが、ドレイン側セレクトゲート線ＳＧＤ−ＵＳに印加され、グランド電圧ＶＳＳが、ソース側セレクトゲート線ＳＧＳ−ＵＳに印加される。
本実施形態において、非選択ストリングユニットに関して、上部アレイ層１１０Ｂ内の中間セレクトゲート線ＳＧＭＵ−ＵＳに、グランド電圧ＶＳＳが印加され、下部アレイ層１１０Ａ内の中間セレクトゲート線ＳＧＭＬ−ＵＳに、電圧ＶＳＧが印加される。

これによって、非選択ストリングユニットにおいて、選択ワード線ＷＬ−Ｓを含むアレイ層１１０Ａ内のセレクトトランジスタＳＴ３Ｕは、オフし、選択ワード線ＷＬ−Ｓを含まないアレイ層１１０Ｂ内のセレクトトランジスタＳＴ３Ｌは、オンする。

＜時刻ｔ１２ｇから時刻ｔ１３ｇ＞
時刻ｔ１２ｇにおいて、ワード線ＷＬＵ，ＷＬＬに対する電圧の印加が、開始される。

期間ＴＡにおける電荷の放出処理の後、時刻ｔ１３ｇにおいて、ビット線ＢＬの充電が、開始される。上部アレイ層１１０Ｂ内の選択ワード線ＷＬ−Ｓの電位が読み出し電圧ＶＣＧＲＶに設定されるように、選択ワード線ＷＬ−Ｓが制御される。ソース側セレクトゲート線ＳＧＳ−Ｓの電位が、電圧ＶＳＧから電圧ＶＳＳに低下される。

非選択ストリングユニットにおいて、ドレイン側セレクトゲート線ＳＧＤ−ＵＳの電位は、電圧ＶＳＧからグランド電圧ＶＳＳに低下される。中間セレクトゲート線ＳＧＭＬ−ＵＳの電位は、電圧ＶＳＧに維持される。
＜時刻ｔ１４ｇから時刻ｔ１６ｇ＞
選択ワード線ＷＬ−Ｓの電位が読み出し電圧ＶＣＧＲＶに達した後、時刻ｔ１４ｇにおいて、選択ストリングユニットにおいて、電圧ＶＳＧが、ソース側セレクトゲート線ＳＧＳ−Ｓに印加される。オン状態のセレクトトランジスタＳＴ２を介して、下部半導体ピラー７５Ａが、ソース線ＣＥＬＳＲＣに印加される。ビット線ＢＬの電位が、センスされる。このように、非選択ストリングユニットの下部半導体ピラー７５Ａがチャネルブーストされた状態で、メモリセルの保持しているデータが、判別される。

この後、上述の動作例と同様に、時刻ｔ１５ｇ及び時刻ｔ１６ｇにおいて、各配線の電位が制御され、各配線の電位が、グランド電圧ＶＳＳに設定される。

以上のように、本実施形態のフラッシュメモリにおける上部アレイ層１１０Ｂのメモリセルに対する読み出し動作が、終了する。

［下部アレイ層のメモリセルに対する読み出し動作］
図３０は、本実施形態のフラッシュメモリの読み出し動作における、下部アレイ層１１０Ａ内のメモリセルからのデータの読み出しを説明するための電圧波形図である。

＜時刻ｔ１１ｈ＞
図２９の例と同様に、時刻ｔ０において、選択アドレスに基づいて、下部アレイ層１１０Ａ内のワード線ＷＬＬが、選択ワード線ＷＬ−Ｓに設定される。

時刻ｔ１１ｈにおいて、電圧ＶＳＧが、選択ストリングユニット内の各セレクトゲート線ＳＧＤ−Ｓ，ＳＧＳ−Ｓ，ＳＧＭＵ−Ｓ，ＳＧＭＬ−Ｓに、印加される。

非選択ストリングユニットに関して、グランド電圧ＶＳＳが、ドレイン側セレクトゲート線ＳＧＤ−ＵＳに印加され、電圧ＶＳＧが、ソース側セレクトゲート線ＳＧＳ−ＵＳに印加される。下部アレイ層１１０Ａのメモリセルに対してデータの読み出しが実行される場合、図２９の例と異なって、非選択ストリングユニットのそれぞれに関して、中間セレクトゲート線ＳＧＭＵ−ＵＳに、電圧ＶＳＧが印加され、中間セレクトゲート線ＳＧＭＬ−ＵＳに、グランド電圧ＶＳＳが印加される。

これによって、非選択ストリングユニットにおいて、上部アレイ層１１０Ｂ内のセレクトトランジスタＳＴ３Ｕはオンし、選択ワード線ＷＬ−Ｓを含む下部アレイ層１１０Ａ内のセレクトトランジスタＳＴ３Ｌは、オフする。

＜時刻ｔ１２ｈから時刻ｔ１３ｈ＞
時刻１２ｈにおいてワード線ＷＬＵ，ＷＬＬに対する電圧の印加が開始される。
半導体ピラー内の残留電荷の放出処理の後、時刻ｔ１３ｈにおいて、ビット線ＢＬの充電の開始と共に、下部アレイ層１１０Ａ内の選択ワード線ＷＬ−Ｓの電位が、読み出し電圧ＶＣＧＲＶに設定されるように、制御される。

選択及び非選択ストリングユニットにおいて、ソース側セレクトゲート線ＳＧＳ−Ｓ，ＳＧＳ−ＵＳの電位は、グランド電圧ＶＳＳに設定される。

＜時刻ｔ１４ｈから時刻ｔ１６ｈ＞
時刻ｔ１４ｈにおいて、選択ワード線ＷＬ−Ｓの電位が読み出し電圧ＶＣＧＲＶに達した後、ソース側セレクトゲート線ＳＧＳ−Ｓの電位が、電圧ＶＳＧに設定される。

非選択ストリングユニットの上部半導体ピラー７５Ｂがチャネルブーストされた状態で、ビット線ＢＬの電位が、センスされる。これによって、メモリセルの保持しているデータが、判別される。

この後、時刻ｔ１５ｚ及び時刻ｔ１６ｚにおいて、各配線の電位が制御され、各配線の電位が、グランド電圧ＶＳＳに設定される。

以上のように、本実施形態のフラッシュメモリにおける下部アレイに対する読み出し動作が、終了する。

本実施形態のように、フラッシュメモリが電圧センス方式によって読み出し動作を実行する場合であっても、本実施形態のフラッシュメモリは、第９の実施形態と同じ効果を得ることができる。

尚、本実施形態のフラッシュメモリに対して、図２０及び図２６のような非選択ワード線の活性化タイミングの制御、及び、図２３及び図２４のようなソース線の電位の制御が、適用されてもよい。

（１１） 変形例
図３１乃至図３４を参照して、実施形態のメモリデバイス及びその制御方法の変形例について、説明する。

（ａ） 変形例１
＜構造例＞
図３１は、実施形態のフラッシュメモリの構造の変形例を説明するための模式的な断面図である。

図３１に示されるように、変形例のフラッシュメモリのメモリセルアレイにおいて、ブロックは、３以上のアレイ層１１０Ａ，１１０Ｂ，１１０Ｘを、含んでいてもよい。

３つのアレイ層１１０Ａ，１１０Ｂ，１１０Ｘは、基板の表面に対して垂直方向に積層されている。説明の明確化のため、下部アレイ層１１０Ａと上部アレイ層１１０Ｂとの間に設けられたアレイ層１１０Ｘのことを、中間アレイ層１１０Ｘとよぶ。

中間アレイ層１１０Ｘは、複数の半導体ピラー（以下では、中間半導体ピラーとよぶ）７５Ｘを含む。中間半導体ピラー７５Ｘの下端は、下部半導体ピラー７５Ａの状態に接触し、中間半導体ピラー７５Ｘの上端は、上部半導体ピラー７５Ｂの下端に接触する。

例えば、中間アレイ層１１０Ｘは、中間アレイ層１１０Ｘの上部（上部アレイ層側）内に、中間セレクトゲート線ＳＧＭ０ｂ，ＳＧＭ１ｂを含み、中間アレイ層１１０Ｘの下部（下部アレイ層側）内に、中間セレクトゲート線ＳＧＭ０ｃ，ＳＧＭ１ｃを含む。

中間セレクトゲート線ＳＧＭ０ｂ，ＳＧＭ１ｂは、上部アレイ層１１０Ｂと中間アレイ層１１０Ｘとの境界領域内に設けられている。中間セレクトゲート線ＳＧＭ０ｃ，ＳＧＭ１ｃは、下部アレイ層１１０Ａと中間アレイ層１１０Ｘとの境界領域内に設けられている。

中間アレイ層１１０Ｘ内において、中間セレクトゲート線ＳＧＭ０ｂ，ＳＧＭ０ｃ間の導電層７１は、ワード線ＷＬとして機能する。中間セレクトゲート線ＳＧＭ１ｂ，ＳＧＭ１ｃ間の導電層７１も、ワード線ＷＬとして機能する。尚、中間アレイ層１１０Ｘのワード線ＷＬの一部が、ダミーワード線として用いられてもよい。

以下では、説明の明確化のため、上部アレイ層１１０Ｂ内の中間セレクトゲート線ＳＧＭを、中間セレクトゲート線ＳＧＭ０ａ，ＳＧＭ１ａと表記する。下部アレイ層１１０Ａ内の中間セレクトゲート線ＳＧＭを、中間セレクトゲート線ＳＧＭ０ｄ，ＳＧＭ１ｄと表記する。

各ストリングユニットＳＵにおいて、各アレイ層１１０Ａ，１１０Ｂ，１１０Ｘ内の中間セレクトゲート線ＳＧＭの電位は、互いに独立に制御可能である。これによって、中間アレイ層１１０Ｘと上部アレイ層１１０Ｂとの間の電気的接続、及び、中間アレイ層１１０Ｘと上部アレイ１１０Ｂとの間の電気的接続を、互いに独立に制御できる。

＜動作例＞
図３１及び図３２を参照して、本変形例のフラッシュメモリの動作例について、説明する。図３１及び図３２は、本変形例のフラッシュメモリの動作例を模式的に示す図である。本例において、フラッシュメモリの読み出し動作における各配線の電位の制御のタイミングは、第１乃至第１０の実施形態で説明された動作例と実質的に同じである。ここでは、上述のフラッシュメモリの読み出し動作の期間（電荷の放出期間）ＴＡにおける各中間セレクトゲート線ＳＧＭの電位の関係について、説明する。

図３１は、上部アレイ層１１０Ｂ内のワード線ＷＬが選択された場合における、読み出し動作時の各中間セレクトゲート線ＳＧＭの電位の関係を模式的に示している。尚、図３１において、ストリングユニットＳＵ０が、動作対象として選択されている。

図３１に示されるように、セレクトゲート線の電位の制御の開始から選択ワード線ＷＬ−Ｓに対する読み出し電圧の印加が開始されるまでの期間ＴＡにおいて、選択ストリングユニットＳＵ０の各セレクトゲート線ＳＧＤ０，ＳＧＳ０，ＳＧＭ０（ＳＧＭ０ａ〜ＳＧＭ０ｄ）に、Ｈレベルの電圧ＶＳＧが印加され、セレクトトランジスタＳＴ１，ＳＴ２，ＳＴ３がオンされる。

期間ＴＡにおいて、非選択のストリングユニットＳＵ２，ＳＵ３において、ドレイン側セレクトゲート線ＳＧＤ２，ＳＧＤ３に対する電圧ＶＳＧの印加によって、セレクトトランジスタＳＴ１がオンされる。これによって、上部アレイ層１１０Ｂ内において、半導体ピラー７５Ｂの電荷が、ビット線（図示せず）に放出される。この結果として、読み出しディスターブが、抑制される。

この時、非選択のストリングユニットＳＵ２，ＳＵ３に関して、中間セレクトゲート線ＳＧＭ１ａ，ＳＧＭ１ｂ，ＳＧＭ１ｃ，ＳＧＭ１ｄに、Ｌレベルの電圧ＶＳＳが印加され、セレクトトランジスタＳＴ３がオフされる。

これによって、下部アレイ層１１０Ａ内及び中間アレイ層１１０Ｘの半導体ピラー７５Ａ，７５Ｘは、上部アレイ層１１０Ｂの半導体ピラー７５Ａ、ビット線ＢＬ及びソース線ＣＥＬＳＲＣから電気的に分離される。

それゆえ、上部アレイ層１１０Ｂのメモリセルに対するデータの読み出し時において、中間アレイ層１１０Ｘ内の部分９９Ｘの半導体ピラー７５Ｘ、及び、下部アレイ層１１０Ａ内の部分９９Ａの半導体ピラー７５Ａが、チャネルブーストされる。

これによって、上部及び中間半導体ピラー７５Ａ，７５Ｘの容量成分に起因する負荷は削減される。

以下のように、これと類似の制御によって、中間アレイ層１１０Ｘ及び下部アレイ層１１０Ａのメモリセルに対するデータの読み出しが、実行される。

図３２の（ａ）は、中間アレイ層１１０Ｘ内のワード線ＷＬが選択された場合における、読み出し動作時の各中間セレクトゲート線ＳＧＭの電位の関係を模式的に示している。

期間ＴＡにおいて、非選択ストリングユニットＳＵ２，ＳＵ３において、中間セレクトゲート線ＳＧＭ１ａ，ＳＧＭ１ｂに、Ｈレベルの電圧ＶＳＧが印加される。これによって、非選択ストリングユニットにおいて、上部半導体ピラー７５Ｂに加え、中間半導体ピラー７５Ｘが、ビット線（図示せず）に電気的に接続される。これによって、中間半導体ピラー７５Ｘ内の電荷が、ビット線ＢＬに放出される。この結果として、読み出しディスターブが抑制される。

この場合、中間アレイ層１１０Ｘのメモリセルに対するデータの読み出し時において、非選択ストリングユニットにおいて、下部アレイ層１１０Ａ内の部分９９Ａの半導体ピラー７５Ａが、チャネルブーストされ、下部半導体ピラー７５Ａの寄生容量に起因する負荷が削減される。

尚、下部アレイ層１１０Ａ内の中間セレクトゲート線ＳＧＭ１ｄにＬレベルの電圧ＶＳＳが印加されていれば、Ｈレベルの電圧ＶＳＧが中間セレクトゲート線ＳＧＭ１ｃに印加されてもよい。
非選択ストリングユニットにおける中間アレイ層１１０Ｘ内の半導体ピラー７５Ｘに対する電荷の放出処理のために、上部アレイ層１１０Ｂ側の中間セレクトゲート線ＳＧＭ１ｂに電圧ＶＳＳが印加され、下部アレイ層１１０Ａ側の中間セレクトゲート線ＳＧＭ１ｃに電圧ＶＳＧが、印加されてもよい。この場合、非選択ストリングユニットにおいて、電圧ＶＳＧが、下部アレイ層１１０Ａの中間セレクトゲート線ＳＧＭ１ｄ及びソース側セレクトゲート線ＳＧＳ１に印加され、電圧ＶＳＳが、上部アレイ層１１０Ｂのドレイン側セレクトゲート線ＳＧＭ２，ＳＧＭ３に印加される。

これによって、中間アレイ層１１０Ｘ内の半導体ピラー７５Ｘの電荷は、下部アレイ層１１０Ａ内の半導体ピラー７５Ａを介して、ソース線（図示せず）に放出される。

図３２の（ｂ）は、下部アレイ層１１０Ａ内のワード線ＷＬが選択された場合における、読み出し動作時の各中間セレクトゲート線ＳＧＭの電位の関係を模式的に示している。

期間ＴＡにおいて、非選択ストリングユニットＳＵ２，ＳＵ３において、電圧ＶＳＳがドレイン側セレクトゲート線ＳＧＤ１，ＳＧＤ２，ＳＧＤ３に印加され、電圧ＶＳＧがソース側セレクトゲート線ＳＧＳ０，ＳＧＳ１に印加される。これによって、非選択ストリングユニットの半導体ピラー７５は、ビット線から電気的に分離され、ソース線に電気的に接続される。
非選択の中間セレクトゲート線ＳＧＭ１ａ，ＳＧＭ１ｂ，ＳＧＭ１ｃ，ＳＧＭ１ｄに、Ｌレベルの電圧ＶＳＳが印加される。これによって、非選択ストリングユニットにおいて、上部アレイ層１１０Ｂ及び中間アレイ層１１０Ｘの各半導体ピラー７５Ａ，７５Ｘは、下部アレイ層１１０Ａの半導体ピラー７５Ａから電気的に分離される。

それゆえ、下部半導体ピラー７５Ａ内の電荷が、ソース線に放出され、読み出しディスターブが抑制される。

下部アレイ層１１０Ａのメモリセルに対するデータの読み出し時において、上部アレイ層１１０Ｂ内の部分９９Ｂ内の半導体ピラー７５Ｂ、及び、上部アレイ層１１０Ｂの部分９９Ｂの半導体ピラー７５Ａが、チャネルブーストされる。この結果として、下部及び上部半導体ピラー７５Ａ，７５Ｂの寄生容量に起因する負荷が削減される。

尚、図３２の（ｂ）のように、中間アレイ層１１０Ｘ内の半導体ピラー７５Ｘの電荷の放出のために、中間セレクトゲート線ＳＧＭ１ｃ，ＳＧＭ１ｄにＨレベルの電圧ＶＳＧが印加されてもよい。この場合、読み出しディスターブの発生が、さらに抑制される。

本変形例のように、メモリセルアレイ１１が、３つのアレイ層を含む場合であっても、選択ブロックＢＫ内の非選択ストリングユニットの半導体ピラーの一部分をチャネルブーストできることにより、読み出しディスターブの抑制と共に、読み出し動作（又はベリファイ動作）時の容量成分を削減できる。

したがって、本変形例のフラッシュメモリは、消費電力を削減でき、動作速度の低下を抑制できる。

（ｂ） 変形例２
図３３は、実施形態のフラッシュメモリの構造の変形例を説明するための図である。図３３は、本変形例のフラッシュメモリの断面構造が示されている。

図３３に示されるように、各セレクトゲート線ＳＧＤ，ＳＧＳ，ＳＧＭ及びワード線ＷＬが、ストリングユニットＳＵ毎に分離されていてもよい。各ストリングユニット間に、ソース線コンタクトＣＥＬＳＲＣが設けられている。各ストリングユニットＳＵは、各セレクトゲート線ＳＧＤ，ＳＧＳ，ＳＧＭを共有しない。
図３３の例の場合、１つのストリングユニットが、１つのエリアＦＮＧに対応する。

フラッシュメモリが、図３３の構造のブロックを含む場合であっても、第１乃至第１１の実施形態で説明された各動作例を実行できる。

（ｂ） 変形例３
図３４は、実施形態のフラッシュメモリの構造の変形例を説明するための図である。

図３４の（ａ）〜（ｆ）において、本実施形態のフラッシュメモリにおける、中間セレクトゲート線を含むストリングユニットの構造の変形例が、示されている。

図３４の（ａ）に示されるように、Ｄ３方向に関して、下部アレイ層１１０Ａ内のダミー配線ＤＷＬＡと上部アレイ層１１０Ｂ内のダミー配線ＤＷＬＢとの間に、上部アレイ層１１０Ｂ内の中間セレクトゲート線ＳＧＭ、及び、下部アレイ層１１０Ａ内の中間セレクトゲート線ＳＧＭが、設けられてもよい。

図３４の（ｂ）に示されるように、各アレイ層１１０Ａ，１１０Ｂ内において、中間セレクトゲート線ＳＧＭが、Ｄ３方向に関して、２つのダミー配線ＤＷＬ間に設けられてもよい。

図３４の（ｃ）に示されるように、中間セレクトゲート線ＳＧＭを含まないアレイ層が、ブロック（メモリセルアレイ）内に設けられてもよい。

例えば、図３４の（ｃ）において、上部アレイ層１１０Ｂは、中間セレクトゲート線ＳＧＭを含み、下部アレイ層１１０Ａは、中間セレクトゲート線を含まない。中間セレクトゲート線ＳＧＭは、Ｄ３方向において、上部アレイ層１１０Ｂのダミー配線ＤＷＬと下部アレイ層１１０Ａのダミー配線ＤＷＬとの間に設けられている。

尚、図３４の（ｄ）のように、中間セレクトゲート線ＳＧＭが下部アレイ層１１０Ａ内に設けられ、中間セレクトゲート線ＳＧＭが上部アレイ層１１０Ｂ内に設けられてもよい。

図３４の（ｅ）に示されるように、中間セレクトゲート線ＳＧＭを含むアレイ層において、そのアレイ層内の２つのダミーワード線間に、中間セレクトゲート線ＳＧＭが設けられてもよい。

このように、ストリングユニット内における中間セレクトゲート線ＳＧＭの位置、中間セレクトゲート線ＳＧＭとダミーワード線ＤＷＬとのレイアウトは、適宜変更されてもよい。ＮＡＮＤストリング１１１の構造が図３４の（ａ）〜（ｆ）のいずれかが、第１乃至第１０の実施形態のフラッシュメモリに適用できる。

尚、フラッシュメモリの読み出し動作時において、セレクトゲート線ＳＧＭによる積層されたアレイ層１１０Ａ，１１０Ｂの電気的な分離とともに、ダミーワード線ＤＷＬに電圧ＶＳＧより低い電圧Ｖｘを印加することによって、非選択ストリングユニットにおける読み出しディスターブが、抑制されてもよい。尚、電圧Ｖｘは、グランド電圧ＶＳＳより高い。

この場合、ドレイン側セレクトゲート線ＳＧＭ又は中間セレクトゲート線ＳＧＭと同じように、ダミーワード線ＤＷＬは、ブロック内において、１つのストリングユニット毎又は２つのストリングユニット毎に、電気的に分離されている。

（１２）その他
本実施形態のメモリシステムに用いられるフラッシュメモリが、多値フラッシュメモリである場合、多値フラッシュメモリの読み出し動作は、以下のような判定電圧を含む。

Ａレベルの読み出し動作に選択されたワード線に印加される判定電圧は、例えば、０Ｖ〜０．５５Ｖの間である。但し、Ａレベルの判定電圧は、この値に限定されることなく、０．１Ｖ〜０．２４Ｖ、０．２１Ｖ〜０．３１Ｖ、０．３１Ｖ〜０．４Ｖ、０．４Ｖ〜０．５Ｖ、及び、０．５Ｖ〜０．５５Ｖのうち、いずれの範囲でもよい。

Ｂレベルの読み出し動作に選択されたワード線に印加される判定電圧は、例えば１．５Ｖ〜２．３Ｖの間である。但し、Ｂレベルの判定電圧は、この値に限定されず、１．６５Ｖ〜１．８Ｖ、１．８Ｖ〜１．９５Ｖ、１．９５Ｖ〜２．１Ｖ、及び、２．１Ｖ〜２．３Ｖのうち、いずれの範囲でもよい。

Ｃレベルの読み出し動作に選択されたワード線に印加される判定電圧は、例えば、３．０Ｖ〜４．０Ｖの間である。Ｂレベルの判定電圧は、、これに限定されることなく、３．０Ｖ〜３．２Ｖ、３．２Ｖ〜３．４Ｖ、３．４Ｖ〜３．５Ｖ、３．５Ｖ〜３．６Ｖ、及び、３．６Ｖ〜４．０Ｖのうち、いずれの範囲でもよい。

尚、読み出し動作の期間（ｔＲ）は、例えば、２５μｓ〜３８μｓ、 ３８μｓ〜７０μs、 ７０μｓ〜８０μｓのうち、いずれか１つの期間でよい。

多値フラッシュメモリの書き込み動作は、プログラム動作とベリファイ動作を含む。

多値フラッシュメモリの書き込み動作において、プログラム動作時に選択されたワード線に最初に印加される電圧は、例えば、１３．７Ｖ〜１４．３Ｖの間である。この電圧は、この値に限定されることなく、例えば、１３．７Ｖ〜１４．０Ｖ及び１４．０Ｖ〜１４．６Ｖのうち、いずれの範囲でもよい。

プログラム動作が、incremental step pulse Program（ＩＳＰＰ）方式である場合、ステップアップの電圧は、例えば、０．５Ｖ程度である。

非選択のワード線に印加される非選択電圧（パス電圧）は、例えば、６．０Ｖ〜７．３Ｖの範囲の値である。但し、非選択電圧は、この値に限定されることなく、例えば、７．３Ｖ〜８．４Ｖの範囲の値でもよく、６．０Ｖ以下でもよい。

非選択のワード線が奇数番目のワード線であるか、偶数番目のワード線であるかで、印加するパス電圧を変えてもよい。

書き込み動作の時間（tProg）は、例えば、１７００μｓ〜１８００μｓ、 １８００μｓ〜１９００μｓ、及び、１９００μｓ〜２０００μｓのうち、いずれかの１つの期間でよい。

多値フラッシュメモリの消去動作は、半導体基板の上部上に形成され、かつ、メモリセルが上方に配置されたウェル領域に最初に印加される電圧は、例えば、１２Ｖ〜１３．６Ｖの範囲の値である。この電圧は、この値に限定されることなく、例えば、１３．６Ｖ〜１４．８Ｖ、１４．８Ｖ〜１９．０Ｖ、 １９．０〜１９．８Ｖ或いは１９．８Ｖ〜２１Ｖのうち、いずれかの範囲の値でよい。

消去動作の時間（tErase）は、例えば、３０００μｓ〜４０００μｓ、４０００μｓ〜５０００μｓ、及び、４０００μｓ〜９０００μｓのうち、いずれか１つの期間でよい。

メモリセルは、４ｎｍ〜１０ｎｍのトンネル絶縁膜を介して半導体ピラーの側面上に配置された電荷蓄積層を、有している。この電荷蓄積層は、２ｎｍ〜３ｎｍの膜厚を有する絶縁膜（例えば、ＳｉＮ又はＳｉＯＮなど）と３ｎｍ〜８ｎｍの膜厚のポリシリコンとの積層構造でもよい。また、ポリシリコンはＲｕのような金属を、含んでいてもよい。

電荷蓄積層上に、絶縁膜を有している。この絶縁膜は、例えば、３ｎｍ〜１０ｎｍの膜厚を有する下層Ｈｉｇｈ−ｋ膜と、３ｎｍ〜１０ｎｍの膜厚を有する上層Ｈｉｇｈ−ｋ膜と、下層及び上層Ｈｉｇｈ−ｋ膜に挟まれた４〜１０ｎｍの膜厚を有するシリコン酸化膜とを、含む。Ｈｉｇｈ−ｋ膜は、ＨｆＯなどの膜が挙げられる。また、シリコン酸化膜の膜厚は、Ｈｉｇｈ−ｋ膜の膜厚より厚くともよい。

絶縁膜上に、３ｎｍ〜１０ｎｍの膜厚の仕事関数調整用の材料を介して、３０ｎｍ〜７０ｎｍの膜厚を有する制御ゲート電極が設けられている。仕事関数調整用の材料は、ＴａＯなどの金属酸化膜、ＴａＮなどの金属窒化膜である。制御ゲート電極は、Ｗ（タングステン）などの金属でもよい。

メモリセル間に、エアギャップが設けられてもよい。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１：フラッシュメモリ、１０：メモリセルアレイ、７０：制御ゲート電極（ワード線）、７５：半導体ピラー、７９：メモリ膜、ＭＣ：メモリセル。

Claims (5)

1. 半導体層上方の第１の半導体部上に設けられた第１のメモリセルと、前記半導体層と前記第１の半導体部との間の第２の半導体部上に設けられた第２のメモリセルと、前記第１のメモリセル上方において前記第１の半導体部上に設けられた第１のセレクトトランジスタと、前記第２のメモリセル下方において前記第２の半導体部上に設けられた第２のセレクトトランジスタと、前記第１及び第２の半導体部の境界領域において前記第１又は第２の半導体部上に設けられた第３のセレクトトランジスタと、を含む第１のメモリユニットと、
   前記半導体層上方の第３の半導体部上に設けられた第３のメモリセルと、前記半導体層と前記第３の半導体部との間の第４の半導体部上に設けられた第４のメモリセルと、前記第３のメモリセル上方において前記第３の半導体部上に設けられた第４のセレクトトランジスタと、前記第４のメモリセル下方において前記第４の半導体部上に設けられた第５のセレクトトランジスタと、前記第３及び第４の半導体部の境界領域において前記第３又は第４の半導体部上に設けられた第６のセレクトトランジスタと、を含む第２のメモリユニットと、
   前記第１及び第３のメモリセルに接続された第１のワード線と、
   前記第２及び第４のメモリセルに接続された第２のワード線と、
   前記第１のセレクトトランジスタに接続された第１のセレクトゲート線と、
   前記第２のセレクトトランジスタに接続された第２のセレクトゲート線と、
   前記第３のセレクトトランジスタに接続された第３のセレクトゲート線と、
   前記第４のセレクトトランジスタに接続された第４のセレクトゲート線と、
   前記第５のセレクトトランジスタに接続された第５のセレクトゲート線と、
   前記第６のセレクトトランジスタに接続された第６のセレクトゲート線と、
   を具備し、
   前記第１のメモリセルの閾値電圧に関する第１の判定動作時、
   前記第１の判定動作の第１の期間において、
   前記第１乃至第６のセレクトトランジスタをオンさせるための第１の電圧が、前記第１、第２、第３及び第４のセレクトゲート線に印加され、
   前記第１乃至第６のセレクトトランジスタをオフさせるための第２の電圧が、前記第５及び第６のセレクトゲート線に印加され、
   前記第１の期間後の第２の期間において、
   前記第２の電圧が、前記第４、第５及び第６のセレクトゲート線に印加され、
   第１の判定電圧が、前記第１のワード線に印加され、前記第１のメモリセルの閾値電圧が、判定される、
   メモリデバイス。
2. 前記第２のメモリセルの閾値電圧に関する第２の判定動作時、
   前記第２の判定動作の第３の期間において、
   前記第１の電圧が、前記第１、第２、第３及び第５のセレクトゲート線に印加され、
   前記第２の電圧が、前記第４及び第６のセレクトゲート線に印加され、
   前記第３の期間後の第４の期間において、
   前記第２の電圧が、前記第４、第５及び第６のセレクトゲート線に印加され、
   第２の判定電圧が、前記第２のワード線に印加され、前記第２のメモリセルの閾値電圧が判定される、
   請求項１に記載のメモリデバイス。
3. 前記第１の期間内において、前記第１の判定電圧以上の第３の電圧が、前記第１のワード線に印加され、
   前記第２の期間内において、前記第１の判定電圧が、前記第１のワード線に印加される、
   請求項１又は２に記載のメモリデバイス。
4. 前記第１の期間において、前記第２の電圧が、前記第２のワード線に印加され、
   前記第２の期間において、前記第１の判定電圧以上の第３の電圧が、前記第２のワード線に印加される、
   請求項１乃至３のうちいずれか１項に記載のメモリデバイス。
5. 前記第２及び第４の半導体部に接続されたソース線を、さらに具備し、
   前記第１及び第２の期間において、第４の電圧が、前記ソース線に印加され、
   前記第４の電圧は、前記第１の電圧より低く、前記第２の電圧より高い、
   請求項１乃至４のうちいずれか１項に記載のメモリデバイス。