JP2018045749A - メモリデバイス - Google Patents

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Abstract

【課題】動作特性の向上を図る。
【解決手段】実施形態のデバイスは、第1半導体部上の第1メモリセル及び第1トランジスタと、第2半導体部上の2メモリセル及び第2トランジスタと、第1及び第2半導体部の境界領域内の第3トランジスタと、第3半導体部上の第3メモリセル及び第4トランジスタと、第4半導体部上の第4メモリセル及び第5トランジスタと、第3及び第4半導体部の境界領域内の第6トランジスタと、を含む。期間TAにおいて、オン電圧が第1乃至第4トランジスタの各々のセレクト線SGD−S,SGS−S,SGM−S,SGD−USに印加され、オフ電圧が第5及び第6トランジスタの各々のセレクト線SGM−US,SGS−USに印加され、期間TCにおいて、オフ電圧がセレクト線SGD−US,SGM−US,SGS−USに印加され、ワード線WL−Sの第1メモリセルの閾値電圧が判定される。
【選択図】図12

Description

本実施形態は、メモリデバイスに関する。
メモリセルが3次元に配列されたNAND型フラッシュメモリが、知られている。
特開2007−266143号公報
メモリデバイスの動作特性を向上する。
実施形態のメモリデバイスは、半導体層上方の第1の半導体部上に設けられた第1のメモリセルと、前記半導体層と前記第1の半導体部との間の第2の半導体部上に設けられた第2のメモリセルと、前記第1のメモリセル上方において前記第1の半導体部上に設けられた第1のセレクトトランジスタと、前記第2のメモリセル下方において前記第2の半導体部上に設けられた第2のセレクトトランジスタと、前記第1及び第2の半導体部の境界領域において前記第1又は第2の半導体部上に設けられた第3のセレクトトランジスタと、を含む第1のメモリユニットと、前記半導体層上方の第3の半導体部上に設けられた第3のメモリセルと、前記半導体層と前記第3の半導体部との間の第4の半導体部上に設けられた第4のメモリセルと、前記第3のメモリセル上方において前記第3の半導体部上に設けられた第4のセレクトトランジスタと、前記第4のメモリセル下方において前記第4の半導体部上に設けられた第5のセレクトトランジスタと、前記第3及び第4の半導体部の境界領域において前記第3又は第4の半導体部上に設けられた第6のセレクトトランジスタと、を含む第2のメモリユニットと、前記第1及び第3のメモリセルに接続された第1のワード線と、前記第2及び第4のメモリセルに接続された第2のワード線と、前記第1のセレクトトランジスタに接続された第1のセレクトゲート線と、前記第2のセレクトトランジスタに接続された第2のセレクトゲート線と、前記第3のセレクトトランジスタに接続された第3のセレクトゲート線と、前記第4のセレクトトランジスタに接続された第4のセレクトゲート線と、前記第5のセレクトトランジスタに接続された第5のセレクトゲート線と、前記第6のセレクトトランジスタに接続された第6のセレクトゲート線と、を含み、前記第1のメモリセルの閾値電圧に関する第1の判定動作時、前記第1の判定動作の第1の期間において、前記第1乃至第6のセレクトトランジスタをオンさせるための第1の電圧が、前記第1、第2、第3及び第4のセレクトゲート線に印加され、前記第1乃至第6のセレクトトランジスタをオフさせるための第2の電圧が、前記第5及び第6のセレクトゲート線に印加され、前記第1の期間後の第2の期間において、前記第2の電圧が、前記第4、第5及び第6のセレクトゲート線に印加され、第1の判定電圧が、前記第1のワード線に印加され、前記第1のメモリセルの閾値電圧が、判定される。
実施形態のメモリデバイスを含むメモリシステムを示すブロック図。 実施形態のメモリデバイスの内部構成の一例を示すブロック図。 実施形態のメモリデバイスのメモリセルアレイの一例を示す回路図。 実施形態のメモリデバイスのロウ制御回路の一例を示す回路図。 実施形態のメモリデバイスのメモリセルアレイの構造例を示す鳥瞰図。 実施形態のメモリデバイスのメモリセルアレイの構造例を示す平面図。 実施形態のメモリデバイスのメモリセルアレイの構造例を示す断面図。 実施形態のメモリデバイスのメモリセルアレイの構造例を示す断面図。 メモリセルの閾値電圧とデータとの関係を示す図。 実施形態のメモリデバイスを説明するための模式図。 実施形態のメモリデバイスを説明するための模式図。 実施形態のメモリデバイスの動作例を説明するためのフローチャート。 第1の実施形態のメモリデバイスの動作例を示すタイミングチャート。 第1の実施形態のメモリデバイスの動作例を示すタイミングチャート。 第1の実施形態のメモリデバイスの動作例を示すタイミングチャート。 第1の実施形態のメモリデバイスの動作例を示すタイミングチャート。 第1の実施形態のメモリデバイスの動作例を示すタイミングチャート。 第2の実施形態のメモリデバイスの動作例を示すタイミングチャート。 第2の実施形態のメモリデバイスの動作例を示すタイミングチャート。 第3の実施形態のメモリデバイスの動作例を示すタイミングチャート。 第4の実施形態のメモリデバイスの動作例を示すタイミングチャート。 第5の実施形態のメモリデバイスの動作例を示すタイミングチャート。 第5の実施形態のメモリデバイスの動作例を示すタイミングチャート。 第6の実施形態のメモリデバイスの動作例を示すタイミングチャート。 第6の実施形態のメモリデバイスの動作例を示すタイミングチャート。 第7の実施形態のメモリデバイスの動作例を示すタイミングチャート。 第8の実施形態のメモリデバイスの動作例を示すタイミングチャート。 第9の実施形態のメモリデバイスの動作例を示すタイミングチャート。 第9の実施形態のメモリデバイスの動作例を示すタイミングチャート。 第10の実施形態のメモリデバイスの動作例を示すタイミングチャート。 第10の実施形態のメモリデバイスの動作例を示すタイミングチャート。 実施形態のメモリデバイスの変形例を示す図。 実施形態のメモリデバイスの変形例を示す図。 実施形態のメモリデバイスの変形例を示す図。 実施形態のメモリデバイスの変形例を示す図。
以下、図面を参照しながら、本実施形態について詳細に説明する。以下の説明において、同一の機能及び構成を有する要素については、同一符号を付す。
また、以下の各実施形態において、末尾に区別化のための数字/英字を伴った参照符号(例えば、ワード線WLやビット線BL、各種の電圧及び信号など)を付された構成要素が、相互に区別されなくとも良い場合、末尾の数字/英字が省略された記載(参照符号)が用いられる。
[実施形態]
(1) 第1の実施形態
図1乃至図16を参照して、実施形態に係るメモリデバイスを、説明する。
(a) 構成
図1乃至図9を用いて、実施形態のメモリデバイスの構成例を説明する。
図1は、本実施形態のメモリデバイスを含むメモリシステムを示す図である。
図1に示されるように、本実施形態のメモリデバイスを含むメモリシステム9は、ストレージデバイス500、及び、ホストデバイス600を含む。
ホストデバイス600は、例えば、コネクタ、ケーブル、無線通信、又はインターネットなどによって、ストレージデバイス500に結合される。ホストデバイス600は、データの書き込み、データの読み出し、及びデータの消去を、ストレージデバイス500に要求する。
ストレージデバイス500は、メモリコントローラ5と、メモリデバイス(半導体メモリ)1と、を含む。
メモリコントローラ5は、ホストデバイス600の要求に応じた動作を、メモリデバイス1に実行させる。
メモリコントローラ5は、例えば、プロセッサ(CPU)、内臓メモリ(例えば、DRAM)、バッファメモリ(例えば、SRAM)及びECC回路などを含む。プロセッサは、メモリコントローラ5全体の動作を制御する。内蔵メモリは、プログラム(ソフトウェア/ファームウェア)及びストレージデバイス/メモリデバイスの管理情報(管理テーブル)を、一時的に保持する。バッファメモリは、メモリデバイス1とホストデバイス600との間で送受信されるデータを一時的に保持する。ECC回路は、メモリデバイス1から読み出されたデータ内の誤りを検出し、検出された誤りを訂正する。
メモリデバイス1は、データを記憶する。メモリデバイス1は、メモリコントローラ5からの命令(ホストデバイス600の要求)に基づいて、データの書き込み、データの読み出し及びデータの消去を実行する。
メモリデバイス1は、例えば、NAND型フラッシュメモリである。フラッシュメモリ1を含むストレージデバイス500(又は、メモリシステム9)は、例えば、メモリカード(例えば、SDTMカード、eMMCTM)、USBメモリ、又は、Solid State Drive(SSD)などである。
NAND型フラッシュメモリ1とメモリコントローラ5との間において、各種の信号が、送受信される。例えば、フラッシュメモリ1とメモリコントローラ5との間におけるNANDインターフェイス規格に基づいた制御信号として、チップイネーブル信号CEn、コマンドラッチイネーブル信号CLE、アドレスラッチイネーブル信号ALE、ライトイネーブル信号WEn、リードイネーブル信号REn及びライトプロテクト信号WPnなどが、使用される。
信号CEnは、フラッシュメモリ1をイネーブルにするための信号である。信号CLE及び信号ALEのそれぞれは、I/O線IO(IO1〜IO8)上の信号がコマンド及びアドレス信号であることを通知する信号である。
信号WEn及び信号REnのそれぞれは、例えば、8本のI/O線IOを介した信号の入力及び出力を、指示する信号である。信号WPnは、例えば、電源のオン及びオフ時に、フラッシュメモリ1を保護状態に設定するための信号である。
レディ/ビジー信号RBnは、フラッシュメモリ1の動作状態に基づいて生成され、メモリコントローラ5に送信される。信号RBnは、フラッシュメモリ1がレディ状態(メモリコントローラ5からの命令を受け付ける状態)であるか、ビジー状態(メモリコントローラ5からの命令を受け付けない状態)であるかを、メモリコントローラ5に通知する信号である。例えば、信号RBnは、フラッシュメモリ1がデータの読み出し等の動作中には “L”レベル(ビジー状態)とされ、これらの動作が完了すると“H”レベル(レディ状態)とされる。
図2は、本実施形態のメモリデバイス(例えば、NAND型フラッシュメモリ)の内部構成を説明するためのブロック図である。
図2に示されるように、NAND型フラッシュメモリ1は、メモリセルアレイ11、ロウ制御回路12、センスアンプ回路13、データ保持回路14、ソース線ドライバ15、ウェルドライバ16、入出力回路17、電圧生成回路18、シーケンサ19などを含む。
メモリセルアレイ11は、複数のブロックBK(BK0,BK1,BK2,・・・)を含む。ブロックBKは、複数のストリングユニットSU(SU0,SU1,SU2,・・・)を含む。ストリングユニットSUは、複数のNANDストリング(メモリセルストリング)111を含む。NANDストリング111は、複数のメモリセルを含む。メモリセルアレイ11の内部構成は、後述される。
ロウ制御回路12は、メモリセルアレイ11のロウ(例えばワード線)を制御する。
ロウ制御回路12は、複数のアドレスデコーダ120、複数のスイッチ回路121、及び、ドライバ129を含む。1つのアドレスデコーダ120は、1つのブロックBKに対応する。1つのスイッチ回路が、1つのブロックBKに対応する。アドレスデコーダ120は、メモリコントローラ5からのアドレスをデコードする。スイッチ回路121は、アドレスデコーダ120のデコード結果に基づいて、アドレスに対応したブロックBKを活性化し、他のブロックBKを非活性化する。ドライバ129は、スイッチ回路121を介して、ブロックBKの活性化/非活性化に応じた電圧を、各ブロックBKに供給する。
センスアンプ回路13は、データの読み出し時に、メモリセルアレイ11内のビット線に出力された信号(データ)を、センス及び増幅する。例えば、センスアンプ回路13は、ビット線(又はビット線に接続されたある配線)における電流の発生、又は、ビット線の電位の変動を、メモリセルからの信号として、センスする。これによって、センスアンプ回路13は、メモリセルに保持されたデータを読み出す。センスアンプ回路13は、データの書き込み時に、書き込むべきデータに応じて、ビット線の電位を制御する。センスアンプ回路13は、各ビット線におけるセンス及びビット線を制御するためのセンスアンプユニット131を含む。
データ保持回路(例えば、ページバッファ回路)14は、メモリセルアレイ11から出力されたデータ、または、メモリセルアレイ11に入力されるデータ(メモリコントローラ5からのデータ)を一時的に保持する。
ソース線ドライバ15は、メモリセルアレイ11内のソース線の電位を、制御する。ウェルドライバ16は、メモリセルアレイ11内のウェル領域の電位を制御する。
入出力回路17は、メモリコントローラ5からの上述の各種の制御信号及びI/O線IO1〜IO8上の信号のインターフェイス回路として機能する。電圧生成回路18は、メモリセルアレイ11の動作に用いられる各種の電圧を生成する。
シーケンサ19は、フラッシュメモリ1全体の動作を制御する。シーケンサ19は、メモリコントローラ5とフラッシュメモリ1との間で送受信される制御信号及びコマンドに基づいて、フラッシュメモリ1内部の動作を制御する。
<メモリセルアレイの回路構成>
図3及び図4を参照して、本実施形態のフラッシュメモリにおけるメモリセルアレイの内部構成の一例について、説明する。
図3は、メモリセルアレイ11における1つのブロックの等価回路図である。NAND型フラッシュメモリのメモリセルアレイ11において、ブロックBKはデータの消去単位である。但し、メモリセルアレイ11に対する消去動作は、ブロックより小さい単位(記憶領域)に対して、実行されてもよい。フラッシュメモリの消去動作に関して、“不揮発性半導体記憶装置及びその製造方法”という2010年3月25日に出願された米国特許出願12/679,991号、“半導体メモリ及びその製造方法”という2009年3月23日に出願された米国特許出願12/532,030号に記載された構成が、参照され、本実施形態に援用される。
図3に示される例のように、メモリセルアレイ11において、1つのブロックBLKは、複数(例えば、2つ)のエリアFNG(FNG0,FNG1)を含む。エリアFNGは、1以上のストリングユニットSUを含む。例えば、1つのエリアFNGは、2つのストリングユニットSUを含む。
NANDストリング111は、複数のメモリセル(メモリ部又はメモリ素子ともよばれる)MCと、複数のセレクトトランジスタST1,ST2とを含む。
メモリセルMC(MC0,MC1,・・・,MC(m−2),MC(m−1))は、制御ゲートと電荷蓄積層とを含む。NANDストリング111内において、複数のメモリセルMCは、2つのセレクトトランジスタST1,ST2間に、直列接続される。直列接続された複数のメモリセルMCのうち、ドレイン側のメモリセルMCの一端(ソース/ドレインの一方)は、ドレイン側セレクトトランジスタST1の一端に接続されている。直列接続された複数のメモリセルMCのうち、ソース側のメモリセルMCの一端は、ソース側セレクトトランジスタST2の一端に接続されている。
複数のワード線WL(WL0,WL1,・・・,WL(m−2),WL(m−1))は、対応するメモリセルMCのゲートにそれぞれ接続されている。“m”は、2以上の自然数である。例えば、1つのワード線WLは、複数のストリングユニットSU内のメモリセルMCに共通に接続される。
データの書き込み及びデータの読み出しは、いずれか1つのストリングユニットSUにおけるいずれか1つのワード線WLに接続されたメモリセルMCに対して、一括して行われる。データの書き込み及びデータの読み出しの単位は、ページとよばれる。
複数のドレイン側セレクトゲート線SGD(SGD0〜SGD3)は、対応するストリングユニットSUのドレイン側セレクトトランジスタST1のゲートに、それぞれ接続されている。
複数のソース側セレクトゲート線SGS(SGS0,SGS1)は、ストリングユニットSUのソース側セレクトトランジスタST2のゲートに、共通に接続されている。図3の例において、2つのソース側セレクトゲート線SGSが、1つのブロックBK内に設けられている。1つのソース側セレクトゲート線SGSは、エリアFNG内の2つのストリングユニットSUにおいて共通化されている。2つのエリアFNG間において、2つのソース側セレクトゲート線SGSは、互いに独立である。
ソース線SLは、ソース側セレクトトランジスタST2の他端(ソース/ドレインの他方)に接続されている。ドレイン側セレクトトランジスタST1の他端は、複数のビット線のうちいずれか1つのビット線BL(BL0,BL1,・・・,BL(n−1))に接続される。尚、“n”は、1以上の自然数である。
本実施形態のフラッシュメモリにおいて、ブロックBKは、複数のセレクトゲート線SGM(SGM0,SGM1)を、含む。これに伴って、各NANDストリング111は、1以上のセレクトトランジスタST3を、含む。
1つのエリアFNGに対して、1以上のセレクトゲート線SGMが、設けられている。セレクトゲート線SGMは、2つのワード線WLi,WL(i−1)間に設けられている。“i”は、0以上、m−1以下の自然数である。
例えば、エリアFNG内において、セレクトゲート線SGMは、複数のストリングユニットSUで共通化されている。図3の例において、一方のセレクトゲート線SGM0は、ストリングユニットSU0,SU1に接続され、他方のセレクトゲート線SGM1は、ストリングユニットSU2,SU3に接続されている。これによって、セレクトゲート線SGMは、エリアFNG毎に独立に制御される。
セレクトトランジスタST3は、NANDストリング111内部において、2つのメモリセルMC間に設けられている。セレクトトランジスタST3の一端は、ドレイン側に隣り合うメモリセルMCの一端に接続されている。セレクトトランジスタST3の他端は、ソース側に隣り合うメモリセルMCの一端に接続されている。セレクトトランジスタST3のゲートは、セレクトゲート線SGMに接続されている。
本実施形態において、説明の明確化のため、セレクトゲート線SGMのことを、中間セレクトゲート線SGMとよぶ。また、中間セレクトゲート線SGMに接続されたセレクトトランジスタST3のことを、中間セレクトトランジスタST3とよぶ。
図3に示されるように、ドレイン側セレクトトランジスタST1と中間セレクトトランジスタST3との間に、複数のメモリセルMCが設けられている。ソース側セレクトトランジスタST2と中間セレクトトランジスタST3との間に、複数のメモリセルMCが設けられている。中間セレクトトランジスタST3及び中間セレクトゲート線SGMによって、本実施形態のフラッシュメモリ1は、ドレイン側の複数のメモリセルとソース側の複数のメモリセルとの間の電気的な接続を制御できる。
各ストリングユニットSU内に、ダミーワード線が設けられてもよい。ダミーワード線は、各セレクトゲート線SGD,SGS,SGMの近傍に設けられた少なくとも1つのワード線からなる。本実施形態のフラッシュメモリは、セレクトゲート線SGD,SGS,SGMの隣りのワード線WL、例えば、ワード線WL0,WL(i−1),WLi,WL(m−1)のうち少なくとも1つを、ダミーワード線に用いることができる。ダミーワード線は、データの書き込み対象として選択されないアドレスを有するワード線である。ダミーワード線に接続されたメモリセルは、ユーザーからのデータの保持に利用されない。
メモリセルアレイ11内のブロックBKの数、1つのブロックBK内のストリングユニットSUの数、NANDストリング111内のメモリセルMCの数は、任意である。
2以上の中間セレクトゲート線SGMが、1つのストリングユニッSU内に設けられてもよい。これに伴って、複数の中間セレクトトランジスタが、1つのNANDストリング111内に設けられる。
1つの中間セレクトゲート線SGMが、複数のストリングユニットSU毎に、独立してもよい。この場合、1つのストリングユニットSUに、1つの中間セレクトゲート線SGMが設けられる。
尚、ソース側セレクトゲート線SGSは、ストリングユニットSU毎に独立に設けられてもよい。
セレクトゲート線の電位の制御によって、ブロック内における選択ストリングユニット及び非選択ストリングユニットが、設定される。
図4は、本実施形態のフラッシュメモリにおけるロウ制御回路の内部構成を説明するための模式的な等価回路図である。
図4に示されるように、1つのブロックBKに対して、1つのアドレスデコーダ120及び1つのスイッチ回路121が、設けられている。
スイッチ回路121は、アドレスデコーダの選択信号線90,90zに接続されている。スイッチ回路121は、アドレスデコーダ120からの信号(アドレスのデコード結果)DEC,bDECに基づいて、ブロックBKの活性化及び非活性化を制御できる。信号DEC,bDECは、互いに相補の信号レベル(“H”レベル,“Lレベル”)を有する。
スイッチ回路121は、ワード線スイッチユニット291、ドレイン側セレクトゲート線スイッチユニット292、ソース側セレクトゲート線スイッチユニット293、及び、中間セレクトゲート線スイッチユニット294を、含む。各スイッチユニット291,292,293,294は、例えば、高耐圧トランジスタをスイッチとして含む。
ワード線スイッチユニット291は、ブロックBK内のワード線の本数と同じ個数のスイッチ(選択スイッチ)WSWを含む。各スイッチWSWの電流経路の一端は、1本のワード線WLに接続され、各スイッチWSWの電流経路の他端は、ワード線WLに対応する1本のCG線CGに接続されている。各スイッチWSWの制御端子(トランジスタのゲート)は、アドレスデコーダ120の選択信号線90に接続されている。各スイッチWSWのオン及びオフは、選択信号線90上の信号(ブロック選択信号)DECに基づいて制御される。
オン状態のスイッチWSWは、選択ブロックBK内のワード線WLに、フラッシュメモリの動作に応じた種々の電圧を、転送する。
ドレイン側セレクトゲート線スイッチユニット292は、複数のスイッチ(選択スイッチ)DSW0,DSW1,DSW2,DSW3を含む。スイッチDSW0〜DSW3の個数は、ブロック内のドレイン側セレクトゲート線SGDの本数と同じである。各スイッチDSW0〜DSW3が、各ドレイン側セレクトゲート線SGD0〜SGD3に1対1で対応する。
スイッチDSW0〜DSW3の一端のそれぞれは、ドレイン側セレクトゲート線SGD0〜SGD3のそれぞれに接続される。スイッチDSW0〜DSW3の他端のそれぞれは、配線SGDI0〜SGDI3のそれぞれに接続される。
各スイッチDSW0〜DSW1の制御端子は、選択信号線90に接続されている。スイッチDSW0〜DSW3のオン/オフは、信号DECに基づいて、制御される。
ドレイン側セレクトゲート線スイッチユニット292は、複数のスイッチ(非選択スイッチ)UDSW0,UDSW1,UDSW2,UDSW3を含む。スイッチUDSWの個数は、ブロックBLK内のドレイン側セレクトゲート線SGDの本数と同じである。各スイッチUDSW0〜UDSW3が、各ドレイン側セレクトゲート線SGD0〜SGD3に1対1で対応する。
スイッチUDSW0〜UDSW3の一端のそれぞれは、ドレイン側セレクトゲート線SGD0〜SGD3のそれぞれに接続されている。スイッチUDSW0〜UDSW3の他端は、配線USGDIに共通に接続される。スイッチUDSWの制御端子は、選択信号線90zに接続されている。スイッチUDSWのオン/オフは、信号bDECに基づいて、制御される。
スイッチDSWが、“H”レベルの信号DECによって、オンしている場合、スイッチUDSWは、Lレベルの信号によってオフしている。この場合、各ドレイン側セレクトゲート線SGDが、各配線SGDIと導通する。オン状態のスイッチDSWは、フラッシュメモリの動作及び選択アドレスに応じて各配線SGDIに印加された電圧を、選択ブロック内の各ドレイン側セレクトゲート線SGDに転送する。
スイッチUDSWが、“H”レベルの信号bDECによってオンしている場合、各ドレイン側セレクトゲート線SGDは、各ドレイン側セレクトゲート線SGDは、配線USGDIと導通する。オン状態のスイッチUDSWは、配線USGDIの電圧を、非選択ブロック内のドレイン側セレクトゲート線SGDに転送する。
ソース側セレクトゲート線スイッチユニット293は、複数のスイッチ(選択スイッチ)SSW0,SSW1を含む。スイッチSSW0,SSW1の個数は、ブロックBLK内のソース側セレクトゲート線SGSの本数と同じである。各スイッチSSW0,SSW1が、各ソース側セレクトゲート線SGS0,SGS1に1対1で対応する。
各スイッチSSW0,SSW1の一端は、ソース側セレクトゲート線SGS0,SGS1にそれぞれ接続される。各スイッチSSW0,SSW1の他端は、配線SGSI0,SGSI1にそれぞれ接続される。
各スイッチSSW0,SSW1の制御端子は、アドレスデコーダ203の選択信号線90に接続されている。スイッチSSW0,SSW1のオン/オフは、信号DECに基づいて、制御される。
ソース側セレクトゲート線スイッチユニット293は、複数のスイッチ(非選択スイッチ)USSW0,USSW1を含む。スイッチUSSW0,USSW1の個数は、ブロックBK内のソース側セレクトゲート線SGSの本数(例えば、2本)と同じである。各スイッチUSSWが、各ソース側セレクトゲート線SGSに1対1で対応する。
各スイッチUSSW0,USSW1の一端は、ソース側セレクトゲート線SGS0,SGS1に、それぞれ接続されている。スイッチUSSW0,USSW1の他端は、配線USGSIに共通に接続される。
各スイッチUSSWの制御端子は、選択信号線90zに接続されている。スイッチUSSWのオン/オフは、信号bDECに基づいて、制御される。
信号DEC,bDECに基づいて、スイッチSSWがオンし、スイッチUSSWがオフしている場合、オン状態のスイッチSSWは、フラッシュメモリの動作及び選択アドレスに応じて配線SGSIに印加された電圧を、各ソース側セレクトゲート線SGSに転送する。これに対して、スイッチSSWがオフし、スイッチUSSWがオンした場合、オン状態のスイッチUSSWは、配線USGSIに印加された電圧を、ソース側セレクトゲート線SGSに転送する。
本実施形態のフラッシュメモリ1において、ブロックBKは、中間セレクトゲート線SGMを含む。スイッチ(選択スイッチ)MSW0,MSW1及びスイッチ(非選択スイッチ)UMSW0,UMSW1が、中間セレクトゲート線SGM0,SGM1それぞれに対応している。
スイッチMSWの個数及びスイッチUMSWの個数は、1つのブロックBK内の中間セレクトゲート線SGMの個数に応じる。図3の例のように、1つのブロックBK内に、2つの中間セレクトゲート線SGMが設けられた場合、スイッチMSWの個数は、2つであり、スイッチUMSWの個数は、2つである。
各スイッチMSW0,MSW1の一端は、中間セレクトゲート線SGM0,SGM1に接続され、各スイッチMSW0,MSW1の他端は、配線SGMI0,SGMI1に接続されている。スイッチMSWの制御端子は、選択信号線90に接続されている。スイッチ素子MSWのオン/オフは、信号DECに基づいて、制御される。
各スイッチUMSW0,UMSW1の一端は、中間セレクトゲート線SGM0,SGM1に接続され、スイッチUMSW0,UMSW1の他端は、配線USGMIに接続されている。スイッチUMSWのゲートは、選択信号線90zに接続されている。スイッチMSWのオン/オフは、信号bDECに基づいて、制御される。
信号DEC,bDECに基づいて、スイッチMSWがオンし、スイッチUMSWがオフしている場合、オン状態のスイッチMSWは、フラッシュメモリの動作及び選択アドレスに応じて配線SGMIに印加された電圧を、中間セレクトゲート線SGMに転送する。これに対して、スイッチMSWがオフし、スイッチUMSWがオンした場合、オン状態のスイッチUMSWは、配線USGMIに印加された電圧を、中間セレクトゲート線SGMに転送する。
尚、スイッチ回路121内のスイッチの個数は、ブロックBK内のワード線及びセレクトゲート線の数に応じて、変更される。
<構造例>
図5乃至図7を参照して、本実施形態のフラッシュメモリの構造例について、説明する。
図5は、本実施形態のフラッシュメモリにおけるメモリセルアレイの構造例を模式的に示す鳥瞰図である。
図5において、1つブロック内の2つのエリアFNGのうち、1つのエリアFNG(2つのストリングユニットSU)が、抽出して図示されている。
図5に示されるように、本実施形態のフラッシュメモリは、3次元構造のメモリセルアレイ10を含む。複数のメモリセルMCは、基板700の表面に対して平行なD1方向及びD2方向に配列されるとともに、基板700の表面に対して垂直なD3方向に積層されている。セレクトゲート線SGD,SGS,SGM及びワード線WLは、D3方向に積層されている。
ワード線WL及びセレクトゲート線SGD,SGS,SGMは、導電層70,71,72,73からなる。積層された導電層70,71,72,73間に、絶縁層77が設けられている。これによって、積層された導電層70,71,72,73において、ある導電層が、下方又は上方の導電層から電気的に分離される。
半導体ピラー75が、積層されたセレクトゲート線SGD(71),SGS(72),SDM(73)及びワード線WL(30)内に設けられている。半導体ピラー75は、D3方向に延在する円柱状の半導体層である。
半導体ピラー75の側面上に、メモリセルMC及びセレクトトランジスタST1,ST2,ST3が、設けられている。メモリセルMC及びセレクトトランジスタST1,ST2,ST3のより具体的な構造については、後述する。
セレクトゲート線SGD,SGS,SGM及びワード線WLは、メモリセルアレイ10の一端側の領域199内において、D2方向に引き出されている。セレクトゲート線SGD,SGS,SGM及びワード線WLが引き出された領域199のことを、引き出し領域(又はフックアップ領域)とよぶ。引き出し領域199は、メモリセルアレイ11の一端側に設けられている。
各配線WL,SGD,SGS,SGMを含む積層構造は、引き出し領域199内において、階段状の形状を有している。これによって、各配線WL,SGD,SGS,SGMの延在方向(D2方向)における端部において、配線の上面が露出され、コンタクトプラグCPが配置される領域(以下では、コンタクト領域とよばれる)が、各配線の上面上に確保される。
ソース側セレクトゲート線SGS(導電層72)は、積層構造の下部に設けられている。ドレイン側セレクトゲート線SGD(導電層71)は、積層構造の上部内に設けられている。D3方向においてドレイン側セレクトゲート線SGDとソース側セレクトゲート線SGSとの間に、複数のワード線WLが、設けられている。
本実施形態において、中間セレクトゲート線SGMは、D3方向においてドレイン側セレクトゲート線SGDとソース側セレクトゲート線SGSとの間に設けられている。D3方向において、中間セレクトゲート線SGMは、ワード線WL(又はダミーワード線)に挟まれている。
複数のワード線WL(導電層70)は、中間セレクトゲート線を境界に、2つのグループに分割される。中間セレクトゲート線SGMとソース側セレクトゲート線SGSとの間の複数のワード線WLは、第1のグループに属する。中間セレクトゲート線SGMとドレイン側セレクトゲート線SGDとの間の複数のワード線WLは、第2のグループに属する。
図6は、本実施形態のフラッシュメモリにおけるメモリセルアレイの構造例を模式的に示す上面図である。図6において、引き出し領域199内における各配線のレイアウトが示されている。尚、図6において、ブロックBK内の2つのエリアFNG0,FNG1が、図示されている。図6において、明確化のために、選択されたブロックに電圧を印加するための配線(図中の破線)CG,SGDI,SGSI,SGMIを図示し、非選択のブロックに電圧を印加するための配線の図示は、省略する。
図6に示されるように、プラグCPS(CPS0,CPS1)が、ソース側セレクトゲート線SGSのコンタクト領域上に設けられている。各エリアFNG0,FNG1のソース側セレクトゲート線SGSは、上述のように、互いに異なる配線SGSIに、接続されている。
各ワード線WLのコンタクト領域上に、プラグCPWが設けられている。
ソース側セレクトゲート線SGS上方において、偶数番目のワード線WLのコンタクト領域と奇数番目のワード線のコンタクト領域とが、D1方向に並んでいる。但し、D3方向における偶数番目のワード線WLのコンタクト領域の位置(基板700表面からの高さ)は、D3方向における奇数番目のワード線のコンタクト領域の位置と異なる。
このように、積層された2つの配線に関して、2つのコンタクトエリアがD2方向に交差するD1方向に隣り合うことによって、D2方向における引き出し領域のサイズが、縮小される。
各ワード線WLに関して、互いに異なるエリアFNGのワード線であっても、同じアドレス番号のワード線(同じ配線レベルのワード線)WLは、共通の配線CGに接続されている。
プラグCPM(CPM0,CPM1)が、中間セレクトゲート線SGMのコンタクトエリア内に設けられている。各エリアFNG0,FNG1において、中間セレクトゲート線SGMは、プラグCPM介して、互いに異なる配線SGMIに接続されている。
中間セレクトゲート線SGM上方のワード線WL(i)〜WL(m−1)に関しても、中間セレクトゲート線SGM下方のワード線WLと同様のレイアウトで、プラグCPWがワード線WLのコンタクト領域上に設けられている。
ドレイン側セレクトゲート線SGDは、中間セレクトゲート線SGM及びワード線WLの上方に設けられている。
ドレイン側セレクトゲート線SGDは、ストリングユニットSUごとに分離されている。1つのブロックBKが、4つのストリングユニットSUを含む場合、2つのドレイン側セレクトゲート線SGMが、各エリアFNG内に設けられている。各ドレイン側セレクトゲート線SGDのコンタクト領域上に、プラグCPDが設けられている。ドレイン側セレクトゲート線SGM0〜SGM3は、プラグCPDを介して、互いに異なる配線SGMI0〜SGMI3にそれぞれ接続されている。
例えば、メモリセルアレイ内に、ダミー配線(ダミーワード線)が、設けられている場合もある。ダミーワード線は、D3方向においてセレクトゲート線SGD,SGS,SGMに隣り合う。ダミーワード線のコンタクト領域は、ワード線WLのコンタクト領域と同じようにレイアウトされる。各ダミーワード線は、ワード線WLと配線CGとの接続関係と同じように、複数のエリアFNG及び複数のストリングユニットSUで共通の配線CGに接続されている。但し、中間セレクトゲート線SGMに隣り合うダミーワード線において、そのダミーワード線の電位は、中間セレクトゲート線SGMに対する電位の制御と同じように、制御されてもよい。この場合、ダミーワード線は、中間セレクトゲート線SGMと配線SGMIとの接続関係と類似の関係で、配線に接続されている。
半導体ピラー75上に、ビット線コンタクトBCが設けられている。ビット線コンタクトBCは、ビット線BLに接続されている。
D1方向に隣り合う2つのNANDストリング111は、互いに異なるビット線BLに接続されている。この場合、隣り合う2つのビット線コンタクトBCは、D1−D2平面内においてD1方向に平行な同一直線上に配列されない。D1方向に並ぶ複数のNANDストリング111において、ビット線コンタクトBCの位置は、D2方向に交互にずれている。斜め方向に並ぶ複数のNANDストリング111は、互いに異なるビット線BLに接続されている。
図7は、本実施形態のフラッシュメモリのメモリセルアレイにおけるブロックの全体構成を説明するための模式的断面図である。
図7に示されるように、メモリセルアレイ10内において、ブロックBKは、半導体基板(例えば、Si基板又は絶縁層上の半導体層)700内のp型ウェル領域702上に、設けられている。
例えば、ブロックBK内のNANDストリング111は、ウェルコンタクトCPWに囲まれた領域内に、設けられている。ウェルコンタクトCPXは、p型ウェル領域702内のp型拡散層703上に設けられている。ソース線コンタクトCELSRCは、2つのエリアFNG間において、p型ウェル領域702内のn型拡散層704上に設けられている。ソース線コンタクトCELSRCは、ソース線SLに接続される。各コンタクトCPX,CELSRCは、2つのプラグがD3方向に積層された構造を有する。
本実施形態のフラッシュメモリ1において、ブロックBKは、複数のアレイ層(アレイ段)110A,110Bを含んでいる。図7において、各エリアFNGにおいて、2つのアレイ層110A,110Bが、D3方向に積層されている。下方のアレイ層(以下では、下部アレイ層とよぶ)110Aは、複数の半導体ピラー(以下では、下部半導体ピラーとよぶ)75Aを含む。上方のアレイ層(以下では、上部アレイ層とよぶ)110Bは、複数の半導体ピラー(以下では、上部半導体ピラーとよぶ)75Bを含む。半導体ピラー75A,75Bは、p型ウェル領域702(基板)の表面に対してほぼ垂直方向(D3方向)に延在している。半導体ピラー75A,75Bは、D1方向及びD2方向に沿って、各アレイ層110A,110B内にアレイ状に配列されている。
各NANDストリング111は、2つのアレイ層110A,110Bをまたがるように、p型ウェル領域702上に設けられている。NANDストリング111は、2つの半導体ピラー75A,75Bを含む。下部半導体ピラー75Aは、上部半導体ピラー75B上に設けられている。半導体ピラー75Aの下端は、p型ウェル領域702に接続されている。半導体ピラー75Aの上端は、半導体ピラー75Bの下端に接続されている。半導体ピラー75Bの上端の上方に、ビット線コンタクトBCを介して、ビット線BLが、設けられている。
複数の導電層70,71,72,73が、p型ウェル領域702上に、積層されている。各導電層70,71,72,73は、メモリ膜(図示せず)を介して、半導体ピラー75の側面に対向する。
ドレイン側セレクトトランジスタSTDは、上部半導体ピラー75Bと1以上の導電層71とを含む領域内に配置されている。例えば、積層された複数(例えば、3つ)の導電層71は、セレクトトランジスタSTDのゲート電極となる。積層された複数の導電層71は、ドレイン側セレクトゲート線SGDとして機能する。
エリアFNGにおいて、ストリングユニットSU毎に、導電層71が設けられている。これによって、エリアFNG内の2つのストリングユニットSUにおいて、ドレイン側セレクトゲート線SGDの電位が、独立に制御される。
ソース側セレクトトランジスタSTSは、下部半導体ピラー75Aと1以上の導電層72とを含む領域に配置されている。導電層72は、ソース側セレクトトランジスタSTSのゲート電極となる。導電層72は、ソース側セレクトゲート線SGSとして機能する。
例えば、1つのエリアFNG内において、ソース側セレクトゲート線SGSとしての導電層72は、2つのストリングユニットSU間で共通化されている。これによって、エリアFNG内の2つのストリングユニットSUにおいて、ソース側セレクトゲート線SGSの電位は、共通に制御される。
メモリセルMCは、半導体ピラー75A,75Bと導電層70とを含む領域に配置されている。導電層70は、メモリセルMCの制御ゲート電極となる。1つの導電層70は、1つのワード線WLとして機能する。エリアFNG内において、ワード線WLとしての導電層70は、2つのストリングユニットSU間で共通化されている。尚、導電層70は、2つのエリアFNG内の4つのストリングユニットSU間で、共通化されてもよい。
中間セレクトゲート線SGM及び中間セレクトトランジスタST3は、2つのアレイ層110A,110Bの境界近傍の領域(以下では、境界領域とよぶ)799内に設けられている。例えば、境界領域799は、2つの半導体ピラー75A,75Bの接合部から数えて、下方のアレイ層110Aの1つ目の導電層、及び、上方のアレイ層110B内の1つ目の導電層を、少なくとも含む。図7の例において、境界領域799は、2つの半導体ピラー75A,75Bの接合部を中心に、下方のアレイ層110Aの3つの導電層と、上方のアレイ層110B内の3つの導電層とを含む。
図7の例において、複数の中間セレクトゲート線SGMが、ストリングユニットSU内に設けられている。上部アレイ層110B内の導電層73、及び、下部アレイ層110Aの導電層73が、中間セレクトゲート線SGMとしての設けられている。各エリアFNG内において、導電層73は、2つのストリングユニットSU間で共通化されている。
中間セレクトトランジスタST3は、半導体ピラー75A,75Bと導電層73とを含む領域に配置されている。導電層73は、中間セレクトゲート線SGMとして機能すると共に、中間セレクトトランジスタST3のゲート電極として機能する。
図8は、NANDストリングの構造例を説明するための模式的断面図である。図8において、1つのNANDストリングが抽出され、示されている。
図8に示されるように、NANDストリング111内において、メモリセルMCは、半導体ピラー75と導電層(ワード線)70との間において、メモリ膜79(79A,79B)を含む。メモリ膜79は、半導体ピラー75の側面を覆っている。
メモリ膜79Aは、半導体ピラー75Aの上端から下端までの間における半導体ピラー75Aの側面上において連続している。メモリ膜79Bは、半導体ピラー75Bの上部から下部までの間における半導体ピラー75Bの側面上において連続している。メモリ膜79Aは、メモリ膜79Bから分離されている。
メモリ膜79は、積層構造を有する。メモリ膜79は、ゲート絶縁膜791と、電荷蓄積層792と、ブロック絶縁膜793とを含む。
ゲート絶縁膜(トンネル絶縁膜)791は、半導体ピラー75の側面上に、設けられている。電荷蓄積層792は、ゲート絶縁膜791とブロック絶縁膜793との間に設けられている。電荷蓄積層792は、トラップ準位を含む絶縁膜(例えば、SiN膜)を含む。尚、電荷蓄積層792は、半導体膜(例えば、シリコン膜)を含んでもよい。電荷蓄積層792が半導体膜を含む場合、半導体膜は、メモリセルMCごとに互いに分離されている。ブロック絶縁膜793は、電荷蓄積層792と導電層70との間に設けられている。
尚、メモリ膜79は、セレクトトランジスタST1,ST2,ST3のゲート電極(導電層71,72,73)と半導体ピラー75との間に設けられている。
半導体ピラー75A,75Bは、メモリセルMCのチャネル領域となる。半導体ピラー75A,75Bは、アモルファスシリコンまたはポリシリコンを含む。例えば、半導体ピラー75は、柱状の絶縁体(例えば、酸化シリコン)と、柱状の絶縁体の側面を覆う半導体領域751とを含んでもよい。
例えば、図8に示されるように、メモリセルアレイの製造工程に起因して、半導体ピラー75A,75Bは、テーパー状の断面形状を有している場合もある。この場合、D2方向(及びD1方向)における半導体ピラー75の下部の寸法(直径)は、D2方向における半導体ピラー75の上部の寸法より小さくなる。
尚、図8の例のように、接合部999に隣り合う導電層(上部アレイ層の最下層の導電層及び下部アレイ層の最上層の導電層のうち少なくとも一方)が、ダミーワード線DWLに用いられてもよい。この場合、ダミーワード線DWLより1つ上の導電層又は1つ下方の導電層が、中間セレクトゲート線SGMに、用いられる。
図9は、メモリセルの閾値電圧と記憶可能なデータとの関係を説明するための図である。図9に示されるように、メモリセルMCが、2ビット(“11”、“10”、“01”、“00”)のデータを記憶する場合、メモリセルアレイ(ブロック,ページ)内における複数のメモリセルMCの閾値電圧は、2ビット(4値)のデータに対応するように、4つの閾値分布(ステート/レベル)TD−Er,TD−A,TD−B,TD−Cを取り得る。
Erレベルは、消去状態に対応する。Aレベル、Bレベル及びCレベルは、データの記憶状態(保持状態)に対応する。データの記憶時において、メモリセルMCの閾値電圧は、Aレベル、Bレベル及びCレベルの閾値分布TD−A,TD−B,TD−Cのうち、いずれか1つに属する。これによって、メモリセルMCは、2ビットのデータを記憶する。
閾値分布間に、データの読み出しのための判定レベル(判定電圧)VA,VB,VCが設定されている。これによって、メモリセルMCからのデータの読み出し時において、メモリセルMCが保持しているデータが判別される。例えば、メモリセルが2ビットのデータを記憶する場合、データの読み出しのための判定レベル(以下では、読み出しレベルともよぶ)として、レベルVA,VB,VCが用いられる。
読み出しパス電圧VREADは、メモリセルMCの取り得る複数の閾値分布のうち最も高い閾値分布(ここでは、Cレベル)の上限の電圧値よりも高い電圧値を有する。読み出しパス電圧VREADが印加されたメモリセルMCは、記憶しているデータに関わらずオンする。
各閾値分布の下限の電圧値の近傍に、データの書き込みのベリファイのための判定レベル(以下では、ベリファイレベルともよぶ)が、設定されている。これによって、メモリセルMCに対するデータの書き込み時において、メモリセルMCが書き込まれるべきデータに応じた閾値分布に達したか否か判定される。ベリファイレベルとして、レベルVAV,VBV,VCVが、閾値分布TD−A,TD−B,TD−Cに対してそれぞれ設定されている。尚、ベリファイレベルとして、各レベルにおける読み出しレベルとベリファイレベルとの間に、メモリセルの閾値電圧の状態を判定するための他のレベルが設けられてもよい。
フラッシュメモリ1の読み出し動作時において、複数の読み出しレベルのうち少なくとも1つを含む読み出し電圧が、メモリセルに印加される。フラッシュメモリ1の書き込み動作のベリファイ動作時において、複数のベリファイレベルのうち少なくとも1つを含むベリファイ電圧が、メモリセルに印加される。これによって、読み出し動作及びベリファイ動作において、メモリセルMCがオンするか否か検知される。この結果として、メモリセルの記憶しているデータ、或いは、データの書き込み中におけるメモリセルの閾値電圧の状態が、判別される。
メモリセルMCが記憶するデータは2ビットのデータに限らず、1つのメモリセルMCが1ビットのデータを記憶してもよい。また、1つのメモリセルMCが、3ビット以上のデータを記憶してもよい。
尚、本実施形態において、3次元構造のメモリセルアレイの構造、動作及び製造方法は、例えば、“三次元積層不揮発性半導体メモリ”という2009年3月19日に出願された米国特許出願12/407,403号、“三次元積層不揮発性半導体メモリ”という2009年3月18日に出願された米国特許出願12/406,524号、“不揮発性半導体記憶装置及びその製造方法”という2010年3月25日に出願された米国特許出願12/679,991号、“半導体メモリ及びその製造方法”という2009年3月23日に出願された米国特許出願12/532,030号に記載された構成が、参照され、援用される。
図10A及び図10Bは、本実施形態のフラッシュメモリを説明するための図である。図10A及び図10Bは、本実施形態のフラッシュメモリの動作を模式的に示す図である。図10A及び図10Bにおいて、図示の明瞭化のため、ビット線及びソース線の図示は、省略する。以下の説明において、選択アドレスに基づいた選択セルを含む選択ストリングユニットのドレイン側セレクトゲート線(選択されたドレイン側セレクトゲート線)の参照符号は、“SGD−S”と表記され、選択セルを含む選択ストリングユニットのソース側セレクトゲート線(選択されたソース側セレクトゲート線)の参照符号は、“SGS−S”と表記される。非選択ストリングユニットのドレイン側セレクトゲート線(選択されないドレイン側セレクトゲート線)の参照符号は、“SGD−US”と表記され、非選択ストリングユニットのソース側セレクトゲート線(選択されないソース側セレクトゲート線)の参照符号は、“SGS−US”と表記される。
中間セレクトゲート線SGMに関して、選択された中間セレクトゲート線の参照符号は、“SGM−S”と表記され、選択されない中間セレクトゲート線の参照符号は、“SGM−US”と表記される。
また、選択されたワード線の参照符号は、“WL−S”と表記され、選択されないワード線の参照符号は、“WL−US”と表記される。
上述のように、本実施形態のフラッシュメモリは、NANDストリング111内に、中間セレクトゲート線SGM及び中間セレクトトランジスタST3を含む。これによって、本実施形態のフラッシュメモリは、メモリの動作に応じて、下部アレイ層110A及び上部アレイ層110Bのうち一方のアレイ層の少なくとも一部分をビット線BL及びソース線SL(CELSRC)から電気的に分離できる。
フラッシュメモリの読み出し動作(又はベリファイ動作)時において、半導体ピラー内に残留している電荷(以下では、残留電荷とよぶ)が、ワード線に対する電圧の印加によって、電荷蓄積層内に注入される可能性がある。このため、メモリセルに、読み出しディスターブが発生する可能性がある。
読み出しディスターブの抑制のために、読み出し動作の初期動作として、半導体ピラー内の残留電荷を放出する処理(以下では、放出処理とよばれる)が、実行される場合がある。
放出処理時において、半導体ピラーが、ビット線及びソース線の少なくとも一方と電気的に接続される。これによって、残留電荷が、半導体ピラーからビット線へ、又は、半導体ピラーからソース線へ、放出される。
放出処理時において半導体ピラーがビット線/ソース線に電気的に接続された場合、放出処理後のメモリセルの閾値電圧の判定時に、非選択のストリングユニットのNANDストリングにおいて、ワード線と半導体ピラーとの間の電位差に起因した容量成分(寄生容量)が、発生する。この容量成分は、読み出し動作時の負荷として作用する。そのため、その負荷によって、フラッシュメモリの読み出し動作時(又はベリファイ動作時)において、電流(消費電力)の増大、ノイズの発生、動作速度の劣化などが引き起こされる可能性がある。
さらに、記憶容量の増大のためにブロックが複数のアレイ層を含む場合、ブロック内におけるメモリセルの数、ワード線の数、及び、複数の素子に共有される配線の数が増加するにしたがって、容量成分に起因した負荷の影響はさらに大きくなる。
本実施形態のフラッシュメモリは、読み出し動作時(又は、ベリファイ動作時)において、中間セレクトゲート線SGMに対する電位制御によって、非選択のストリングユニット内の上部アレイ層と下部アレイ層とを電気的に分離する。これによって、本実施形態のフラッシュメモリは、非選択のストリングユニットにおける選択されたワード線を含むメモリ段において、半導体ピラー内の残留電荷の放出処理を実行する。
電荷の放出処理と共に、本実施形態のフラッシュメモリにおいて、非選択のストリングユニットSUにおいて、選択されたワード線を含まないアレイ層は、オフ状態のセレクトトランジスタST3によって、ビット線及びソース線から電気的に分離されている。この結果として、本実施形態のフラッシュメモリは、非選択ストリングユニットにおいて、選択ワード線を含まないアレイ層内の半導体ピラーを、チャネルブーストできる。
図10Aは、選択ワード線が上部アレイ層110B内に存在する場合における、ブロック内の各部材間の導通状態を模式的に示す図である。図10Aにおいて、データの読み出し前の放出処理時の電位の関係が示されている。
図10Aにおいて、ドレイン側セレクトゲート線SGD0が、選択アドレスに基づいた選択ドレイン側セレクトゲート線SGD−Sに対応し、ソース側セレクトゲート線SGS0が、選択アドレスに基づいた選択ソース側セレクトゲート線SGS−Sに対応する。
図10Aにおいて、選択ストリングユニットSU0の各セレクトゲート線SGD−S,SGS−S,SGM−Sに、Hレベルの電圧(トランジスタのオン電圧)が印加される。これによって、選択ストリングユニットにおける、各NANDストリングの半導体ピラーは、ビット線及びソース線に電気的に接続される。
尚、読み出し動作時又はベリファイ動作時における放出処理後のメモリセルの閾値電圧の判定時において、非選択ストリングユニットは、ストリングユニット内の複数のセレクトゲート線のうち、少なくともドレイン側セレクトゲート線が非活性化されたストリングユニットである。非選択ストリングユニットにおいて、セレクトトランジスタST1のオフ電圧が、メモリセルの閾値電圧の判定時に、ドレイン側セレクトゲート線SGDに印加されている。これによって、非選択ストリングユニットは、ビット線BLから電気的に分離されている。
図10Aの場合において、非選択ストリングユニットSU1,SU2,SU3において、ドレイン側セレクトゲート線SGD−USにHレベルの電圧が印加される。
非選択ストリングユニットの中間セレクトゲート線SGM−USに、Lレベルの電圧(トランジスタのオフ電圧)が印加されることによって、下部アレイ層110Aの下部半導体ピラー75Aは、ビット線BL、ソース線CELSRC、及び、上部アレイ層110Bの上部半導体ピラー75Bから電気的に分離される。
但し、図10Aに示されるように、ソース側セレクトゲート線SGS及び中間セレクトゲート線SGMのように、隣り合うストリングユニットSU0,SU1間でセレクトゲート線が共有されている場合、共有されたセレクトゲート線SGS,SGMの電位は、非選択ストリングユニットSU1及び選択ストリングユニットSU0間で、同じである。それゆえ、非選択ストリングユニットSU1において、セレクトトランジスタST2,ST3はオンし、下部半導体ピラー75Aは、上部半導体ピラー75B及びソース線CELSRCに電気的に接続されている。
この場合、選択ストリングユニットの半導体ピラー75A,75Bと共に、非選択ストリングユニットにおける選択ワード線WL−Sを含む上部アレイ層110Bにおいて、半導体ピラー75Bに対して、電荷の放出処理が実行される。この結果として、本実施形態のフラッシュメモリは、ホットエレクトロンによる読み出しディスターブを抑制できる。
メモリセルの閾値電圧の判定時において、ワード線WLに対する読み出しパス電圧VREADの印加によって、下部アレイ層110Aの部分99A内の半導体ピラー75Aはチャネルブーストされる。これによって、非選択ストリングユニットの下部アレイ層110Aにおいて、ワード線WLと半導体ピラー75Aとの間の容量成分は、発生しない。この結果として、本実施形態のフラッシュメモリ1は、容量成分に起因した負荷を、低減できる。
図10Bは、選択ワード線が下部アレイ層110A内に存在する場合における、ブロック内の各部材間の導通状態を模式的に示す図である。図10Bにおいて、データの読み出し前の放出処理時の電位の関係が示されている。
図10Bにおいて、図10Aの例と同様に、ドレイン側セレクトゲート線SGD0及びソース側セレクトゲート線SGS0が、選択されたセレクトゲート線SGD−S,SGS−Sにそれぞれ対応する。
図10Bの場合において、選択ストリングユニットの各セレクトゲート線SGD−S,SGS−S,SGM−SにHレベルの電圧が印加される。非選択ストリングユニットにおいて、ソース側セレクトゲート線SGS−USにHレベルの電圧が印加され、ドレイン側セレクトゲート線SGD−USにLレベルの電圧が印加される。そして、非選択ストリングユニットの中間セレクトゲート線SGMに、Lレベルの電圧が印加される。これによって、非選択ストリングユニットにおいて、中間セレクトトランジスタST3は、オフし、上部半導体ピラー75Bは、ビット線BL、下部半導体ピラー75A及びソース線SLから電気的に分離される。
尚、図10Bに示されるように、選択ストリングユニットSU0とセレクトゲート線SGS,SGMを共有する非選択ストリングユニットSU1において、非選択ストリングユニットSU1のセレクトトランジスタST2,ST3はオンし、半導体ピラー75A,75Bは、ソース線CELSRCに接続されている。
この場合において、、選択ストリングユニットの半導体ピラー75A,75Bと共に、非選択ストリングユニットにおける選択ワード線を含む下部アレイ層110Aにおいて、下部半導体ピラー75Aに対する電荷の放出処理が実行される。この結果として、本実施形態のフラッシュメモリは、ホットエレクトロンによる読み出しディスターブを抑制できる。
また、メモリセルの閾値電圧の判定時において、ワード線WLに対する読み出しパス電圧の印加により、上部アレイ層110Bの部分99B内の半導体ピラー75Bはチャネルブーストされる。この結果として、本実施形態のフラッシュメモリ1は、非選択ストリングユニットにおけるワード線WLと半導体ピラー75Bとの間の容量成分を削減でき、読み出し動作時における負荷を低減できる。
このように、本実施形態のフラッシュメモリは、寄生容量の影響を緩和しつつ、読み出しディスターブを抑制できる。
したがって、本実施形態のフラッシュメモリは、動作特性を向上できる。
(1b) 動作例
図11乃至図16を参照して、第1の実施形態のメモリデバイスの動作例(制御方法)を、説明する。ここでは、図11乃至16に加えて、図1乃至図10Bも適宜用いて、本実施形態のメモリデバイスの動作について、説明する。
(1b−1) 基本例
図11を参照して、本実施形態のメモリデバイス(例えば、フラッシュメモリ)の動作の基本例について、説明する。
本実施形態のフラッシュメモリを含むメモリシステムにおいて、メモリコントローラ5は、コマンド及び動作対象のアドレス(選択アドレス)を、フラッシュメモリ1に送信する(ステップS0)。
フラッシュメモリ1は、コマンド及び選択アドレスを受信する。これによって、フラッシュメモリ1は、コマンドに基づいた動作を開始する(ステップS1)。フラッシュメモリが実行する動作は、メモリセルの閾値電圧の判定を含む動作である。例えば、メモリセルの閾値電圧の判定は、読み出し動作、又は、書き込み動作におけるベリファイ動作に、含まれている。
フラッシュメモリ1は、選択アドレスに基づいて、動作の対象のメモリセルを含むブロック、ストリングユニット及びページを選択し、それらを活性化する。
フラッシュメモリ1は、選択されたブロック内のセレクトゲート線に対する制御を、開始する(ステップS2)。これによって、選択ストリングユニットSU内のドレイン側セレクトゲート線SGD、ソース側セレクトゲート線SGS及び中間セレクトゲート線SGMが活性化される。例えば、選択ストリングユニットにおいて、セレクトトランジスタST1,ST2,ST3のオン電圧VSGが、選択された各セレクトゲート線SGD,SGS,SGMに印加される。
本実施形態において、フラッシュメモリ1は、非選択のストリングユニットに関して、中間セレクトゲート線SGMを非活性化する。そして、本実施形態のフラッシュメモリ1は、ドレイン側及びソース側セレクトゲート線SGD,SGSのうち選択ワード線WLを含むアレイ層110A,110B内のセレクトゲート線を活性化し、選択ワード線WLを含まないアレイ層110A,110B内のセレクトゲート線SGD,SGSを非活性化する。
図10Aに示されるように、上部アレイ層110B内のワード線WLが、動作対象のアドレスとして選択された場合、非選択のドレイン側セレクトゲート線SGDが、活性化され、非選択のソース側セレクトゲート線SGSが非活性化される。非選択の中間セレクトゲート線SGMは、非活性化される。例えば、電圧VSGが、非選択のドレイン側セレクトゲート線SGDに印加され、セレクトトランジスタST2のオフ電圧(例えば、グランド電圧)VSSが、非選択のソース側セレクトゲート線SGSの印加される。
図10Bに示されるように、下部アレイ層110A内のワード線WLが、動作対象のアドレスとして選択された場合、非選択のドレイン側セレクトゲート線SGDは、非活性化され、非選択のソース線側セレクトゲート線SGSは、活性化される。非選択の中間セレクトゲート線SGMは、非活性化される。例えば、セレクトトランジスタST1のオフ電圧VSSが、非選択のドレイン側セレクトゲート線SGDに印加され、電圧VSGが、非選択のソース側セレクトゲート線SGSの印加される。
フラッシュメモリ1は、各ストリングユニットSUの中間セレクトゲート線SGMの活性化及び非活性化の制御の後、ワード線に、メモリセルに対する動作のための電圧を印加する(ステップS3)。
これによって、非選択のストリングユニットにおける下部アレイ層110A及び上部アレイ層110Bのいずれか一方において、半導体ピラー75A,75B内の残留電荷が、オン状態のメモリセルMC及びセレクトトランジスタを介して、ビット線BL又はソース線SLに放出される。オフ状態のセレクトトランジスタによって、ビット線BL及びソース線SLから電気的に分離されている半導体ピラーに対して、放出処理は施されない。
フラッシュメモリ1は、電荷の放出処理の後、選択ワード線に接続されたメモリセルの閾値電圧を判定する(ステップS4)。
メモリセルMCの閾値電圧の判定が、読み出し動作のために実行される場合、読み出し電圧が、選択ワード線WLに印加される。メモリセルMCの閾値電圧の判定が、書き込み動作中のベリファイ動作のために実行される場合、ベリファイ電圧が、選択ワード線に印加される。読み出し動作/ベリファイ動作時において、読み出しパス電圧VREADが、選択ワード線以外のワード線(非選択ワード線)に印加される。
読み出し電圧(又はベリファイ電圧)の印加に応じたメモリセルのオン/オフの結果に基づいて、メモリセルの保持しているデータ(メモリセルの閾値電圧の状態)が、判別される。
本実施形態において、非選択のストリングユニットの下部/上部アレイ層110A,110Bのうち、非活性化されたセレクトゲート線SGS,SGS,SGMによって他の部材から電気的に分離された部分内の半導体ピラーは、電気的にフローティングな状態である。それゆえ、図10Aの部分99A又は図10Bの部分99Bのように、電気的に分離されたアレイ層110内の半導体ピラー75は、非選択ワード線に対する読み出しパス電圧VREADの印加によってチャネルブーストされ、半導体ピラー75の電位は上昇する。これによって、部分99内の容量成分は、低減される。
この結果として、フラッシュメモリの動作時において、選択ブロック内の非選択ストリングユニットの容量成分に起因する付加は、削減される。
上述のメモリセルの閾値電圧の判定を含む動作が1以上実行された後、フラッシュメモリ1がコマンドに基づく動作の終了を検知した場合、フラッシュメモリ1は、動作の終了をメモリコントローラ5へ通知する(ステップS5)。コマンドに基づく動作が、読み出し動作である場合、フラッシュメモリ1は、データをメモリコントローラ5へ送信する。
メモリコントローラ5は、フラッシュメモリ1からの動作の終了の通知を受け、フラッシュメモリの動作の終了を検知する(ステップS6)。フラッシュメモリ1からメモリコントローラ5にデータが送信されている場合、メモリコントローラ5は、データを受信し、受信したデータをホストデバイスに転送する。
以上の動作によって、本実施形態のフラッシュメモリの読み出し動作が完了する。
上述のように、フラッシュメモリの動作時において、ワード線−半導体ピラー間の容量成分に起因する負荷が、低減される。
この結果として、本実施形態のフラッシュメモリは、動作特性を向上できる。
(b−2) 具体例
図12乃至図16を参照して、本実施形態のフラッシュメモリの動作の具体例について、説明する。
(b−2−1) 読み出し動作
図12及び図13を用いて、本実施形態のフラッシュメモリの読み出し動作について、説明する。
図12及び図13は、本実施形態のフラッシュメモリの読み出し動作時における各配線の電圧波形を示す図である。
本実施形態において、読み出し動作(メモリセルの閾値電圧の判定処理)時におけるビット線の制御方式として、電流センス方式が、適用される。電流センス方式は、メモリセルのオン/オフに応じたビット線電流(セル電流)の発生をセンスすることによって、メモリセルの閾値電圧の状態を判定する方式である。
本実施形態において、読み出し動作時におけるワード線の制御方式として、スパイク動作が適用される。スパイク動作は、アドレスに示されるワード線(選択ワード線)と他のワード線(非選択ワード線)とに対して読み出し電圧より高い電圧を印加した後、選択ワード線の電位を読み出し電圧に設定する動作である。スパイク動作は、半導体ピラー内の電荷の放出を、効率化できる。
[上部アレイ層のメモリセルに対する読み出し動作]
図12を用いて、上部アレイ層のメモリセルに対するデータの読み出し動作を、説明する。
<時刻t0>
例えば、メモリコントローラ5は、時刻t0において、ホストデバイス600からの要求に応じて、読み出しコマンドCMD、データの読み出し対象の選択アドレスADRを、フラッシュメモリ1に送信する。
フラッシュメモリ1は、読み出しコマンドCMD及び選択アドレスADRを受信する。シーケンサ19は、読み出しコマンドCMDに基づいて、読み出し動作を開始する。
シーケンサ19は、以下のように、読み出し動作を実行するように、フラッシュメモリ1内の各回路を制御する。
時刻t0において、シーケンサ19は、レディ/ビジー信号R/Bの信号レベルを、HレベルからLレベルに遷移させる。これによって、フラッシュメモリ1における読み出し動作の開始が、メモリコントローラ5に通知される。
電圧生成回路40は、シーケンサ19の制御によって、読み出し動作に用いられる各種の電圧を、生成する。
<時刻t1a>
時刻t1aにおいて、ソース線・ウェル制御回路50は、ソース線CELSRC(SL)に、グランド電圧VSSを印加する。
ロウ制御回路12は、選択されたブロックBK内の選択されたストリングユニットSUに関して、選択されたドレイン側セレクトゲート線SGD−S及び選択されたソース側セレクトゲート線SGS−Sに、電圧VSGを印加する。これによって、セレクトトランジスタST1,ST2はオンする。
ビット線BLは、オン状態のセレクトトランジスタST2を介して、半導体ピラー75に電気的に接続される。ソース線CELSRCは、オン状態のセレクトトランジスタST1及びウェル領域702を介して、半導体ピラー75に電気的に接続される。
選択ブロックBKの非選択のストリングユニットSUにおいて、ロウ制御回路12は、電圧VSGを、非選択のドレイン側セレクトゲート線SGD−USに印加する。ロウ制御回路12は、電圧VSSを、非選択のソース側セレクトゲート線SGS−USに印加する。これによって、非選択ストリングユニットにおいて、セレクトトランジスタST1はオンし、セレクトトランジスタST2はオフする。
本実施形態において、選択ブロックBKの選択ストリングユニット(例えば、ストリングユニットSU0)において、ロウ制御回路12は、ドライバ129からの電圧VSGを、選択された中間セレクトゲート線SGM−Sに印加する。これによって、選択ストリングユニットSUにおいて、中間セレクトトランジスタST3は、オンする。
選択ブロックBKの非選択ストリングユニットにおいて、ロウ制御回路12は、中間セレクトゲート線SGM−USに、グランド電圧VSSを印加する。これによって、非選択ストリングユニットにおいて、中間セレクトトランジスタST3は、オフする。この結果として、非選択ストリングユニットにおいて、下部アレイ層110Aの半導体ピラー75と上部アレイ層110Bの半導体ピラー75Bとは、オフ状態の中間セレクトトランジスタST3によって、電気的に分離される。
各ストリングユニットにおいて中間セレクトゲート線SGMに隣り合うワード線がダミーワード線として用いられている場合、そのダミーワード線のそれぞれの電位は、隣り合う中間セレクトゲート線SGM−S,SGM−USのそれぞれの電位と同じように、制御される。
尚、配線遅延に起因して、配線に対するある電圧の印加の開始から配線の電位が有る電圧に達するまでに、タイムラグが生じる。
<時刻t2a>
時刻t2aにおいて、ロウ制御回路12は、非選択ワード線WL−USに対する読み出しパス電圧VREADの印加を、開始する。ロウ制御回路12は、非選択ワード線WL−USELに対する電圧VREADの印加と共に、選択ワード線WL−Sに対する電圧の印加を開始する。非選択ワード線WL−US及び選択ワード線WL−Sの電位が、上昇する。
これによって、非選択ワード線WL−USの電位の制御時において、非選択ワード線WL−USに接続されたメモリセル(非選択セル)におけるチャネルの形成と共に、選択ワード線WL−Sに接続されたメモリセル(選択セル)においてチャネルが形成できる。
半導体ピラー75内の電荷は、形成されたチャネルを介してビット線BL又はソース線SLに放出される。
この結果として、選択セル付近における局所的な電界集中を抑制し、選択セル及び選択セルに隣り合う非選択セルに対する誤書き込みの発生を、低減できる。
このように、本実施形態において、ワード線WLに対するスパイク動作が、実行される。
<時刻t3a>
時刻t3aにおいて、センスアンプ回路30において、センスアンプユニット131は、シーケンサ19の制御によって、各ビット線BLの充電を開始する。
選択ワード線WL−Sの電位は、読み出し電圧VCGRV以上に上昇している。ロウ制御回路12は、読み出し電圧VCGRVに収束するように、選択ワード線WL−Sの電位を低下させる。尚、非選択ワード線WL−USに対する電圧VREADの印加は、継続される。
非選択ストリングユニットにおいて、ロウ制御回路12は、ドレイン側セレクトゲート線SGD−USに対する電圧の印加を停止する。これによって、非選択のドレイン側セレクトゲート線SGD−USの電位は、グランド電圧VSSに設定される。
選択ストリングユニットにおいて、ドレイン側セレクトゲート線SGD−Sの電位、ソース側セレクトゲート線SGS−Sの電位、及び、中間セレクトゲート線SGM−Sの電位は、電圧VSGに維持される。
非選択ストリングユニットにおいて、中間セレクトゲート線SGM−USの電位は、グランド電圧VSSに維持される。
時刻t1aから時刻t3aまでの期間TAにおいて、非選択のドレイン側セレクトゲート線SGD−USに電圧VSGが印加され、ドレイン側セレクトゲート線SGD−USに接続されたセレクトトランジスタST1は、オンしている。期間TAにおいて、非選択ストリングユニットの上部半導体ピラー75Bは、ビット線BLに電気的に接続されている。上部半導体ピラー75B内の電荷は、オン状態のセレクトトランジスタST1を介して、ビット線BLに放出される。
一方、期間TAにおいて、グランド電圧VSSが、非選択の中間セレクトゲート線SGM−US及び非選択のソース側セレクトゲート線SGS−USに印加され、中間セレクトゲート線SGM−USに接続されたセレクトトランジスタST3及び非選択のソース側セレクトゲート線SGS−USに接続されたセレクトトランジスタST2は、オフする。
それゆえ、非選択ストリングユニットの下部半導体ピラー75Aは、ビット線BL及びソース線CELSRCから電気的に分離され、電気的にフローティングな状態である。この結果として、非選択ワード線WL−USの電位の上昇に伴って、フローティング状態の半導体ピラー75Aは、チャネルブーストされる。
<時刻t4a>
ビット線BLの充電待ち期間(デベロップメント期間)TBが経過した後、時刻t4aにおいて、ビット線BLの電位は、ある大きさの電圧Vpre程度に設定される。選択ワード線WL−Sの電位は、読み出し電圧VCGRVに設定され、非選択ワード線WL−USの電位は、読み出しパス電圧VREADに設定される。
読み出しパス電圧VREADが印加された非選択セルは、オンする。
選択セルMCに関して、読み出し電圧VCGRV以下のしきい値電圧を有するメモリセルMCはオンし、読み出し電圧VCGRVより大きいしきい値電圧を有するメモリセルMCはオフする。
読み出し電圧VCGRVの印加によって、選択セルMCがオンした場合、電流(セル電流)がビット線BLとソース線CELSRCとの間を流れる。電流の発生に伴って、センスアンプユニット131内におけるビット線BLに接続されたノードの電位が、変動する。一方、読み出し電圧VCGRVの印加時に、選択セルがオフしている場合、電流はオフ状態の選択セルに接続されたビット線BLとソース線SLとの間に、流れない。この場合、ビット線BLに接続されたノードの電位は、変動しない。
センスアンプユニット131が、ビット線における電流の発生の有無をセンスする。センスアンプユニット131は、このセンス結果に対応する信号を、各ビット線に対応したラッチ回路に取り込む。
このように、1ビットのデータに関して、読み出し電圧VCGRを基準(判定レベル)に用いて、メモリセルMCが記憶しているデータが、“1”データであるか、“0”データであるか、判定される。
メモリセルの閾値電圧の判定時において、半導体ピラー75Aのチャネルブーストによって、部分99Aのワード線WL−USと半導体ピラー75Aとの電位差は、小さくなる。そのため、部分99Aの容量成分は、選択ブロック内の容量成分から削減されている。この結果として、非選択ストリングユニットの半導体ピラーに起因する負荷は、低減される。
尚、図12において、1ビットのデータを読み出すために、読み出し電圧VCGRの電圧値は、一定の値に設定されている。但し、1つのメモリセルが2ビット以上のデータを記憶する場合、メモリセルMC内のデータを1ビットずつ連続して読み出すために、読み出し電圧VCGRは、複数の電圧値を含む場合がある。
<時刻t5a及び時刻t6a>
ビット線BLの電流の発生の有無がセンスされた後、時刻t5a及び時刻t6aにおいて、各配線が非活性化される。
時刻t5aにおいて、センスアンプユニット131は、ビット線BLの電位を、グランド電圧VSSに設定する。
時刻t6aにおいて、各セレクトゲート線SGD,SGM,SGSの電位、及び、ワード線WL−S,WL−USの電位を、電圧Vssに順次設定する。
このように、時刻t5aから時刻t6aまでの期間において、選択ブロックBK内の各配線SGD,SGS,SGM,WL,BLが非活性化される。
これによって、メモリセルMCからのデータの読み出しが、終了する。
シーケンサ19は、レディ/ビジー信号R/Bの信号レベルを、Hレベルに変える。これによって、フラッシュメモリ1内部における読み出し動作の終了が、メモリコントローラ5に通知される。
メモリセルから読み出されたデータは、フラッシュメモリ1からメモリコントローラ5に転送される。
以上のように、本実施形態のフラッシュメモリ1における上部アレイ層内のメモリセルに対する読み出し動作が、終了する。
[下部アレイ層のメモリセルに対する読み出し動作]
図13を用いて、上部アレイ層のメモリセルに対するデータの読み出し動作を、説明する。下部アレイ層110Aのメモリセルに対するデータの読み出しは、選択されるワード線WLkの制御に加えて、非選択ストリングユニットのセレクトゲート線の制御に関して、上部アレイ層110Bのメモリセルに対するデータの読み出しと異なる。
<時刻t1b>
コマンド及び選択アドレスの受信(時刻t0)の後、時刻t1bにおいて、ソース線・ウェル制御回路50は、ソース線CELSRC(SL)に、グランド電圧VSSを印加する。
ロウ制御回路12は、選択されたブロックBLK内の選択ストリングユニットSUに関して、選択された各セレクトゲート線SGD−S,SGS−Sに、電圧VSGを印加する。本実施形態において、選択ストリングユニットにおいて、ロウ制御回路12は、ドライバ129からの電圧VSGを、選択された中間セレクトゲート線SGM−Sに印加する。これによって、選択ストリングユニットにおいて、中間セレクトトランジスタST3は、オンし、下部半導体ピラー75Aは、上部半導体ピラー75Bに電気的に接続される。選択ストリングユニットにおいて、半導体ピラー75は、オン状態の中間セレクトトランジスタST1,ST2,ST3によって、ビット線BL及びソース線CELSRCに電気的に接続される。
選択ワード線WL−Sが下部アレイ層110A内のワード線である場合、選択ブロックの非選択ストリングユニットにおいて、ロウ制御回路12は、電圧VSSを、非選択のドレイン側セレクトゲート線SGD−USに印加し、電圧VSGを、非選択のソース側セレクトゲート線SGS−USに印加する。これによって、非選択ストリングユニットにおいて、トランジスタST1はオフし、トランジスタST2はオンする。また、非選択ストリングユニットにおいて、ロウ制御回路12は、中間セレクトゲート線SGM−USに、電圧VSSを印加する。これによって、非選択ストリングユニットにおいて、中間セレクトトランジスタST3は、オフする。
この結果として、非選択ストリングユニットにおいて、上部半導体ピラー75Bと下部半導体ピラー75Aは、オフ状態の中間セレクトトランジスタST3によって、電気的に分離される。
<時刻t2b>
時刻t2bにおいて、ロウ制御回路12は、スパイク動作によって、ワード線WL−S,WL−USに対する読み出しパス電圧VREADの印加を、開始する。非選択ワード線WL−US及び選択ワード線WL−Sの電位が、上昇する。
期間TAにおいて、半導体ピラー75内の電荷は、オン状態のトランジスタを介して、ビット線BL又はソース線SLに放出される。
<時刻t3b>
時刻t3bにおいて、ロウ制御回路12は、選択ワード線WLkにおける読み出し電圧VCGRV以上の電位から読み出し電圧VCGRVに低下させる。センスアンプ回路13は、ビット線BLを充電する。
非選択ストリングユニットにおいて、ロウ制御回路12は、ソース側セレクトゲート線SGS−USに対する電圧VSGの印加を停止する。これによって、非選択のソース側セレクトゲート線SGS−USの電位は、グランド電圧VSSに設定され、セレクトトランジスタST2はオフする。
尚、選択ストリングユニットにおいて、ドレイン側セレクトゲート線SGD−Sの電位、ソース側セレクトゲート線SGS−Sの電位、及び、中間セレクトゲート線SGM−Sの電位は、電圧VSGに維持される。また、非選択ストリングユニットにおいて、中間セレクトゲート線SGMの電位は、グランド電圧VSSに維持される。
<時刻t4b>
期間TBにおけるビット線の充電の後、時刻t4bにおいて、ビット線BLの電位は、電圧Vpre程度に設定される。選択ワード線WL−Sの電位は、読み出し電圧VCGRVに設定され、非選択ワード線WL−USの電位は、読み出しパス電圧VREADに設定される。
上述のように、読み出し電圧VCGRVの印加による選択セルMCのオン又はオフに応じて、ビット線BLにセル電流が流れる。
センスアンプユニット131は、ビット線における電流の発生(又は、ノードの電位の変動)の有無をセンスする。センスアンプユニット131は、このセンス結果に対応する信号を、各ビット線に対応したラッチに取り込む。
下部アレイ層110A内のメモリセルの閾値電圧の判定動作時、非選択ストリングユニットSUの上部半導体ピラー75Bは、チャネルブーストされる。
それゆえ、非選択ストリングユニットにおける上部アレイ層110B内の半導体ピラー−ワード線間の容量成分(負荷)が低減された状態で、メモリセルMCの保持しているデータが、判定される。
<時刻t5b及び時刻t6b>
時刻t5bにおいて、センスアンプ回路13は、ビット線BLの電位を、グランド電圧VSSに設定する。
時刻t6bにおいて、各セレクトゲート線SGD,SGM,SGSの電位、及び、ワード線WL−S,WL−USの電位を、電圧Vssに順次設定する。
このように、時刻t5bから時刻t6bまでの期間において、選択ブロックBK内の各配線が非活性化され、選択セルからのデータの読み出しが、終了する。
メモリセルから読み出されたデータは、フラッシュメモリ1からメモリコントローラ5に転送される。
以上のように、本実施形態のフラッシュメモリ1における下部アレイ層内のメモリセルに対する読み出し動作が、終了する。
(b−2−2) 書き込み動作
図14を用いて、本実施形態のフラッシュメモリの書き込み動作について、説明する。図14は、本実施形態のフラッシュメモリの書き込み動作時における各配線の電圧波形を示す図である。
<時刻t20>
図14に示されるように、例えば、メモリコントローラ5は、時刻t20において、ホストデバイス600からの要求に応じて、書き込みコマンド、データを書き込むべきアドレス(選択アドレス)、及び書き込むべきデータを、フラッシュメモリ1に送信する。フラッシュメモリ1は、書き込みコマンド、選択アドレス及びデータを受信する。シーケンサ19は、書き込みコマンドに基づいて、書き込み動作を開始する。
フラッシュメモリ1において、書き込み動作は、1以上の書き込みループを含む。1以上の書き込みループが実行されることによって、データが、選択アドレスに属するメモリセル内に書き込まれる。
書き込みループは、プログラム動作とベリファイ動作とを含む。プログラム動作によって、メモリセルの閾値電圧が、正の方向にシフトされる。ベリファイ動作によって、メモリセルの閾値電圧が、書き込むべきデータに対応する値に達しているか否か判定される。
シーケンサ19は、以下のように、書き込み動作を実行するように、フラッシュメモリ1内の各回路を制御する。
<時刻t21>
プログラム動作時において、時刻t21において、センスアンプ回路13は、ビット線BLの電位の制御を開始する。
センスアンプ回路13において、センスアンプユニット131は、データを書き込むべきメモリセルに接続されたビット線BLに、グランド電圧VSSを印加する。これによって、メモリセルMCは、プログラム可能状態(programable)に設定される。
センスアンプ回路13において、センスアンプユニット131は、データを書き込まないメモリセルに接続されたビット線BLに、電圧V1を印加する。これによって、メモリセルMCは、プログラム禁止状態(inhibit)に設定される。尚、プログラム禁止状態に設定されるメモリセルは、“Er”レベルに維持すべきメモリセル、又は、閾値電圧が書き込むべきデータに対応した値に達したメモリセルである。
ロウ制御回路12は、各セレクトゲート線SGD−S,SGD−US,SGS−S,SGS−US,SGM−S,SGM−USの電位の制御を開始する。
ロウ制御回路12は、電圧VSGDを選択ストリングユニットのドレイン側セレクトゲート線SGD−Sに印加する。ロウ制御回路12は、電圧VSGDを非選択ストリングユニットのドレイン側セレクトゲート線SGD−USに印加する。
ロウ制御回路12は、電圧VSGMを選択ストリングユニットの中間セレクトゲート線SGM−Sに印加する。ロウ制御回路12は、グランド電圧VSSを非選択ストリングユニットの中間セレクトゲート線SGM−USに印加する。
ロウ制御回路12は、電圧VSGSを選択ストリングユニットのソース側セレクトゲート線SGS−Sに印加し、グランド電圧VSSを非選択ストリングユニットのソース側セレクトゲート線SGS−USに印加する。
ソース線ドライバ15は、電圧V2を、ソース線CELSRCに印加する。
電圧VSGD,VSGS,VSGMは、セレクトトランジスタST1,ST2,ST3のオン電圧である。電圧VSGD,VSGS,VSGMは、例えば、5Vから6V程度である。電圧V1は、1.5Vから2.5V程度である。電圧V2は、0.8Vから1.2V程度である。
選択ストリングユニットにおいて、電圧VSSが印加されたビット線BLのNANDストリング111において、セレクトトランジスタST1,ST3はオンし、半導体ピラー75は、ビット線に電気的に接続される。電圧V1が印加されたビット線BLのNANDストリング111において、セレクトトランジスタST1は、カットオフし、ビット線BLは半導体ピラー75から電気的に分離される。
また、非選択ストリングユニットにおいて、セレクトトランジスタST1はオンし、セレクトトランジスタST3はオフする。非選択ストリングユニットにおいて、上部半導体ピラー75Bは、ビット線BLに接続され、下部半導体ピラー75Aは、ビット線BLから電気的に分離される。
尚、選択ストリングユニットと中間セレクトゲート線SGM及びソース側セレクトゲート線SGSを共有する非選択ストリングユニットに関して、読み出し動作と同様に、非選択ストリングユニットの中間セレクトゲート線SGM及びソース側セレクトゲート線SGSの電位は、選択ストリングユニットの中間セレクトゲート線SGM及びソース側セレクトゲート線SGSの電位と同じである。
<時刻t22>
時刻t22において、ロウ制御回路12は、ワード線WLの電位の制御を開始する。ロウ制御回路12は、ワード線WLに書き込みパス電圧Vpassを印加する。
ロウ制御回路12は、非選択のドレイン側セレクトゲート線SGD−USの電位を、電圧VSGDからグランド電圧VSSに下げる。これによって、ドレイン側セレクトゲート線SGD−USのセレクトトランジスタST2はオフされ、非選択ストリングユニットの半導体ピラー75は、ビット線BLから電気的に分離される。
<時刻t23>
時刻t23において、ロウ制御回路12は、選択ワード線WL−Sの電位を、書き込みパス電圧Vpassからプログラム電圧VPGMに上げる。非選択ワード線WL−USの電位は、書き込みパス電圧Vpassに維持される。尚、プログラム電圧VPGMの電圧値は、書き込み動作の進捗に応じて変化する。書き込みループの実行回数に応じて、プログラム電圧VPGMの初期値に、ある電圧値(ステップアップ電圧)が、順次加算される。
プログラム電圧VPGMの印加によって、グランド電圧VSSが印加されたビット線BLのメモリセルの閾値電圧は、正の方向にシフトされる。これによって、プログラム可能状態のメモリセルの閾値電圧は、上昇する。
電圧V1が印加されたビット線BLに接続されたセレクトトランジスタは、カットオフする。それゆえ、電圧V1が印加されたビット線BLに接続されたメモリセルは、チャネルブーストされる。これによって、プログラム電圧VPGMの印加時において、プログラム禁止状態のメモリセルの閾値電圧は、ほとんど変化しない。
<時刻t24から時刻t26>
メモリセルの閾値電圧のシフト(電荷蓄積層に対する電荷の注入)のために確保された期間が経過した後、シーケンサ19は、プログラム動作の完了のために、各配線の電位を低下させる。
時刻t24において、ロウ制御回路12は、選択ワード線WL−Sの電位を、プログラム電圧Vpgmから電圧Vpassに低下させる。時刻t25において、ロウ制御回路12は、選択ワード線WL−S及び非選択ワード線WL−USの電位を、電圧Vpassからグランド電圧VSSに低下させる。
この後、時刻t26において、電圧V1が印加されているビット線BLに関して、センスアンプ回路13は、ビット線BLの電位を、電圧V1からグランド電圧VSSに低下させる。
ロウ制御回路12は、選択セレクトゲート線SGD−S,SGS−S,SGM−Sの電位を、グランド電圧VSSに設定する。ソース線ドライバ15は、ソース線CELSRCの電位を、電圧V2からグランド電圧VSSに下げる。
これによって、ある書き込みループにおけるプログラム動作が終了する。
図14に示されるプログラム動作の後、ベリファイ動作が実行される。ベリファイ動作は、読み出し動作に類似する動作である。ベリファイ動作は、コントローラ5からのコマンド無しに、プログラム動作に連続して実行される。読み出し電圧の代わりに、1以上のベリファイレベルを含むベリファイ電圧が選択ワード線WL−Sに印加されることが、ベリファイ動作と読み出し動作と間で、異なる。このように、ベリファイ動作において、メモリセルMCの閾値電圧の状態が、判定される。尚、書き込み動作の進捗に応じて、データのプログラムが完了したレベルのベリファイレベルは、ベリファイ電圧から省略されてもよい。
ベリファイ動作において、選択ワード線WL−Sが上部アレイ層110B内のワード線WLUである場合、ベリファイ動作は、図12の読み出し動作と実質的に同じ動作によって、実行される。選択ワード線WL−Sが下部アレイ層110A内のワード線WLLである場合、ベリファイ動作は、図13の読み出し動作と実質的に同じ動作によって、実行される。
選択セルの閾値電圧が、書き込むべきデータに対応する電圧値に達するまで、図14のプログラム動作と図11/図12のベリファイ動作とを含む書き込みループが、繰り返し実行される。
以上のように、本実施形態のフラッシュメモリの書き込み動作が、実行される。
(b−2−3) 消去動作
図15及び図16を用いて、本実施形態のフラッシュメモリの消去動作について説明する。
[ブロック消去動作]
図15は、本実施形態のフラッシュメモリの消去動作時における各配線の電圧波形を示す図である。図15において、フラッシュメモリのデータがブロック単位で消去される例が、示されている。
<時刻t30a>
図15に示されるように、例えば、時刻t30aにおいて、メモリコントローラ5からのコマンド(ホストデバイスの要求)又はフラッシュメモリ1の内部処理に基づいて、シーケンサ19は、消去対象のブロック(選択ブロック)に対する消去動作を開始する。
<時刻t31a>
時刻t31aにおいて、センスアンプ回路13及びソース線ドライバ15は、ビット線BL及びソース線SLの電位の制御を開始する。センスアンプユニット131は、ビット線BLに、消去電圧VERAを印加する。ソース線ドライバ15は、ソース線CELSRCに、消去電圧VERAを印加する。
ロウ制御回路12は、選択ブロックにおいて、ワード線WL及び各セレクトゲート線SGD,SGS,SGMの電位の制御を開始する。
ロウ制御回路12は、電圧V3を、選択ブロックにおいて、全てのストリングユニットのドレイン側セレクトゲート線SGD、及び、全てのストリングユニットのソース側セレクトゲート線SGSに、印加する。ロウ制御回路12は、電圧V3を、選択ブロック内の全てのストリングユニットの中間セレクトゲート線SGMに印加する。これによって、各セレクトトランジスタST1,ST2,ST3はオンする。電圧V3は、消去電圧VERAより低い電圧である。例えば、消去電圧VERAが20V程度である場合、電圧V3は、13Vから15V程度である。
ロウ制御回路12は、選択ブロック内の全てのワード線WLに、グランド電圧VSSを印加する。
消去電圧VERAが、ビット線BL及びソース線CELSRCを介して、半導体ピラー75及びウェル領域702に印加される。
このように、消去動作時において、半導体ピラー75の電位が、ワード線WLの電位より高くなる。これによって、電荷蓄積層792内の電荷が、半導体ピラー75に放出される。この結果として、メモリセルが、消去状態(“Er”レベル)に設定される。
<時刻t32a>
時刻t32aにおいて、ロウ制御回路12は、セレクトゲート線SGD,SGS,SGMの電位を、電圧V3からグランド電圧VSSに下げる。
センスアンプ回路13において、センスアンプユニット131は、ビット線BLの電位を、消去電圧VERAからグランド電圧VSSに下げる。ソース線ドライバ15は、ソース線CELSRCの電位を、消去電圧VERAからグランド電圧VSSに下げる。
これによって、フラッシュメモリにおけるブロック単位の消去動作が、終了する。
[分割消去動作]
図16は、本実施形態のフラッシュメモリの消去動作時における各配線の電圧波形を示す図である。上述のように、フラッシュメモリは、ブロックより小さい単位で、データの消去を実行できる。図16において、フラッシュメモリのデータがブロック内のある制御単位で消去される例が、示されている。
<時刻t30b>
図16に示されるように、例えば、時刻t30bにおいて、メモリコントローラ5からのコマンド(ホストデバイスの要求)又はフラッシュメモリ1の内部処理に基づいて、シーケンサ19は、消去動作を開始する。
例えば、部分消去動作が実行される場合、選択ブロックのうち、ブロック内に設定された部分消去のための制御単位のうち1つが、選択される。制御単位は、1以上のワード線を含む。
<時刻t31b>
時刻t31bにおいて、ブロック消去動作と同様に、センスアンプユニット131は、ビット線BLに、消去電圧VERAを印加する。ソース線ドライバ15は、ソース線CELSRCに、消去電圧VERAを印加する。ロウ制御回路12は、選択ブロックにおいて、電圧V3を、全てのストリングユニットSUのドレイン側セレクトゲート線SGD、全てのストリングユニットSUのソース側セレクトゲート線SGS、及び、全てのストリングユニットSUの中間セレクトゲート線SGMに印加する。
部分消去動作において、ロウ制御回路12は、選択ブロック内の消去対象の制御単位(選択制御単位)のワード線WL−Sに、グランド電圧VSSを印加する。
ロウ制御回路12は、消去対象以外の制御単位(非選択の制御単位)のワード線WL−USに、消去電圧VERAを印加する。
尚、部分消去のための制御単位(選択ワード線の本数)は、1つのアレイ層単位でもよいし、アレイ層より小さい単位でもよい。また、部分消去の単位は、アレイ層より大きい単位でもよい。
消去対象の制御単位に関して、半導体ピラー75とワード線WL−Sとの間の電位差によって、電荷蓄積層内の電荷が半導体ピラー75に放出される。この結果として、消去対象の制御単位内のメモリセルは、消去状態に設定される。
一方、非選択の制御単位に関して、消去電圧VERAがワード線WL−USに印加されていることによって、半導体ピラー75とワード線WLとの間の電位差は、ほとんど生じない。この結果として、部分消去動作において非選択の制御単位内のメモリセルに関して、メモリセルMCの閾値電圧は、ほとんど変化せず、消去動作前の電圧値に維持される。
<時刻t32b>
時刻t32bにおいて、ロウ制御回路12は、非選択の制御単位内のワード線WL−USの電位を、消去電圧VERAからグランド電圧VSSに下げる。
ブロック消去動作と同じように、セレクトゲート線SGD,SGS,SGMの電位を、及び、ビット線BLの電位を、ソース線CELSRCの電位が、グランド電圧VSSに設定される。
これによって、フラッシュメモリにおけるブロックより小さい制御単位に対する消去動作が、終了する。
以上のように、フラッシュメモリの部分消去動作において、選択ブロック内の消去対象の制御単位において、データが消去される。一方、選択ブロック内において、消去の非対象の制御単位は、部分消去動作の前のデータを保持する。
このように、本実施形態のフラッシュメモリにおいて、ブロックのある部分のデータが、選択的に消去される。
(c)まとめ
本実施形態のメモリデバイスとしてのフラッシュメモリにおいて、メモリセルアレイは、積層された複数のアレイ層を含む。この場合において、NANDストリングは、複数の半導体ピラーが積層された構造を有する。
本実施形態のフラッシュメモリは、ドレイン側及びソース側セレクトゲート線に加えて、中間セレクトゲート線が、NANDストリングに接続されている。中間セレクトゲート線は、積層された半導体ピラーの接合部の近傍領域に設けられている。NANDストリングは、NANDストリングの一端及び他端に設けられたセレクトトランジスタに加え、中間セレクトゲート線に接続されたセレクトトランジスタを、含む。
本実施形態のフラッシュメモリにおいて、複数の半導体ピラーの接合部の近傍領域内に、半導体ピラーの側面に対向するように導電層が設けられている。その導電層が、セレクトゲート線(中間セレクトゲート線)として、用いられる。中間セレクトゲート線と半導体ピラーとの対向部分において、セレクトトランジスタが設けられる。
これによって、本実施形態のフラッシュメモリは、中間セレクトゲート線の電位の制御によって、下方のアレイ層の半導体ピラーと上方のアレイ層の半導体ピラーとの間の電気的な導通状態を制御できる。
本実施形態のフラッシュメモリは、非選択のストリングユニットのうち、NANDストリングに含まれる複数の半導体ピラーのうち、複数のアレイ層のうち、選択ワード線を含むアレイ層内の半導体ピラーを、ビット線又はソース線に電気的に接続でき、他のアレイ層内の半導体ピラーを、ビット線又はソース線から電気的に分離できる。
これによって、ビット線又はソース線に接続された半導体ピラーに関して、半導体ピラー内の電荷を、除去できる。
それゆえ、本実施形態のフラッシュメモリは、読み出しディスターブの発生を低減できる。
本実施形態のフラッシュメモリは、積層された複数のアレイ層のうち電気的に分離された部分の半導体ピラーをチャネルブーストできる。これによって、本実施形態のフラッシュメモリは、動作中における容量成分の発生を抑制できる。
それゆえ、本実施形態のフラッシュメモリは、半導体ピラーの容量成分に起因した負荷を削減でき、負荷に起因する電流(負荷電流)を低減できる。この結果として、本実施形態のフラッシュメモリは、メモリセルアレイ内に発生する電流のピーク値、消費電力の増大及び動作速度の劣化などを抑制できる。
本実施形態のフラッシュメモリは、セレクトゲート線の電位制御(セレクトトランジスタのオン/オフ)によって上部アレイ層と下部アレイ層との電気的な分離を図ることができることによって、素子間の距離を確保するためのダミーワード線の数の増大を抑制できる。これによって、本実施形態のフラッシュメモリは、メモリセルアレイ内における記憶密度の向上、配線数の削減、メモリセルアレイの厚さ(D3方向の寸法)の低減などを、実現できる。この結果として、本実施形態のフラッシュメモリは、フラッシュメモリのチップコストを低減できる。
以上のように、本実施形態のメモリデバイスは、動作特性を向上できる。
(2) 第2の実施形態
図17及び図18を参照して、第2の実施形態のメモリデバイス及びその制御方法について、説明する。
第2の実施形態のフラッシュメモリは、電圧センス方式(ビット線シールド方式)がメモリセルの閾値電圧の判定に用いられている。
電圧センス方式は、メモリセルのオン/オフに応じたビット線の電位の変動をセンスすることによって、メモリセルの閾値電圧の状態を判定する方式である。
本実施形態のフラッシュメモリの回路及び構造の基本的な構成は、第1の実施形態のフラッシュメモリと実質的に同じである。但し、電圧センス方式のフラッシュメモリにおいて、1つのセンスアンプユニット131が、隣り合う2つのビット線(偶数番目及び奇数番目のビット線)を制御する場合がある。
(2a) 動作例
[上部アレイ層のメモリセルに対する読み出し動作]
図17は、本実施形態のフラッシュメモリの読み出し動作時における各配線の電圧波形を示す図である。
<時刻t11a>
図17に示されるように、電流センス方式のフラッシュメモリにおけるデータの読み出しと同様に、時刻t0において、シーケンサ19は、メモリコントローラ5からの読み出しコマンド及び選択アドレスに基づいて、データの読み出し動作を開始する。
時刻t11aにおいて、ロウ制御回路12は、ドレイン側セレクトゲート線SGD−S,SGD−USの電位、及び、中間セレクトゲート線SGM−S,SGM−USの電位の制御を開始する。
ロウ制御回路12は、選択ストリングユニットのソース側セレクトゲート線SGS−Sに、電圧VSGを印加する。ロウ制御回路12は、非選択ストリングユニットのソース側セレクトゲート線SGS−USに、グランド電圧VSSを印加する。
<時刻t12a及び時刻t13a>
時刻t12aにおいて、ロウ制御回路12は、ワード線WLU,WLLに対する電圧の印加を開始する。
時刻t12aから時刻t13aまでに期間TAにおいて、電圧VSGがドレイン側セレクトゲート線SGD−USに印加され、セレクトトランジスタST1は、オンしている。これによって、非選択ストリングユニットの上部アレイ層110Bの半導体ピラー75Bは、オン状態のトランジスタST1を介して、ビット線BLに電気的に接続されている。この結果として、選択ストリングユニットの半導体ピラー75内の残留電荷に加えて、上部アレイ層110Bの半導体ピラー75Aの残留電荷は、ビット線BLに放出される。
期間TAにおいて、非選択ストリングユニットSUに関して、ソース側セレクトゲート線SGS−US及び中間セレクトゲート線SGMに対するグランド電圧VSSによって、セレクトトランジスタST2及びセレクトトランジスタST3が、オフしている。それゆえ、期間TAにおいて、下部アレイ層110Aの半導体ピラー75Aは、ビット線BL及びソース線CELSRCから電気的に分離され、フローティング状態となっている。
時刻t13aにおいて、ロウ制御回路12は、上部アレイ層110B内の選択ワード線WL−Sの電位を読み出し電圧VCGRVに設定するために、選択ワード線WL−Sを制御する。センスアンプユニット131は、ビット線BLに対する電圧の印加を開始する。ここで、1つのセンスアンプユニット131が2本のビット線を制御する場合、センスアンプユニット131は、一方のビット線(例えば、奇数番目のビット線)を充電し、他方のビット線(例えば、偶数番目のビット線)にグランド電圧VSSを印加する。
ロウ制御回路12は、非選択ストリングユニットのドレイン側セレクトゲート線SGD−USの電位を、電圧VSGからグランド電圧VSSに下げる。選択されたドレイン側セレクトゲート線SGD−Sの電位は、電圧VSGに、維持される。
ロウ制御回路12は、選択ワード線WL−S及びビット線BLの制御と共に、ソース側セレクトゲート線SGS−Sの電位を、電圧VSGからグランド電圧VSSに下げる。グランド電圧VSSの印加によって、ソース側セレクトゲート線SGS−SのセレクトトランジスタST2は、オフする。ビット線BL及び半導体ピラー75は、オフ状態のセレクトトランジスタST1によってソース線CELSRCから電気的に分離される、これによって、ビット線BL及び半導体ピラー75は、充電される。
<時刻t14a>
時刻t13aから時刻t14aまでの期間TBにおいて、ビット線BLが、所望の電位Vpreに充電される。
時刻t14aにおいて、選択ワード線WL−Sの電位は、読み出し電圧VCGRVに設定される。ロウ制御回路12は、ソース側セレクトゲート線SGS−Sの電位を、グランド電圧VSSから電圧VSGに上げる。
選択ストリングユニットにおいて、ソース側セレクトゲート線SGS−Sの電位が電圧VSGに達すると、セレクトトランジスタST2がオンし、ソース線CELSRCが、半導体ピラー75Bに電気的に接続される。この時、非選択ストリングユニットにおいて、下部半導体ピラー75Aは、チャネルブーストされる。
読み出し電圧VCGRVの印加時において、選択セルがオンしている場合、ビット線BLは、ソース線CELSRCと電気的に接続され、ビット線BLは放電される。これによって、ビット線BLの電位は、電圧Vpreから低下する。センスアンプユニット131は、ビット線BLの電位の低下をセンスする。
読み出し電圧VCGRVの印加時において、選択セルがオフしている場合、ビット線BLは、ソース線CELSRCから電気的に分離される。これによって、ビット線BLの電位は、電圧Vpreを維持する。センスアンプユニット131は、ビット線BLの電位の維持をセンスする。
このように、電圧センス方式のデータの読み出し動作において、各センスアンプユニット131が、ビット線BLの電位の変動の有無をセンスする。これによって、メモリセルMCのデータが、判別される。
メモリセルの閾値電圧の判定時において、非選択ストリングユニットの下部半導体ピラーはチャネルブーストされているため、下部半導体ピラーの容量成分に起因する負荷は、低減されている。
<時刻t15aから時刻t16a>
時刻t15aにおいて、センスアンプユニット131は、ビット線BLの電位を電圧Vpreからグランド電圧VSSに下げる。
時刻t16aにおいて、ロウ制御回路12は、各セレクトゲート線SGD−S,SGM−S,SGS−Sの電位を、電圧VSGからグランド電圧VSSに下げる。ロウ制御回路12は、選択ワード線WL−Sの電位を、電圧VCGRVからグランド電圧VSSに下げ、非選択ワード線WL−USの電位を、読み出しパス電圧VREADからグランド電圧VSSに下げる。
これによって、上部アレイ層110Bのメモリセルに対するデータの読み出しが、終了する。
[下部アレイ層のメモリセルに対する読み出し動作]
図18を用いて、電圧読み出し方式のフラッシュメモリにおける下部アレイ層のメモリセルからのデータの読み出しについて、説明する。図18は、本実施形態のフラッシュメモリの読み出し動作時における各配線の電圧波形を示す図である。
<時刻t11b>
図18に示されるように、図17の例と同様に、読み出しコマンド及び選択アドレスに基づいてデータの読み出し動作が開始された後(時刻t0)、時刻t11bにおいて、ロウ制御回路12は、選択ストリングユニットの各セレクトゲート線SGD−S,SGS−S,SGM−Sに、電圧VSGを印加する。
下部アレイ層110Aのワード線WLLが選択される場合、ロウ制御回路12は、非選択ストリングユニットのドレイン側セレクトゲート線SGD−USに、グランド電圧VSSを印加する。ロウ制御回路12は、選択ストリングユニットのソース側セレクトゲート線SGS−Sと共に、非選択ストリングユニットのソース側セレクトゲート線SGS−USに、電圧VSGを印加する。ロウ制御回路12は、非選択ストリングユニットの中間セレクトゲート線SGM−USに、グランド電圧VSSを印加する。
<時刻t12b及び時刻t13b>
時刻t12bにおいて、ロウ制御回路12は、ワード線WLU,WLLに対する電圧VREADの印加を開始する。
期間TA(時刻t12b〜時刻t13b)において、電圧VSGがソース側セレクトゲート線SGS−Sに印加され、セレクトトランジスタST1は、オンしている。これによって、非選択ストリングユニットの下部アレイ層110Aの半導体ピラー75Aは、ソース線CELSRCに電気的に接続されている。この結果として、選択ストリングユニットの半導体ピラー75の残留電荷に加えて、非選択ストリングユニットにおいて、半導体ピラー75Aの残留電荷は、ソース線CELSRC(又はウェル領域)に放出される。
期間TAにおいて、グランド電圧VSSが中間セレクトゲート線SGM−Sに印加されている。これによって、非選択ストリングユニットにおける上部アレイ層110Bの半導体ピラー75Bは、ソース線CELSRCから電気的に分離される。上部アレイ層110Bにおいて、半導体ピラー75Bは、電気的にフローティングな状態を有している。
時刻t13bにおいて、センスアンプユニット131は、ビット線BLの充電を開始する。ロウ制御回路12は、選択されたソース側セレクトゲート線SGS−S及び非選択のソース側セレクトゲート線SGS−USの電位を、電圧VSGからグランド電圧VSSに下げる。ロウ制御回路12は、下部アレイ層110A内の選択ワード線WL−Sに、読み出し電圧VCGRVを印加する。
<時刻t14b>
時刻t14bにおいて、ロウ制御回路12は、ソース側セレクトゲート線SGS−Sの電位を、グランド電圧VSSから電圧VSGに上げる。トランジスタST2がオンすることによって、ソース線CELSRCが、半導体ピラー75Aと電気的に接続される。
読み出し電圧VCGRVの印加によって、選択セルがオン又はオフする。選択セルのオン/オフに応じたビット線BLの電位の変化が、センスアンプユニット131によって、センスされる。
この結果として、メモリセルMCのデータが、判別される。
期間TCにおいて、メモリセルのデータの判別時、非選択ストリングユニットにおける上部アレイ層110Bの半導体ピラー75Aは、チャネルブーストされ、半導体ピラー75Aとワード線WLUとの間の容量成分は、ほとんど発生しない。
<時刻t15bから時刻t16b>
時刻t15bにおいて、センスアンプユニット131は、ビット線BLの電位をグランド電圧VSSに下げる。
時刻t16bにおいて、ロウ制御回路12は、各セレクトゲート線SGD−S,SGM−S,SGS−Sの電位を、グランド電圧VSSに下げる。ロウ制御回路12は、選択ワード線WL−S及び非選択ワード線WL−USの電位を、グランド電圧VSSに下げる。
これによって、下部アレイ層110A内のメモリセルに対するデータの読み出しが、終了する。
尚、本実施形態において、データの書き込み動作及び消去動作は、第1の実施形態と同じ動作で実行される。書き込み動作時において、図17及び図18の動作が、ベリファイ動作として、適用される。
以上のように、本実施形態のフラッシュメモリは、フラッシュメモリの読み出し動作(及びベリファイ動作)時におけるメモリセルの閾値電圧の判定に電圧センス方式が適用された場合であっても、動作時において、読み出しディスターブを抑制できるとともに、選択ブロック内のある部分の容量成分を削減できる。この結果として、半導体ピラーの容量成分に起因した負荷を、低減できる。
それゆえ、本実施形態のフラッシュメモリは、第1の実施形態の同様の効果が得られる。
したがって、第2の実施形態のフラッシュメモリは、動作特性を向上できる。
(3) 第3の実施形態
図19を参照して、第3の実施形態のメモリデバイス及びその制御方法について、説明する。
図19は、本実施形態のフラッシュメモリの読み出し動作(又はベリファイ動作)時における各配線の電圧波形を示す図である。
本実施形態において、電流センス方式のフラッシュメモリにおいて、上部アレイ層の非選択ワード線に対する電圧の印加タイミングと下部アレイ層の非選択ワード線に対する電圧の印加タイミングとが、互いに異なる。
(動作例)
[上部アレイ層のメモリセルに対する読み出し動作]
<時刻t1c及び時刻t2c>
図19に示されるように、データの読み出しが開始された後、時刻t1cにおいて、電圧VSGが、ドレイン側セレクトゲート線SGD−S,SGD−US及び選択された中間セレクトゲート線SGM−Sに、印加される。
時刻t2cにおいて、上部アレイ層110B内のワード線WLが選択される場合、選択ワード線WL−S及び上部アレイ層110B内の非選択ワード線WL−USに対する電圧の印加が、開始される。
本実施形態において、下部アレイ層110A内のワード線WLLに対する電圧の印加は、選択ワード線WL−Sが存在する上部アレイ層110B内のワード線WLUに対する電圧と異なるタイミングで実行される。
それゆえ、時刻t2cにおいて、ワード線WLLに対する電圧の印加は開始されず、ワード線WLLの電位は、グランド電圧VSSに維持される。
ワード線WLLの電位がグランド電圧VSSに維持されることに伴って、選択されたソース側セレクトゲート線SGS−Sの電位は、グランド電圧VSSに維持される。
ワード線WLLに対するグランド電圧VSSの印加によって、下部アレイ層110A内のメモリセルは、オフしている。選択されたソース側セレクトゲート線SGS−SのセレクトトランジスタST2のオン/オフに依存せずに、上部アレイ層110B内の素子及び配線は、下部アレイ層110A内のオフ状態のメモリセルMCによって、ソース線CELSRCから電気的に分離される。
グランド電圧VSSの印加によってワード線WLLのメモリセルMCがオフしている場合、上部アレイ層110B内の選択ワード線WL−Sに対する電圧の印加の開始時に、選択ソース側セレクトゲート線SGS−Sの電位がグランド電圧VSSに維持されていたとしても、読み出し動作に対する悪影響は生じない。
<時刻t3cから時刻t5c>
期間TA(時刻t2c〜時刻t3c)における放出処理の後、時刻t3cにおいて、下部アレイ層110A内のワード線(非選択ワード線)WLLに対する電圧VREADの印加が、開始される。選択ストリングユニットに関して、ソース側セレクトゲート線SGS−Sに対する電圧VSGの印加が、開始される。
これによって、時刻t3cから時刻t4cまでの期間TBにおいて、ビット線BLの充電と共に、ワード線WLLの電位が、読み出しパス電圧VREADに設定され、選択ソース側セレクトゲート線SGS−Sの電位が、電圧VSGに設定される。
時刻t4cから時刻t5cまでの期間TCにおいて、非選択ストリングユニットの下部半導体ピラー75Aがチャネルブーストされた状態で、選択セルのオン/オフに応じたセル電流の発生の有無が、センスアンプユニット131によって、センスされる。これによって、選択セルのデータが、読み出される。
この後、時刻t5c及び時刻t6cにおいて、ワード線WL及び各セレクトゲート線SGD,SGS,SGMが非活性化され、フラッシュメモリ1の読み出し動作が完了する。
尚、下部アレイ層110A内のワード線WL−Lが選択された場合、下部アレイ層110A内のワード線WLLに対する電圧の印加が、図19の時刻t2cにおいて開始される。この後、上部アレイ層110B内のワード線WLUに対する電圧の印加が、図19の時刻t3cにおいて開始される。
この場合において、選択及び非選択のストリングユニットに関して、各セレクトゲート線SGD,SGS,SGMに対する電圧の印加タイミングは、図13に示される例と同様である。但し、期間TAにおいて、グランド電圧VSSが、選択ストリングユニットのセレクトゲート線SGD−S,SGM−Sに印加されてもよい。
以上のように、本実施形態のフラッシュメモリは、ワード線に対する制御のタイミングが異なっていても、上述の実施形態と実質的に同じ効果を得ることができる。
(4) 第4の実施形態
図20を参照して、第4の実施形態のメモリデバイスについて、説明する。
図20は、本実施形態のフラッシュメモリの読み出し動作(又はベリファイ動作)時における各配線の電圧波形を示す図である。
本実施形態において、電圧センス方式のフラッシュメモリにおいて、上部アレイの非選択ワード線に対する電圧の印加タイミングと下部アレイの非選択ワード線に対する電圧の印加タイミングとが、互いに異なる。
(動作例)
[上部アレイ層のメモリセルに対する読み出し動作]
<時刻t11c及び時刻t12c>
図20に示されるように、時刻t11cにおいて、図19に示される例と同様に、電圧VSGが、セレクトゲート線SGD−S,SGD−US,SGM−Sに印加される。
時刻t12cにおいて、選択アドレスに基づいて、上部アレイ層110B内のワード線WLUが選択される。ワード線WLUに対する電圧の印加が、開始される。下部アレイ層110A内のワード線WLLの電位は、グランド電圧VSSに、維持される。
時刻t11cから時刻t13cまでの期間TAにおいて、選択ストリングユニット及び非選択ストリングユニットのソース側セレクトゲート線SGS−S,SGS−USの電位は、グランド電圧VSSに維持される。下部アレイ層110A内のメモリセルがオフしているため、NANDストリング111のソース側のセレクトトランジスタST2は、オフしていてもよい。
期間TAにおいて、半導体ピラー75A,75B内の電荷は、オン状態のドレイン側セレクトトランジスタST1を介して、ビット線BLに放出される。
<時刻t13c>
時刻t13cにおいて、ビット線の充電が、開始される。
非選択ストリングユニットのドレイン側セレクトゲート線SGD−USの電位は、電圧VSGからグランド電圧VSSに遷移される。
読み出しパス電圧VREADが、下部アレイ層110Aのワード線(非選択ワード線)WLL(WL−US)に印加される。
期間TAに連続して、時刻t12cから時刻t13cまでの期間TBにおいて、ソース側セレクトゲート線SGS−S,SGS−USの電位は、グランド電圧VSSに維持される。
<時刻t14cから時刻t15c>
時刻t14cにおいて、選択ストリングユニットにおいて、電圧VSGが、ソース側セレクトゲートSGS−Sに印加される。ソース側セレクトゲート線SGS−Sに接続されたセレクトトランジスタST2が、オンする。ソース線CELSRCが、オン状態のセレクトトランジスタST2を介して、選択ストリングユニット内のNANDストリング111に電気的に接続される。
時刻t14cから時刻t15cまでの期間TCにおいて、選択セルのオン/オフに応じて、ビット線BLの電位の変動が、センスアンプユニット131によって、センスされる。この結果として、選択セルのデータが、読み出される。
ビット線BLの電位のセンス時において、非選択ストリングユニットの下部ピラーは、チャネルブーストされているため、半導体ピラーの容量成分に起因した負荷は、低減されている。
尚、下部アレイ層110A内のワード線WLLが選択された場合、下部アレイ層110A内の選択及び非選択ワード線WLLに対する電圧の印加が、図20の時刻t12cにおいて開始され、上部アレイ層110B内のワード線WLUに対する電圧の印加が、図20の時刻t13cにおいて開始される。この場合において、各セレクトゲート線SGD,SGS,SGMに対する電圧の印加タイミングは、図18に示される例と同様である。但し、期間TAにおいて、グランド電圧VSSが、選択ストリングユニットのセレクトゲート線SGD−S,SGM−Sに印加されてもよい。
このように、下部アレイ層110Aのメモリセルに対する読み出し動作が実行される。
以上のように、本実施形態のフラッシュメモリは、電圧センス型のフラッシュメモリにおいて、ワード線に対する制御のタイミングが異なっていても、動作特性を向上できる。
(5) 第5の実施形態
図21及び図22を参照して、第5の実施形態のメモリデバイス及びその制御方法について、説明する。図21及び図22は、本実施形態のフラッシュメモリの読み出し動作(又はベリファイ動作)時における各配線の電圧波形を示す図である。
フラッシュメモリのデータの読み出し動作時において、ソース線CELSRC(SL)に、グランド電圧VSSより高い電圧VSRCが、印加されてもよい。ソース線(及びウェル領域)に正の電圧VSRCが印加されることによって、データの対応する閾値分布の一部が負の電圧領域に存在したとしても、相対的な電位の関係により、メモリセルの閾値電圧が正の電圧値を有する状態とみなすことができる。
以下では、フラッシュメモリの読み出し動作において、ある電圧VSRC(VSRC>VSS)がソース線SLに印加された場合における、本実施形態のフラッシュメモリの動作例について説明する。本実施形態において、フラッシュメモリにおける各メモリセルの閾値電圧の判定は、電流センス方式によって、実行される。
(動作例)
[上部アレイに対する読み出し動作]
<時刻t1d>
図21に示されるように、時刻t1dにおいて、電圧VSGが、ドレイン側セレクトゲート線SGD−S,SGD−US、及び、選択ストリングユニット内のソース側セレクトゲート線SGS−Sに、印加される。
本実施形態において、ソース線ドライバ15は、ソース線電圧VSRCをソース線CELSRCに印加する。電圧VSRCは、グランド電圧VSSより高い。例えば、電圧VSRCは、電圧VSGより低い。
電圧VSRCがソース線CELSRCに印加される場合、ロウ制御回路12は、電圧VSRCを、非選択ストリングユニットのソース側セレクトゲート線SGS−US及び中間セレクトゲート線SGM−USに印加する。
電圧VSGは電圧VSRCより十分高いため、トランジスタST1,ST2,ST3のソース/ドレインに電圧VSRCが印加されていても、ゲートに電圧VSGが印加されたセレクトトランジスタST1,ST2,ST3は、オンする。尚、電圧VSRCの印加を考慮して、電圧VSGより高い電圧が、セレクトゲート線SGD,SGS,SGMに印加されてもよい。
例えば、時刻t1dにおいて、センスアンプユニット131は、電圧VSRCをビット線BLに印加する。ビット線BLの電位がソース線CELSRCの電位と同じに設定されることによって、貫通電流がNANDストリング111内を流れるのを抑制できる。但し、期間TAにおいて、ビット線BLの電位は、グランド電圧VSSに設定されていてもよい。
また、非選択ストリングユニットにおいて、電圧VSRCがゲートに印加されていても、トランジスタのソース/ドレインに電圧VSRCが印加されている場合、ゲートとソース/ドレインとの間の電位が実質的に等しくなるため、セレクトトランジスタST1,ST2,ST3は、オフ状態である。
<時刻t2dから時刻t3d>
時刻t2dにおいて、ワード線WLU,WLLに対する電圧の印加が、開始される。上述の実施形態と同様に、期間TAにおいて、残留電荷が、オン状態のセレクトトランジスタST1,ST2を介して、半導体ピラー75からビット線BL又はソース線CELSRCに放出される。非選択ストリングユニットにおいて、下部アレイ層110Aの半導体ピラー75Aは、オフ状態のセレクトトランジスタST2,ST3によって、ビット線BL及びソース線CELSRCから電気的に分離されている。
時刻t3dにおいて、複数のワード線WLU,WLLのうち、上部アレイ層110B内の選択ワード線WL−Sの電位が、読み出し電圧VCGRVに設定されるように、制御される。非選択のドレイン側セレクトゲート線SGD−USの電位が、電圧VSGから電圧VSRCに低下される。
尚、期間TAにおいて、ビット線BLの電位がグランド電圧VSSに設定されている場合、時刻t3dにおいて、ビット線BLの充電が、開始される。
<時刻t4dから時刻t6d>
時刻t4dから時刻t5dまでの期間TCにおいて、ビット線BLにおける電流の発生の有無が、センスされる。期間TCにおいて、ソース線CELSRC及び非選択のセレクトゲート線SGD−US,SGM−US,SGS−USの電位は、電圧VSRCに維持されている。
期間TCにおいて、非選択ストリングユニットにおいて、下部アレイ層110Aの半導体ピラー75Aはチャネルブーストされ、ワード線WLと半導体ピラー75Aとの間の容量成分は、ほとんど発生しない。それゆえ、半導体ピラー75Aの寄生容量に起因する負荷が軽減された状態で、メモリセルの閾値電圧の状態が、判定される。
時刻t5dにおいて、ビット線BLの電位は、グランド電圧VSSに設定される。
時刻t6dにおいて、ワード線WLU,WLLの電位、及び、セレクトゲート線SGD,SGM,SGSの電位は、グランド電圧VSSに設定される。
時刻t3dから時刻t6dまでの期間において、ソース線CELSRCの電位、非選択のセレクトゲート線SGD−US,SGM−US,SGS−USの電位は、電圧VSRCに維持されている。
時刻t6dにおいて、ソース線ドライバ15は、ソース線CELSRCを制御し、ソース線CELSRCの電位を、グランド電圧VSSに設定する。ロウ制御回路12は、非選択のセレクトゲート線SGD−US,SGM−US,SGS−USの電位を、グランド電圧VSSに設定する。
これによって、本実施形態のフラッシュメモリにおける上部アレイ層110B内のメモリセルMCからのデータの読み出しが、終了する。
[下部アレイ層のメモリセルに対する読み出し動作]
図22を用いて、下部アレイ層内のメモリセルからのデータの読み出しを説明する。
<時刻t1e>
下部アレイ層110Aに対する読み出し動作時、時刻t1eにおいて、電圧VSRCが、ソース線CELSRC、及び、非選択ストリングユニットのドレイン側セレクトゲート線SGD−US,SGM−USに印加される。電圧VSGが、非選択ストリングユニットのソース側セレクトゲート線SGS−USに印加される。
選択ストリングユニットの各セレクトゲート線SGD−S,SGS−S,SGM−Sの電位に関しては、図21の例と同様に、制御される。
<時刻t2eから時刻t3e>
時刻t2eにおいて、ワード線WLU,WLLに対する電圧の印加が開始される。
期間TAにおいて、残留電荷が、オン状態のトランジスタST1,ST2,ST3を介して、ビット線BL又はソース線CELSRCに放出される。
時刻t3eにおいて、下部アレイ層110Aの選択ワード線WL−Sの電位が、読み出し電圧VCGRVに設定されるとともに、非選択のソース側セレクトゲート線SGS−USの電位が、電圧VSRCに設定される。
<時刻t4eから時刻t6e>
ビット線BLが所定の電位Vpreに充電された後、図21の例と同様に、期間TC内において、ビット線BLの電流が、センスされる。期間TCにおいて、非選択ストリングユニットの上部半導体ピラー75Bはチャネルブーストされ、その上部半導体ピラー75Bの容量成分に起因する負荷は、低減される。
この後、時刻t5e及び時刻t6eにおいて、各配線の電位が、グランド電圧VSSに設定される。
以上のように、本実施形態のフラッシュメモリにおける下部アレイ層110A内のメモリセルからのデータの読み出しが、終了する。
尚、ベリファイ動作においても、図21又は図22に示される動作と類似の動作が適用されることによって、書き込み動作時におけるメモリセルの閾値電圧の状態を、判定できる。
本実施形態のように、ソース線CELSRC(SL)にグランド電圧より高い電圧VSRCが印加された状態で読み出し動作(又はベリファイ動作)が実行された場合であっても、本実施形態のフラッシュメモリは、動作特性を向上できる。
(6) 第6の実施形態
図23及び図24を参照して、第6の実施形態のメモリデバイス及びその制御方法について、説明する。図23及び図24は、実施形態のフラッシュメモリの読み出し動作(又はベリファイ動作)時における各配線の電圧波形を示す図である。
フラッシュメモリの読み出し動作(またはベリファイ動作)が電圧センス方式で実行される場合において、電圧VSRCがソース線SLに印加されてもよい。
以下では、本実施形態のフラッシュメモリが、電圧VSRCがソース線SLに印加された状態で、電圧センス方式によるメモリセルの閾値電圧の判定を実行する例について、説明する。
(動作例)
[上部アレイ層に対する読み出し動作]
図23を用いて、本実施形態のフラッシュメモリにおける電圧センス方式による上部アレイ層のメモリセルに対する読み出し動作を説明する。
<時刻t11dから時刻t12d>
図23に示されるように、時刻t11dにおいて、電圧VSGが、ドレイン側セレクトゲート線SGD−S,SGD−US、ソース側セレクトゲート線SGS−S、及び、中間セレクトゲート線SGM−USに、印加される。非選択ストリングユニットにおいて、電圧VSRCが、中間セレクトゲート線SGM−US及びソース側セレクトゲート線SGS−USに印加される。
電圧VSRCが、ソース線CELSRCに、印加される。例えば、電圧VSRCが、ビット線BLに印加される。
上述のように、選択ストリングユニットの各セレクトトランジスタST1,ST2,ST3はオンし、非選択ストリングユニットのドレイン側セレクトトランジスタST1は、オンしている。
期間TA(時刻t12d〜時刻t13d)において、半導体ピラー75内の電荷が、オン状態のセレクトトランジスタST1,ST2,ST3を介して、ビット線BL、又は、ソース線CELSRCに放出される。
<時刻t13d>
時刻t13dにおいて、ビット線BLの充電が開始される。
ソース側セレクトゲート線SGS−Sの電位が、電圧VSGから電圧VSRCまで低下される。これによって、ソース側セレクトゲート線SGS−Sに接続されたセレクトトランジスタST2はオフされ、選択ストリングユニットにおいて、ビット線BL及び半導体ピラー75が、ソース線CELSRCから電気的に分離された状態で、充電される。
非選択のドレイン側セレクトゲート線SGD−USの電位が、電圧VSGから電圧VSRCまで低下され、セレクトトランジスタST2は、オフする。
上部アレイ層110B内の選択ワード線WL−Sの電位が、読み出し電圧VCGRVに設定される。
<時刻t14d>
時刻t14dにおいて、選択ストリングユニットにおいて、ソース側セレクトゲート線SGS−Sの電位が、電圧VSRCから電圧VSGに上昇される。これによって、セレクトトランジスタST2が、オンし、下部半導体ピラー75Aが、ソース線CELSRCに電気的に接続される。
期間TCにおいて、ビット線BLの電位がセンスされ、上部アレイ層110B内のメモリセルのデータが読み出される。このとき、非選択ストリングユニットにおいて、下部アレイ層110A内の半導体ピラー75Aのチャネルブーストによって、半導体ピラー75Aとワード線WLLとの間の容量成分は、低減されている。
<時刻t15d及び時刻t16d>
時刻t15dにおいて、ビット線BLに対する充電が停止され、ビット線BLの電位は、グランド電圧VSSに設定される。
時刻t16dにおいて、ワード線WLU,WLLの電位、及び、選択されたセレクトゲート線SGD−S,SGM−S,SGS−Sの電位は、グランド電圧VSSに設定される。非選択のセレクトゲート線SGD−US,SGM−US,SGS−SUの電位が、グランド電圧VSSに設定される。
ソース線ドライバ15は、ソース線CELSRCの電位を、グランド電圧VSSに設定する。
以上のように、本実施形態のフラッシュメモリにおける上部アレイ層110B内のメモリセルからのデータの読み出しが、終了する。
[下部アレイ層のメモリセルに対する読み出し動作]
図24を用いて、本実施形態のフラッシュメモリにおける電圧センス方式による下部アレイに対する読み出し動作を説明する。
<時刻t11e及び時刻t12e>
図24に示されるように、時刻t11eにおいて、電圧VSGが、選択ストリングユニットの各セレクトゲート線SGD−S,SGS−S,SGM−Sに加えて、非選択ストリングユニットのソース側セレクトゲート線SGS−USに、印加される。
電圧VSRCが、非選択のドレイン側セレクトゲート線SGD−US、及び、非選択の中間セレクトゲート線SGM−USに印加される。
図23の例と同様に、電圧VSRCが、ソース線CELSRC及びビット線BLに、印加される。
期間TAにおいて、半導体ピラー75内の電荷が、オン状態のセレクトトランジスタST1,ST2,ST3を介してビット線BL又はソース線CELSRCに放出される。
この時、非選択ストリングユニットSUにおいて、上部半導体ピラー75Bは、ビット線BL及び下部半導体ピラー75Aから電気的に分離されている。
<時刻t13e>
時刻t13eにおいて、ビット線BL及び半導体ピラー75の充電のために、ソース側セレクトゲート線SGS−S,SGS−USの電位が、電圧VSGから電圧VSRCまで低下される。これによって、ソース側セレクトトランジスタST2はオフする。
下部アレイ層110A内の選択ワード線WL−Sの電位が、読み出し電圧VCGRVに向かって低下される。
<時刻t14eから時刻t16e>
時刻t14eにおいて、選択ストリングユニットにおいて、ソース側セレクトゲート線SGS−Sの電位が、電圧VSRCから電圧VSGに上昇される。これによって、セレクトトランジスタST2がオンし、下部半導体ピラー75Aが、ソース線CELSRCに接続される。
選択セルのオン/オフに応じたビット線BLの電位状態がセンスされ、下部アレイ層110A内のメモリセルのデータが読み出される。
下部アレイ層110Aのメモリセルのデータ読み出し時、非選択ストリングユニットにおいて、上部アレイ層110B内の半導体ピラー75Bのチャネルブーストによって、半導体ピラー75Bとワード線WLUとの間の容量成分は、低減される。この結果として、ワード線−上部半導体ピラーの容量成分に起因する負荷電流は、削減される。
図23の例と同様に、時刻t15e及び時刻t16eにおいて、各配線が非活性化される。
以上のように、本実施形態のフラッシュメモリにおける下部アレイ層110A内のメモリセルからのデータの読み出しが、終了する。
ソース線CELSRCにグランド電圧VSSより高い電圧VSRCが印加された状態で読み出し動作が実行された場合であっても、本実施形態のフラッシュメモリは、電圧センス方式による読み出し動作を実行できる。
以上のように、本実施形態のフラッシュメモリは、上述の実施形態と同様に、動作特性を向上できる。
(7) 第7の実施形態
図25を参照して、第7の実施形態のメモリデバイス及びその制御方法について、説明する。図25は、実施形態のフラッシュメモリの読み出し動作(又はベリファイ動作)時における各配線の電圧波形を示す図である。
電流センス方式のフラッシュメモリの読み出し動作において、電圧VSRCがソース線SL(CELSRC)に印加された状態で、データの読み出しが実行される場合であっても、選択ワード線を含むアレイ層と選択ワード線を含まないアレイ層との間で、ワード線の電圧の制御のタイミングが、異なってもよい。選択ブロックのワード線の一部が、動作の初期時に非活性化されていることによって、選択ブロック内で発生するセル電流の量が削減される。この結果として、本実施形態のフラッシュメモリは、消費電力を低減できる。
[上部アレイ層のメモリセルに対する読み出し動作]
図25を用いて、本実施形態のフラッシュメモリにおける電流センス方式による上部アレイ層に対する読み出し動作を説明する。
<時刻t1f>
図25に示されるように、時刻t1fにおいて、電圧VSGが、ドレイン側セレクトゲート線SGD−S,SGD−US、及び、中間セレクトゲート線SGM−Sに、印加される。電圧VSRCが、ソース側セレクトゲート線SGS−S,SGS−US及び中間セレクトゲート線SGM−USに印加される。
電圧VSRCが、ソース線CELSRC及びビット線BLに印加される。トランジスタのゲートの電位及びソース/ドレインの電位が、実質的に等しいため、ゲートに電圧VSRCが印加されたトランジスタST2,ST3は、オフ状態を維持する。
<時刻t2f>
上部アレイ層110B内のワード線WLUが、読み出し動作の対象として選択された場合、時刻t2fにおいて、ワード線WLUに対する電圧の印加が、開始される。
下部アレイ層110A内のワード線WLLの電位は、グランド電圧VSSに維持される。下部アレイ層110Aのメモリセルはオフ状態であるため、ソース側のセレクトトランジスタST2は、オフ状態でもよい。この場合、時刻t1f及び時刻t2fにおいて、選択ストリングユニットのソース側セレクトゲート線SGS−Sに、電圧VSRCが印加されている。
<時刻3f>
時刻t3fにおいて、選択ワード線WL−Sにおける読み出し電圧VCGRVの制御とともに、下部アレイ層110A内のワード線(非選択ワード線)WLLに対する電圧の印加が、開始される。
選択ストリングユニットにおいて、ソース側セレクトゲート線SGS−Sの電位が、電圧VSRCから電圧VSGに上昇される。
非選択ストリングユニットにおいて、ドレイン側セレクトゲート線SGD−USの電位が、電圧VSGから電圧VSRCに低下される。これによって、非選択ストリングユニットのドレイン側のセレクトトランジスタST1は、オフする。
時刻2fから時刻3fまでの期間TAにおいて、残留電荷は、オン状態のトランジスタST1,ST3及びメモリセルMCを介して半導体ピラー75からビット線BLに放出される。期間TAにおいて、下部アレイ層110Aのワード線WLLの電位が、グランド電圧VSSに設定されていることによって、メモリセルMCはオフしている。上部アレイ層110Bの半導体ピラー75Bは、ソース線CELSRCから電気的に分離されている。期間TAにおいて、選択されたソース側セレクトゲート線SGS−Sの電位が、電圧VSRCに設定されていたとしても、半導体ピラー75B内の残留電荷の除去に対する悪影響は、ほとんど生じない。
<時刻t4fから時刻t6f>
期間TBにおけるビット線BLの充電の後、時刻t4fから時刻t5fまでの期間TCにおいて、非選択ストリングユニットの下部半導体ピラー75Aの容量成分(負荷)が低減された状態で、ビット線BLにおける電流の発生の有無がセンスされる。
この後、各配線の電位が、グランド電圧VSSに設定される。
これによって、本実施形態のフラッシュメモリにおける上部アレイ層110B内のメモリセルからのデータの読み出しが、終了する。
下部アレイ層110Aのワード線WLLが、読み出し対象として選択された場合、ビット線BL、ソース線CELSRC、及び、各セレクトゲート線SGS,SGD,SGMの電位の制御は、図22の例と同様である。
但し、本実施形態において、ワード線WLL,WLUに対する電圧の制御は、図25に示される例と異なる。下部アレイ層110Aのワード線WLLに対する電圧の印加が、図25の時刻t2fに開始される。選択ワード線WL−Sにおける読み出し電圧VCGRVの印加及び上部アレイ層110Bのワード線WLUに対する電圧の印加が、図25の時刻t3fに開始される。
このように、下部アレイ層110Aのメモリセルに対する読み出し動作が実行される。
以上のように、図25に示されるように、各配線に対する電圧の印加が制御された場合においても、選択ブロックの半導体ピラー内の残留電荷の放出処理を実行でき、データの読み出し時における非選択ストリングユニットの容量成分を低減できる。
したがって、本実施形態のフラッシュメモリは、上述の実施形態と同様に、動作特性を向上できる。
(8) 第8の実施形態
図26を参照して、第8の実施形態のメモリデバイス及びその制御方法について、説明する。図26は、本実施形態のフラッシュメモリの読み出し動作(又はベリファイ動作)時における各配線の電圧波形を示す図である。
電圧センス方式のフラッシュメモリの読み出し動作において、電圧VSRCがソース線SLに印加されて実行される場合であっても、選択ワード線を含むアレイ層と選択ワード線を含まないアレイ層との間で、ワード線の電圧の制御のタイミングが、異なってもよい。
(動作例)
[上部アレイ層のメモリセルに対する読み出し動作]
図26を用いて、本実施形態のフラッシュメモリにおける電圧センス方式による上部アレイ層のメモリセルに対する読み出し動作を説明する。
<時刻t11f及び時刻t12f>
図26に示されるように、上述の例(例えば、図23の例)と同様に、時刻t11fにおいて、セレクトゲート線SGD,SGS,SGM、ビット線BL及びソース線CELSRCの電位の制御が開始される。選択ストリングユニットのソース側セレクトゲート線SGS−Sの電位は、電圧VSRCに設定される。
この後、上部アレイ層110Bのワード線WLUが選択された場合、時刻t11fにおいて、上部アレイ層110Bのワード線WLUに対して、電圧の印加が開始される。下部アレイ層110A内のワード線WLLの電位は、グランド電圧VSSに維持される。
下部アレイ層110A内のメモリセルはオフしているため、上部半導体ピラー75Bは、ソース線CELSRCに接続されない。それゆえ、選択ストリングユニットにおいて、セレクトゲート線SGS−Sの電位が、電圧VSRCに設定され、セレクトトランジスタST2がオフしていてもよい。
期間TAにおいて、残留電荷が、オン状態のトランジスタを経由して、半導体ピラー75からビット線BLへ放出される。
<時刻t13f>
時刻t13fにおいて、ビット線BLの充電が開始される。非選択のドレイン側セレクトゲート線SGD−USの電位が、電圧VSGから電圧VSRCまで低下される。
下部アレイ層110A内のワード線WLLに電圧VREADが印加される。上部アレイ層110B内の選択ワード線WL−Sの電位が、読み出し電圧VCGRVに向かって、低下される。
<時刻t14fから時刻t16f>
期間TBの経過後、時刻t14fにおいて、選択ストリングユニットにおいて、ソース側セレクトゲート線SGS−Sの電位が、電圧VSRCから電圧VSGに上昇される。これによって、選択ストリングユニットにおいて、セレクトトランジスタST2はオンし、ソース線CELSRCは、半導体ピラー75Bに電気的に接続される。
期間TCにおいて、非選択ストリングユニットの下部半導体ピラー75Aがチャネルブースとされた状態で、ビット線BLの電位の状態がセンスされる。これによって、メモリセルのデータが読み出される。期間TCにおいて、非選択ストリングユニットにおける各セレクトゲート線SGD−US,SGM−US,SGS−USの電位は、電圧VSRCに維持されている。
この後、時刻t15f及び時刻t16fにおいて、各配線の電位が、グランド電圧VSSに設定される。
以上のように、上部アレイ層110B内のメモリセルに対するデータの読み出し動作が、完了する。
[下部アレイに対する読み出し動作]
下部アレイ層110Aのワード線WLLが、読み出し対象として選択された場合、ビット線BL、ソース線CELSRC、及び、各セレクトゲート線SGS,SGD,SGMの電位の制御は、図24の例と同様である。
ただし、本実施形態において、ワード線WLL,WLUに対する電圧の制御は、図26に示される例と異なる。下部アレイ層110Aのワード線WLLに対する電圧の印加が、図26の時刻t12fに開始される。選択ワード線WL−Sに対する電圧VCGRVの印加、及び、上部アレイ層110Bのワード線WLUに対する電圧の印加が、図26の時刻t13fに開始される。
このように、下部アレイ層110Aのメモリセルに対するデータの読み出しが実行される。
図26に示されるように、各配線に対する電圧の印加が制御された場合においても、選択ブロックの半導体ピラー内の放出処理を実行でき、データの読み出し時における非選択ストリングユニットの容量成分及びそれに起因する負荷を低減できる。
したがって、本実施形態のフラッシュメモリは、上述の実施形態と同様に、動作特性を向上できる。
(9) 第9の実施形態
図27及び図28を参照して、第9の実施形態のメモリデバイス及びその制御方法について、説明する。
図7及び図8に示されるように、下部アレイ層110A及び上部アレイ層110Bのそれぞれが、中間セレクトゲート線SGMU,SGMLを含む。この場合、下部アレイ層110A内の中間セレクトゲート線SGMの電位と上部アレイ100B内の中間セレクトゲート線SGMの電位とが、互いに独立に制御されてもよい。
以下では、説明の明確化のために、下部アレイ層110Aの中間セレクトゲート線を、下部中間セレクトゲート線SGML(SGML−S,SGML−US)と表記し、上部アレイ層110Bの中間セレクトゲート線を、上部中間セレクトゲート線SGMU(SGMU−S,SGMU−US)と表記する。
(動作例)
以下、図27及び図28を用いて、本実施形態のフラッシュメモリの動作例について説明する。例えば、本実施形態において、電流センス方式の読み出し動作が、フラッシュメモリの読み出し動作に、適用されている。
[上部アレイに対する読み出し動作]
図27は、本実施形態のフラッシュメモリの読み出し動作における、上部アレイ内のメモリセルからのデータの読み出しを説明するための電圧波形図である。
<時刻t1g>
上述のように、時刻t0において、シーケンサ19は、読み出し動作を開始する。選択アドレスに基づいて、上部アレイ層110B内の複数のワード線WLUのうち1つが、選択ワード線WL−Sに設定される。
図27に示されるように、時刻t1gにおいて、電圧VSGが、ロウ制御回路12によって、選択ストリングユニット内の各セレクトゲート線SGD−S,SGS−S,SGMU−S,SGML−Sに、印加される。
非選択ストリングユニットに関して、ロウ制御回路12は、電圧VSGを、ドレイン側セレクトゲート線SGD−USに印加し、グランド電圧VSSを、ソース側セレクトゲート線SGS−USに印加する。
本実施形態において、上部アレイ層110Bのメモリセルに対して、データの読み出しが実行される場合、ロウ制御回路12は、非選択ストリングユニットのそれぞれに関して、2つの中間セレクトゲート線SGM−US,SGML−USのうち、選択ワード線WL−Sが属する上部アレイ層110B内の中間セレクトゲート線SGMU−USに、グランド電圧VSSを印加し、下部アレイ層110A内の中間セレクトゲート線SGML−USに、電圧VSGを印加する。
これによって、非選択ストリングユニットにおいて、中間セレクトゲート線SGMU−USのセレクトトランジスタST3Uは、オフし、中間セレクトゲート線SGML−USに接続されたセレクトトランジスタST3Lは、オンする。オフ状態のセレクトトランジスタST3Uは、選択ワード線WL−Sと同じアレイ層110B内に属し、オン状態の中間セレクトトランジスタST3Lは、選択ワード線WL−Sと異なるアレイ層110A内に属している。
<時刻t2gから時刻t3g>
時刻t2gにおいて、ワード線WLU,WLLに対する電圧の印加が、開始される。期間TAにおいて、選択ストリングユニットの半導体ピラー75A,75B内の電荷、及び、非選択ストリングユニットの上部半導体ピラー75Bの電荷が、オン状態のトランジスタを介して、ビット線BL又はソース線CELSRCに放出される。
時刻t3gにおいて、ビット線BLの充電が、開始される。ワード線WLUのうち、選択ワード線WLkの電位が読み出し電圧VCGRVに設定されるように、選択ワード線WLkが、制御される。
非選択ストリングユニットにおいて、ドレイン側セレクトゲート線SGD−USELの電位は、電圧VSGからグランド電圧VSSに低下される。
<時刻t4gから時刻t6g>
選択ワード線WLkの電位が読み出し電圧VCGRVに達した後、時刻t4gにおいて、非選択ストリングユニットの半導体ピラー75の一部分(ここでは、下部半導体ピラー75A)がチャネルブーストされた状態で、ビット線BLの電流がセンスされる。本実施形態において、上述の例と同様に、半導体ピラーが含む容量成分に起因した負荷が軽減されて、メモリセルの保持しているデータが、判別される。
この後、時刻t5x及び時刻t6xにおいて、各配線の電位が制御され、各配線の電位が、グランド電圧VSSに設定される。
以上のように、本実施形態のフラッシュメモリにおける上部アレイ層のメモリセルからのデータの読み出しが、終了する。
[下部アレイ層のメモリセルに対する読み出し動作]
図28は、本実施形態のフラッシュメモリの読み出し動作における、下部アレイ層内のメモリセルからのデータの読み出しを説明するための電圧波形図である。
<時刻t1h>
図27の例と同様に、時刻t0において、シーケンサ19は、読み出し動作を開始する。選択アドレスに基づいて、下部アレイ層110A内の複数のワード線WLLのうち1つが、選択ワード線WL−Sに設定される。
時刻t1hにおいて、電圧VSGが、ロウ制御回路12によって、選択ストリングユニット内の各セレクトゲート線SGD−S,SGS−S,SGMU−S,SGML−Sに、印加される。
非選択ストリングユニットに関して、グランド電圧VSSが、ドレイン側セレクトゲート線SGD−USに印加され、電圧VSGが、ソース側セレクトゲート線SGS−USに印加される。
下部アレイ層110Aのメモリセルに対してデータの読み出しが実行される場合、図27の例と異なって、非選択ストリングユニットのそれぞれに関して、上部アレイ層110B内の中間セレクトゲート線SGMU−USに、電圧VSGが印加され、選択ワード線が属する下部アレイ100A内の中間セレクトゲート線SGML−USに、グランド電圧VSSが印加される。
これによって、非選択ストリングユニットにおいて、上部アレイ層110B内のセレクトトランジスタST3Uは、オンし、下部アレイ層110A内のセレクトトランジスタST3Lは、オフする。オン状態のセレクトトランジスタST3Uは、選択ワード線と異なるアレイ層110B内に属し、オフ状態のセレクトトランジスタST3Lは、選択ワード線WL−Sと同じアレイ層110A内に属する。
<時刻t2hから時刻t3h>
時刻t2hにおいて、ワード線WLU,WLLに対する電圧の印加が、開始される。
期間TA内において、半導体ピラー75内の電荷が、ビット線BL又はソース線CELSRCに放出される。
時刻t3hにおいて、ビット線BLの充電が、開始される。下部アレイ層110A内の選択ワード線WLSの電位が、読み出し電圧VCGRVに設定されるように、制御される。非選択ストリングユニットにおいて、ソース側セレクトゲート線SGS−USの電位は、電圧VSGからグランド電圧VSSに低下される。
<時刻t4hから時刻t6h>
選択ワード線WLkの電位が読み出し電圧VCGRVに達した後、時刻t4hにおいて、ビット線BLの電流がセンスされる。これによって、半導体ピラーの寄生容量に起因した負荷が低減された状態で、メモリセルの保持しているデータが、判別される。
この後、時刻t5h及び時刻t6hにおいて、各配線の電位が制御され、各配線の電位が、グランド電圧VSSに設定される。
これによって、本実施形態のフラッシュメモリにおける下部アレイに対する読み出し動作が、終了する。
尚、図27及び図28の動作が、ベリファイ動作に適用されてもよい。
本実施形態において、図27及び図28の読み出し動作において、ソース線CELSRCの電位は、図21及び図22の例のように、グランド電圧VSSより高い電圧VSRCに設定されてもよい。本実施形態において、ワード線WLに対する電圧の印加のタイミングが、図19及び図25の例のように、選択ワード線WL−Sを含むアレイ層に応じて、下部アレイ層110Aと上部アレイ層110Bとの間で異なってもよい。
(まとめ)
本実施形態のフラッシュメモリにおいて、ストリングユニット内の複数の中間セレクトゲート線は、互いに独立に制御可能である。
読み出し動作時における半導体ピラーの残留電荷の放出期間TAにおいて、非選択ストリングユニットの複数の中間セレクトゲート線のうち、選択ワード線を含むアレイ層内の中間セレクトゲート線SGMLにグランド電圧VSSが印加され、選択ワード線を含まないアレイ層の中間セレクトゲート線に電圧(トランジスタST3のオン電圧)VSGが、印加される。
本実施形態のフラッシュメモリは、2つの中間セレクトゲート線SGML,SGMUのうち一方のセレクトゲート線SGMのセレクトトランジスタST3がオンされることによって、トランジスタ2つの中間セレクトゲート線間の領域(接合部の近傍領域)を、チャネルブーストさせることができる。これによって、本実施形態のフラッシュメモリは、半導体ピラーの寄生容量に起因する負荷をさらに低減できる。
積層された半導体ピラー75A,75Bの接合部において、上部アレイ層110Bの最下層の導電層と下部アレイ層110Aの最上層の導電層との間の距離は、同じアレイ層内で隣り合うワード線間の距離(間隔)より長い。又、製造プロセスに起因して、半導体ピラーの上端は、半導体ピラーの下端と異なるため、接合部999の近傍の形状は、負欽一である。このため、比較的大きな電位勾配が、接合部999の近傍で生じやすい。この電位勾配に起因して、ホットキャリアが接合部999において発生する可能性がある。
接合部999で発生したホットキャリアは、選択ワード線WL−Sを含むアレイ層110内のセレクトゲート線SGMに接続されたトランジスタST3がオフ状態であること、及び、積層された中間セレクトゲート線SGM間の接合部999の距離が比較的長いことによって、選択ワード線を含むアレイ層内に到達しにくい。
この結果として、本実施形態のフラッシュメモリは、ホットキャリア発生型の読み出しディスターブを抑制できる。
以上のように、本実施形態のフラッシュメモリは、動作特性を向上できる。
(10) 第10の実施形態
図29及び図30を参照して、第10の実施形態のメモリデバイス及びその制御方法について説明する。
電圧センス方式の読み出し動作を実行するフラッシュメモリにおいて、上部アレイ層110B内の中間セレクトゲート線SGMUと下部アレイ層110A内の中間セレクトゲート線SGMLとが、互いに独立に制御されてもよい。
(動作例)
[上部アレイ層に対する読み出し動作]
図29は、本実施形態のフラッシュメモリの読み出し動作における、上部アレイ層内のメモリセルからのデータの読み出しを説明するための電圧波形図である。
<時刻t11g>
図28に示されるように、読み出し動作の開始時(時刻t0)において、選択アドレスに基づいて、上部アレイ層110B内のワード線WLUが、選択ワード線WL−Sに設定される。
時刻t11gにおいて、電圧VSGが、ロウ制御回路12によって、選択ストリングユニット内の各セレクトゲート線SGD−S,SGS−S,SGMU−S,SGML−Sに、印加される。
非選択ストリングユニットに関して、電圧VSGが、ドレイン側セレクトゲート線SGD−USに印加され、グランド電圧VSSが、ソース側セレクトゲート線SGS−USに印加される。
本実施形態において、非選択ストリングユニットに関して、上部アレイ層110B内の中間セレクトゲート線SGMU−USに、グランド電圧VSSが印加され、下部アレイ層110A内の中間セレクトゲート線SGML−USに、電圧VSGが印加される。
これによって、非選択ストリングユニットにおいて、選択ワード線WL−Sを含むアレイ層110A内のセレクトトランジスタST3Uは、オフし、選択ワード線WL−Sを含まないアレイ層110B内のセレクトトランジスタST3Lは、オンする。
<時刻t12gから時刻t13g>
時刻t12gにおいて、ワード線WLU,WLLに対する電圧の印加が、開始される。
期間TAにおける電荷の放出処理の後、時刻t13gにおいて、ビット線BLの充電が、開始される。上部アレイ層110B内の選択ワード線WL−Sの電位が読み出し電圧VCGRVに設定されるように、選択ワード線WL−Sが制御される。ソース側セレクトゲート線SGS−Sの電位が、電圧VSGから電圧VSSに低下される。
非選択ストリングユニットにおいて、ドレイン側セレクトゲート線SGD−USの電位は、電圧VSGからグランド電圧VSSに低下される。中間セレクトゲート線SGML−USの電位は、電圧VSGに維持される。
<時刻t14gから時刻t16g>
選択ワード線WL−Sの電位が読み出し電圧VCGRVに達した後、時刻t14gにおいて、選択ストリングユニットにおいて、電圧VSGが、ソース側セレクトゲート線SGS−Sに印加される。オン状態のセレクトトランジスタST2を介して、下部半導体ピラー75Aが、ソース線CELSRCに印加される。ビット線BLの電位が、センスされる。このように、非選択ストリングユニットの下部半導体ピラー75Aがチャネルブーストされた状態で、メモリセルの保持しているデータが、判別される。
この後、上述の動作例と同様に、時刻t15g及び時刻t16gにおいて、各配線の電位が制御され、各配線の電位が、グランド電圧VSSに設定される。
以上のように、本実施形態のフラッシュメモリにおける上部アレイ層110Bのメモリセルに対する読み出し動作が、終了する。
[下部アレイ層のメモリセルに対する読み出し動作]
図30は、本実施形態のフラッシュメモリの読み出し動作における、下部アレイ層110A内のメモリセルからのデータの読み出しを説明するための電圧波形図である。
<時刻t11h>
図29の例と同様に、時刻t0において、選択アドレスに基づいて、下部アレイ層110A内のワード線WLLが、選択ワード線WL−Sに設定される。
時刻t11hにおいて、電圧VSGが、選択ストリングユニット内の各セレクトゲート線SGD−S,SGS−S,SGMU−S,SGML−Sに、印加される。
非選択ストリングユニットに関して、グランド電圧VSSが、ドレイン側セレクトゲート線SGD−USに印加され、電圧VSGが、ソース側セレクトゲート線SGS−USに印加される。下部アレイ層110Aのメモリセルに対してデータの読み出しが実行される場合、図29の例と異なって、非選択ストリングユニットのそれぞれに関して、中間セレクトゲート線SGMU−USに、電圧VSGが印加され、中間セレクトゲート線SGML−USに、グランド電圧VSSが印加される。
これによって、非選択ストリングユニットにおいて、上部アレイ層110B内のセレクトトランジスタST3Uはオンし、選択ワード線WL−Sを含む下部アレイ層110A内のセレクトトランジスタST3Lは、オフする。
<時刻t12hから時刻t13h>
時刻12hにおいてワード線WLU,WLLに対する電圧の印加が開始される。
半導体ピラー内の残留電荷の放出処理の後、時刻t13hにおいて、ビット線BLの充電の開始と共に、下部アレイ層110A内の選択ワード線WL−Sの電位が、読み出し電圧VCGRVに設定されるように、制御される。
選択及び非選択ストリングユニットにおいて、ソース側セレクトゲート線SGS−S,SGS−USの電位は、グランド電圧VSSに設定される。
<時刻t14hから時刻t16h>
時刻t14hにおいて、選択ワード線WL−Sの電位が読み出し電圧VCGRVに達した後、ソース側セレクトゲート線SGS−Sの電位が、電圧VSGに設定される。
非選択ストリングユニットの上部半導体ピラー75Bがチャネルブーストされた状態で、ビット線BLの電位が、センスされる。これによって、メモリセルの保持しているデータが、判別される。
この後、時刻t15z及び時刻t16zにおいて、各配線の電位が制御され、各配線の電位が、グランド電圧VSSに設定される。
以上のように、本実施形態のフラッシュメモリにおける下部アレイに対する読み出し動作が、終了する。
本実施形態のように、フラッシュメモリが電圧センス方式によって読み出し動作を実行する場合であっても、本実施形態のフラッシュメモリは、第9の実施形態と同じ効果を得ることができる。
尚、本実施形態のフラッシュメモリに対して、図20及び図26のような非選択ワード線の活性化タイミングの制御、及び、図23及び図24のようなソース線の電位の制御が、適用されてもよい。
(11) 変形例
図31乃至図34を参照して、実施形態のメモリデバイス及びその制御方法の変形例について、説明する。
(a) 変形例1
<構造例>
図31は、実施形態のフラッシュメモリの構造の変形例を説明するための模式的な断面図である。
図31に示されるように、変形例のフラッシュメモリのメモリセルアレイにおいて、ブロックは、3以上のアレイ層110A,110B,110Xを、含んでいてもよい。
3つのアレイ層110A,110B,110Xは、基板の表面に対して垂直方向に積層されている。説明の明確化のため、下部アレイ層110Aと上部アレイ層110Bとの間に設けられたアレイ層110Xのことを、中間アレイ層110Xとよぶ。
中間アレイ層110Xは、複数の半導体ピラー(以下では、中間半導体ピラーとよぶ)75Xを含む。中間半導体ピラー75Xの下端は、下部半導体ピラー75Aの状態に接触し、中間半導体ピラー75Xの上端は、上部半導体ピラー75Bの下端に接触する。
例えば、中間アレイ層110Xは、中間アレイ層110Xの上部(上部アレイ層側)内に、中間セレクトゲート線SGM0b,SGM1bを含み、中間アレイ層110Xの下部(下部アレイ層側)内に、中間セレクトゲート線SGM0c,SGM1cを含む。
中間セレクトゲート線SGM0b,SGM1bは、上部アレイ層110Bと中間アレイ層110Xとの境界領域内に設けられている。中間セレクトゲート線SGM0c,SGM1cは、下部アレイ層110Aと中間アレイ層110Xとの境界領域内に設けられている。
中間アレイ層110X内において、中間セレクトゲート線SGM0b,SGM0c間の導電層71は、ワード線WLとして機能する。中間セレクトゲート線SGM1b,SGM1c間の導電層71も、ワード線WLとして機能する。尚、中間アレイ層110Xのワード線WLの一部が、ダミーワード線として用いられてもよい。
以下では、説明の明確化のため、上部アレイ層110B内の中間セレクトゲート線SGMを、中間セレクトゲート線SGM0a,SGM1aと表記する。下部アレイ層110A内の中間セレクトゲート線SGMを、中間セレクトゲート線SGM0d,SGM1dと表記する。
各ストリングユニットSUにおいて、各アレイ層110A,110B,110X内の中間セレクトゲート線SGMの電位は、互いに独立に制御可能である。これによって、中間アレイ層110Xと上部アレイ層110Bとの間の電気的接続、及び、中間アレイ層110Xと上部アレイ110Bとの間の電気的接続を、互いに独立に制御できる。
<動作例>
図31及び図32を参照して、本変形例のフラッシュメモリの動作例について、説明する。図31及び図32は、本変形例のフラッシュメモリの動作例を模式的に示す図である。本例において、フラッシュメモリの読み出し動作における各配線の電位の制御のタイミングは、第1乃至第10の実施形態で説明された動作例と実質的に同じである。ここでは、上述のフラッシュメモリの読み出し動作の期間(電荷の放出期間)TAにおける各中間セレクトゲート線SGMの電位の関係について、説明する。
図31は、上部アレイ層110B内のワード線WLが選択された場合における、読み出し動作時の各中間セレクトゲート線SGMの電位の関係を模式的に示している。尚、図31において、ストリングユニットSU0が、動作対象として選択されている。
図31に示されるように、セレクトゲート線の電位の制御の開始から選択ワード線WL−Sに対する読み出し電圧の印加が開始されるまでの期間TAにおいて、選択ストリングユニットSU0の各セレクトゲート線SGD0,SGS0,SGM0(SGM0a〜SGM0d)に、Hレベルの電圧VSGが印加され、セレクトトランジスタST1,ST2,ST3がオンされる。
期間TAにおいて、非選択のストリングユニットSU2,SU3において、ドレイン側セレクトゲート線SGD2,SGD3に対する電圧VSGの印加によって、セレクトトランジスタST1がオンされる。これによって、上部アレイ層110B内において、半導体ピラー75Bの電荷が、ビット線(図示せず)に放出される。この結果として、読み出しディスターブが、抑制される。
この時、非選択のストリングユニットSU2,SU3に関して、中間セレクトゲート線SGM1a,SGM1b,SGM1c,SGM1dに、Lレベルの電圧VSSが印加され、セレクトトランジスタST3がオフされる。
これによって、下部アレイ層110A内及び中間アレイ層110Xの半導体ピラー75A,75Xは、上部アレイ層110Bの半導体ピラー75A、ビット線BL及びソース線CELSRCから電気的に分離される。
それゆえ、上部アレイ層110Bのメモリセルに対するデータの読み出し時において、中間アレイ層110X内の部分99Xの半導体ピラー75X、及び、下部アレイ層110A内の部分99Aの半導体ピラー75Aが、チャネルブーストされる。
これによって、上部及び中間半導体ピラー75A,75Xの容量成分に起因する負荷は削減される。
以下のように、これと類似の制御によって、中間アレイ層110X及び下部アレイ層110Aのメモリセルに対するデータの読み出しが、実行される。
図32の(a)は、中間アレイ層110X内のワード線WLが選択された場合における、読み出し動作時の各中間セレクトゲート線SGMの電位の関係を模式的に示している。
期間TAにおいて、非選択ストリングユニットSU2,SU3において、中間セレクトゲート線SGM1a,SGM1bに、Hレベルの電圧VSGが印加される。これによって、非選択ストリングユニットにおいて、上部半導体ピラー75Bに加え、中間半導体ピラー75Xが、ビット線(図示せず)に電気的に接続される。これによって、中間半導体ピラー75X内の電荷が、ビット線BLに放出される。この結果として、読み出しディスターブが抑制される。
この場合、中間アレイ層110Xのメモリセルに対するデータの読み出し時において、非選択ストリングユニットにおいて、下部アレイ層110A内の部分99Aの半導体ピラー75Aが、チャネルブーストされ、下部半導体ピラー75Aの寄生容量に起因する負荷が削減される。
尚、下部アレイ層110A内の中間セレクトゲート線SGM1dにLレベルの電圧VSSが印加されていれば、Hレベルの電圧VSGが中間セレクトゲート線SGM1cに印加されてもよい。
非選択ストリングユニットにおける中間アレイ層110X内の半導体ピラー75Xに対する電荷の放出処理のために、上部アレイ層110B側の中間セレクトゲート線SGM1bに電圧VSSが印加され、下部アレイ層110A側の中間セレクトゲート線SGM1cに電圧VSGが、印加されてもよい。この場合、非選択ストリングユニットにおいて、電圧VSGが、下部アレイ層110Aの中間セレクトゲート線SGM1d及びソース側セレクトゲート線SGS1に印加され、電圧VSSが、上部アレイ層110Bのドレイン側セレクトゲート線SGM2,SGM3に印加される。
これによって、中間アレイ層110X内の半導体ピラー75Xの電荷は、下部アレイ層110A内の半導体ピラー75Aを介して、ソース線(図示せず)に放出される。
図32の(b)は、下部アレイ層110A内のワード線WLが選択された場合における、読み出し動作時の各中間セレクトゲート線SGMの電位の関係を模式的に示している。
期間TAにおいて、非選択ストリングユニットSU2,SU3において、電圧VSSがドレイン側セレクトゲート線SGD1,SGD2,SGD3に印加され、電圧VSGがソース側セレクトゲート線SGS0,SGS1に印加される。これによって、非選択ストリングユニットの半導体ピラー75は、ビット線から電気的に分離され、ソース線に電気的に接続される。
非選択の中間セレクトゲート線SGM1a,SGM1b,SGM1c,SGM1dに、Lレベルの電圧VSSが印加される。これによって、非選択ストリングユニットにおいて、上部アレイ層110B及び中間アレイ層110Xの各半導体ピラー75A,75Xは、下部アレイ層110Aの半導体ピラー75Aから電気的に分離される。
それゆえ、下部半導体ピラー75A内の電荷が、ソース線に放出され、読み出しディスターブが抑制される。
下部アレイ層110Aのメモリセルに対するデータの読み出し時において、上部アレイ層110B内の部分99B内の半導体ピラー75B、及び、上部アレイ層110Bの部分99Bの半導体ピラー75Aが、チャネルブーストされる。この結果として、下部及び上部半導体ピラー75A,75Bの寄生容量に起因する負荷が削減される。
尚、図32の(b)のように、中間アレイ層110X内の半導体ピラー75Xの電荷の放出のために、中間セレクトゲート線SGM1c,SGM1dにHレベルの電圧VSGが印加されてもよい。この場合、読み出しディスターブの発生が、さらに抑制される。
本変形例のように、メモリセルアレイ11が、3つのアレイ層を含む場合であっても、選択ブロックBK内の非選択ストリングユニットの半導体ピラーの一部分をチャネルブーストできることにより、読み出しディスターブの抑制と共に、読み出し動作(又はベリファイ動作)時の容量成分を削減できる。
したがって、本変形例のフラッシュメモリは、消費電力を削減でき、動作速度の低下を抑制できる。
(b) 変形例2
図33は、実施形態のフラッシュメモリの構造の変形例を説明するための図である。図33は、本変形例のフラッシュメモリの断面構造が示されている。
図33に示されるように、各セレクトゲート線SGD,SGS,SGM及びワード線WLが、ストリングユニットSU毎に分離されていてもよい。各ストリングユニット間に、ソース線コンタクトCELSRCが設けられている。各ストリングユニットSUは、各セレクトゲート線SGD,SGS,SGMを共有しない。
図33の例の場合、1つのストリングユニットが、1つのエリアFNGに対応する。
フラッシュメモリが、図33の構造のブロックを含む場合であっても、第1乃至第11の実施形態で説明された各動作例を実行できる。
(b) 変形例3
図34は、実施形態のフラッシュメモリの構造の変形例を説明するための図である。
図34の(a)〜(f)において、本実施形態のフラッシュメモリにおける、中間セレクトゲート線を含むストリングユニットの構造の変形例が、示されている。
図34の(a)に示されるように、D3方向に関して、下部アレイ層110A内のダミー配線DWLAと上部アレイ層110B内のダミー配線DWLBとの間に、上部アレイ層110B内の中間セレクトゲート線SGM、及び、下部アレイ層110A内の中間セレクトゲート線SGMが、設けられてもよい。
図34の(b)に示されるように、各アレイ層110A,110B内において、中間セレクトゲート線SGMが、D3方向に関して、2つのダミー配線DWL間に設けられてもよい。
図34の(c)に示されるように、中間セレクトゲート線SGMを含まないアレイ層が、ブロック(メモリセルアレイ)内に設けられてもよい。
例えば、図34の(c)において、上部アレイ層110Bは、中間セレクトゲート線SGMを含み、下部アレイ層110Aは、中間セレクトゲート線を含まない。中間セレクトゲート線SGMは、D3方向において、上部アレイ層110Bのダミー配線DWLと下部アレイ層110Aのダミー配線DWLとの間に設けられている。
尚、図34の(d)のように、中間セレクトゲート線SGMが下部アレイ層110A内に設けられ、中間セレクトゲート線SGMが上部アレイ層110B内に設けられてもよい。
図34の(e)に示されるように、中間セレクトゲート線SGMを含むアレイ層において、そのアレイ層内の2つのダミーワード線間に、中間セレクトゲート線SGMが設けられてもよい。
このように、ストリングユニット内における中間セレクトゲート線SGMの位置、中間セレクトゲート線SGMとダミーワード線DWLとのレイアウトは、適宜変更されてもよい。NANDストリング111の構造が図34の(a)〜(f)のいずれかが、第1乃至第10の実施形態のフラッシュメモリに適用できる。
尚、フラッシュメモリの読み出し動作時において、セレクトゲート線SGMによる積層されたアレイ層110A,110Bの電気的な分離とともに、ダミーワード線DWLに電圧VSGより低い電圧Vxを印加することによって、非選択ストリングユニットにおける読み出しディスターブが、抑制されてもよい。尚、電圧Vxは、グランド電圧VSSより高い。
この場合、ドレイン側セレクトゲート線SGM又は中間セレクトゲート線SGMと同じように、ダミーワード線DWLは、ブロック内において、1つのストリングユニット毎又は2つのストリングユニット毎に、電気的に分離されている。
(12)その他
本実施形態のメモリシステムに用いられるフラッシュメモリが、多値フラッシュメモリである場合、多値フラッシュメモリの読み出し動作は、以下のような判定電圧を含む。
Aレベルの読み出し動作に選択されたワード線に印加される判定電圧は、例えば、0V〜0.55Vの間である。但し、Aレベルの判定電圧は、この値に限定されることなく、0.1V〜0.24V、0.21V〜0.31V、0.31V〜0.4V、0.4V〜0.5V、及び、0.5V〜0.55Vのうち、いずれの範囲でもよい。
Bレベルの読み出し動作に選択されたワード線に印加される判定電圧は、例えば1.5V〜2.3Vの間である。但し、Bレベルの判定電圧は、この値に限定されず、1.65V〜1.8V、1.8V〜1.95V、1.95V〜2.1V、及び、2.1V〜2.3Vのうち、いずれの範囲でもよい。
Cレベルの読み出し動作に選択されたワード線に印加される判定電圧は、例えば、3.0V〜4.0Vの間である。Bレベルの判定電圧は、、これに限定されることなく、3.0V〜3.2V、3.2V〜3.4V、3.4V〜3.5V、3.5V〜3.6V、及び、3.6V〜4.0Vのうち、いずれの範囲でもよい。
尚、読み出し動作の期間(tR)は、例えば、25μs〜38μs、 38μs〜70μs、 70μs〜80μsのうち、いずれか1つの期間でよい。
多値フラッシュメモリの書き込み動作は、プログラム動作とベリファイ動作を含む。
多値フラッシュメモリの書き込み動作において、プログラム動作時に選択されたワード線に最初に印加される電圧は、例えば、13.7V〜14.3Vの間である。この電圧は、この値に限定されることなく、例えば、13.7V〜14.0V及び14.0V〜14.6Vのうち、いずれの範囲でもよい。
プログラム動作が、incremental step pulse Program(ISPP)方式である場合、ステップアップの電圧は、例えば、0.5V程度である。
非選択のワード線に印加される非選択電圧(パス電圧)は、例えば、6.0V〜7.3Vの範囲の値である。但し、非選択電圧は、この値に限定されることなく、例えば、7.3V〜8.4Vの範囲の値でもよく、6.0V以下でもよい。
非選択のワード線が奇数番目のワード線であるか、偶数番目のワード線であるかで、印加するパス電圧を変えてもよい。
書き込み動作の時間(tProg)は、例えば、1700μs〜1800μs、 1800μs〜1900μs、及び、1900μs〜2000μsのうち、いずれかの1つの期間でよい。
多値フラッシュメモリの消去動作は、半導体基板の上部上に形成され、かつ、メモリセルが上方に配置されたウェル領域に最初に印加される電圧は、例えば、12V〜13.6Vの範囲の値である。この電圧は、この値に限定されることなく、例えば、13.6V〜14.8V、14.8V〜19.0V、 19.0〜19.8V或いは19.8V〜21Vのうち、いずれかの範囲の値でよい。
消去動作の時間(tErase)は、例えば、3000μs〜4000μs、4000μs〜5000μs、及び、4000μs〜9000μsのうち、いずれか1つの期間でよい。
メモリセルは、4nm〜10nmのトンネル絶縁膜を介して半導体ピラーの側面上に配置された電荷蓄積層を、有している。この電荷蓄積層は、2nm〜3nmの膜厚を有する絶縁膜(例えば、SiN又はSiONなど)と3nm〜8nmの膜厚のポリシリコンとの積層構造でもよい。また、ポリシリコンはRuのような金属を、含んでいてもよい。
電荷蓄積層上に、絶縁膜を有している。この絶縁膜は、例えば、3nm〜10nmの膜厚を有する下層High−k膜と、3nm〜10nmの膜厚を有する上層High−k膜と、下層及び上層High−k膜に挟まれた4〜10nmの膜厚を有するシリコン酸化膜とを、含む。High−k膜は、HfOなどの膜が挙げられる。また、シリコン酸化膜の膜厚は、High−k膜の膜厚より厚くともよい。
絶縁膜上に、3nm〜10nmの膜厚の仕事関数調整用の材料を介して、30nm〜70nmの膜厚を有する制御ゲート電極が設けられている。仕事関数調整用の材料は、TaOなどの金属酸化膜、TaNなどの金属窒化膜である。制御ゲート電極は、W(タングステン)などの金属でもよい。
メモリセル間に、エアギャップが設けられてもよい。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
1:フラッシュメモリ、10:メモリセルアレイ、70:制御ゲート電極(ワード線)、75:半導体ピラー、79:メモリ膜、MC:メモリセル。

Claims (5)

  1. 半導体層上方の第1の半導体部上に設けられた第1のメモリセルと、前記半導体層と前記第1の半導体部との間の第2の半導体部上に設けられた第2のメモリセルと、前記第1のメモリセル上方において前記第1の半導体部上に設けられた第1のセレクトトランジスタと、前記第2のメモリセル下方において前記第2の半導体部上に設けられた第2のセレクトトランジスタと、前記第1及び第2の半導体部の境界領域において前記第1又は第2の半導体部上に設けられた第3のセレクトトランジスタと、を含む第1のメモリユニットと、
    前記半導体層上方の第3の半導体部上に設けられた第3のメモリセルと、前記半導体層と前記第3の半導体部との間の第4の半導体部上に設けられた第4のメモリセルと、前記第3のメモリセル上方において前記第3の半導体部上に設けられた第4のセレクトトランジスタと、前記第4のメモリセル下方において前記第4の半導体部上に設けられた第5のセレクトトランジスタと、前記第3及び第4の半導体部の境界領域において前記第3又は第4の半導体部上に設けられた第6のセレクトトランジスタと、を含む第2のメモリユニットと、
    前記第1及び第3のメモリセルに接続された第1のワード線と、
    前記第2及び第4のメモリセルに接続された第2のワード線と、
    前記第1のセレクトトランジスタに接続された第1のセレクトゲート線と、
    前記第2のセレクトトランジスタに接続された第2のセレクトゲート線と、
    前記第3のセレクトトランジスタに接続された第3のセレクトゲート線と、
    前記第4のセレクトトランジスタに接続された第4のセレクトゲート線と、
    前記第5のセレクトトランジスタに接続された第5のセレクトゲート線と、
    前記第6のセレクトトランジスタに接続された第6のセレクトゲート線と、
    を具備し、
    前記第1のメモリセルの閾値電圧に関する第1の判定動作時、
    前記第1の判定動作の第1の期間において、
    前記第1乃至第6のセレクトトランジスタをオンさせるための第1の電圧が、前記第1、第2、第3及び第4のセレクトゲート線に印加され、
    前記第1乃至第6のセレクトトランジスタをオフさせるための第2の電圧が、前記第5及び第6のセレクトゲート線に印加され、
    前記第1の期間後の第2の期間において、
    前記第2の電圧が、前記第4、第5及び第6のセレクトゲート線に印加され、
    第1の判定電圧が、前記第1のワード線に印加され、前記第1のメモリセルの閾値電圧が、判定される、
    メモリデバイス。
  2. 前記第2のメモリセルの閾値電圧に関する第2の判定動作時、
    前記第2の判定動作の第3の期間において、
    前記第1の電圧が、前記第1、第2、第3及び第5のセレクトゲート線に印加され、
    前記第2の電圧が、前記第4及び第6のセレクトゲート線に印加され、
    前記第3の期間後の第4の期間において、
    前記第2の電圧が、前記第4、第5及び第6のセレクトゲート線に印加され、
    第2の判定電圧が、前記第2のワード線に印加され、前記第2のメモリセルの閾値電圧が判定される、
    請求項1に記載のメモリデバイス。
  3. 前記第1の期間内において、前記第1の判定電圧以上の第3の電圧が、前記第1のワード線に印加され、
    前記第2の期間内において、前記第1の判定電圧が、前記第1のワード線に印加される、
    請求項1又は2に記載のメモリデバイス。
  4. 前記第1の期間において、前記第2の電圧が、前記第2のワード線に印加され、
    前記第2の期間において、前記第1の判定電圧以上の第3の電圧が、前記第2のワード線に印加される、
    請求項1乃至3のうちいずれか1項に記載のメモリデバイス。
  5. 前記第2及び第4の半導体部に接続されたソース線を、さらに具備し、
    前記第1及び第2の期間において、第4の電圧が、前記ソース線に印加され、
    前記第4の電圧は、前記第1の電圧より低く、前記第2の電圧より高い、
    請求項1乃至4のうちいずれか1項に記載のメモリデバイス。
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