TW201921347A - 記憶體裝置 - Google Patents

Abstract

本發明之實施形態提供一種可提昇動作特性之記憶體裝置。 實施形態之記憶體裝置包含第1半導體部上之第1記憶胞及第1電晶體、第2半導體部上之第2記憶胞及第2電晶體、第1與第2半導體部之交界區域內之第3電晶體、第3半導體部上之第3記憶胞及第4電晶體、第4半導體部上之第4記憶胞及第5電晶體、以及第3與第4半導體部之交界區域內之第6電晶體。於期間TA，對第1至第4電晶體各者之選擇線SGD-S、SGS-S、SGM-S、SGD-US施加接通電壓，對第5及第6電晶體各者之選擇線SGM-US、SGS-US施加斷開電壓，於期間TC，對選擇線SGD-US、SGM-US、SGS-US施加斷開電壓，判定字元線WL-S之第1記憶胞之臨限值電壓。

Description

記憶體裝置

本實施形態係關於一種記憶體裝置。

已知有三維地排列有記憶胞之NAND(Not AND，反及)型快閃記憶體。

實施形態提供一種可提昇動作特性之記憶體裝置。 實施形態之記憶體裝置包含：第1記憶體單元，其包含設置於半導體層上方之第1半導體部上之第1記憶胞、設置於上述半導體層與上述第1半導體部之間之第2半導體部上之第2記憶胞、於上述第1記憶胞上方設置於上述第1半導體部上之第1選擇電晶體、於上述第2記憶胞下方設置於上述第2半導體部上之第2選擇電晶體、以及於上述第1與第2半導體部之交界區域設置於上述第1或第2半導體部上之第3選擇電晶體；第2記憶體單元，其包含設置於上述半導體層上方之第3半導體部上之第3記憶胞、設置於上述半導體層與上述第3半導體部之間之第4半導體部上之第4記憶胞、於上述第3記憶胞上方設置於上述第3半導體部上之第4選擇電晶體、於上述第4記憶胞下方設置於上述第4半導體部上之第5選擇電晶體、以及於上述第3與第4半導體部之交界區域設置於上述第3或第4半導體部上之第6選擇電晶體；第1字元線，其連接於上述第1及第3記憶胞；第2字元線，其連接於上述第2及第4記憶胞；第1選擇閘極線，其連接於上述第1選擇電晶體；第2選擇閘極線，其連接於上述第2選擇電晶體；第3選擇閘極線，其連接於上述第3選擇電晶體；第4選擇閘極線，其連接於上述第4選擇電晶體；第5選擇閘極線，其連接於上述第5選擇電晶體；及第6選擇閘極線，其連接於上述第6選擇電晶體；於與上述第1記憶胞之臨限值電壓相關之第1判定動作時，於上述第1判定動作之第1期間，對上述第1、第2、第3及第4選擇閘極線施加用於使上述第1至第6選擇電晶體接通之第1電壓，對上述第5及第6選擇閘極線施加用於使上述第1至第6選擇電晶體斷開之第2電壓，於上述第1期間後之第2期間，對上述第4、第5及第6選擇閘極線施加上述第2電壓，對上述第1字元線施加第1判定電壓，而判定上述第1記憶胞之臨限值電壓。

以下，一面參照圖式，一面對本實施形態詳細地進行說明。於以下之說明中，對具有相同之功能及構成之要素標註相同符號。 又，於以下之各實施形態中，標註有末尾帶有用於進行區別之數字/英文之參照符號(例如字元線WL或位元線BL、各種電壓及信號等)之構成要素於可不相互區別之情形時，使用省略末尾之數字/英文之記載(參照符號)。 [實施形態] (1)第1實施形態 參照圖1至圖16，對實施形態之記憶體裝置進行說明。 (a)構成 利用圖1至圖9，對實施形態之記憶體裝置之構成例進行說明。 圖1係表示包含本實施形態之記憶體裝置之記憶體系統之圖。 如圖1所示，包含本實施形態之記憶體裝置之記憶體系統9包含儲存裝置500、及主機裝置600。 主機裝置600例如藉由連接器、纜線、無線通信、或網際網路等結合於儲存裝置500。主機裝置600要求儲存裝置500進行資料之寫入、資料之讀出、及資料之刪除。 儲存裝置500包含記憶體控制器5、及記憶體裝置(半導體記憶體)1。 記憶體控制器5使記憶體裝置1執行與主機裝置600之要求對應之動作。 記憶體控制器5例如包含處理器(CPU(Central Processing Unit，中央處理單元))、內建記憶體(例如DRAM(Dynamic Random Access Memory，動態隨機存取記憶體))、緩衝記憶體(例如SRAM(Static Random Access Memory，靜態隨機存取記憶體))及ECC(Error Correction Code，錯誤校正碼)電路等。處理器控制記憶體控制器5整體之動作。內建記憶體暫時保持程式(軟體/韌體)及儲存裝置/記憶體裝置之管理資訊(管理表)。緩衝記憶體暫時保持於記憶體裝置1與主機裝置600之間收發之資料。ECC電路檢測自記憶體裝置1讀出之資料內之錯誤，並對檢測出之錯誤進行校正。 記憶體裝置1記憶資料。記憶體裝置1基於來自記憶體控制器5之命令(主機裝置600之要求)，執行資料之寫入、資料之讀出及資料之刪除。 記憶體裝置1例如為NAND型快閃記憶體。包含快閃記憶體1之儲存裝置500(或記憶體系統9)例如為記憶卡(例如，SD(Secure Digital，安全數位)^TM 卡、eMMC(Embedded Multi Media Card，嵌入式多媒體卡)^TM )、USB(Universal Serial Bus，通用串列匯流排)記憶體、或固態驅動器(SSD，Solid State Drive)等。 於NAND型快閃記憶體1與記憶體控制器5之間收發各種信號。例如，作為快閃記憶體1與記憶體控制器5之間之基於NAND介面規格之控制信號，使用晶片賦能信號CEn、指令鎖存賦能信號CLE、位址鎖存賦能信號ALE、寫入賦能信號WEn、讀出賦能信號REn及寫入保護信號WPn等。 信號CEn係用於使快閃記憶體1成為賦能之信號。信號CLE及信號ALE之各信號係通知I/O線(Input/Output，輸入/輸出)IO(IO1～IO8)上之信號為指令及位址信號之信號。 信號WEn及信號REn之各信號例如係指示經由8條I/O線IO之信號之輸入及輸出之信號。信號WPn例如係用以於電源之接通及斷開時將快閃記憶體1設定為保護狀態之信號。 就緒/忙碌信號RBn基於快閃記憶體1之動作狀態而產生，並發送至記憶體控制器5。信號RBn係向記憶體控制器5通知快閃記憶體1為就緒狀態(受理來自記憶體控制器5之命令之狀態)還是忙碌狀態(不受理來自記憶體控制器5之命令之狀態)之信號。例如，信號RBn於快閃記憶體1為資料讀出等動作中設為“L”位準(忙碌狀態)，於該等動作完成時設為“H”位準(就緒狀態)。 圖2係用於說明本實施形態之記憶體裝置(例如NAND型快閃記憶體)之內部構成之方塊圖。 如圖2所示，NAND型快閃記憶體1包含記憶胞陣列11、列控制電路12、感測放大器電路13、資料保持電路14、源極線驅動器15、井驅動器16、輸入輸出電路17、電壓產生電路18、定序器19等。 記憶胞陣列11包含複數個區塊BK(BK0、BK1、BK2、…)。區塊BK包含複數個串單元SU(SU0、SU1、SU2、…)。串單元SU包含複數個NAND串(記憶胞串)111。NAND串111包含複數個記憶胞。記憶胞陣列11之內部構成將於下文進行敍述。 列控制電路12控制記憶胞陣列11之列(例如字元線)。 列控制電路12包含複數個位址解碼器120、複數個開關電路121、及驅動器129。1個位址解碼器120與1個區塊BK對應。1個開關電路與1個區塊BK對應。位址解碼器120將來自記憶體控制器5之位址解碼。開關電路121基於位址解碼器120之解碼結果，將與位址對應之區塊BK激活，並使其他區塊BK失效。驅動器129經由開關電路121將與區塊BK之激活/失效對應之電壓供給至各區塊BK。 感測放大器電路13於讀出資料時，對輸出至記憶胞陣列11內之位元線之信號(資料)進行感測及放大。例如，感測放大器電路13將位元線(或連接於位元線之某配線)中之電流之產生或位元線之電位之變動以來自記憶胞之信號之形式感測。藉此，感測放大器電路13讀出記憶胞中所保持之資料。感測放大器電路13於寫入資料時，根據應寫入之資料，控制位元線之電位。感測放大器電路13包含用於控制各位元線中之感測及位元線之感測放大器單元131。 資料保持電路(例如，頁面緩衝電路)14暫時保持自記憶胞陣列11輸出之資料或輸入至記憶胞陣列11之資料(來自記憶體控制器5之資料)。 源極線驅動器15控制記憶胞陣列11內之源極線之電位。井驅動器16控制記憶胞陣列11內之井區域之電位。 輸入輸出電路17作為來自記憶體控制器5之上述各種控制信號及I/O線IO1～IO8上之信號之介面電路發揮功能。電壓產生電路18產生用於記憶胞陣列11之動作之各種電壓。 定序器19控制快閃記憶體1整體之動作。定序器19基於在記憶體控制器5與快閃記憶體1之間收發之控制信號及指令，控制快閃記憶體1內部之動作。 ＜記憶胞陣列之電路構成＞ 參照圖3及圖4，對本實施形態之快閃記憶體中之記憶胞陣列之內部構成之一例進行說明。 圖3係記憶胞陣列11中之1個區塊之等效電路圖。於NAND型快閃記憶體之記憶胞陣列11中，區塊BK為資料之刪除單位。但是，對於記憶胞陣列11之刪除動作亦可對較區塊小之單位(記憶區域)執行。關於快閃記憶體之刪除動作，參照題為“非揮發性半導體記憶裝置及其製造方法”之於2010年3月25日提出申請之美國專利申請案12/679,991號、題為“半導體記憶體及其製造方法”之於2009年3月23日提出申請之美國專利申請案12/532,030號中記載之構成，並引用於本實施形態中。 如圖3所示之例般，於記憶胞陣列11中，1個區塊BLK包含複數個(例如2個)區域FNG(FNG0、FNG1)。區域FNG包含1個以上之串單元SU。例如，1個區域FNG包含2個串單元SU。 NAND串111包含複數個記憶胞(亦稱為記憶體部或記憶體元件)MC、及複數個選擇電晶體ST1、ST2。 記憶胞MC(MC0、MC1、…、MC(m－2)、MC(m－1))包含控制閘極與電荷儲存層。於NAND串111內，複數個記憶胞MC串聯連接於2個選擇電晶體ST1、ST2間。串聯連接之複數個記憶胞MC中，汲極側之記憶胞MC之一端(源極/汲極之一者)連接於汲極側選擇電晶體ST1之一端。串聯連接之複數個記憶胞MC中，源極側之記憶胞MC之一端連接於源極側選擇電晶體ST2之一端。 複數條字元線WL(WL0、WL1、…、WL(m－2)、WL(m－1))分別連接於相對應之記憶胞MC之閘極。“m”為2以上之自然數。例如，1條字元線WL共通連接於複數個串單元SU內之記憶胞MC。 資料寫入及資料讀出係對任一串單元SU內之連接於任一字元線WL之記憶胞MC統括進行。資料寫入及資料讀出之單位稱為頁面。 複數條汲極側選擇閘極線SGD(SGD0～SGD3)分別連接於相對應之串單元SU之汲極側選擇電晶體ST1之閘極。 複數條源極側選擇閘極線SGS(SGS0、SGS1)共通連接於串單元SU之源極側選擇電晶體ST2之閘極。於圖3之例中，於1個區塊BK內設置有2條源極側選擇閘極線SGS。1條源極側選擇閘極線SGS於區域FNG內之2個串單元SU間共通化。於2個區域FNG間，2條源極側選擇閘極線SGS相互獨立。 源極線SL連接於源極側選擇電晶體ST2之另一端(源極/汲極之另一者)。汲極側選擇電晶體ST1之另一端連接於複數條位元線中之任一條位元線BL(BL0、BL1、…、BL(n－1))。再者，“n”為1以上之自然數。 於本實施形態之快閃記憶體中，區塊BK包含複數條選擇閘極線SGM(SGM0、SGM1)。伴隨於此，各NAND串111包含1個以上之選擇電晶體ST3。 針對1個區域FNG，設置有1條以上之選擇閘極線SGM。選擇閘極線SGM設置於2條字元線WLi、WL(i－1)間。“i”為0以上且m－1以下之自然數。 例如，於區域FNG內，選擇閘極線SGM於複數個串單元SU間共通化。於圖3之例中，一選擇閘極線SGM0連接於串單元SU0、SU1，另一選擇閘極線SGM1連接於串單元SU2、SU3。藉此，選擇閘極線SGM以區域FNG為單位獨立地進行控制。 選擇電晶體ST3於NAND串111內部設置於2個記憶胞MC間。選擇電晶體ST3之一端連接於在汲極側相鄰之記憶胞MC之一端。選擇電晶體ST3之另一端連接於在源極側相鄰之記憶胞MC之一端。選擇電晶體ST3之閘極連接於選擇閘極線SGM。 於本實施形態中，為了說明之明確化，將選擇閘極線SGM稱為中間選擇閘極線SGM。又，將連接於中間選擇閘極線SGM之選擇電晶體ST3稱為中間選擇電晶體ST3。 如圖3所示，於汲極側選擇電晶體ST1與中間選擇電晶體ST3之間設置有複數個記憶胞MC。於源極側選擇電晶體ST2與中間選擇電晶體ST3之間設置有複數個記憶胞MC。藉由中間選擇電晶體ST3及中間選擇閘極線SGM，而本實施形態之快閃記憶體1可控制汲極側之複數個記憶胞與源極側之複數個記憶胞之間之電性連接。 亦可於各串單元SU內設置虛設字元線。虛設字元線包含設置於各選擇閘極線SGD、SGS、SGM之附近之至少1條字元線。本實施形態之快閃記憶體可將選擇閘極線SGD、SGS、SGM之鄰近之字元線WL、例如字元線WL0、WL(i－1)、WLi、WL(m－1)中之至少1條用作虛設字元線。虛設字元線係具有未選擇為資料之寫入對象之位址之字元線。連接於虛設字元線之記憶胞不用於來自使用者之資料之保持。 記憶胞陣列11內之區塊BK之數量、1個區塊BK內之串單元SU之數量、NAND串111內之記憶胞MC之數量為任意。 亦可於1個串單元SU內設置2條以上之中間選擇閘極線SGM。伴隨於此，於1個NAND串111內設置複數個中間選擇電晶體。 1條中間選擇閘極線SGM亦可針對複數個串單元SU中之每一個而獨立。於該情形時，對1個串單元SU設置1條中間選擇閘極線SGM。 再者，源極側選擇閘極線SGS亦可針對每一串單元SU而獨立地設置。 藉由選擇閘極線之電位之控制，設定區塊內之選擇串單元及非選擇串單元。 圖4係用於說明本實施形態之快閃記憶體中之列控制電路之內部構成之模式性等效電路圖。 如圖4所示，對1個區塊BK設置有1個位址解碼器120及1個開關電路121。 開關電路121連接於位址解碼器之選擇信號線90、90z。開關電路121可基於來自位址解碼器120之信號(位址之解碼結果)DEC、bDEC控制區塊BK之激活及失效。信號DEC、bDEC具有彼此互補之信號位準(“H”位準、“L位準”)。 開關電路121包含字元線開關單元291、汲極側選擇閘極線開關單元292、源極側選擇閘極線開關單元293、及中間選擇閘極線開關單元294。各開關單元291、292、293、294例如包含高耐壓電晶體作為開關。 字元線開關單元291包含個數與區塊BK內之字元線之條數相同之開關(選擇開關)WSW。各開關WSW之電流路徑之一端連接於1條字元線WL，各開關WSW之電流路徑之另一端連接於與字元線WL對應之1條CG(Control Gate，控制閘極)線CG。各開關WSW之控制端子(電晶體之閘極)連接於位址解碼器120之選擇信號線90。各開關WSW之接通及斷開基於選擇信號線90上之信號(區塊選擇信號)DEC進行控制。 接通狀態之開關WSW對選擇區塊BK內之字元線WL傳輸與快閃記憶體之動作對應之各種電壓。 汲極側選擇閘極線開關單元292包含複數個開關(選擇開關)DSW0、DSW1、DSW2、DSW3。開關DSW0～DSW3之個數與區塊內之汲極側選擇閘極線SGD之條數相同。各開關DSW0～DSW3與各汲極側選擇閘極線SGD0～SGD3一對一地對應。 開關DSW0～DSW3之一端分別連接於汲極側選擇閘極線SGD0～SGD3之各者。開關DSW0～DSW3之另一端分別連接於配線SGDI0～SGDI3之各者。 各開關DSW0～DSW1之控制端子連接於選擇信號線90。開關DSW0～DSW3之接通/斷開基於信號DEC進行控制。 汲極側選擇閘極線開關單元292包含複數個開關(非選擇開關)UDSW0、UDSW1、UDSW2、UDSW3。開關UDSW之個數與區塊BLK內之汲極側選擇閘極線SGD之條數相同。各開關UDSW0～UDSW3與各汲極側選擇閘極線SGD0～SGD3一對一地對應。 開關UDSW0～UDSW3之一端分別連接於汲極側選擇閘極線SGD0～SGD3之各者。開關UDSW0～UDSW3之另一端共通連接於配線USGDI。開關UDSW之控制端子連接於選擇信號線90z。開關UDSW之接通/斷開基於信號bDEC進行控制。 於開關DSW根據“H”位準之信號DEC接通之情形時，開關UDSW根據L位準之信號而斷開。於該情形時，各汲極側選擇閘極線SGD與各配線SGDI導通。接通狀態之開關DSW將根據快閃記憶體之動作及選擇位址而施加至各配線SGDI之電壓傳輸至選擇區塊內之各汲極側選擇閘極線SGD。 於開關UDSW根據“H”位準之信號bDEC接通之情形時，各汲極側選擇閘極線SGD與配線USGDI導通。接通狀態之開關UDSW將配線USGDI之電壓傳輸至非選擇區塊內之汲極側選擇閘極線SGD。 源極側選擇閘極線開關單元293包含複數個開關(選擇開關)SSW0、SSW1。開關SSW0、SSW1之個數與區塊BLK內之源極側選擇閘極線SGS之條數相同。各開關SSW0、SSW1與各源極側選擇閘極線SGS0、SGS1一對一地對應。 各開關SSW0、SSW1之一端分別連接於源極側選擇閘極線SGS0、SGS1。各開關SSW0、SSW1之另一端分別連接於配線SGSI0、SGSI1。 各開關SSW0、SSW1之控制端子連接於位址解碼器203之選擇信號線90。開關SSW0、SSW1之接通/斷開基於信號DEC進行控制。 源極側選擇閘極線開關單元293包含複數個開關(非選擇開關)USSW0、USSW1。開關USSW0、USSW1之個數與區塊BK內之源極側選擇閘極線SGS之條數(例如2條)相同。各開關USSW與各源極側選擇閘極線SGS一對一地對應。 各開關USSW0、USSW1之一端分別連接於源極側選擇閘極線SGS0、SGS1。開關USSW0、USSW1之另一端共通連接於配線USGSI。 各開關USSW之控制端子連接於選擇信號線90z。開關USSW之接通/斷開基於信號bDEC進行控制。 於基於信號DEC、bDEC而開關SSW接通且開關USSW斷開之情形時，接通狀態之開關SSW將根據快閃記憶體之動作及選擇位址而施加至配線SGSI之電壓傳輸至各源極側選擇閘極線SGS。與此相對，於開關SSW斷開且開關USSW接通之情形時，接通狀態之開關USSW將施加至配線USGSI之電壓傳輸至源極側選擇閘極線SGS。 於本實施形態之快閃記憶體1中，區塊BK包含中間選擇閘極線SGM。開關(選擇開關)MSW0、MSW1及開關(非選擇開關)UMSW0、UMSW1分別與中間選擇閘極線SGM0、SGM1對應。 開關MSW之個數及開關UMSW之個數與1個區塊BK內之中間選擇閘極線SGM之個數對應。如圖3之例所示，於1個區塊BK內設置有2條中間選擇閘極線SGM之情形時，開關MSW之個數為2個，且開關UMSW之個數為2個。 各開關MSW0、MSW1之一端連接於中間選擇閘極線SGM0、SGM1，各開關MSW0、MSW1之另一端連接於配線SGMI0、SGMI1。開關MSW之控制端子連接於選擇信號線90。開關元件MSW之接通/斷開基於信號DEC進行控制。 各開關UMSW0、UMSW1之一端連接於中間選擇閘極線SGM0、SGM1，開關UMSW0、UMSW1之另一端連接於配線USGMI。開關UMSW之閘極連接於選擇信號線90z。開關MSW之接通/斷開基於信號bDEC進行控制。 於基於信號DEC、bDEC而開關MSW接通且開關UMSW斷開之情形時，接通狀態之開關MSW將根據快閃記憶體之動作及選擇位址而施加至配線SGMI之電壓傳輸至中間選擇閘極線SGM。與此相對，於開關MSW斷開且開關UMSW接通之情形時，接通狀態之開關UMSW將施加至配線USGMI之電壓傳輸至中間選擇閘極線SGM。 再者，開關電路121內之開關之個數根據區塊BK內之字元線及選擇閘極線之數量而變更。 ＜構造例＞ 參照圖5至圖7，對本實施形態之快閃記憶體之構造例進行說明。 圖5係模式性地表示本實施形態之快閃記憶體中之記憶胞陣列之構造例之鳥瞰圖。於圖5中，抽出圖示1個區塊內之2個區域FNG中之1個區域FNG(2個串單元SU)。 如圖5所示，本實施形態之快閃記憶體包含三維構造之記憶胞陣列10。複數個記憶胞MC沿相對於基板700之表面平行之D1方向及D2方向排列，並且沿相對於基板700之表面垂直之D3方向積層。選擇閘極線SGD、SGS、SGM及字元線WL沿D3方向積層。 字元線WL及選擇閘極線SGD、SGS、SGM包含導電層70、71、72、73。於經積層之導電層70、71、72、73間設置有絕緣層77。藉此，於經積層之導電層70、71、72、73中，某導電層自下方或上方之導電層電性分離。 於經積層之選擇閘極線SGD(71)、SGS(72)、SDM(73)及字元線WL(30)內設置有半導體柱75。半導體柱75係沿D3方向延伸之圓柱狀之半導體層。 於半導體柱75之側面上設置有記憶胞MC及選擇電晶體ST1、ST2、ST3。關於記憶胞MC及選擇電晶體ST1、ST2、ST3之更具體之構造，將於下文進行敍述。 選擇閘極線SGD、SGS、SGM及字元線WL於記憶胞陣列10之一端側之區域199內，沿D2方向引出。將引出有選擇閘極線SGD、SGS、SGM及字元線WL之區域199稱為引出區域(或連結區域)。引出區域199設置於記憶胞陣列11之一端側。 包含各配線WL、SGD、SGS、SGM之積層構造於引出區域199內具有階梯狀之形狀。藉此，於各配線WL、SGD、SGS、SGM之延伸方向(D2方向)之端部，配線之上表面露出，於各配線之上表面上確保供配置接觸插塞CP之區域(以下，稱為接觸區域)。 源極側選擇閘極線SGS(導電層72)設置於積層構造之下部。汲極側選擇閘極線SGD(導電層71)設置於積層構造之上部內。於D3方向於汲極側選擇閘極線SGD與源極側選擇閘極線SGS之間設置有複數條字元線WL。 於本實施形態中，中間選擇閘極線SGM於D3方向上設置於汲極側選擇閘極線SGD與源極側選擇閘極線SGS之間。於D3方向上，中間選擇閘極線SGM隔於字元線WL(或虛設字元線)之間。 複數條字元線WL(導電層70)以中間選擇閘極線為交界分割為2組。中間選擇閘極線SGM與源極側選擇閘極線SGS之間之複數條字元線WL屬於第1組。中間選擇閘極線SGM與汲極側選擇閘極線SGD之間之複數條字元線WL屬於第2組。 圖6係模式性地表示本實施形態之快閃記憶體中之記憶胞陣列之構造例之俯視圖。於圖6中，表示引出區域199內之各配線之佈局。再者，於圖6中，圖示區塊BK內之2個區域FNG0、FNG1。於圖6中，為了明確化，圖示用於將電壓施加至所選擇之區塊之配線(圖中之虛線)CG、SGDI、SGSI、SGMI，省略用於將電壓施加至非選擇區塊之配線之圖示。 如圖6所示，於源極側選擇閘極線SGS之接觸區域上設置有插塞CPS(CPS0、CPS1)。各區域FNG0、FNG1之源極側選擇閘極線SGS如上所述連接於互不相同之配線SGSI。 於各字元線WL之接觸區域上設置有插塞CPW。 於源極側選擇閘極線SGS上方，第偶數條字元線WL之接觸區域與第奇數條字元線之接觸區域沿D1方向排列。但是，D3方向上之第偶數條字元線WL之接觸區域之位置(距基板700表面之高度)與D3方向上之第奇數條字元線之接觸區域之位置不同。 如此般，關於經積層之2條配線，2個接觸區域於與D2方向交叉之D1方向上相鄰，藉此，D2方向上之引出區域之尺寸縮小。 關於各字元線WL，即便為互不相同之區域FNG之字元線，位址編號相同之字元線(配線位準相同之字元線)WL亦連接於共通之配線CG。 於中間選擇閘極線SGM之接觸區域內設置有插塞CPM(CPM0、CPM1)。於各區域FNG0、FNG1，中間選擇閘極線SGM經由插塞CPM連接於互不相同之配線SGMI。 關於中間選擇閘極線SGM上方之字元線WL(i)～WL(m－1)，亦以與中間選擇閘極線SGM下方之字元線WL相同之佈局，於字元線WL之接觸區域上設置有插塞CPW。 汲極側選擇閘極線SGD設置於中間選擇閘極線SGM及字元線WL之上方。 汲極側選擇閘極線SGD針對每一串單元SU而分離。於1個區塊BK包含4個串單元SU之情形時，於各區域FNG內設置有2條汲極側選擇閘極線SGM。於各汲極側選擇閘極線SGD之接觸區域上設置有插塞CPD。汲極側選擇閘極線SGM0～SGM3經由插塞CPD而分別連接於互不相同之配線SGMI0～SGMI3。 例如，亦有於記憶胞陣列內設置有虛設配線(虛設字元線)之情形。虛設字元線於D3方向上與選擇閘極線SGD、SGS、SGM相鄰。虛設字元線之接觸區域與字元線WL之接觸區域同樣地進行佈局。各虛設字元線係以與字元線WL和配線CG之連接關係相同之關係，於複數個區域FNG及複數個串單元SU連接於共通之配線CG。但是，於與中間選擇閘極線SGM相鄰之虛設字元線，該虛設字元線之電位亦可以與對於中間選擇閘極線SGM之電位之控制相同之方式進行控制。於該情形時，虛設字元線以與中間選擇閘極線SGM和配線SGMI之連接關係類似之關係連接於配線。 於半導體柱75上設置有位元線接點BC。位元線接點BC連接於位元線BL。 於D1方向相鄰之2個NAND串111連接於互不相同之位元線BL。於該情形時，相鄰之2個位元線接點BC於D1-D2平面內不排列於與D1方向平行之同一直線上。於沿D1方向排列之複數個NAND串111，位元線接點BC之位置沿D2方向交替地錯開。沿斜方向排列之複數個NAND串111連接於互不相同之位元線BL。 圖7係用於對本實施形態之快閃記憶體之記憶胞陣列中之區塊之整體構成進行說明之模式性剖視圖。 如圖7所示，於記憶胞陣列10內，區塊BK設置於半導體基板(例如，Si基板或絕緣層上之半導體層)700內之p型井區域702上。 例如，區塊BK內之NAND串111設置於由井接點CPW包圍之區域內。井接點CPX設置於p型井區域702內之p⁺ 型擴散層703上。源極線接點CELSRC於2個區域FNG間設置於p型井區域702內之n⁺ 型擴散層704上。源極線接點CELSRC連接於源極線SL。各接點CPX、CELSRC具有於D3方向積層有2個插塞之構造。 於本實施形態之快閃記憶體1，區塊BK包含複數個陣列層(陣列段)110A、110B。於圖7中，於各區域FNG，沿D3方向積層有2個陣列層110A、110B。下方之陣列層(以下，稱為下部陣列層)110A包含複數個半導體柱(以下，稱為下部半導體柱)75A。上方之陣列層(以下，稱為上部陣列層)110B包含複數個半導體柱(以下，稱為上部半導體柱)75B。半導體柱75A、75B沿相對於p型井區域702(基板)之表面大致垂直之方向(D3方向)延伸。半導體柱75A、75B沿著D1方向及D2方向呈陣列狀排列於各陣列層110A、110B內。 各NAND串111以橫跨2個陣列層110A、110B之方式設置於p型井區域702上。NAND串111包含2個半導體柱75A、75B。下部半導體柱75A設置於上部半導體柱75B上。半導體柱75A之下端連接於p型井區域702。半導體柱75A之上端連接於半導體柱75B之下端。於半導體柱75B之上端之上方，經由位元線接點BC設置有位元線BL。 於p型井區域702上積層有複數個導電層70、71、72、73。各導電層70、71、72、73介隔記憶體膜(未圖示)與半導體柱75之側面對向。 汲極側選擇電晶體STD配置於包含上部半導體柱75B與1個以上之導電層71之區域內。例如，經積層之複數個(例如3個)導電層71成為選擇電晶體STD之閘極電極。經積層之複數個導電層71作為汲極側選擇閘極線SGD發揮功能。 於區域FNG，針對每一串單元SU設置有導電層71。藉此，於區域FNG內之2個串單元SU，汲極側選擇閘極線SGD之電位獨立地進行控制。 源極側選擇電晶體STS配置於包含下部半導體柱75A與1個以上之導電層72之區域。導電層72成為源極側選擇電晶體STS之閘極電極。導電層72作為源極側選擇閘極線SGS發揮功能。 例如，於1個區域FNG內，作為源極側選擇閘極線SGS之導電層72於2個串單元SU間共通化。藉此，於區域FNG內之2個串單元SU，源極側選擇閘極線SGS之電位共通地進行控制。 記憶胞MC配置於包含半導體柱75A、75B與導電層70之區域。導電層70成為記憶胞MC之控制閘極電極。1個導電層70作為1條字元線WL發揮功能。於區域FNG內，作為字元線WL之導電層70於2個串單元SU間共通化。再者，導電層70亦可於2個區域FNG內之4個串單元SU間共通化。 中間選擇閘極線SGM及中間選擇電晶體ST3設置於2個陣列層110A、110B之交界附近之區域(以下，稱為交界區域)799內。例如，交界區域799至少包含自2個半導體柱75A、75B之接合部數起為下方陣列層110A之第1個導電層、及上方陣列層110B內之第1個導電層。於圖7之例中，交界區域799以2個半導體柱75A、75B之接合部為中心而包含下方陣列層110A之3個導電層、及上方陣列層110B內之3個導電層。 於圖7之例中，於串單元SU內設置有複數條中間選擇閘極線SGM。上部陣列層110B內之導電層73、及下部陣列層110A之導電層73設為中間選擇閘極線SGM。於各區域FNG內，導電層73於2個串單元SU間共通化。 中間選擇電晶體ST3配置於包含半導體柱75A、75B與導電層73之區域。導電層73作為中間選擇閘極線SGM發揮功能，並且作為中間選擇電晶體ST3之閘極電極發揮功能。 圖8係用於說明NAND串之構造例之模式性剖視圖。於圖8中，抽出表示1個NAND串。 如圖8所示，於NAND串111內，記憶胞MC於半導體柱75與導電層(字元線)70之間包含記憶體膜79(79A、79B)。記憶體膜79覆蓋半導體柱75之側面。 記憶體膜79A於自半導體柱75A之上端至下端之間之半導體柱75A之側面上連續。記憶體膜79B於自半導體柱75B之上部至下部之間之半導體柱75B之側面上連續。記憶體膜79A與記憶體膜79B分離。 記憶體膜79具有積層構造。記憶體膜79包含閘極絕緣膜791、電荷儲存層792、及阻擋絕緣膜793。 閘極絕緣膜(隧道絕緣膜)791設置於半導體柱75之側面上。電荷儲存層792設置於閘極絕緣膜791與阻擋絕緣膜793之間。電荷儲存層792包括含有陷阱能階之絕緣膜(例如SiN膜)。再者，電荷儲存層792亦可包含半導體膜(例如矽膜)。於電荷儲存層792包含半導體膜之情形時，半導體膜針對每一記憶胞MC而相互分離。阻擋絕緣膜793設置於電荷儲存層792與導電層70之間。 再者，記憶體膜79設置於選擇電晶體ST1、ST2、ST3之閘極電極(導電層71、72、73)與半導體柱75之間。 半導體柱75A、75B成為記憶胞MC之通道區域。半導體柱75A、75B包含非晶矽或多晶矽。例如，半導體柱75亦可包含柱狀之絕緣體(例如氧化矽)、及覆蓋柱狀之絕緣體之側面之半導體區域751。 例如，如圖8所示，亦有因記憶胞陣列之製造步驟而導致半導體柱75A、75B具有錐狀之剖面形狀之情形。於該情形時，D2方向(及D1方向)上之半導體柱75之下部之尺寸(直徑)較D2方向上之半導體柱75之上部之尺寸小。 再者，亦可如圖8之例般，將與接合部999相鄰之導電層(上部陣列層之最下層之導電層及下部陣列層之最上層之導電層中之至少一者)用作虛設字元線DWL。於該情形時，虛設字元線DWL向上一層之導電層或向下一層之導電層用作中間選擇閘極線SGM。 圖9係用於說明記憶胞之臨限值電壓與能夠記憶之資料之關係之圖。如圖9所示，於記憶胞MC記憶2位元(“11”、“10”、“01”、“00”)之資料之情形時，記憶胞陣列(區塊、頁面)內之複數個記憶胞MC之臨限值電壓可以與2位元(4值)之資料對應之方式採取4個臨限值分佈(狀態/位準)TD-Er、TD-A、TD-B、TD-C。 Er位準與刪除狀態對應。A位準、B位準及C位準與資料之記憶狀態(保持狀態)對應。於記憶資料時，記憶胞MC之臨限值電壓屬於A位準、B位準及C位準之臨限值分佈TD-A、TD-B、TD-C中之任一個。藉此，記憶胞MC記憶2位元之資料。 於臨限值分佈間設定有用於資料讀出之判定位準(判定電壓)VA、VB、VC。藉此，於來自記憶胞MC之資料之讀出時，判別記憶胞MC所保持之資料。例如，於記憶胞記憶2位元之資料之情形時，使用位準VA、VB、VC作為用於資料讀出之判定位準(以下，亦稱為讀出位準)。 讀出通過電壓VREAD具有較記憶胞MC可採取之複數個臨限值分佈中最高之臨限值分佈(此處為C位準)之上限之電壓值高之電壓值。被施加讀出通過電壓VREAD之記憶胞MC不管所記憶之資料而均接通。 於各臨限值分佈之下限之電壓值之附近設定有用於資料寫入之驗證之判定位準(以下，亦稱為驗證位準)。藉此，於相對記憶胞MC寫入資料時，判定記憶胞MC是否已達到與應寫入之資料對應之臨限值分佈。作為驗證位準，針對臨限值分佈TD-A、TD-B、TD-C分別設定位準VAV、VBV、VCV。再者，作為驗證位準，亦可於各位準之讀出位準與驗證位準之間設定用於判定記憶胞之臨限值電壓之狀態之其他位準。 於快閃記憶體1之讀出動作時，將包含複數個讀出位準中之至少1個之讀出電壓施加至記憶胞。於快閃記憶體1之寫入動作之驗證動作時，將包含複數個驗證位準中之至少1個之驗證電壓施加至記憶胞。藉此，於讀出動作及驗證動作時，偵測記憶胞MC是否接通。其結果，判別記憶胞所記憶之資料或資料之寫入中之記憶胞之臨限值電壓之狀態。 記憶胞MC記憶之資料並不限定於2位元之資料，1個記憶胞MC亦可記憶1位元之資料。又，1個記憶胞MC亦可記憶3位元以上之資料。 再者，於本實施形態中，三維構造之記憶胞陣列之構造、動作及製造方法例如參照並引用題為“三維積層非揮發性半導體記憶體”之於2009年3月19日提出申請之美國專利申請案12/407,403號、題為“三維積層非揮發性半導體記憶體”之於2009年3月18日提出申請之美國專利申請案12/406,524號、題為“非揮發性半導體記憶裝置及其製造方法”之於2010年3月25日提出申請之美國專利申請案12/679,991號、題為“半導體記憶體及其製造方法”之於2009年3月23日提出申請之美國專利申請案12/532,030號中記載之構成。 圖10A及圖10B係用於說明本實施形態之快閃記憶體之圖。圖10A及圖10B係模式性地表示本實施形態之快閃記憶體之動作之圖。於圖10A及圖10B中，為了圖示之明瞭化，而省略位元線及源極線之圖示。於以下之說明中，包含基於選擇位址之選擇胞之選擇串單元之汲極側選擇閘極線(所選擇之汲極側選擇閘極線)之參照符號表記為“SGD-S”，包含選擇胞之選擇串單元之源極側選擇閘極線(所選擇之源極側選擇閘極線)之參照符號表記為“SGS-S”。非選擇串單元之汲極側選擇閘極線(未選擇之汲極側選擇閘極線)之參照符號表記為“SGD-US”，非選擇串單元之源極側選擇閘極線(未選擇之源極側選擇閘極線)之參照符號表記為“SGS-US”。 關於中間選擇閘極線SGM，所選擇之中間選擇閘極線之參照符號表記為“SGM-S”，未選擇之中間選擇閘極線之參照符號表記為“SGM-US”。 又，所選擇之字元線之參照符號表記為“WL-S”，未選擇之字元線之參照符號表記為“WL-US”。 如上所述，本實施形態之快閃記憶體於NAND串111內包含中間選擇閘極線SGM及中間選擇電晶體ST3。藉此，本實施形態之快閃記憶體可根據記憶體之動作而將下部陣列層110A及上部陣列層110B中之一陣列層之至少一部分自位元線BL及源極線SL(CELSRC)電性分離。 於快閃記憶體之讀出動作(或驗證動作)時，半導體柱內殘留之電荷(以下，稱為殘留電荷)有可能藉由對字元線施加電壓而注入至電荷儲存層內。因此，有可能於記憶胞產生讀出干擾。 為了抑制讀出干擾，作為讀出動作之初始動作，有時執行將半導體柱內之殘留電荷釋放之處理(以下，稱為釋放處理)。 於釋放處理時，半導體柱與位元線及源極線之至少一者電性連接。藉此，殘留電荷自半導體柱釋放至位元線或者自半導體柱釋放至源極線。 於釋放處理時半導體柱與位元線/源極線電性連接之情形時，於釋放處理後之記憶胞之臨限值電壓之判定時，於非選擇串單元之NAND串產生因字元線與半導體柱之間之電位差引起之電容成分(寄生電容)。該電容成分作為讀出動作時之負載發揮作用。因此，有可能因該負載而於快閃記憶體之讀出動作時(或驗證動作時)引起電流(消耗電力)增大、產生雜訊、動作速度劣化等。 進而，於為了增大記憶容量而使區塊包含複數個陣列層之情形時，區塊內之記憶胞之數量、字元線之數量、及由複數個元件共用之配線之數量增加，隨之，因電容成分引起之負載之影響進一步變大。 本實施形態之快閃記憶體於讀出動作時(或驗證動作時)，藉由對於中間選擇閘極線SGM之電位控制而將非選擇串單元內之上部陣列層與下部陣列層電性分離。藉此，本實施形態之快閃記憶體係於非選擇串單元中之包含所選擇之字元線之記憶體段執行半導體柱內之殘留電荷之釋放處理。 與電荷之釋放處理一同地，於本實施形態之快閃記憶體，非選擇串單元SU中不包含所選擇之字元線之陣列層藉由斷開狀態之選擇電晶體ST3而自位元線及源極線電性分離。其結果，本實施形態之快閃記憶體可對非選擇串單元中不包含選擇字元線之陣列層內之半導體柱進行通道升壓(channel boost)。 圖10A係模式性地表示選擇字元線存在於上部陣列層110B內之情形時的區塊內之各構件間之導通狀態之圖。於圖10A中，表示資料讀出前之釋放處理時之電位之關係。 於圖10A中，汲極側選擇閘極線SGD0與基於選擇位址之選擇汲極側選擇閘極線SGD-S對應，源極側選擇閘極線SGS0與基於選擇位址之選擇源極側選擇閘極線SGS-S對應。 於圖10A中，對選擇串單元SU0之各選擇閘極線SGD-S、SGS-S、SGM-S施加H位準之電壓(電晶體之接通電壓)。藉此，選擇串單元中之各NAND串之半導體柱與位元線及源極線電性連接。 再者，於讀出動作時或驗證動作時之釋放處理後之記憶胞之臨限值電壓之判定時，非選擇串單元係串單元內之複數條選擇閘極線中至少汲極側選擇閘極線已失效之串單元。於非選擇串單元，於記憶胞之臨限值電壓之判定時對汲極側選擇閘極線SGD施加選擇電晶體ST1之斷開電壓。藉此，非選擇串單元自位元線BL電性分離。 於圖10A之情形時，於非選擇串單元SU1、SU2、SU3，對汲極側選擇閘極線SGD-US施加H位準之電壓。 藉由對非選擇串單元之中間選擇閘極線SGM-US施加L位準之電壓(電晶體之斷開電壓)，而下部陣列層110A之下部半導體柱75A自位元線BL、源極線CELSRC、及上部陣列層110B之上部半導體柱75B電性分離。 其中，如圖10A所示，如源極側選擇閘極線SGS及中間選擇閘極線SGM般，於相鄰之串單元SU0、SU1間共用選擇閘極線之情形時，被共用之選擇閘極線SGS、SGM之電位於非選擇串單元SU1與選擇串單元SU0間相同。因此，於非選擇串單元SU1，選擇電晶體ST2、ST3接通，而下部半導體柱75A與上部半導體柱75B及源極線CELSRC電性連接。 於該情形時，與選擇串單元之半導體柱75A、75B一同地，於非選擇串單元中之包含選擇字元線WL-S之上部陣列層110B，對半導體柱75B執行電荷之釋放處理。其結果，本實施形態之快閃記憶體可抑制因熱電子引起之讀出干擾。 於判定記憶胞之臨限值電壓時，藉由對字元線WL施加讀出通過電壓VREAD，而下部陣列層110A之部分99A內之半導體柱75A進行通道升壓。藉此，於非選擇串單元之下部陣列層110A不產生字元線WL與半導體柱75A之間之電容成分。其結果，本實施形態之快閃記憶體1可減少因電容成分引起之負載。 圖10B係模式性地表示選擇字元線存在於下部陣列層110A內之情形時的區塊內之各構件間之導通狀態之圖。於圖10B中，表示資料讀出前之釋放處理時之電位之關係。 於圖10B中，與圖10A之例同樣地，汲極側選擇閘極線SGD0及源極側選擇閘極線SGS0分別對應於所選擇之選擇閘極線SGD-S、SGS-S。 於圖10B之情形時，對選擇串單元之各選擇閘極線SGD-S、SGS-S、SGM-S施加H位準之電壓。於非選擇串單元，對源極側選擇閘極線SGS-US施加H位準之電壓，對汲極側選擇閘極線SGD-US施加L位準之電壓。而且，對非選擇串單元之中間選擇閘極線SGM施加L位準之電壓。藉此，於非選擇串單元，中間選擇電晶體ST3斷開，而上部半導體柱75B自位元線BL、下部半導體柱75A及源極線SL電性分離。 再者，如圖10B所示，於與選擇串單元SU0共用選擇閘極線SGS、SGM之非選擇串單元SU1中，非選擇串單元SU1之選擇電晶體ST2、ST3接通，而半導體柱75A、75B連接於源極線CELSRC。 於該情形時，與選擇串單元之半導體柱75A、75B一同地，於非選擇串單元中之包含選擇字元線之下部陣列層110A，執行對於下部半導體柱75A之電荷之釋放處理。其結果，本實施形態之快閃記憶體可抑制因熱電子所引起之讀出干擾。 又，於判定記憶胞之臨限值電壓時，藉由對字元線WL施加讀出通過電壓，而上部陣列層110B之部分99B內之半導體柱75B進行通道升壓。其結果，本實施形態之快閃記憶體1可削減非選擇串單元中之字元線WL與半導體柱75B之間之電容成分，而可減少讀出動作時之負載。 如此般，本實施形態之快閃記憶體可緩和寄生電容之影響，並且可抑制讀出干擾。 因此，本實施形態之快閃記憶體可提昇動作特性。 (1b)動作例 參照圖11至圖16，對第1實施形態之記憶體裝置之動作例(控制方法)進行說明。此處，除圖11至16以外，亦適當利用圖1至圖10B，對本實施形態之記憶體裝置之動作進行說明。 (1b-1)基本例 參照圖11，對本實施形態之記憶體裝置(例如快閃記憶體)之動作之基本例進行說明。 於包含本實施形態之快閃記憶體之記憶體系統中，記憶體控制器5將指令及動作對象之位址(選擇位址)發送至快閃記憶體1(步驟S0)。 快閃記憶體1接收指令及選擇位址。藉此，快閃記憶體1開始基於指令之動作(步驟S1)。快閃記憶體執行之動作係包括記憶胞之臨限值電壓之判定之動作。例如，記憶胞之臨限值電壓之判定包含於讀出動作或寫入動作中之驗證動作中。 快閃記憶體1基於選擇位址，選擇包含動作對象之記憶胞之區塊、串單元及頁面，並將其等激活。 快閃記憶體1使對於所選擇之區塊內之選擇閘極線之控制開始(步驟S2)。藉此，選擇串單元SU內之汲極側選擇閘極線SGD、源極側選擇閘極線SGS及中間選擇閘極線SGM激活。例如，於選擇串單元，將選擇電晶體ST1、ST2、ST3之接通電壓VSG施加至所選擇之各選擇閘極線SGD、SGS、SGM。 於本實施形態中，快閃記憶體1針對非選擇串單元，使中間選擇閘極線SGM失效。而且，本實施形態之快閃記憶體1將汲極側及源極側選擇閘極線SGD、SGS中包含選擇字元線WL之陣列層110A、110B內之選擇閘極線激活，使不包含選擇字元線WL之陣列層110A、110B內之選擇閘極線SGD、SGS失效。 如圖10A所示，上部陣列層110B內之字元線WL選擇為動作對象之位址之情形時，非選擇之汲極側選擇閘極線SGD激活，非選擇之源極側選擇閘極線SGS失效。非選擇之中間選擇閘極線SGM失效。例如，對非選擇之汲極側選擇閘極線SGD施加電壓VSG，對非選擇之源極側選擇閘極線SGS施加選擇電晶體ST2之斷開電壓(例如接地電壓)VSS。 如圖10B所示，下部陣列層110A內之字元線WL選擇為動作對象之位址之情形時，非選擇之汲極側選擇閘極線SGD失效，非選擇之源極線側選擇閘極線SGS激活。非選擇之中間選擇閘極線SGM失效。例如，對非選擇之汲極側選擇閘極線SGD施加選擇電晶體ST1之斷開電壓VSS，對非選擇之源極側選擇閘極線SGS施加電壓VSG。 快閃記憶體1於各串單元SU之中間選擇閘極線SGM之激活及失效之控制後，對字元線施加用於對於記憶胞之動作之電壓(步驟S3)。 藉此，於非選擇串單元中之下部陣列層110A及上部陣列層110B之任一者，半導體柱75A、75B內之殘留電荷經由接通狀態之記憶胞MC及選擇電晶體而釋放至位元線BL或源極線SL。不對藉由斷開狀態之選擇電晶體而自位元線BL及源極線SL電性分離之半導體柱實施釋放處理。 快閃記憶體1於電荷之釋放處理後，判定連接於選擇字元線之記憶胞之臨限值電壓(步驟S4)。 於為了讀出動作而執行記憶胞MC之臨限值電壓之判定之情形時，對選擇字元線WL施加讀出電壓。於為了寫入動作中之驗證動作而執行記憶胞MC之臨限值電壓之判定之情形時，對選擇字元線施加驗證電壓。於讀出動作/驗證動作時，對選擇字元線以外之字元線(非選擇字元線)施加讀出通過電壓VREAD。 基於與讀出電壓(或驗證電壓)之施加對應之記憶胞之接通/斷開之結果，判別記憶胞所保持之資料(記憶胞之臨限值電壓之狀態)。 於本實施形態中，非選擇串單元之下部/上部陣列層110A、110B中，藉由已失效之選擇閘極線SGS、SGS、SGM而與其他構件電性分離之部分內之半導體柱為電性浮動之狀態。因此，如圖10A之部分99A或圖10B之部分99B般，電性分離之陣列層110內之半導體柱75藉由對非選擇字元線施加讀出通過電壓VREAD而進行通道升壓，而半導體柱75之電位上升。藉此，部分99內之電容成分減少。 其結果，於快閃記憶體之動作時，選擇區塊內之由非選擇串單元之電容成分所引起之負載削減。 於執行包括上述記憶胞之臨限值電壓之判定之動作1次以上後，快閃記憶體1偵測到基於指令之動作之結束時，快閃記憶體1向記憶體控制器5通知動作結束(步驟S5)。於基於指令之動作為讀出動作之情形時，快閃記憶體1向記憶體控制器5發送資料。 記憶體控制器5接收來自快閃記憶體1之動作結束之通知，並偵測快閃記憶體之動作之結束(步驟S6)。於自快閃記憶體1向記憶體控制器5發送資料之情形時，記憶體控制器5接收資料，並將所接收到之資料傳輸至主機裝置。 藉由以上動作，而本實施形態之快閃記憶體之讀出動作完成。 如上所述，於快閃記憶體之動作時，因字元線-半導體柱間之電容成分引起之負載減少。 其結果，本實施形態之快閃記憶體可提昇動作特性。 (b-2)具體例 參照圖12至圖16，對本實施形態之快閃記憶體之動作之具體例進行說明。 (b-2-1)讀出動作 利用圖12及圖13，對本實施形態之快閃記憶體之讀出動作進行說明。 圖12及圖13係表示本實施形態之快閃記憶體之讀出動作時之各配線之電壓波形之圖。 於本實施形態中，作為讀出動作(記憶胞之臨限值電壓之判定處理)時之位元線之控制方式，應用電流感測方式。電流感測方式係如下方式，即，藉由感測與記憶胞之接通/斷開對應之位元線電流(胞電流)之產生，而判定記憶胞之臨限值電壓之狀態。 於本實施形態中，作為讀出動作時之字元線之控制方式，應用尖峰動作。尖峰動作係如下動作，即，對位址所示之字元線(選擇字元線)與其他字元線(非選擇字元線)施加較讀出電壓高之電壓後，將選擇字元線之電位設定為讀出電壓。尖峰動作可使半導體柱內之電荷之釋放效率化。 [對於上部陣列層之記憶胞之讀出動作] 利用圖12，就對於上部陣列層之記憶胞之資料之讀出動作進行說明。 ＜時刻t0＞ 例如，記憶體控制器5於時刻t0，根據來自主機裝置600之要求，將讀出指令CMD、資料之讀出對象之選擇位址ADR發送至快閃記憶體1。 快閃記憶體1接收讀出指令CMD及選擇位址ADR。定序器19基於讀出指令CMD開始讀出動作。 定序器19以如下述般執行讀出動作之方式，控制快閃記憶體1內之各電路。 於時刻t0，定序器19使就緒/忙碌信號R/B之信號位準自H位準轉變為L位準。藉此，向記憶體控制器5通知快閃記憶體1中之讀出動作開始。 電壓產生電路40藉由定序器19之控制，產生用於讀出動作之各種電壓。 ＜時刻t1a＞ 於時刻t1a，源極線・井控制電路50對源極線CELSRC(SL)施加接地電壓VSS。 列控制電路12針對所選擇之區塊BK內之所選擇之串單元SU，對所選擇之汲極側選擇閘極線SGD-S及所選擇之源極側選擇閘極線SGS-S施加電壓VSG。藉此，選擇電晶體ST1、ST2接通。 位元線BL經由接通狀態之選擇電晶體ST2而與半導體柱75電性連接。源極線CELSRC經由接通狀態之選擇電晶體ST1及井區域702而與半導體柱75電性連接。 於選擇區塊BK之非選擇串單元SU，列控制電路12對非選擇之汲極側選擇閘極線SGD-US施加電壓VSG。列控制電路12對非選擇之源極側選擇閘極線SGS-US施加電壓VSS。藉此，於非選擇串單元，選擇電晶體ST1接通，且選擇電晶體ST2斷開。 於本實施形態中，於選擇區塊BK之選擇串單元(例如串單元SU0)，列控制電路12對所選擇之中間選擇閘極線SGM-S施加來自驅動器129之電壓VSG。藉此，於選擇串單元SU中，中間選擇電晶體ST3接通。 於選擇區塊BK之非選擇串單元，列控制電路12對中間選擇閘極線SGM-US施加接地電壓VSS。藉此，於非選擇串單元，中間選擇電晶體ST3斷開。其結果，於非選擇串單元，下部陣列層110A之半導體柱75與上部陣列層110B之半導體柱75B藉由斷開狀態之中間選擇電晶體ST3而電性分離。 於各串單元中與中間選擇閘極線SGM相鄰之字元線用作虛設字元線之情形時，該虛設字元線各者之電位以與相鄰之中間選擇閘極線SGM-S、SGM-US各者之電位相同之方式進行控制。 再者，由配線延遲所致自開始對配線施加某電壓起直至達到配線之電位所具有之電壓為止產生時滯。 ＜時刻t2a＞ 於時刻t2a，列控制電路12開始對非選擇字元線WL-US施加讀出通過電壓VREAD。列控制電路12開始對非選擇字元線WL-USEL施加電壓VREAD，並且開始對選擇字元線WL-S施加電壓。非選擇字元線WL-US及選擇字元線WL-S之電位上升。 藉此，於控制非選擇字元線WL-US之電位時，可與連接於非選擇字元線WL-US之記憶胞(非選擇胞)中之通道之形成一同地，於連接於選擇字元線WL-S之記憶胞(選擇胞)形成通道。 半導體柱75內之電荷經由所形成之通道而釋放至位元線BL或源極線SL。 其結果，可抑制選擇胞附近之局部之電場集中，而減少對於選擇胞及與選擇胞相鄰之非選擇胞之誤寫入之產生。 如此般，於本實施形態中，執行對於字元線WL之尖峰動作。 ＜時刻t3a＞ 於時刻t3a，於感測放大器電路30，感測放大器單元131藉由定序器19之控制而開始各位元線BL之充電。 選擇字元線WL-S之電位上升至讀出電壓VCGRV以上。列控制電路12使選擇字元線WL-S之電位以收斂為讀出電壓VCGRV之方式降低。再者，繼續對非選擇字元線WL-US施加電壓VREAD。 於非選擇串單元，列控制電路12停止對汲極側選擇閘極線SGD-US施加電壓。藉此，非選擇之汲極側選擇閘極線SGD-US之電位設定為接地電壓VSS。 於選擇串單元，汲極側選擇閘極線SGD-S之電位、源極側選擇閘極線SGS-S之電位、及中間選擇閘極線SGM-S之電位維持為電壓VSG。 於非選擇串單元，中間選擇閘極線SGM-US之電位維持為接地電壓VSS。 於自時刻t1a至時刻t3a為止之期間TA內，對非選擇之汲極側選擇閘極線SGD-US施加電壓VSG，從而連接於汲極側選擇閘極線SGD-US之選擇電晶體ST1接通。於期間TA，非選擇串單元之上部半導體柱75B與位元線BL電性連接。上部半導體柱75B內之電荷經由接通狀態之選擇電晶體ST1而釋放至位元線BL。 另一方面，於期間TA，對非選擇之中間選擇閘極線SGM-US及非選擇之源極側選擇閘極線SGS-US施加接地電壓VSS，從而連接於中間選擇閘極線SGM-US之選擇電晶體ST3及連接於非選擇之源極側選擇閘極線SGS-US之選擇電晶體ST2斷開。 因此，非選擇串單元之下部半導體柱75A自位元線BL及源極線CELSRC電性分離而為電性浮動之狀態。其結果，伴隨非選擇字元線WL-US之電位之上升，而浮動狀態之半導體柱75A進行通道升壓。 ＜時刻t4a＞ 於經過位元線BL之充電等待期間(進展期間)TB後，於時刻t4a，位元線BL之電位設定為某大小之電壓Vpre左右。選擇字元線WL-S之電位設定為讀出電壓VCGRV，非選擇字元線WL-US之電位設定為讀出通過電壓VREAD。 被施加讀出通過電壓VREAD之非選擇胞接通。 關於選擇胞MC，具有讀出電壓VCGRV以下之臨限值電壓之記憶胞MC接通，具有較讀出電壓VCGRV大之臨限值電壓之記憶胞MC斷開。 於藉由施加讀出電壓VCGRV而選擇胞MC接通之情形時，電流(胞電流)於位元線BL與源極線CELSRC之間流通。伴隨電流之產生，而感測放大器單元131內之連接於位元線BL之節點之電位變動。另一方面，於施加讀出電壓VCGRV時選擇胞斷開之情形時，電流不於連接於斷開狀態之選擇胞之位元線BL與源極線SL之間流通。於該情形時，連接於位元線BL之節點之電位不變動。 感測放大器單元131感測位元線中有無產生電流。感測放大器單元131將與該感測結果對應之信號擷取至與各位元線對應之鎖存電路。 如此般，針對1位元之資料，將讀出電壓VCGR用作基準(判定位準)，判定記憶胞MC所記憶之資料為“1”資料還是“0”資料。 於記憶胞之臨限值電壓之判定時，藉由半導體柱75A之通道升壓而部分99A之字元線WL-US與半導體柱75A之電位差變小。因此，部分99A之電容成分自選擇區塊內之電容成分中削減。其結果，非選擇串單元之因半導體柱引起之負載減少。 再者，於圖12中，為了讀出1位元之資料，而讀出電壓VCGR之電壓值設定為固定值。但是，於1個記憶胞記憶2位元以上之資料之情形時，為了將記憶胞MC內之資料一位元一位元地連續地讀出，而讀出電壓VCGR有時包含複數個電壓值。 ＜時刻t5a及時刻t6a＞ 於感測位元線BL中有無產生電流後，於時刻t5a及時刻t6a，使各配線失效。 於時刻t5a，感測放大器單元131將位元線BL之電位設定為接地電壓VSS。 於時刻t6a，將各選擇閘極線SGD、SGM、SGS之電位、及字元線WL-S、WL-US之電位依次設定為電壓Vss。 如此般，於自時刻t5a至時刻t6a為止之期間內，選擇區塊BK內之各配線SGD、SGS、SGM、WL、BL失效。 藉此，來自記憶胞MC之資料之讀出結束。 定序器19將就緒/忙碌信號R/B之信號位準改變為H位準。藉此，向記憶體控制器5通知快閃記憶體1內部之讀出動作結束。 已自記憶胞讀出之資料自快閃記憶體1傳輸至記憶體控制器5。 如上述般，本實施形態之快閃記憶體1中之對於上部陣列層內之記憶胞之讀出動作結束。 [對於下部陣列層之記憶胞之讀出動作] 利用圖13，就對於上部陣列層之記憶胞之資料之讀出動作進行說明。對於下部陣列層110A之記憶胞之資料之讀出除選擇字元線WLk之控制以外，關於非選擇串單元之選擇閘極線之控制，亦與對於上部陣列層110B之記憶胞之資料之讀出不同。 ＜時刻t1b＞ 於接收指令及選擇位址(時刻t0)後，於時刻t1b，源極線・井控制電路50對源極線CELSRC(SL)施加接地電壓VSS。 列控制電路12針對所選擇之區塊BLK內之選擇串單元SU，對所選擇之各選擇閘極線SGD-S、SGS-S施加電壓VSG。於本實施形態中，於選擇串單元，列控制電路12將來自驅動器129之電壓VSG施加至所選擇之中間選擇閘極線SGM-S。藉此，於選擇串單元，中間選擇電晶體ST3接通，而下部半導體柱75A與上部半導體柱75B電性連接。於選擇串單元，半導體柱75藉由接通狀態之中間選擇電晶體ST1、ST2、ST3而與位元線BL及源極線CELSRC電性連接。 於選擇字元線WL-S為下部陣列層110A內之字元線之情形時，於選擇區塊之非選擇串單元，列控制電路12對非選擇之汲極側選擇閘極線SGD-US施加電壓VSS，對非選擇之源極側選擇閘極線SGS-US施加電壓VSG。藉此，於非選擇串單元，電晶體ST1斷開，且電晶體ST2接通。又，於非選擇串單元，列控制電路12對中間選擇閘極線SGM-US施加電壓VSS。藉此，於非選擇串單元，中間選擇電晶體ST3斷開。 其結果，於非選擇串單元，上部半導體柱75B與下部半導體柱75A藉由斷開狀態之中間選擇電晶體ST3而電性分離。 ＜時刻t2b＞ 於時刻t2b，列控制電路12藉由尖峰動作而開始對字元線WL-S、WL-US施加讀出通過電壓VREAD。非選擇字元線WL-US及選擇字元線WL-S之電位上升。 於期間TA，半導體柱75內之電荷經由接通狀態之電晶體而釋放至位元線BL或源極線SL。 ＜時刻t3b＞ 於時刻t3b，列控制電路12自選擇字元線WLk中之讀出電壓VCGRV以上之電位降低至讀出電壓VCGRV。感測放大器電路13對位元線BL進行充電。 於非選擇串單元，列控制電路12停止對源極側選擇閘極線SGS-US施加電壓VSG。藉此，非選擇之源極側選擇閘極線SGS-US之電位設定為接地電壓VSS，而選擇電晶體ST2斷開。 再者，於選擇串單元，汲極側選擇閘極線SGD-S之電位、源極側選擇閘極線SGS-S之電位、及中間選擇閘極線SGM-S之電位維持為電壓VSG。又，於非選擇串單元，中間選擇閘極線SGM之電位維持為接地電壓VSS。 ＜時刻t4b＞ 於期間TB之位元線之充電後，於時刻t4b，位元線BL之電位設定為電壓Vpre左右。選擇字元線WL-S之電位設定為讀出電壓VCGRV，非選擇字元線WL-US之電位設定為讀出通過電壓VREAD。 如上述般，根據基於讀出電壓VCGRV之施加之選擇胞MC之接通或斷開而對位元線BL流通胞電流。 感測放大器單元131感測位元線中有無產生電流(或節點電位之變動)。感測放大器單元131將與該感測結果對應之信號擷取至與各位元線對應之鎖存。 於下部陣列層110A內之記憶胞之臨限值電壓之判定動作時，非選擇串單元SU之上部半導體柱75B進行通道升壓。 因此，於非選擇串單元中之上部陣列層110B內之半導體柱-字元線間之電容成分(負載)減少之狀態下，判定記憶胞MC所保持之資料。 ＜時刻t5b及時刻t6b＞ 於時刻t5b，感測放大器電路13將位元線BL之電位設定為接地電壓VSS。 於時刻t6b，將各選擇閘極線SGD、SGM、SGS之電位、及字元線WL-S、WL-US之電位依次設定為電壓Vss。 如此般，於自時刻t5b至時刻t6b為止之期間內，選擇區塊BK內之各配線失效，而來自選擇胞之資料之讀出結束。 已自記憶胞讀出之資料自快閃記憶體1傳輸至記憶體控制器5。 如上述般，本實施形態之快閃記憶體1中之對於下部陣列層內之記憶胞之讀出動作結束。 (b-2-2)寫入動作 利用圖14，對本實施形態之快閃記憶體之寫入動作進行說明。圖14係表示本實施形態之快閃記憶體之寫入動作時之各配線之電壓波形之圖。 ＜時刻t20＞ 如圖14所示，例如，記憶體控制器5於時刻t20，根據來自主機裝置600之要求，將寫入指令、應寫入資料之位址(選擇位址)、及應寫入之資料發送至快閃記憶體1。快閃記憶體1接收寫入指令、選擇位址及資料。定序器19基於寫入指令開始寫入動作。 於快閃記憶體1，寫入動作包含1個以上之寫入循環。藉由執行1個以上之寫入循環，而將資料寫入至屬於選擇位址之記憶胞內。 寫入循環包含編程動作與驗證動作。藉由編程動作，而記憶胞之臨限值電壓朝正方向偏移。藉由驗證動作，判定記憶胞之臨限值電壓是否達到與應寫入之資料對應之值。 定序器19以如下述般執行寫入動作之方式，控制快閃記憶體1內之各電路。 ＜時刻t21＞ 於編程動作時，於時刻t21，感測放大器電路13開始位元線BL之電位之控制。 於感測放大器電路13，感測放大器單元131對連接於應寫入資料之記憶胞之位元線BL施加接地電壓VSS。藉此，記憶胞MC設定為可編程狀態(programable)。 於感測放大器電路13，感測放大器單元131對連接於不寫入資料之記憶胞之位元線BL施加電壓V1。藉此，記憶胞MC設定為編程禁止狀態(inhibit)。再者，設定為編程禁止狀態之記憶胞係應維持為“Er”位準之記憶胞或臨限值電壓已達到與應寫入之資料對應之值之記憶胞。 列控制電路12開始各選擇閘極線SGD-S、SGD-US、SGS-S、SGS-US、SGM-S、SGM-US之電位之控制。 列控制電路12對選擇串單元之汲極側選擇閘極線SGD-S施加電壓VSGD。列控制電路12對非選擇串單元之汲極側選擇閘極線SGD-US施加電壓VSGD。 列控制電路12對選擇串單元之中間選擇閘極線SGM-S施加電壓VSGM。列控制電路12對非選擇串單元之中間選擇閘極線SGM-US施加接地電壓VSS。 列控制電路12對選擇串單元之源極側選擇閘極線SGS-S施加電壓VSGS，對非選擇串單元之源極側選擇閘極線SGS-US施加接地電壓VSS。 源極線驅動器15對源極線CELSRC施加電壓V2。 電壓VSGD、VSGS、VSGM為選擇電晶體ST1、ST2、ST3之接通電壓。電壓VSGD、VSGS、VSGM例如為5 V至6 V左右。電壓V1為1.5 V至2.5 V左右。電壓V2為0.8 V至1.2 V左右。 於選擇串單元，於被施加電壓VSS之位元線BL之NAND串111中，選擇電晶體ST1、ST3接通，而半導體柱75與位元線電性連接。於被施加電壓V1之位元線BL之NAND串111中，選擇電晶體ST1切斷，而位元線BL自半導體柱75電性分離。 又，於非選擇串單元，選擇電晶體ST1接通，且選擇電晶體ST3斷開。於非選擇串單元，上部半導體柱75B連接於位元線BL，且下部半導體柱75A自位元線BL電性分離。 再者，關於與選擇串單元共用中間選擇閘極線SGM及源極側選擇閘極線SGS之非選擇串單元，與讀出動作同樣地，非選擇串單元之中間選擇閘極線SGM及源極側選擇閘極線SGS之電位與選擇串單元之中間選擇閘極線SGM及源極側選擇閘極線SGS之電位相同。 ＜時刻t22＞ 於時刻t22，列控制電路12開始字元線WL之電位之控制。列控制電路12對字元線WL施加寫入通過電壓Vpass。 列控制電路12使非選擇之汲極側選擇閘極線SGD-US之電位自電壓VSGD降低至接地電壓VSS。藉此，汲極側選擇閘極線SGD-US之選擇電晶體ST2斷開，而非選擇串單元之半導體柱75自位元線BL電性分離。 ＜時刻t23＞ 於時刻t23，列控制電路12使選擇字元線WL-S之電位自寫入通過電壓Vpass上升至編程電壓VPGM。非選擇字元線WL-US之電位維持為寫入通過電壓Vpass。再者，編程電壓VPGM之電壓值根據寫入動作之進展而變化。根據寫入循環之執行次數，對編程電壓VPGM之初始值依次相加某電壓值(升壓電壓)。 藉由施加編程電壓VPGM，而被施加接地電壓VSS之位元線BL之記憶胞之臨限值電壓朝正方向偏移。藉此，可編程狀態之記憶胞之臨限值電壓上升。 連接於被施加電壓V1之位元線BL之選擇電晶體切斷。因此，連接於被施加電壓V1之位元線BL之記憶胞進行通道升壓。藉此，於施加編程電壓VPGM時，編程禁止狀態之記憶胞之臨限值電壓幾乎不變化。 ＜時刻t24至時刻t26＞ 於經過為了記憶胞之臨限值電壓之偏移(對於電荷儲存層之電荷之注入)而確保之期間後，定序器19為了完成編程動作而使各配線之電位降低。 於時刻t24，列控制電路12使選擇字元線WL-S之電位自編程電壓Vpgm降低至電壓Vpass。於時刻t25，列控制電路12使選擇字元線WL-S及非選擇字元線WL-US之電位自電壓Vpass降低至接地電壓VSS。 其後，於時刻t26，針對被施加電壓V1之位元線BL，感測放大器電路13使位元線BL之電位自電壓V1降低至接地電壓VSS。 列控制電路12將選擇選擇閘極線SGD-S、SGS-S、SGM-S之電位設定為接地電壓VSS。源極線驅動器15使源極線CELSRC之電位自電壓V2降低至接地電壓VSS。 藉此，某寫入循環中之編程動作結束。 於圖14所示之編程動作後，執行驗證動作。驗證動作係與讀出動作類似之動作。驗證動作於無來自控制器5之指令之狀態下，與編程動作連續地執行。驗證動作與讀出動作之間之不同之處在於，對選擇字元線WL-S施加包含1個以上之驗證位準之驗證電壓而代替讀出電壓。如此般，於驗證動作中，判定記憶胞MC之臨限值電壓之狀態。再者，根據寫入動作之進展，資料編程已完成之位準之驗證位準亦可自驗證電壓中省略。 於驗證動作中，選擇字元線WL-S為上部陣列層110B內之字元線WLU之情形時，驗證動作藉由與圖12之讀出動作實質上相同之動作而執行。於選擇字元線WL-S為下部陣列層110A內之字元線WLL之情形時，驗證動作藉由與圖13之讀出動作實質上相同之動作而執行。 於選擇胞之臨限值電壓達到與應寫入之資料對應之電壓值之前，反覆執行包含圖14之編程動作與圖11/圖12之驗證動作之寫入循環。 如上述般，執行本實施形態之快閃記憶體之寫入動作。 (b-2-3)刪除動作 利用圖15及圖16，對本實施形態之快閃記憶體之刪除動作進行說明。 [區塊刪除動作] 圖15係表示本實施形態之快閃記憶體之刪除動作時之各配線之電壓波形之圖。於圖15中，表示快閃記憶體之資料以區塊為單位刪除之例。 ＜時刻t30a＞ 如圖15所示，例如，於時刻t30a，基於來自記憶體控制器5之指令(主機裝置之要求)或快閃記憶體1之內部處理，定序器19開始對於刪除對象之區塊(選擇區塊)之刪除動作。 ＜時刻t31a＞ 於時刻t31a，感測放大器電路13及源極線驅動器15開始位元線BL及源極線SL之電位之控制。感測放大器單元131對位元線BL施加刪除電壓VERA。源極線驅動器15對源極線CELSRC施加刪除電壓VERA。 列控制電路12於選擇區塊內開始字元線WL及各選擇閘極線SGD、SGS、SGM之電位之控制。 列控制電路12於選擇區塊內將電壓V3施加至所有串單元之汲極側選擇閘極線SGD、及所有串單元之源極側選擇閘極線SGS。列控制電路12將電壓V3施加至選擇區塊內之所有串單元之中間選擇閘極線SGM。藉此，各選擇電晶體ST1、ST2、ST3接通。電壓V3係較刪除電壓VERA低之電壓。例如，於刪除電壓VERA為20 V左右之情形時，電壓V3為13 V至15 V左右。 列控制電路12對選擇區塊內之所有字元線WL施加接地電壓VSS。 刪除電壓VERA經由位元線BL及源極線CELSRC而施加至半導體柱75及井區域702。 如此般，於刪除動作時，半導體柱75之電位較字元線WL之電位高。藉此，電荷儲存層792內之電荷釋放至半導體柱75。其結果，記憶胞設定為刪除狀態(“Er”位準)。 ＜時刻t32a＞ 於時刻t32a，列控制電路12使選擇閘極線SGD、SGS、SGM之電位自電壓V3降低至接地電壓VSS。 於感測放大器電路13，感測放大器單元131使位元線BL之電位自刪除電壓VERA降低至接地電壓VSS。源極線驅動器15使源極線CELSRC之電位自刪除電壓VERA降低至接地電壓VSS。 藉此，快閃記憶體中之以區塊為單位之刪除動作結束。 [分割刪除動作] 圖16係表示本實施形態之快閃記憶體之刪除動作時之各配線之電壓波形之圖。如上所述，快閃記憶體能夠以較區塊小之單位執行資料之刪除。於圖16中，表示快閃記憶體之資料以區塊內之某控制單位刪除之例。 ＜時刻t30b＞ 如圖16所示，例如，於時刻t30b，基於來自記憶體控制器5之指令(主機裝置之要求)或快閃記憶體1之內部處理，定序器19開始刪除動作。 例如，於執行部分刪除動作之情形時，選擇選擇區塊中設定於區塊內之用於部分刪除之控制單位中之1個。控制單位包含1條以上之字元線。 ＜時刻t31b＞ 於時刻t31b，與區塊刪除動作同樣地，感測放大器單元131對位元線BL施加刪除電壓VERA。源極線驅動器15對源極線CELSRC施加刪除電壓VERA。列控制電路12於選擇區塊內將電壓V3施加至所有串單元SU之汲極側選擇閘極線SGD、所有串單元SU之源極側選擇閘極線SGS、及所有串單元SU之中間選擇閘極線SGM。 於部分刪除動作中，列控制電路12對選擇區塊內之刪除對象之控制單位(選擇控制單位)之字元線WL-S施加接地電壓VSS。 列控制電路12對刪除對象以外之控制單位(非選擇控制單位)之字元線WL-US施加刪除電壓VERA。 再者，用於部分刪除之控制單位(選擇字元線之條數)可為1個陣列層單位，亦可為較陣列層小之單位。又，部分刪除之單位還可為較陣列層大之單位。 關於刪除對象之控制單位，利用半導體柱75與字元線WL-S之間之電位差，將電荷儲存層內之電荷釋放至半導體柱75。其結果，刪除對象之控制單位內之記憶胞設定為刪除狀態。 另一方面，關於非選擇控制單位，藉由將刪除電壓VERA施加至字元線WL-US，而半導體柱75與字元線WL之間之電位差幾乎未產生。其結果，於部分刪除動作中，關於非選擇控制單位內之記憶胞，記憶胞MC之臨限值電壓幾乎未變化而維持為刪除動作前之電壓值。 ＜時刻t32b＞ 於時刻t32b，列控制電路12使非選擇控制單位內之字元線WL-US之電位自刪除電壓VERA降低至接地電壓VSS。 與區塊刪除動作同樣地，將選擇閘極線SGD、SGS、SGM之電位及位元線BL之電位設定為接地電壓VSS，並將源極線CELSRC之電位設定為接地電壓VSS。 藉此，快閃記憶體中之對於較區塊小之控制單位之刪除動作結束。 如上述般，於快閃記憶體之部分刪除動作中，於選擇區塊內之刪除對象之控制單位中刪除資料。另一方面，於選擇區塊內，非刪除對象之控制單位保持部分刪除動作前之資料。 如此般，於本實施形態之快閃記憶體中，選擇性地刪除區塊之某部分之資料。 (c)總結 於本實施形態之作為記憶體裝置之快閃記憶體中，記憶胞陣列包含經積層之複數個陣列層。於該情形時，NAND串具有積層有複數個半導體柱之構造。 本實施形態之快閃記憶體中，除汲極側及源極側選擇閘極線以外，中間選擇閘極線亦連接於NAND串。中間選擇閘極線設置於經積層之半導體柱之接合部之附近區域。NAND串除包含設置於NAND串之一端及另一端之選擇電晶體以外，亦包含連接於中間選擇閘極線之選擇電晶體。 於本實施形態之快閃記憶體，於複數個半導體柱之接合部之附近區域內，以與半導體柱之側面對向之方式設置有導電層。該導電層用作選擇閘極線(中間選擇閘極線)。於中間選擇閘極線與半導體柱之對向部分設置有選擇電晶體。 藉此，本實施形態之快閃記憶體可藉由中間選擇閘極線之電位之控制而控制下方陣列層之半導體柱與上方陣列層之半導體柱之間之電性導通狀態。 本實施形態之快閃記憶體可將非選擇串單元中包含於NAND串中之複數個半導體柱中、複數個陣列層中包含選擇字元線之陣列層內之半導體柱與位元線或源極線電性連接，並將其他陣列層內之半導體柱自位元線或源極線電性分離。 藉此，針對連接於位元線或源極線之半導體柱，可將半導體柱內之電荷去除。 因此，本實施形態之快閃記憶體可減少讀出干擾之產生。 本實施形態之快閃記憶體可對經積層之複數個陣列層中電性分離之部分之半導體柱進行通道升壓。藉此，本實施形態之快閃記憶體可抑制動作中之電容成分之產生。 因此，本實施形態之快閃記憶體可削減因半導體柱之電容成分引起之負載，而可減少因負載引起之電流(負載電流)。其結果，本實施形態之快閃記憶體可抑制記憶胞陣列內產生之電流之峰值、消耗電力增大及動作速度劣化等。 本實施形態之快閃記憶體可藉由選擇閘極線之電位控制(選擇電晶體之接通/斷開)而謀求上部陣列層與下部陣列層之電性分離，藉此，可抑制用於確保元件間之距離之虛設字元線之數量增大。藉此，本實施形態之快閃記憶體可實現記憶胞陣列內之記憶密度之提昇、配線數之削減、記憶胞陣列之厚度(D3方向之尺寸)之減小等。其結果，本實施形態之快閃記憶體可減少快閃記憶體之晶片成本。 如上述般，本實施形態之記憶體裝置可提昇動作特性。 (2)第2實施形態 參照圖17及圖18，對第2實施形態之記憶體裝置及其控制方法進行說明。 第2實施形態之快閃記憶體於記憶胞之臨限值電壓之判定時使用電壓感測方式(位元線屏蔽方式)。 電壓感測方式係如下方式，即，藉由感測與記憶胞之接通/斷開對應之位元線之電位之變動，而判定記憶胞之臨限值電壓之狀態。 本實施形態之快閃記憶體之電路及構造之基本構成與第1實施形態之快閃記憶體實質上相同。但是，於電壓感測方式之快閃記憶體中，存在1個感測放大器單元131控制相鄰之2條位元線(第偶數條及第奇數條位元線)之情形。 (2a)動作例 [對於上部陣列層之記憶胞之讀出動作] 圖17係表示本實施形態之快閃記憶體之讀出動作時之各配線之電壓波形之圖。 ＜時刻t11a＞ 如圖17所示，與電流感測方式之快閃記憶體中之資料之讀出同樣地，於時刻t0，定序器19基於來自記憶體控制器5之讀出指令及選擇位址，開始資料之讀出動作。 於時刻t11a，列控制電路12開始汲極側選擇閘極線SGD-S、SGD-US之電位、及中間選擇閘極線SGM-S、SGM-US之電位之控制。 列控制電路12對選擇串單元之源極側選擇閘極線SGS-S施加電壓VSG。列控制電路12對非選擇串單元之源極側選擇閘極線SGS-US施加接地電壓VSS。 ＜時刻t12a及時刻t13a＞ 於時刻t12a，列控制電路12開始對字元線WLU、WLL施加電壓。 自時刻t12a至時刻t13a為止，於期間TA內，對汲極側選擇閘極線SGD-US施加電壓VSG，而選擇電晶體ST1接通。藉此，非選擇串單元之上部陣列層110B之半導體柱75B經由接通狀態之電晶體ST1而與位元線BL電性連接。其結果，除選擇串單元之半導體柱75內之殘留電荷以外，上部陣列層110B之半導體柱75A之殘留電荷亦釋放至位元線BL。 於期間TA，關於非選擇串單元SU，藉由對於源極側選擇閘極線SGS-US及中間選擇閘極線SGM之接地電壓VSS而選擇電晶體ST2及選擇電晶體ST3斷開。因此，於期間TA，下部陣列層110A之半導體柱75A自位元線BL及源極線CELSRC電性分離而成為浮動狀態。 於時刻t13a，列控制電路12為了將上部陣列層110B內之選擇字元線WL-S之電位設定為讀出電壓VCGRV而控制選擇字元線WL-S。感測放大器單元131開始對位元線BL施加電壓。此處，於1個感測放大器單元131控制2條位元線之情形時，感測放大器單元131對一位元線(例如，第奇數條位元線)進行充電，對另一位元線(例如，第偶數條位元線)施加接地電壓VSS。 列控制電路12使非選擇串單元之汲極側選擇閘極線SGD-US之電位自電壓VSG降低至接地電壓VSS。所選擇之汲極側選擇閘極線SGD-S之電位維持為電壓VSG。 列控制電路12與選擇字元線WL-S及位元線BL之控制一同地，使源極側選擇閘極線SGS-S之電位自電壓VSG降低至接地電壓VSS。藉由施加接地電壓VSS，而源極側選擇閘極線SGS-S之選擇電晶體ST2斷開。位元線BL及半導體柱75藉由斷開狀態之選擇電晶體ST1而自源極線CELSRC電性分離，藉此，對位元線BL及半導體柱75進行充電。 ＜時刻t14a＞ 於自時刻t13a至時刻t14a為止之期間TB內，位元線BL充電為所期望之電位Vpre。 於時刻t14a，選擇字元線WL-S之電位設定為讀出電壓VCGRV。列控制電路12使源極側選擇閘極線SGS-S之電位自接地電壓VSS上升至電壓VSG。 於選擇串單元，源極側選擇閘極線SGS-S之電位達到電壓VSG時，選擇電晶體ST2接通，而源極線CELSRC與半導體柱75B電性連接。此時，於非選擇串單元，下部半導體柱75A進行通道升壓。 於施加讀出電壓VCGRV時，選擇胞接通之情形時，位元線BL與源極線CELSRC電性連接，而位元線BL進行放電。藉此，位元線BL之電位自電壓Vpre降低。感測放大器單元131感測位元線BL之電位之降低。 於施加讀出電壓VCGRV時，選擇胞斷開之情形時，位元線BL自源極線CELSRC電性分離。藉此，位元線BL之電位維持電壓Vpre。感測放大器單元131感測位元線BL之電位之維持。 如此般，於電壓感測方式之資料之讀出動作中，各感測放大器單元131感測位元線BL有無電位變動。藉此，判別記憶胞MC之資料。 於記憶胞之臨限值電壓之判定時，非選擇串單元之下部半導體柱進行通道升壓，因此，因下部半導體柱之電容成分引起之負載減少。 ＜時刻t15a至時刻t16a＞ 於時刻t15a，感測放大器單元131使位元線BL之電位自電壓Vpre降低至接地電壓VSS。 於時刻t16a，列控制電路12使各選擇閘極線SGD-S、SGM-S、SGS-S之電位自電壓VSG降低至接地電壓VSS。列控制電路12使選擇字元線WL-S之電位自電壓VCGRV降低至接地電壓VSS，並使非選擇字元線WL-US之電位自讀出通過電壓VREAD降低至接地電壓VSS。 藉此，對於上部陣列層110B之記憶胞之資料之讀出結束。 [對於下部陣列層之記憶胞之讀出動作] 利用圖18，對電壓讀出方式之快閃記憶體中之來自下部陣列層之記憶胞之資料之讀出進行說明。圖18係表示本實施形態之快閃記憶體之讀出動作時之各配線之電壓波形之圖。 ＜時刻t11b＞ 如圖18所示，與圖17之例同樣地，基於讀出指令及選擇位址開始資料之讀出動作後(時刻t0)，於時刻t11b，列控制電路12對選擇串單元之各選擇閘極線SGD-S、SGS-S、SGM-S施加電壓VSG。 於選擇下部陣列層110A之字元線WLL之情形時，列控制電路12對非選擇串單元之汲極側選擇閘極線SGD-US施加接地電壓VSS。列控制電路12對選擇串單元之源極側選擇閘極線SGS-S及非選擇串單元之源極側選擇閘極線SGS-US施加電壓VSG。列控制電路12對非選擇串單元之中間選擇閘極線SGM-US施加接地電壓VSS。 ＜時刻t12b及時刻t13b＞ 於時刻t12b，列控制電路12開始對字元線WLU、WLL施加電壓VREAD。 於期間TA(時刻t12b～時刻t13b)，對源極側選擇閘極線SGS-S施加電壓VSG，而選擇電晶體ST1接通。藉此，非選擇串單元之下部陣列層110A之半導體柱75A與源極線CELSRC電性連接。其結果，除選擇串單元之半導體柱75之殘留電荷以外，於非選擇串單元，半導體柱75A之殘留電荷亦釋放至源極線CELSRC(或井區域)。 於期間TA，對中間選擇閘極線SGM-S施加接地電壓VSS。藉此，非選擇串單元中之上部陣列層110B之半導體柱75B自源極線CELSRC電性分離。於上部陣列層110B，半導體柱75B具有電性浮動之狀態。 於時刻t13b，感測放大器單元131開始位元線BL之充電。列控制電路12使所選擇之源極側選擇閘極線SGS-S及非選擇之源極側選擇閘極線SGS-US之電位自電壓VSG降低至接地電壓VSS。列控制電路12對下部陣列層110A內之選擇字元線WL-S施加讀出電壓VCGRV。 ＜時刻t14b＞ 於時刻t14b，列控制電路12使源極側選擇閘極線SGS-S之電位自接地電壓VSS上升至電壓VSG。藉由電晶體ST2接通，而源極線CELSRC與半導體柱75A電性連接。 藉由施加讀出電壓VCGRV，而選擇胞接通或斷開。與選擇胞之接通/斷開對應之位元線BL之電位之變化由感測放大器單元131感測。 其結果，判別記憶胞MC之資料。 於期間TC，於記憶胞之資料之判別時，非選擇串單元中之上部陣列層110B之半導體柱75A進行通道升壓，而半導體柱75A與字元線WLU之間之電容成分幾乎未產生。 ＜時刻t15b至時刻t16b＞ 於時刻t15b，感測放大器單元131使位元線BL之電位降低至接地電壓VSS。 於時刻t16b，列控制電路12使各選擇閘極線SGD-S、SGM-S、SGS-S之電位降低至接地電壓VSS。列控制電路12使選擇字元線WL-S及非選擇字元線WL-US之電位降低至接地電壓VSS。 藉此，對於下部陣列層110A內之記憶胞之資料之讀出結束。 再者，於本實施形態中，資料之寫入動作及刪除動作藉由與第1實施形態相同之動作而執行。於寫入動作時，應用圖17及圖18之動作作為驗證動作。 如上述般，本實施形態之快閃記憶體即便於在快閃記憶體之讀出動作(及驗證動作)時之記憶胞之臨限值電壓之判定時應用電壓感測方式之情形時，於動作時，亦能夠抑制讀出干擾，並且能夠削減選擇區塊內之某部分之電容成分。其結果，可減少因半導體柱之電容成分引起之負載。 因此，本實施形態之快閃記憶體獲得與第1實施形態相同之效果。 因此，第2實施形態之快閃記憶體可提昇動作特性。 (3)第3實施形態 參照圖19，對第3實施形態之記憶體裝置及其控制方法進行說明。 圖19係表示本實施形態之快閃記憶體之讀出動作(或驗證動作)時之各配線之電壓波形之圖。 於本實施形態中，於電流感測方式之快閃記憶體，對於上部陣列層之非選擇字元線之電壓之施加時序與對於下部陣列層之非選擇字元線之電壓之施加時序互不相同。 (動作例) [對於上部陣列層之記憶胞之讀出動作] ＜時刻t1c及時刻t2c＞ 如圖19所示，開始資料讀出後，於時刻t1c，對汲極側選擇閘極線SGD-S、SGD-US及所選擇之中間選擇閘極線SGM-S施加電壓VSG。 於時刻t2c，於選擇上部陣列層110B內之字元線WL之情形時，開始對選擇字元線WL-S及上部陣列層110B內之非選擇字元線WL-US施加電壓。 於本實施形態中，對於下部陣列層110A內之字元線WLL之電壓之施加係於與對於選擇字元線WL-S所存在之上部陣列層110B內之字元線WLU之電壓不同之時序執行。 因此，於時刻t2c，對於字元線WLL之電壓之施加不開始，而字元線WLL之電位維持為接地電壓VSS。 伴隨字元線WLL之電位維持為接地電壓VSS，而所選擇之源極側選擇閘極線SGS-S之電位維持為接地電壓VSS。 藉由對字元線WLL施加接地電壓VSS，而下部陣列層110A內之記憶胞斷開。上部陣列層110B內之元件及配線不依存於所選擇之源極側選擇閘極線SGS-S之選擇電晶體ST2之接通/斷開而藉由下部陣列層110A內之斷開狀態之記憶胞MC而自源極線CELSRC電性分離。 於藉由施加接地電壓VSS而字元線WLL之記憶胞MC斷開之情形時，即便於開始對上部陣列層110B內之選擇字元線WL-S施加電壓時選擇源極側選擇閘極線SGS-S之電位維持為接地電壓VSS，亦不會對讀出動作產生不良影響。 ＜時刻t3c至時刻t5c＞ 於期間TA(時刻t2c～時刻t3c)之釋放處理後，於時刻t3c，開始對下部陣列層110A內之字元線(非選擇字元線)WLL施加電壓VREAD。關於選擇串單元，開始對源極側選擇閘極線SGS-S施加電壓VSG。 藉此，於自時刻t3c至時刻t4c為止之期間TB內，與位元線BL之充電一同地，將字元線WLL之電位設定為讀出通過電壓VREAD，並將選擇源極側選擇閘極線SGS-S之電位設定為電壓VSG。 於自時刻t4c至時刻t5c為止之期間TC內，於非選擇串單元之下部半導體柱75A已進行通道升壓之狀態下，藉由感測放大器單元131感測有無與選擇胞之接通/斷開對應之胞電流之產生。藉此，讀出選擇胞之資料。 其後，於時刻t5c及時刻t6c，使字元線WL及各選擇閘極線SGD、SGS、SGM失效，而快閃記憶體1之讀出動作完成。 再者，於選擇下部陣列層110A內之字元線WL-L之情形時，對於下部陣列層110A內之字元線WLL之電壓之施加於圖19之時刻t2c開始。其後，對於上部陣列層110B內之字元線WLU之電壓之施加於圖19之時刻t3c開始。 於該情形時，關於選擇及非選擇之串單元，對於各選擇閘極線SGD、SGS、SGM之電壓之施加時序與圖13所示之例相同。但是，於期間TA，亦可對選擇串單元之選擇閘極線SGD-S、SGM-S施加接地電壓VSS。 如上述般，本實施形態之快閃記憶體即便對於字元線之控制之時序不同，亦能夠獲得與上述實施形態實質上相同之效果。 (4)第4實施形態 參照圖20，對第4實施形態之記憶體裝置進行說明。 圖20係表示本實施形態之快閃記憶體之讀出動作(或驗證動作)時之各配線之電壓波形之圖。 於本實施形態中，於電壓感測方式之快閃記憶體，對於上部陣列之非選擇字元線之電壓之施加時序與對於下部陣列之非選擇字元線之電壓之施加時序互不相同。 (動作例) [對於上部陣列層之記憶胞之讀出動作] ＜時刻t11c及時刻t12c＞ 如圖20所示，於時刻t11c，與圖19所示之例同樣地，對選擇閘極線SGD-S、SGD-US、SGM-S施加電壓VSG。 於時刻t12c，基於選擇位址，選擇上部陣列層110B內之字元線WLU。開始對字元線WLU施加電壓。下部陣列層110A內之字元線WLL之電位維持為接地電壓VSS。 於自時刻t11c至時刻t13c為止之期間TA內，選擇串單元及非選擇串單元之源極側選擇閘極線SGS-S、SGS-US之電位維持為接地電壓VSS。由於下部陣列層110A內之記憶胞斷開，故而NAND串111之源極側之選擇電晶體ST2亦可斷開。 於期間TA，半導體柱75A、75B內之電荷經由接通狀態之汲極側選擇電晶體ST1而釋放至位元線BL。 ＜時刻t13c＞ 於時刻t13c，開始位元線之充電。 非選擇串單元之汲極側選擇閘極線SGD-US之電位自電壓VSG轉變為接地電壓VSS。 對下部陣列層110A之字元線(非選擇字元線)WLL(WL-US)施加讀出通過電壓VREAD。 與期間TA連續地，於自時刻t12c至時刻t13c為止之期間TB內，源極側選擇閘極線SGS-S、SGS-US之電位維持為接地電壓VSS。 ＜時刻t14c至時刻t15c＞ 於時刻t14c，於選擇串單元，對源極側選擇閘極SGS-S施加電壓VSG。連接於源極側選擇閘極線SGS-S之選擇電晶體ST2接通。源極線CELSRC經由接通狀態之選擇電晶體ST2而與選擇串單元內之NAND串111電性連接。 於自時刻t14c至時刻t15c為止之期間TC內，根據選擇胞之接通/斷開而藉由感測放大器單元131感測位元線BL之電位之變動。其結果，讀出選擇胞之資料。 於位元線BL之電位之感測時，非選擇串單元之下部柱進行通道升壓，因此，因半導體柱之電容成分引起之負載減少。 再者，於選擇下部陣列層110A內之字元線WLL之情形時，對於下部陣列層110A內之選擇及非選擇字元線WLL之電壓之施加於圖20之時刻t12c開始，對於上部陣列層110B內之字元線WLU之電壓之施加於圖20之時刻t13c開始。於該情形時，對於各選擇閘極線SGD、SGS、SGM之電壓之施加時序與圖18所示之例相同。但是，於期間TA，亦可對選擇串單元之選擇閘極線SGD-S、SGM-S施加接地電壓VSS。 如此般，執行對於下部陣列層110A之記憶胞之讀出動作。 如上述般，本實施形態之快閃記憶體於電壓感測型之快閃記憶體中，即便對於字元線之控制之時序不同，亦能夠提昇動作特性。 (5)第5實施形態 參照圖21及圖22，對第5實施形態之記憶體裝置及其控制方法進行說明。圖21及圖22係表示本實施形態之快閃記憶體之讀出動作(或驗證動作)時之各配線之電壓波形之圖。 於快閃記憶體之資料之讀出動作時，亦可對源極線CELSRC(SL)施加較接地電壓VSS高之電壓VSRC。藉由對源極線(及井區域)施加正之電壓VSRC，即便資料所對應之臨限值分佈之一部分存在於負之電壓區域，亦可根據相對之電位關係而視為記憶胞之臨限值電壓具有正之電壓值之狀態。 以下，對在快閃記憶體之讀出動作中對源極線SL施加某電壓VSRC(VSRC＞VSS)之情形時的本實施形態之快閃記憶體之動作例進行說明。於本實施形態中，快閃記憶體中之各記憶胞之臨限值電壓之判定藉由電流感測方式而執行。 (動作例) [對於上部陣列之讀出動作] ＜時刻t1d＞ 如圖21所示，於時刻t1d，對汲極側選擇閘極線SGD-S、SGD-US、及選擇串單元內之源極側選擇閘極線SGS-S施加電壓VSG。 於本實施形態中，源極線驅動器15對源極線CELSRC施加源極線電壓VSRC。電壓VSRC高於接地電壓VSS。例如，電壓VSRC低於電壓VSG。 於對源極線CELSRC施加電壓VSRC之情形時，列控制電路12對非選擇串單元之源極側選擇閘極線SGS-US及中間選擇閘極線SGM-US施加電壓VSRC。 由於電壓VSG遠高於電壓VSRC，故而即便對電晶體ST1、ST2、ST3之源極/汲極施加電壓VSRC，閘極被施加電壓VSG之選擇電晶體ST1、ST2、ST3亦接通。再者，亦可考慮電壓VSRC之施加而對選擇閘極線SGD、SGS、SGM施加較電壓VSG高之電壓。 例如，於時刻t1d，感測放大器單元131對位元線BL施加電壓VSRC。藉由將位元線BL之電位設定為與源極線CELSRC之電位相同，可抑制貫通電流於NAND串111內流通。惟於期間TA，位元線BL之電位亦可設定為接地電壓VSS。 又，於非選擇串單元，即便對閘極施加電壓VSRC，於對電晶體之源極/汲極施加電壓VSRC之情形時，閘極與源極/汲極之間之電位亦實質上相等，故選擇電晶體ST1、ST2、ST3為斷開狀態。 ＜時刻t2d至時刻t3d＞ 於時刻t2d，開始對字元線WLU、WLL施加電壓。與上述實施形態同樣地，於期間TA，殘留電荷經由接通狀態之選擇電晶體ST1、ST2自半導體柱75釋放至位元線BL或源極線CELSRC。於非選擇串單元，下部陣列層110A之半導體柱75A藉由斷開狀態之選擇電晶體ST2、ST3而自位元線BL及源極線CELSRC電性分離。 於時刻t3d，對複數條字元線WLU、WLL中之上部陣列層110B內之選擇字元線WL-S之電位以設定為讀出電壓VCGRV之方式進行控制。非選擇之汲極側選擇閘極線SGD-US之電位自電壓VSG降低至電壓VSRC。 再者，於期間TA，位元線BL之電位設定為接地電壓VSS之情形時，於時刻t3d，開始位元線BL之充電。 ＜時刻t4d至時刻t6d＞ 於自時刻t4d至時刻t5d為止之期間TC，感測位元線BL中有無電流產生。於期間TC，源極線CELSRC及非選擇之選擇閘極線SGD-US、SGM-US、SGS-US之電位維持為電壓VSRC。 於期間TC，於非選擇串單元，將下部陣列層110A之半導體柱75A予以通道升壓，而幾乎未產生字元線WL與半導體柱75A之間之電容成分。因此，於因半導體柱75A之寄生電容引起之負載減輕之狀態下，判定記憶胞之臨限值電壓之狀態。 於時刻t5d，位元線BL之電位設定為接地電壓VSS。 於時刻t6d，字元線WLU、WLL之電位、及選擇閘極線SGD、SGM、SGS之電位設定為接地電壓VSS。 於自時刻t3d至時刻t6d為止之期間內，源極線CELSRC之電位、非選擇之選擇閘極線SGD-US、SGM-US、SGS-US之電位維持為電壓VSRC。 於時刻t6d，源極線驅動器15控制源極線CELSRC，將源極線CELSRC之電位設定為接地電壓VSS。列控制電路12將非選擇之選擇閘極線SGD-US、SGM-US、SGS-US之電位設定為接地電壓VSS。 藉此，本實施形態之快閃記憶體中之來自上部陣列層110B內之記憶胞MC之資料之讀出結束。 [對於下部陣列層之記憶胞之讀出動作] 利用圖22，對來自下部陣列層內之記憶胞之資料之讀出進行說明。 ＜時刻t1e＞ 於對於下部陣列層110A之讀出動作時，於時刻t1e，對源極線CELSRC、及非選擇串單元之汲極側選擇閘極線SGD-US、SGM-US施加電壓VSRC。對非選擇串單元之源極側選擇閘極線SGS-US施加電壓VSG。 關於選擇串單元之各選擇閘極線SGD-S、SGS-S、SGM-S之電位，與圖21之例同樣地進行控制。 ＜時刻t2e至時刻t3e＞ 於時刻t2e，開始對字元線WLU、WLL施加電壓。 於期間TA，殘留電荷經由接通狀態之電晶體ST1、ST2、ST3而釋放至位元線BL或源極線CELSRC。 於時刻t3e，將下部陣列層110A之選擇字元線WL-S之電位設定為讀出電壓VCGRV，並且將非選擇之源極側選擇閘極線SGS-US之電位設定為電壓VSRC。 ＜時刻t4e至時刻t6e＞ 於位元線BL被充電為特定之電位Vpre後，與圖21之例同樣地，於期間TC內，感測位元線BL之電流。於期間TC，非選擇串單元之上部半導體柱75B進行通道升壓，而因其上部半導體柱75B之電容成分引起之負載減少。 其後，於時刻t5e及時刻t6e，將各配線之電位設定為接地電壓VSS。 如上述般，本實施形態之快閃記憶體中之來自下部陣列層110A內之記憶胞之資料之讀出結束。 再者，於驗證動作中，亦可藉由應用與圖21或圖22所示之動作類似之動作而判定寫入動作時之記憶胞之臨限值電壓之狀態。 如本實施形態般，於對源極線CELSRC(SL)施加較接地電壓高之電壓VSRC之狀態下執行讀出動作(或驗證動作)之情形時，本實施形態之快閃記憶體亦能夠提昇動作特性。 (6)第6實施形態 參照圖23及圖24，對第6實施形態之記憶體裝置及其控制方法進行說明。圖23及圖24係表示實施形態之快閃記憶體之讀出動作(或驗證動作)時之各配線之電壓波形之圖。 於快閃記憶體之讀出動作(或驗證動作)藉由電壓感測方式執行之情形時，亦可對源極線SL施加電壓VSRC。 以下，對本實施形態之快閃記憶體於對源極線SL施加電壓VSRC之狀態下執行電壓感測方式之記憶胞之臨限值電壓之判定之例進行說明。 (動作例) [對於上部陣列層之讀出動作] 利用圖23，對本實施形態之快閃記憶體中之電壓感測方式之對於上部陣列層之記憶胞之讀出動作進行說明。 ＜時刻t11d至時刻t12d＞ 如圖23所示，於時刻t11d，對汲極側選擇閘極線SGD-S、SGD-US、源極側選擇閘極線SGS-S、及中間選擇閘極線SGM-US施加電壓VSG。於非選擇串單元，對中間選擇閘極線SGM-US及源極側選擇閘極線SGS-US施加電壓VSRC。 對源極線CELSRC施加電壓VSRC。例如，對位元線BL施加電壓VSRC。 如上述般，選擇串單元之各選擇電晶體ST1、ST2、ST3接通，且非選擇串單元之汲極側選擇電晶體ST1接通。 於期間TA(時刻t12d～時刻t13d)，半導體柱75內之電荷經由接通狀態之選擇電晶體ST1、ST2、ST3而釋放至位元線BL或源極線CELSRC。 ＜時刻t13d＞ 於時刻t13d，開始位元線BL之充電。 源極側選擇閘極線SGS-S之電位自電壓VSG降低至電壓VSRC。藉此，連接於源極側選擇閘極線SGS-S之選擇電晶體ST2斷開，於選擇串單元，位元線BL及半導體柱75於與源極線CELSRC電性分離之狀態下進行充電。 非選擇之汲極側選擇閘極線SGD-US之電位自電壓VSG降低至電壓VSRC，而選擇電晶體ST2斷開。 上部陣列層110B內之選擇字元線WL-S之電位設定為讀出電壓VCGRV。 ＜時刻t14d＞ 於時刻t14d，於選擇串單元，源極側選擇閘極線SGS-S之電位自電壓VSRC上升至電壓VSG。藉此，選擇電晶體ST2接通，而下部半導體柱75A與源極線CELSRC電性連接。 於期間TC，感測位元線BL之電位，將上部陣列層110B內之記憶胞之資料讀出。此時，於非選擇串單元，藉由下部陣列層110A內之半導體柱75A之通道升壓而半導體柱75A與字元線WLL之間之電容成分減少。 ＜時刻t15d及時刻t16d＞ 於時刻t15d，停止對位元線BL充電，而位元線BL之電位設定為接地電壓VSS。 於時刻t16d，字元線WLU、WLL之電位、及所選擇之選擇閘極線SGD-S、SGM-S、SGS-S之電位設定為接地電壓VSS。非選擇之選擇閘極線SGD-US、SGM-US、SGS-SU之電位設定為接地電壓VSS。 源極線驅動器15將源極線CELSRC之電位設定為接地電壓VSS。 如上述般，本實施形態之快閃記憶體中之來自上部陣列層110B內之記憶胞之資料之讀出結束。 [對於下部陣列層之記憶胞之讀出動作] 利用圖24，對本實施形態之快閃記憶體中之電壓感測方式之對於下部陣列之讀出動作進行說明。 ＜時刻t11e及時刻t12e＞ 如圖24所示，於時刻t11e，除對選擇串單元之各選擇閘極線SGD-S、SGS-S、SGM-S施加電壓VSG以外，亦對非選擇串單元之源極側選擇閘極線SGS-US施加電壓VSG。 對非選擇之汲極側選擇閘極線SGD-US、及非選擇之中間選擇閘極線SGM-US施加電壓VSRC。 與圖23之例同樣地，對源極線CELSRC及位元線BL施加電壓VSRC。 於期間TA，半導體柱75內之電荷經由接通狀態之選擇電晶體ST1、ST2、ST3而釋放至位元線BL或源極線CELSRC。 此時，於非選擇串單元SU，上部半導體柱75B自位元線BL及下部半導體柱75A電性分離。 ＜時刻t13e＞ 於時刻t13e，為了位元線BL及半導體柱75之充電，而源極側選擇閘極線SGS-S、SGS-US之電位自電壓VSG降低至電壓VSRC。藉此，源極側選擇電晶體ST2斷開。 下部陣列層110A內之選擇字元線WL-S之電位朝向讀出電壓VCGRV降低。 ＜時刻t14e至時刻t16e＞ 於時刻t14e，於選擇串單元，源極側選擇閘極線SGS-S之電位自電壓VSRC上升至電壓VSG。藉此，選擇電晶體ST2接通，而下部半導體柱75A與源極線CELSRC連接。 感測與選擇胞之接通/斷開對應之位元線BL之電位狀態，將下部陣列層110A內之記憶胞之資料讀出。 於下部陣列層110A之記憶胞之資料讀出時，於非選擇串單元，藉由上部陣列層110B內之半導體柱75B之通道升壓而半導體柱75B與字元線WLU之間之電容成分減少。其結果，因字元線-上部半導體柱之電容成分引起之負載電流削減。 與圖23之例同樣地，於時刻t15e及時刻t16e，使各配線失效。 如上述般，本實施形態之快閃記憶體中之來自下部陣列層110A內之記憶胞之資料之讀出結束。 即便於在對源極線CELSRC施加較接地電壓VSS高之電壓VSRC之狀態下執行讀出動作之情形時，本實施形態之快閃記憶體亦能夠執行電壓感測方式之讀出動作。 如上述般，本實施形態之快閃記憶體與上述實施形態同樣地，可提昇動作特性。 (7)第7實施形態 參照圖25，對第7實施形態之記憶體裝置及其控制方法進行說明。圖25係表示實施形態之快閃記憶體之讀出動作(或驗證動作)時之各配線之電壓波形之圖。 於電流感測方式之快閃記憶體之讀出動作中，即便為於對源極線SL(CELSRC)施加電壓VSRC之狀態下執行資料讀出之情形，亦可於包含選擇字元線之陣列層與不包含選擇字元線之陣列層之間使字元線之電壓之控制時序不同。藉由使選擇區塊之字元線之一部分於動作之初始時失效，而選擇區塊內產生之胞電流之量削減。其結果，本實施形態之快閃記憶體可降低消耗電力。 [對於上部陣列層之記憶胞之讀出動作] 利用圖25，對本實施形態之快閃記憶體中之電流感測方式之對於上部陣列層之讀出動作進行說明。 ＜時刻t1f＞ 如圖25所示，於時刻t1f，對汲極側選擇閘極線SGD-S、SGD-US、及中間選擇閘極線SGM-S施加電壓VSG。對源極側選擇閘極線SGS-S、SGS-US及中間選擇閘極線SGM-US施加電壓VSRC。 對源極線CELSRC及位元線BL施加電壓VSRC。由於電晶體之閘極之電位與源極/汲極之電位實質上相等，故而閘極被施加電壓VSRC之電晶體ST2、ST3維持斷開狀態。 ＜時刻t2f＞ 於上部陣列層110B內之字元線WLU選擇為讀出動作之對象之情形時，於時刻t2f，開始對字元線WLU施加電壓。 下部陣列層110A內之字元線WLL之電位維持為接地電壓VSS。由於下部陣列層110A之記憶胞為斷開狀態，故而源極側之選擇電晶體ST2亦可為斷開狀態。於該情形時，於時刻t1f及時刻t2f，對選擇串單元之源極側選擇閘極線SGS-S施加電壓VSRC。 ＜時刻3f＞ 於時刻t3f，與選擇字元線WL-S中之讀出電壓VCGRV之控制一同地，開始對下部陣列層110A內之字元線(非選擇字元線)WLL施加電壓。 於選擇串單元，源極側選擇閘極線SGS-S之電位自電壓VSRC上升至電壓VSG。 於非選擇串單元，汲極側選擇閘極線SGD-US之電位自電壓VSG降低至電壓VSRC。藉此，非選擇串單元之汲極側之選擇電晶體ST1斷開。 於自時刻2f至時刻3f為止之期間TA內，殘留電荷經由接通狀態之電晶體ST1、ST3及記憶胞MC而自半導體柱75釋放至位元線BL。於期間TA，下部陣列層110A之字元線WLL之電位設定為接地電壓VSS，藉此，記憶胞MC斷開。上部陣列層110B之半導體柱75B自源極線CELSRC電性分離。於期間TA，即便所選擇之源極側選擇閘極線SGS-S之電位設定為電壓VSRC，亦幾乎不會對半導體柱75B內之殘留電荷之去除產生不良影響。 ＜時刻t4f至時刻t6f＞ 於期間TB之位元線BL之充電後，於自時刻t4f至時刻t5f為止之期間TC內，於非選擇串單元之下部半導體柱75A之電容成分(負載)已減少之狀態下，感測位元線BL中有無產生電流。 其後，將各配線之電位設定為接地電壓VSS。 藉此，本實施形態之快閃記憶體中之來自上部陣列層110B內之記憶胞之資料之讀出結束。 於下部陣列層110A之字元線WLL選擇為讀出對象之情形時，位元線BL、源極線CELSRC、及各選擇閘極線SGS、SGD、SGM之電位之控制與圖22之例相同。 但是，於本實施形態中，對於字元線WLL、WLU之電壓之控制與圖25所示之例不同。對於下部陣列層110A之字元線WLL之電壓之施加於圖25之時刻t2f開始。選擇字元線WL-S中之讀出電壓VCGRV之施加及對於上部陣列層110B之字元線WLU之電壓之施加於圖25之時刻t3f開始。 如此般，執行對於下部陣列層110A之記憶胞之讀出動作。 如上述般，如圖25所示，對於各配線之電壓之施加得以控制之情形時，亦能夠執行選擇區塊之半導體柱內之殘留電荷之釋放處理，而能夠減少資料讀出時之非選擇串單元之電容成分。 因此，本實施形態之快閃記憶體與上述實施形態同樣地，可提昇動作特性。 (8)第8實施形態 參照圖26，對第8實施形態之記憶體裝置及其控制方法進行說明。圖26係表示本實施形態之快閃記憶體之讀出動作(或驗證動作)時之各配線之電壓波形之圖。 於電壓感測方式之快閃記憶體之讀出動作中，即便為對源極線SL施加電壓VSRC而執行之情形，亦可於包含選擇字元線之陣列層與不包含選擇字元線之陣列層之間使字元線之電壓之控制時序不同。 (動作例) [對於上部陣列層之記憶胞之讀出動作] 利用圖26，對本實施形態之快閃記憶體中之電壓感測方式之對於上部陣列層之記憶胞之讀出動作進行說明。 ＜時刻t11f及時刻t12f＞ 如圖26所示，與上述例(例如，圖23之例)同樣地，於時刻t11f，開始選擇閘極線SGD、SGS、SGM、位元線BL及源極線CELSRC之電位之控制。選擇串單元之源極側選擇閘極線SGS-S之電位設定為電壓VSRC。 其後，於選擇上部陣列層110B之字元線WLU之情形時，於時刻t11f，開始對上部陣列層110B之字元線WLU施加電壓。下部陣列層110A內之字元線WLL之電位維持為接地電壓VSS。 由於下部陣列層110A內之記憶胞斷開，故而上部半導體柱75B不與源極線CELSRC連接。因此，於選擇串單元，亦可為選擇閘極線SGS-S之電位設定為電壓VSRC，選擇電晶體ST2斷開。 於期間TA，殘留電荷經由接通狀態之電晶體而自半導體柱75釋放至位元線BL。 ＜時刻t13f＞ 於時刻t13f，開始位元線BL之充電。非選擇之汲極側選擇閘極線SGD-US之電位自電壓VSG降低至電壓VSRC。 對下部陣列層110A內之字元線WLL施加電壓VREAD。上部陣列層110B內之選擇字元線WL-S之電位朝向讀出電壓VCGRV降低。 ＜時刻t14f至時刻t16f＞ 經過期間TB後，於時刻t14f，於選擇串單元，源極側選擇閘極線SGS-S之電位自電壓VSRC上升至電壓VSG。藉此，於選擇串單元，選擇電晶體ST2接通，而源極線CELSRC與半導體柱75B電性連接。 於期間TC，於非選擇串單元之下部半導體柱75A已進行通道升壓之狀態下，感測位元線BL之電位之狀態。藉此，讀出記憶胞之資料。於期間TC，非選擇串單元中之各選擇閘極線SGD-US、SGM-US、SGS-US之電位維持為電壓VSRC。 其後，於時刻t15f及時刻t16f，將各配線之電位設定為接地電壓VSS。 如上述般，對於上部陣列層110B內之記憶胞之資料之讀出動作完成。 [對於下部陣列之讀出動作] 於下部陣列層110A之字元線WLL選擇為讀出對象之情形時，位元線BL、源極線CELSRC、及各選擇閘極線SGS、SGD、SGM之電位之控制與圖24之例相同。 但是，於本實施形態中，對於字元線WLL、WLU之電壓之控制與圖26所示之例不同。對於下部陣列層110A之字元線WLL之電壓之施加於圖26之時刻t12f開始。對於選擇字元線WL-S之電壓VCGRV之施加、及對於上部陣列層110B之字元線WLU之電壓之施加於圖26之時刻t13f開始。 如此般，執行對於下部陣列層110A之記憶胞之資料之讀出。 如圖26所示，對於各配線之電壓之施加得以控制之情形時，亦能夠執行選擇區塊之半導體柱內之釋放處理，而能夠減少資料讀出時之非選擇串單元之電容成分及因該電容成分引起之負載。 因此，本實施形態之快閃記憶體與上述實施形態同樣地，可提昇動作特性。 (9)第9實施形態 參照圖27及圖28，對第9實施形態之記憶體裝置及其控制方法進行說明。 如圖7及圖8所示，下部陣列層110A及上部陣列層110B分別包含中間選擇閘極線SGMU、SGML。於該情形時，下部陣列層110A內之中間選擇閘極線SGM之電位與上部陣列100B內之中間選擇閘極線SGM之電位亦可相互獨立地進行控制。 以下，為了說明之明確化，將下部陣列層110A之中間選擇閘極線表記為下部中間選擇閘極線SGML(SGML-S、SGML-US)，將上部陣列層110B之中間選擇閘極線表記為上部中間選擇閘極線SGMU(SGMU-S、SGMU-US)。 (動作例) 以下，利用圖27及圖28，對本實施形態之快閃記憶體之動作例進行說明。例如，於本實施形態中，於快閃記憶體之讀出動作時應用電流感測方式之讀出動作。 [對於上部陣列之讀出動作] 圖27係用於對本實施形態之快閃記憶體之讀出動作中之來自上部陣列內之記憶胞之資料之讀出進行說明的電壓波形圖。 ＜時刻t1g＞ 如上述般，於時刻t0，定序器19開始讀出動作。基於選擇位址，將上部陣列層110B內之複數條字元線WLU中之1條設定為選擇字元線WL-S。 如圖27所示，於時刻t1g，藉由列控制電路12對選擇串單元內之各選擇閘極線SGD-S、SGS-S、SGMU-S、SGML-S施加電壓VSG。 關於非選擇串單元，列控制電路12對汲極側選擇閘極線SGD-US施加電壓VSG，對源極側選擇閘極線SGS-US施加接地電壓VSS。 於本實施形態中，於對上部陣列層110B之記憶胞執行資料讀出之情形時，列控制電路12針對各非選擇串單元，對2條中間選擇閘極線SGM-US、SGML-US中、選擇字元線WL-S所屬之上部陣列層110B內之中間選擇閘極線SGMU-US施加接地電壓VSS，對下部陣列層110A內之中間選擇閘極線SGML-US施加電壓VSG。 藉此，於非選擇串單元，中間選擇閘極線SGMU-US之選擇電晶體ST3U斷開，且連接於中間選擇閘極線SGML-US之選擇電晶體ST3L接通。斷開狀態之選擇電晶體ST3U屬於與選擇字元線WL-S相同之陣列層110B內，接通狀態之中間選擇電晶體ST3L屬於與選擇字元線WL-S不同之陣列層110A內。 ＜時刻t2g至時刻t3g＞ 於時刻t2g，開始對字元線WLU、WLL施加電壓。於期間TA，選擇串單元之半導體柱75A、75B內之電荷、及非選擇串單元之上部半導體柱75B之電荷經由接通狀態之電晶體而釋放至位元線BL或源極線CELSRC。 於時刻t3g，開始位元線BL之充電。以將字元線WLU中選擇字元線WLk之電位設定為讀出電壓VCGRV之方式控制選擇字元線WLk。 於非選擇串單元，汲極側選擇閘極線SGD-USEL之電位自電壓VSG降低至接地電壓VSS。 ＜時刻t4g至時刻t6g＞ 於選擇字元線WLk之電位達到讀出電壓VCGRV後，於時刻t4g，於非選擇串單元之半導體柱75之一部分(此處為下部半導體柱75A)已進行通道升壓之狀態下，感測位元線BL之電流。於本實施形態中，與上述例同樣地，因半導體柱所包含之電容成分引起之負載減輕，而判別記憶胞所保持之資料。 其後，於時刻t5x及時刻t6x，控制各配線之電位，將各配線之電位設定為接地電壓VSS。 如上述般，本實施形態之快閃記憶體中之來自上部陣列層之記憶胞之資料之讀出結束。 [對於下部陣列層之記憶胞之讀出動作] 圖28係用於對本實施形態之快閃記憶體之讀出動作中之來自下部陣列層內之記憶胞之資料之讀出進行說明的電壓波形圖。 ＜時刻t1h＞ 與圖27之例同樣地，於時刻t0，定序器19開始讀出動作。基於選擇位址，將下部陣列層110A內之複數條字元線WLL中之1條設定為選擇字元線WL-S。 於時刻t1h，藉由列控制電路12對選擇串單元內之各選擇閘極線SGD-S、SGS-S、SGMU-S、SGML-S施加電壓VSG。 關於非選擇串單元，對汲極側選擇閘極線SGD-US施加接地電壓VSS，對源極側選擇閘極線SGS-US施加電壓VSG。 於對下部陣列層110A之記憶胞執行資料讀出之情形時，不同於圖27之例，針對各非選擇串單元，對上部陣列層110B內之中間選擇閘極線SGMU-US施加電壓VSG，對選擇字元線所屬之下部陣列100A內之中間選擇閘極線SGML-US施加接地電壓VSS。 藉此，於非選擇串單元，上部陣列層110B內之選擇電晶體ST3U接通，且下部陣列層110A內之選擇電晶體ST3L斷開。接通狀態之選擇電晶體ST3U屬於與選擇字元線不同之陣列層110B內，斷開狀態之選擇電晶體ST3L屬於與選擇字元線WL-S相同之陣列層110A內。 ＜時刻t2h至時刻t3h＞ 於時刻t2h，開始對字元線WLU、WLL施加電壓。 於期間TA內，半導體柱75內之電荷釋放至位元線BL或源極線CELSRC。 於時刻t3h，開始位元線BL之充電。對下部陣列層110A內之選擇字元線WLS之電位以設定為讀出電壓VCGRV之方式進行控制。於非選擇串單元，源極側選擇閘極線SGS-US之電位自電壓VSG降低至接地電壓VSS。 ＜時刻t4h至時刻t6h＞ 於選擇字元線WLk之電位達到讀出電壓VCGRV後，於時刻t4h，感測位元線BL之電流。藉此，於因半導體柱之寄生電容引起之負載減少之狀態下，判別記憶胞所保持之資料。 其後，於時刻t5h及時刻t6h，控制各配線之電位，將各配線之電位設定為接地電壓VSS。 藉此，本實施形態之快閃記憶體中之對於下部陣列之讀出動作結束。 再者，圖27及圖28之動作亦可應用於驗證動作。 於本實施形態中，於圖27及圖28之讀出動作中，源極線CELSRC之電位亦可如圖21及圖22之例般設定為較接地電壓VSS高之電壓VSRC。於本實施形態中，對於字元線WL之電壓之施加時序亦可如圖19及圖25之例般，對應於包含選擇字元線WL-S之陣列層而於下部陣列層110A與上部陣列層110B之間不同。 (總結) 於本實施形態之快閃記憶體，串單元內之複數條中間選擇閘極線可相互獨立地進行控制。 於讀出動作時之半導體柱之殘留電荷之釋放期間TA，對非選擇串單元之複數條中間選擇閘極線中包含選擇字元線之陣列層內之中間選擇閘極線SGML施加接地電壓VSS，對不包含選擇字元線之陣列層之中間選擇閘極線施加電壓(電晶體ST3之接通電壓)VSG。 本實施形態之快閃記憶體藉由將2條中間選擇閘極線SGML、SGMU中之一選擇閘極線SGM之選擇電晶體ST3接通，而電晶體能夠使2條中間選擇閘極線間之區域(接合部之附近區域)進行通道升壓。藉此，本實施形態之快閃記憶體可進一步減少因半導體柱之寄生電容引起之負載。 於經積層之半導體柱75A、75B之接合部，上部陣列層110B之最下層之導電層與下部陣列層110A之最上層之導電層之間之距離較於同一陣列層內相鄰之字元線間之距離(間隔)長。又，因製造製程而導致半導體柱之上端與半導體柱之下端不同，因此，接合部999之附近之形狀不均勻。因此，容易於接合部999之附近產生相對較大之電位梯度。有可能因該電位梯度而導致於接合部999產生熱載子。 於接合部999產生之熱載子因包含選擇字元線WL-S之陣列層110內之連接於選擇閘極線SGM之電晶體ST3為斷開狀態、及經積層之中間選擇閘極線SGM間之接合部999之距離相對較長而不易到達至包含選擇字元線之陣列層內。 其結果，本實施形態之快閃記憶體可抑制熱載子產生型之讀出干擾。 如上述般，本實施形態之快閃記憶體可提昇動作特性。 (10)第10實施形態 參照圖29及圖30，對第10實施形態之記憶體裝置及其控制方法進行說明。 於執行電壓感測方式之讀出動作之快閃記憶體，上部陣列層110B內之中間選擇閘極線SGMU與下部陣列層110A內之中間選擇閘極線SGML亦可相互獨立地進行控制。 (動作例) [對於上部陣列層之讀出動作] 圖29係用於對本實施形態之快閃記憶體之讀出動作中之來自上部陣列層內之記憶胞之資料之讀出進行說明的電壓波形圖。 ＜時刻t11g＞ 如圖28所示，於讀出動作之開始時(時刻t0)，基於選擇位址，將上部陣列層110B內之字元線WLU設定為選擇字元線WL-S。 於時刻t11g，藉由列控制電路12對選擇串單元內之各選擇閘極線SGD-S、SGS-S、SGMU-S、SGML-S施加電壓VSG。 關於非選擇串單元，對汲極側選擇閘極線SGD-US施加電壓VSG，對源極側選擇閘極線SGS-US施加接地電壓VSS。 於本實施形態中，關於非選擇串單元，對上部陣列層110B內之中間選擇閘極線SGMU-US施加接地電壓VSS，對下部陣列層110A內之中間選擇閘極線SGML-US施加電壓VSG。 藉此，於非選擇串單元，包含選擇字元線WL-S之陣列層110A內之選擇電晶體ST3U斷開，且不包含選擇字元線WL-S之陣列層110B內之選擇電晶體ST3L接通。 ＜時刻t12g至時刻t13g＞ 於時刻t12g，開始對字元線WLU、WLL施加電壓。 於期間TA之電荷之釋放處理後，於時刻t13g，開始位元線BL之充電。以上部陣列層110B內之選擇字元線WL-S之電位設定為讀出電壓VCGRV之方式控制選擇字元線WL-S。源極側選擇閘極線SGS-S之電位自電壓VSG降低至電壓VSS。 於非選擇串單元，汲極側選擇閘極線SGD-US之電位自電壓VSG降低至接地電壓VSS。中間選擇閘極線SGML-US之電位維持為電壓VSG。 ＜時刻t14g至時刻t16g＞ 於選擇字元線WL-S之電位達到讀出電壓VCGRV後，於時刻t14g，於選擇串單元，對源極側選擇閘極線SGS-S施加電壓VSG。經由接通狀態之選擇電晶體ST2而下部半導體柱75A施加至源極線CELSRC。感測位元線BL之電位。如此般，於非選擇串單元之下部半導體柱75A已進行通道升壓之狀態下，判別記憶胞所保持之資料。 其後，與上述動作例同樣地，於時刻t15g及時刻t16g，控制各配線之電位，將各配線之電位設定為接地電壓VSS。 如上述般，本實施形態之快閃記憶體中之對於上部陣列層110B之記憶胞之讀出動作結束。 [對於下部陣列層之記憶胞之讀出動作] 圖30係用於對本實施形態之快閃記憶體之讀出動作中之來自下部陣列層110A內之記憶胞之資料之讀出進行說明的電壓波形圖。 ＜時刻t11h＞ 與圖29之例同樣地，於時刻t0，基於選擇位址，將下部陣列層110A內之字元線WLL設定為選擇字元線WL-S。 於時刻t11h，對選擇串單元內之各選擇閘極線SGD-S、SGS-S、SGMU-S、SGML-S施加電壓VSG。 關於非選擇串單元，對汲極側選擇閘極線SGD-US施加接地電壓VSS，對源極側選擇閘極線SGS-US施加電壓VSG。於對下部陣列層110A之記憶胞執行資料讀出之情形時，不同於圖29之例，針對各非選擇串單元，對中間選擇閘極線SGMU-US施加電壓VSG，對中間選擇閘極線SGML-US施加接地電壓VSS。 藉此，於非選擇串單元，上部陣列層110B內之選擇電晶體ST3U接通，且包含選擇字元線WL-S之下部陣列層110A內之選擇電晶體ST3L斷開。 ＜時刻t12h至時刻t13h＞ 於時刻12h，開始對字元線WLU、WLL施加電壓。 於半導體柱內之殘留電荷之釋放處理後，於時刻t13h，與位元線BL之充電之開始一同地，對下部陣列層110A內之選擇字元線WL-S之電位以設定為讀出電壓VCGRV之方式進行控制。 於選擇及非選擇串單元，源極側選擇閘極線SGS-S、SGS-US之電位設定為接地電壓VSS。 ＜時刻t14h至時刻t16h＞ 於時刻t14h，選擇字元線WL-S之電位達到讀出電壓VCGRV後，將源極側選擇閘極線SGS-S之電位設定為電壓VSG。 於非選擇串單元之上部半導體柱75B已進行通道升壓之狀態下，感測位元線BL之電位。藉此，判別記憶胞所保持之資料。 其後，於時刻t15z及時刻t16z，控制各配線之電位，將各配線之電位設定為接地電壓VSS。 如上述般，本實施形態之快閃記憶體中之對於下部陣列之讀出動作結束。 如本實施形態般，即便為快閃記憶體藉由電壓感測方式執行讀出動作之情形，本實施形態之快閃記憶體亦能夠獲得與第9實施形態相同之效果。 再者，亦可對本實施形態之快閃記憶體應用如圖20及圖26般之非選擇字元線之激活時序之控制、及如圖23及圖24般之源極線之電位之控制。 (11)變化例 參照圖31至圖34，對實施形態之記憶體裝置及其控制方法之變化例進行說明。 (a)變化例1 ＜構造例＞ 圖31係用於對實施形態之快閃記憶體之構造之變化例進行說明的模式性剖視圖。 如圖31所示，於變化例之快閃記憶體之記憶胞陣列，區塊亦可包含3個以上之陣列層110A、110B、110X。 3個陣列層110A、110B、110X沿相對於基板之表面垂直之方向積層。為了說明之明確化，將設置於下部陣列層110A與上部陣列層110B之間之陣列層110X稱為中間陣列層110X。 中間陣列層110X包含複數個半導體柱(以下，稱為中間半導體柱)75X。中間半導體柱75X之下端與下部半導體柱75A之狀態接觸，中間半導體柱75X之上端與上部半導體柱75B之下端接觸。 例如，中間陣列層110X於中間陣列層110X之上部(上部陣列層側)內包含中間選擇閘極線SGM0b、SGM1b，於中間陣列層110X之下部(下部陣列層側)內包含中間選擇閘極線SGM0c、SGM1c。 中間選擇閘極線SGM0b、SGM1b設置於上部陣列層110B與中間陣列層110X之交界區域內。中間選擇閘極線SGM0c、SGM1c設置於下部陣列層110A與中間陣列層110X之交界區域內。 於中間陣列層110X內，中間選擇閘極線SGM0b、SGM0c間之導電層71作為字元線WL發揮功能。中間選擇閘極線SGM1b、SGM1c間之導電層71亦作為字元線WL發揮功能。再者，中間陣列層110X之字元線WL之一部分亦可用作虛設字元線。 以下，為了說明之明確化，將上部陣列層110B內之中間選擇閘極線SGM表記為中間選擇閘極線SGM0a、SGM1a。將下部陣列層110A內之中間選擇閘極線SGM表記為中間選擇閘極線SGM0d、SGM1d。 於各串單元SU，各陣列層110A、110B、110X內之中間選擇閘極線SGM之電位可相互獨立地進行控制。藉此，可相互獨立地控制中間陣列層110X與上部陣列層110B之間之電性連接、及中間陣列層110X與上部陣列110B之間之電性連接。 ＜動作例＞ 參照圖31及圖32，對本變化例之快閃記憶體之動作例進行說明。圖31及圖32係模式性地表示本變化例之快閃記憶體之動作例之圖。於本例中，快閃記憶體之讀出動作中之各配線之電位之控制時序與第1至第10實施形態中所說明之動作例實質上相同。此處，對上述快閃記憶體之讀出動作之期間(電荷之釋放期間)TA之各中間選擇閘極線SGM之電位之關係進行說明。 圖31模式性地表示選擇上部陣列層110B內之字元線WL之情形時之讀出動作時之各中間選擇閘極線SGM之電位之關係。再者，於圖31中，串單元SU0選擇為動作對象。 如圖31所示，於自選擇閘極線之電位之控制之開始起直至對於選擇字元線WL-S之讀出電壓之施加開始為止的期間TA內，對選擇串單元SU0之各選擇閘極線SGD0、SGS0、SGM0(SGM0a～SGM0d)施加H位準之電壓VSG，而選擇電晶體ST1、ST2、ST3接通。 於期間TA，於非選擇之串單元SU2、SU3，藉由對汲極側選擇閘極線SGD2、SGD3施加電壓VSG而選擇電晶體ST1接通。藉此，於上部陣列層110B內，半導體柱75B之電荷釋放至位元線(未圖示)。其結果，讀出干擾得以抑制。 此時，關於非選擇之串單元SU2、SU3，對中間選擇閘極線SGM1a、SGM1b、SGM1c、SGM1d施加L位準之電壓VSS，而選擇電晶體ST3斷開。 藉此，下部陣列層110A內及中間陣列層110X之半導體柱75A、75X自上部陣列層110B之半導體柱75A、位元線BL及源極線CELSRC電性分離。 因此，於相對上部陣列層110B之記憶胞讀出資料時，中間陣列層110X內之部分99X之半導體柱75X、及下部陣列層110A內之部分99A之半導體柱75A進行通道升壓。 藉此，因上部及中間半導體柱75A、75X之電容成分引起之負載削減。 如下述般，藉由與此類似之控制，執行對於中間陣列層110X及下部陣列層110A之記憶胞之資料之讀出。 圖32之(a)模式性地表示選擇中間陣列層110X內之字元線WL之情形時的讀出動作時之各中間選擇閘極線SGM之電位之關係。 於期間TA，於非選擇串單元SU2、SU3，對中間選擇閘極線SGM1a、SGM1b施加H位準之電壓VSG。藉此，於非選擇串單元，除上部半導體柱75B以外，中間半導體柱75X亦與位元線(未圖示)電性連接。藉此，中間半導體柱75X內之電荷釋放至位元線BL。其結果，讀出干擾得以抑制。 於該情形時，於相對中間陣列層110X之記憶胞讀出資料時，於非選擇串單元，下部陣列層110A內之部分99A之半導體柱75A進行通道升壓，而因下部半導體柱75A之寄生電容引起之負載削減。 再者，若對下部陣列層110A內之中間選擇閘極線SGM1d施加L位準之電壓VSS，則亦可對中間選擇閘極線SGM1c施加H位準之電壓VSG。 為了非選擇串單元中之對於中間陣列層110X內之半導體柱75X之電荷之釋放處理，亦可對上部陣列層110B側之中間選擇閘極線SGM1b施加電壓VSS，對下部陣列層110A側之中間選擇閘極線SGM1c施加電壓VSG。於該情形時，於非選擇串單元，對下部陣列層110A之中間選擇閘極線SGM1d及源極側選擇閘極線SGS1施加電壓VSG，對上部陣列層110B之汲極側選擇閘極線SGM2、SGM3施加電壓VSS。 藉此，中間陣列層110X內之半導體柱75X之電荷經由下部陣列層110A內之半導體柱75A而釋放至源極線(未圖示)。 圖32之(b)模式性地表示選擇下部陣列層110A內之字元線WL之情形時的讀出動作時之各中間選擇閘極線SGM之電位之關係。 於期間TA，於非選擇串單元SU2、SU3，對汲極側選擇閘極線SGD1、SGD2、SGD3施加電壓VSS，對源極側選擇閘極線SGS0、SGS1施加電壓VSG。藉此，非選擇串單元之半導體柱75自位元線電性分離而與源極線電性連接。 對非選擇之中間選擇閘極線SGM1a、SGM1b、SGM1c、SGM1d施加L位準之電壓VSS。藉此，於非選擇串單元，上部陣列層110B及中間陣列層110X之各半導體柱75A、75X自下部陣列層110A之半導體柱75A電性分離。 因此，下部半導體柱75A內之電荷釋放至源極線，而讀出干擾得以抑制。 於相對下部陣列層110A之記憶胞讀出資料時，上部陣列層110B內之部分99B內之半導體柱75B、及上部陣列層110B之部分99B之半導體柱75A進行通道升壓。其結果，因下部及上部半導體柱75A、75B之寄生電容引起之負載削減。 再者，如圖32之(b)般，為了中間陣列層110X內之半導體柱75X之電荷之釋放，亦可對中間選擇閘極線SGM1c、SGM1d施加H位準之電壓VSG。於該情形時，讀出干擾之產生進一步得以抑制。 如本變化例般，即便為記憶胞陣列11包含3個陣列層之情形，亦能夠對選擇區塊BK內之非選擇串單元之半導體柱之一部分進行通道升壓，藉此，可抑制讀出干擾，並且可削減讀出動作(或驗證動作)時之電容成分。 因此，本變化例之快閃記憶體可削減消耗電力，並且可抑制動作速度降低。 (b)變化例2 圖33係用於對實施形態之快閃記憶體之構造之變化例進行說明之圖。圖33表示本變化例之快閃記憶體之剖面構造。 如圖33所示，各選擇閘極線SGD、SGS、SGM及字元線WL亦可針對每一串單元SU而分離。於各串單元間設置有源極線接點CELSRC。各串單元SU不共用各選擇閘極線SGD、SGS、SGM。 於圖33之例之情形時，1個串單元與1個區域FNG對應。 快閃記憶體即便於包含圖33之構造之區塊之情形時，亦可執行第1至第11實施形態中所說明之各動作例。 (b)變化例3 圖34係用於對實施形態之快閃記憶體之構造之變化例進行說明之圖。 於圖34之(a)～(f)中，表示本實施形態之快閃記憶體中之包含中間選擇閘極線之串單元之構造之變化例。 亦可如圖34之(a)所示，於D3方向上，於下部陣列層110A內之虛設配線DWLA與上部陣列層110B內之虛設配線DWLB之間設置上部陣列層110B內之中間選擇閘極線SGM、及下部陣列層110A內之中間選擇閘極線SGM。 亦可如圖34之(b)所示，於各陣列層110A、110B內，於D3方向上於2條虛設配線DWL間設置中間選擇閘極線SGM。 亦可如圖34之(c)所示，於區塊(記憶胞陣列)內設置不包含中間選擇閘極線SGM之陣列層。 例如，於圖34之(c)中，上部陣列層110B包含中間選擇閘極線SGM，且下部陣列層110A不包含中間選擇閘極線。中間選擇閘極線SGM於D3方向上設置於上部陣列層110B之虛設配線DWL與下部陣列層110A之虛設配線DWL之間。 再者，亦可如圖34之(d)般，於下部陣列層110A內設置中間選擇閘極線SGM，並於上部陣列層110B內設置中間選擇閘極線SGM。 亦可如圖34之(e)所示，於包含中間選擇閘極線SGM之陣列層，於該陣列層內之2條虛設字元線間設置中間選擇閘極線SGM。 如此般，串單元內之中間選擇閘極線SGM之位置、中間選擇閘極線SGM與虛設字元線DWL之佈局亦可適當進行變更。圖34之(a)～(f)之任一NAND串111之構造均可應用於第1至第10實施形態之快閃記憶體。 再者，於快閃記憶體之讀出動作時，利用選擇閘極線SGM使積層之陣列層110A、110B電性分離，並且對虛設字元線DWL施加較電壓VSG低之電壓Vx，藉此亦可抑制非選擇串單元中之讀出干擾。再者，電壓Vx高於接地電壓VSS。 於該情形時，與汲極側選擇閘極線SGM或中間選擇閘極線SGM同樣地，虛設字元線DWL於區塊內針對每1個串單元或每2個串單元而電性分離。 (12)其他 於本實施形態之記憶體系統中使用之快閃記憶體為多值快閃記憶體之情形時，多值快閃記憶體之讀出動作包含如下之判定電壓。 於A位準之讀出動作中施加至所選擇之字元線之判定電壓為例如0 V～0.55 V之間。但是，A位準之判定電壓並不限定於該值，可為0.1 V～0.24 V、0.21 V～0.31 V、0.31 V～0.4 V、0.4 V～0.5 V、及0.5 V～0.55 V中之任一範圍。 於B位準之讀出動作中施加至所選擇之字元線之判定電壓為例如1.5 V～2.3 V之間。但是，B位準之判定電壓並不限定於該值，可為1.65 V～1.8 V、1.8 V～1.95 V、1.95 V～2.1 V、及2.1 V～2.3 V中之任一範圍。 於C位準之讀出動作中施加至所選擇之字元線之判定電壓為例如3.0 V～4.0 V之間。B位準之判定電壓並不限定於此，可為3.0 V～3.2 V、3.2 V～3.4 V、3.4 V～3.5 V、3.5 V～3.6 V、及3.6 V～4.0 V中之任一範圍。 再者，讀出動作之期間(tR)可為例如25 μs～38 μs、38 μs～70 μs、70 μs～80 μs中之任一個期間。 多值快閃記憶體之寫入動作包含編程動作與驗證動作。 於多值快閃記憶體之寫入動作中，編程動作時最初施加至所選擇之字元線之電壓為例如13.7 V～14.3 V之間。該電壓並不限定於該值，可為例如13.7 V～14.0 V及14.0 V～14.6 V中之任一範圍。 於編程動作為增量階躍脈衝編程(ISPP，incremental step pulse Program)方式之情形時，升壓電壓為例如0.5 V左右。 施加至非選擇字元線之非選擇電壓(通過電壓)為例如6.0 V～7.3 V之範圍之值。但是，非選擇電壓並不限定於該值，亦可為例如7.3 V～8.4 V之範圍之值，還可為6.0 V以下。 亦可根據非選擇字元線為第奇數條字元線還是第偶數條字元線而改變施加之通過電壓。 寫入動作之時間(tProg)可為例如1700 μs～1800 μs、1800 μs～1900 μs、及1900 μs～2000 μs中之任一個期間。 多值快閃記憶體之刪除動作中，最初施加至形成於半導體基板之上部上且於上方配置有記憶胞之井區域之電壓為例如12 V～13.6 V之範圍之值。該電壓並不限定於該值，可為例如13.6 V～14.8 V、14.8 V～19.0 V、19.0～19.8 V或19.8 V～21 V中之任一範圍之值。 刪除動作之時間(tErase)可為例如3000 μs～4000 μs、4000 μs～5000 μs、及4000 μs～9000 μs中之任一個期間。 記憶胞具有介隔4 nm～10 nm之隧道絕緣膜而配置於半導體柱之側面上之電荷儲存層。該電荷儲存層亦可為具有2 nm～3 nm之膜厚之絕緣膜(例如SiN或SiON等)與3 nm～8 nm之膜厚之多晶矽之積層構造。又，多晶矽亦可包含如Ru般之金屬。 於電荷儲存層上具有絕緣膜。該絕緣膜例如包含具有3 nm～10 nm之膜厚之下層High-k膜、具有3 nm～10 nm之膜厚之上層High-k膜、及隔於下層及上層High-k膜之間之具有4～10 nm之膜厚之氧化矽膜。High-k膜可列舉HfO等之膜。又，氧化矽膜之膜厚亦可厚於High-k膜之膜厚。 於絕緣膜上，介隔3 nm～10 nm之膜厚之功函數調整用之材料而設置有具有30 nm～70 nm之膜厚之控制閘極電極。功函數調整用之材料為TaO等之金屬氧化膜、TaN等之金屬氮化膜。控制閘極電極亦可為W(鎢)等金屬。 亦可於記憶胞間設置氣隙。 已對本發明之若干實施形態進行了說明，但該等實施形態係作為示例而提出，並不意圖限定發明之範圍。該等新穎之實施形態能以其他多種形態實施，能夠於不脫離發明之主旨之範圍內進行各種省略、置換、變更。該等實施形態或其變化包含於發明之範圍或主旨中，並且包含於申請專利範圍所記載之發明及其均等之範圍內。 [相關申請案] 本申請案享有以日本專利申請案2016-181534號(申請日：2016年9月16日)為基礎申請案之優先權。本申請案藉由參照該基礎申請案而包含基礎申請案之全部內容。

1‧‧‧快閃記憶體

5‧‧‧記憶體控制器

9‧‧‧記憶體系統

10‧‧‧記憶胞陣列

11‧‧‧記憶胞陣列

12‧‧‧列控制電路

13‧‧‧感測放大器電路

14‧‧‧資料保持電路

15‧‧‧源極線驅動器

16‧‧‧井驅動器

17‧‧‧輸入輸出電路

18‧‧‧電壓產生電路

19‧‧‧定序器

70‧‧‧控制閘極電極(字元線)

71‧‧‧導電層

72‧‧‧導電層

73‧‧‧導電層

75‧‧‧半導體柱

75A‧‧‧下部半導體柱

75B‧‧‧上部半導體柱

75X‧‧‧中間半導體柱

77‧‧‧絕緣層

79‧‧‧記憶體膜

79A‧‧‧記憶體膜

79B‧‧‧記憶體膜

90‧‧‧選擇信號線

90z‧‧‧選擇信號線

99A‧‧‧部分

99B‧‧‧部分

99X‧‧‧部分

110A‧‧‧陣列層

110B‧‧‧陣列層

110X‧‧‧陣列層

111‧‧‧NAND串

120‧‧‧位址解碼器

121‧‧‧開關電路

129‧‧‧驅動器

131‧‧‧感測放大器單元

199‧‧‧區域

291‧‧‧字元線開關單元

292‧‧‧汲極側選擇閘極線開關單元

293‧‧‧源極側選擇閘極線開關單元

294‧‧‧中間選擇閘極線開關單元

500‧‧‧儲存裝置

600‧‧‧主機裝置

700‧‧‧基板

702‧‧‧p型井區域

703‧‧‧p⁺型擴散層

704‧‧‧n⁺型擴散層

791‧‧‧閘極絕緣膜

792‧‧‧電荷儲存層

793‧‧‧阻擋絕緣膜

799‧‧‧交界區域

999‧‧‧接合部

ALE‧‧‧位址鎖存賦能信號

bDEC‧‧‧信號

BC‧‧‧位元線接點

BK‧‧‧區塊

BK0、BK1、BK2、…‧‧‧區塊

BL‧‧‧位元線

BL0、BL1、…、BL(n－1)‧‧‧位元線

CEn‧‧‧晶片賦能信號

CELSRC‧‧‧源極線

CLE‧‧‧指令鎖存賦能信號

CPD‧‧‧插塞

CPM‧‧‧插塞

CPS‧‧‧插塞

CPW‧‧‧插塞

D1‧‧‧方向

D2‧‧‧方向

D3‧‧‧方向

DEC‧‧‧信號

DSW0～DSW3‧‧‧開關

DWL‧‧‧虛設字元線

FNG‧‧‧區域

FNG0、FNG1‧‧‧區域

IO1～IO8‧‧‧IO線

MC‧‧‧記憶胞

MSW0、MSW1‧‧‧開關

RBn‧‧‧就緒/忙碌信號

REn‧‧‧讀出賦能信號

S0‧‧‧步驟

S1‧‧‧步驟

S2‧‧‧步驟

S3‧‧‧步驟

S4‧‧‧步驟

S5‧‧‧步驟

S6‧‧‧步驟

SGD‧‧‧汲極側選擇閘極線

SGD0‧‧‧汲極側選擇閘極線

SGD1‧‧‧汲極側選擇閘極線

SGD2‧‧‧汲極側選擇閘極線

SGD3‧‧‧汲極側選擇閘極線

SGDI0～SGDI3‧‧‧配線

SGD-S‧‧‧汲極側選擇閘極線

SGD-US‧‧‧汲極側選擇閘極線

SGM‧‧‧選擇閘極線

SGM0‧‧‧選擇閘極線

SGM1‧‧‧選擇閘極線

SGM0a‧‧‧中間選擇閘極線

SGM1a‧‧‧中間選擇閘極線

SGM0b‧‧‧中間選擇閘極線

SGM1b‧‧‧中間選擇閘極線

SGM0c‧‧‧中間選擇閘極線

SGM1c‧‧‧中間選擇閘極線

SGM0d‧‧‧中間選擇閘極線

SGM1d‧‧‧中間選擇閘極線

SGM-S‧‧‧中間選擇閘極線

SGM-US‧‧‧中間選擇閘極線

SGMI0‧‧‧配線

SGMI1‧‧‧配線

SGML-S‧‧‧選擇閘極線

SGML-US‧‧‧中間選擇閘極線

SGMU-S‧‧‧選擇閘極線

SGMU-US‧‧‧中間選擇閘極線

SGS‧‧‧源極側選擇閘極線

SGS0‧‧‧源極側選擇閘極線

SGS1‧‧‧源極側選擇閘極線

SGS-S‧‧‧源極側選擇閘極線

SGSI0、SGSI1‧‧‧配線

SGS-US‧‧‧源極側選擇閘極線

SL‧‧‧源極線

SSW0、SSW1‧‧‧開關

ST1‧‧‧汲極側選擇電晶體

ST2‧‧‧源極側選擇電晶體

ST3‧‧‧中間選擇電晶體

SU‧‧‧串單元

SU0‧‧‧串單元

SU1‧‧‧串單元

SU2‧‧‧串單元

SU3‧‧‧串單元

t0‧‧‧時刻

t1a‧‧‧時刻

t1b‧‧‧時刻

t1c‧‧‧時刻

t1d‧‧‧時刻

t1e‧‧‧時刻

t1f‧‧‧時刻

t1g‧‧‧時刻

t1h‧‧‧時刻

t2a‧‧‧時刻

t2b‧‧‧時刻

t2c‧‧‧時刻

t2d‧‧‧時刻

t2e‧‧‧時刻

t2f‧‧‧時刻

t2g‧‧‧時刻

t2h‧‧‧時刻

t3a‧‧‧時刻

t3b‧‧‧時刻

t3c‧‧‧時刻

t3d‧‧‧時刻

t3e‧‧‧時刻

t3f‧‧‧時刻

t3g‧‧‧時刻

t3h‧‧‧時刻

t4a‧‧‧時刻

t4b‧‧‧時刻

t4c‧‧‧時刻

t4d‧‧‧時刻

t4e‧‧‧時刻

t4f‧‧‧時刻

t4g‧‧‧時刻

t4h‧‧‧時刻

t5a‧‧‧時刻

t5b‧‧‧時刻

t5c‧‧‧時刻

t5d‧‧‧時刻

t5e‧‧‧時刻

t5f‧‧‧時刻

t5g‧‧‧時刻

t5h‧‧‧時刻

t6a‧‧‧時刻

t6b‧‧‧時刻

t6c‧‧‧時刻

t6d‧‧‧時刻

t6e‧‧‧時刻

t6f‧‧‧時刻

t6g‧‧‧時刻

t6h‧‧‧時刻

t10f‧‧‧時刻

t11a‧‧‧時刻

t11b‧‧‧時刻

t11c‧‧‧時刻

t11d‧‧‧時刻

t11e‧‧‧時刻

t11f‧‧‧時刻

t11g‧‧‧時刻

t11h‧‧‧時刻

t12a‧‧‧時刻

t12b‧‧‧時刻

t12c‧‧‧時刻

t12d‧‧‧時刻

t12e‧‧‧時刻

t12f‧‧‧時刻

t12g‧‧‧時刻

t12h‧‧‧時刻

t13a‧‧‧時刻

t13b‧‧‧時刻

t13c‧‧‧時刻

t13d‧‧‧時刻

t13e‧‧‧時刻

t13f‧‧‧時刻

t13g‧‧‧時刻

t13h‧‧‧時刻

t14a‧‧‧時刻

t14b‧‧‧時刻

t14c‧‧‧時刻

t14d‧‧‧時刻

t14e‧‧‧時刻

t14f‧‧‧時刻

t14g‧‧‧時刻

t14h‧‧‧時刻

t15a‧‧‧時刻

t15b‧‧‧時刻

t15c‧‧‧時刻

t15d‧‧‧時刻

t15e‧‧‧時刻

t15f‧‧‧時刻

t15g‧‧‧時刻

t15h‧‧‧時刻

t16a‧‧‧時刻

t16b‧‧‧時刻

t16c‧‧‧時刻

t16d‧‧‧時刻

t16e‧‧‧時刻

t16f‧‧‧時刻

t16g‧‧‧時刻

t16h‧‧‧時刻

t20‧‧‧時刻

t21‧‧‧時刻

t22‧‧‧時刻

t23‧‧‧時刻

t24‧‧‧時刻

t25‧‧‧時刻

t26‧‧‧時刻

t30a‧‧‧時刻

t30b‧‧‧時刻

t31a‧‧‧時刻

t31b‧‧‧時刻

t32a‧‧‧時刻

t32b‧‧‧時刻

TA‧‧‧期間

TB‧‧‧期間

TC‧‧‧期間

TD-Er、TD-A、TD-B、TD-C‧‧‧臨限值分佈

UDSW0～UDSW3‧‧‧開關

UMSW‧‧‧開關

USGDI‧‧‧配線

USGMI‧‧‧配線

USSW0、USSW1‧‧‧開關

V1‧‧‧電壓

V2‧‧‧電壓

V3‧‧‧電壓

VA、VB‧‧‧判定位準

VAV、VBV‧‧‧位準

VCGRV‧‧‧讀出電壓

VERA‧‧‧刪除電壓

Vpass‧‧‧寫入通過電壓

Vpre‧‧‧電壓

VPGM‧‧‧編程電壓

VREAD‧‧‧讀出通過電壓

VSG‧‧‧電壓

VSGD‧‧‧電壓

VSGM‧‧‧電壓

VSGS‧‧‧電壓

VSRC‧‧‧電壓

VSS‧‧‧接地電壓

WEn‧‧‧寫入賦能信號

WL‧‧‧字元線

WL0、WL1、WL2、WL3…、‧‧‧字元線

WL(m－2)、WL(m－1)WLi、WL(i－1)‧‧‧字元線

WLk‧‧‧選擇字元線

WLL‧‧‧字元線

WLU‧‧‧字元線

WL-USEL‧‧‧非選擇字元線

WL-S‧‧‧選擇字元線

WL-US‧‧‧非選擇字元線

WPn‧‧‧寫入保護信號

圖1係表示包含實施形態之記憶體裝置之記憶體系統之方塊圖。 圖2係表示實施形態之記憶體裝置之內部構成之一例之方塊圖。 圖3係表示實施形態之記憶體裝置之記憶胞陣列之一例之電路圖。 圖4係表示實施形態之記憶體裝置之列控制電路之一例之電路圖。 圖5係表示實施形態之記憶體裝置之記憶胞陣列之構造例之鳥瞰圖。 圖6係表示實施形態之記憶體裝置之記憶胞陣列之構造例之俯視圖。 圖7係表示實施形態之記憶體裝置之記憶胞陣列之構造例之剖視圖。 圖8係表示實施形態之記憶體裝置之記憶胞陣列之構造例之剖視圖。 圖9係表示記憶胞之臨限值電壓與資料之關係之圖。 圖10A係用於說明實施形態之記憶體裝置之模式圖。 圖10B係用於說明實施形態之記憶體裝置之模式圖。 圖11係用於說明實施形態之記憶體裝置之動作例之流程圖。 圖12係表示第1實施形態之記憶體裝置之動作例之時序圖。 圖13係表示第1實施形態之記憶體裝置之動作例之時序圖。 圖14係表示第1實施形態之記憶體裝置之動作例之時序圖。 圖15係表示第1實施形態之記憶體裝置之動作例之時序圖。 圖16係表示第1實施形態之記憶體裝置之動作例之時序圖。 圖17係表示第2實施形態之記憶體裝置之動作例之時序圖。 圖18係表示第2實施形態之記憶體裝置之動作例之時序圖。 圖19係表示第3實施形態之記憶體裝置之動作例之時序圖。 圖20係表示第4實施形態之記憶體裝置之動作例之時序圖。 圖21係表示第5實施形態之記憶體裝置之動作例之時序圖。 圖22係表示第5實施形態之記憶體裝置之動作例之時序圖。 圖23係表示第6實施形態之記憶體裝置之動作例之時序圖。 圖24係表示第6實施形態之記憶體裝置之動作例之時序圖。 圖25係表示第7實施形態之記憶體裝置之動作例之時序圖。 圖26係表示第8實施形態之記憶體裝置之動作例之時序圖。 圖27係表示第9實施形態之記憶體裝置之動作例之時序圖。 圖28係表示第9實施形態之記憶體裝置之動作例之時序圖。 圖29係表示第10實施形態之記憶體裝置之動作例之時序圖。 圖30係表示第10實施形態之記憶體裝置之動作例之時序圖。 圖31係表示實施形態之記憶體裝置之變化例之圖。 圖32(a)、(b)係表示實施形態之記憶體裝置之變化例之圖。 圖33係表示實施形態之記憶體裝置之變化例之圖。 圖34(a)～(f)係表示實施形態之記憶體裝置之變化例之圖。

Claims (20)

1. 一種記憶體裝置，其具備： 第1記憶體串(memory string)，其包含：第1記憶胞、第2記憶胞、上述第1記憶胞上方之第1選擇電晶體、上述第2記憶胞下方之第2選擇電晶體、及上述第1與第2記憶胞之間的第3選擇電晶體； 第2記憶體串，其包含：第3記憶胞、第4記憶胞、上述第3記憶胞上方之第4選擇電晶體、上述第4記憶胞下方之第5選擇電晶體、及上述第3與第4記憶胞之間的第6選擇電晶體； 第1字元線，其電性連接於上述第1及第3記憶胞之閘極； 第2字元線，其電性連接於上述第2及第4記憶胞之閘極；及 控制器，其構成為對上述記憶胞之一者執行讀出動作，上述讀出動作包括第1期間(first phase)及第2期間；其中 當讀出對象(read target)為上述第1及第2記憶胞之一者時， 於上述第1期間，對上述第1、第2及第3選擇電晶體，和上述第4與第5選擇電晶體之一者施加第1電壓，及對上述第6選擇電晶體，和上述第4與第5選擇電晶體之另一者施加低於上述第1電壓之第2電壓；且 於上述第2期間，對上述第4、第5及第6選擇電晶體施加上述第2電壓，及對上述第1及第2字元線之一者施加讀出對象電壓(read target voltage)。
2. 如請求項1之記憶體裝置，其中，當上述讀出對象為上述第1記憶胞時， 於上述第1期間，對上述第1、第2、第3及第4選擇電晶體施加上述第1電壓，且對上述第5及第6選擇電晶體施加上述第2電壓；且 於上述第2期間，對上述第4、第5及第6選擇電晶體施加上述第2電壓，對上述第1字元線施加上述讀出對象電壓。
3. 如請求項1之記憶體裝置，其中，當上述讀出對象為上述第2記憶胞時， 於上述第1期間，對上述第1、第2、第3及第5選擇電晶體施加上述第1電壓，且對上述第4及第6選擇電晶體施加上述第2電壓；且 於上述第2期間，對上述第4、第5及第6選擇電晶體施加上述第2電壓，且對上述第2字元線施加上述讀出對象電壓。
4. 如請求項1之記憶體裝置，其中，上述讀出動作係於編程驗證動作(program verify operation)之期間實行。
5. 如請求項1之記憶體裝置，其中 於上述第2期間之開始，對上述第2選擇電晶體施加之電壓從上述第1電壓轉變為上述第2電壓；且 於上述第2期間，對上述第2選擇電晶體施加之電壓從上述第2電壓轉變為上述第1電壓。
6. 如請求項1之記憶體裝置，其中，上述第2電壓係接地電壓(ground voltage)。
7. 如請求項1之記憶體裝置，其中，上述第2電壓高於接地電壓。
8. 一種記憶體裝置，其具備： 第1記憶體串，其包含：第1記憶胞、第2記憶胞、上述第1記憶胞上方之第1選擇電晶體、上述第2記憶胞下方之第2選擇電晶體、及上述第1與第2記憶胞之間的第3選擇電晶體； 第2記憶體串，其包含：第3記憶胞、第4記憶胞、上述第3記憶胞上方之第4選擇電晶體、上述第4記憶胞下方之第5選擇電晶體、及上述第3與第4記憶胞之間的第6選擇電晶體； 第1字元線，其電性連接於上述第1及第3記憶胞之閘極； 第2字元線，其電性連接於上述第2及第4記憶胞之閘極；及 控制器，其構成為對上述記憶胞之一者上執行讀出動作，且上述讀出動作包括第1期間及第2期間；其中 當讀出對象為上述第1及第2記憶胞之一者時， 於上述第1期間，對上述第1及第3選擇電晶體，和上述第4與第5選擇電晶體之一者施加第1電壓，及對上述第2及第6選擇電晶體，和上述第4與第5選擇電晶體之另一者施加低於上述第1電壓之第2電壓；且 於上述第2期間，對上述第2選擇電晶體施加上述第1電壓，及對上述第4、第5及第6選擇電晶體施加上述第2電壓。
9. 如請求項8之記憶體裝置，其中 於上述第1期間，當對上述第1及第2字元線之一者施加之電壓等於上述第2電壓時，對上述第1及第2字元線之另一者施加之電壓從上述第2電壓增加。
10. 如請求項9之記憶體裝置，其中當上述讀出對象為上述第1記憶胞時， 於上述第1期間，當對上述第2字元線施加之電壓等於上述第2電壓時，對上述第1字元線施加之電壓從上述第2電壓增加。
11. 如請求項8之記憶體裝置，其中，上述讀出動作係於編程驗證動作之期間實行。
12. 如請求項8之記憶體裝置，其中 於上述第2期間之開始，對上述第2選擇電晶體施加之電壓被維持在上述第2電壓， 於上述第2期間，對上述第2選擇電晶體施加之電壓從上述第2電壓轉變為上述第1電壓。
13. 如請求項8之記憶體裝置，其中，上述第2電壓係接地電壓。
14. 一種記憶體裝置，其具備： 第1記憶體串，其包含：第1記憶胞、第2記憶胞、上述第1記憶胞上方之第1選擇電晶體、上述第2記憶胞下方之第2選擇電晶體、及上述第1與第2記憶胞之間的第3及第4選擇電晶體； 第2記憶體串，其包含：第3記憶胞、第4記憶胞、上述第3記憶胞上方之第5選擇電晶體、上述第4記憶胞下方之第6選擇電晶體、及上述第3與第4記憶胞之間的第7及第8選擇電晶體； 第1字元線，其電性連接於上述第1及第3記憶胞之閘極； 第2字元線，其電性連接於上述第2及第4記憶胞之閘極；及 控制器，其構成為對上述記憶胞之一者執行讀出動作，且上述讀出動作包括第1期間及第2期間；其中 當讀出對象為上述第1及第2記憶胞之一者時， 於上述第1期間，對上述第1、第2、第3及第4選擇電晶體，上述第5與第6選擇電晶體之一者，和上述第7與第8選擇電晶體之一者施加第1電壓，及對上述第6選擇電晶體，和上述第7與第8選擇電晶體之另一者施加低於上述第1電壓之第2電壓；且 於上述第2期間，對上述第5及第6選擇電晶體，和上述第7與第8選擇電晶體之另一者施加上述第2電壓，且對上述第7與第8選擇電晶體之上述一者施加之電壓維持在上述第1電壓。
15. 如請求項14之記憶體裝置，其中，當上述讀出對象為上述第1記憶胞時， 於上述第1期間，對上述第1、第2、第3、第4、第5及第8選擇電晶體施加上述第1電壓，及對上述第6及第7選擇電晶體施加上述第2電壓；且 於上述第2期間，對上述第5、第6及第7選擇電晶體施加上述第2電壓，及對上述第1字元線施加讀出對象電壓。
16. 如請求項15之記憶體裝置，其中 於上述第2期間之開始，對上述第2選擇電晶體施加之電壓從上述第1電壓轉變為上述第2電壓；且 於上述第2期間，對上述第2選擇電晶體施加之電壓從上述第2電壓轉變為上述第1電壓。
17. 如請求項14之記憶體裝置，其中，當上述讀出對象為上述第2記憶胞時， 於上述第1期間，對上述第1、第2、第3、第4、第6及第7選擇電晶體施加上述第1電壓，及對上述第5及第8選擇電晶體施加上述第2電壓；且 於上述第2期間，對上述第5、第6及第8選擇電晶體施加上述第2電壓，及對上述第2字元線施加讀出對象電壓。
18. 如請求項17之記憶體裝置，其中 於上述第2期間之開始，對上述第2選擇電晶體施加之電壓從上述第1電壓轉變為上述第2電壓；且 於上述第2期間，對上述第2選擇電晶體施加之電壓從上述第2電壓轉變為上述第1電壓。
19. 如請求項14之記憶體裝置，其中，上述讀出動作係於編程驗證動作之期間實行。
20. 如請求項14之記憶體裝置，其中，上述第2電壓係接地電壓。