CN107025938B - 存储器装置 - Google Patents

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Abstract

本发明的实施方式谋求存储器装置的可靠性提高。实施方式的存储器装置包含：半导体柱，在与衬底表面垂直的方向上延伸；第1存储器单元，包含设置在第1字线与半导体柱的侧面之间的第1存储器膜；第2存储器单元，包含设置在第2字线与半导体柱的侧面之间的第2存储器膜；及控制器，控制对第1及第2存储器单元的动作。在对第1存储器单元的读出动作中，在对第1字线施加读出电压(VCGR)、且对第2字线施加非选择电压(V2a)的第1动作之后，执行第2动作，所述第2动作是以使第2字线的电位(V2b)低于半导体柱的电位(V1b)的方式，对第2字线施加第1电压。

Description

存储器装置
[相关申请]
本申请享有以日本专利申请2016-17377号(申请日：2016年2月1日)为基础申请案的优先权。本申请通过参照该基础申请案而包含基础申请案的全部内容。
技术领域
本实施方式涉及一种存储器装置。
背景技术
已知将存储器单元三维排列而成的NAND(Not AND，与非)型闪速存储器。
发明内容
本发明的实施方式提高存储器装置的动作可靠性。
本实施方式的存储器装置包含：半导体柱，在与衬底表面垂直的方向上延伸；第1存储器单元，包含设置在第1字线与所述半导体柱的侧面之间的第1存储器膜；第2存储器单元，包含设置在第2字线与所述半导体柱的侧面之间的第2存储器膜；及控制器，控制对所述第1及第2存储器单元的动作；且在对所述第1存储器单元的读出动作中，在对所述第1字线施加读出电压、且对所述第2字线施加非选择电压的第1动作之后，执行第2动作，所述第2动作是以使所述第2字线的电位低于所述半导体柱的电位的方式，对所述第2字线施加第1电压。
附图说明
图1是表示包含实施方式的存储器装置的存储器系统的框图。
图2是表示实施方式的存储器装置的内部构成的一例的框图。
图3是表示实施方式的存储器装置的内部构成的一例的框图。
图4是表示实施方式的存储器装置的存储器单元阵列的内部构成的一例的图。
图5是表示实施方式的存储器装置的存储器单元阵列的构造例的剖视图。
图6是表示实施方式的存储器装置的存储器单元的构造的一例的剖视图。
图7的(a)及(b)是用以说明实施方式的存储器装置的基本构成的图。
图8是表示第1实施方式的存储器装置的动作例的时序图。
图9是表示第2实施方式的存储器装置的动作例的时序图。
图10是表示第3实施方式的存储器装置的动作例的时序图。
图11是表示第4实施方式的存储器装置的动作例的时序图。
图12的(a)及(b)是用以说明实施方式的存储器装置的应用例的图。
图13是表示实施方式的存储器装置的应用例的流程图。
图14是表示实施方式的存储器装置的变化例的时序图。
具体实施方式
以下，一边参照附图一边对本实施方式详细地进行说明。在以下的说明中，对具有相同功能及构成的要素标注相同符号。
另外，在以下的各实施方式中，当无需将末尾带有区别用数字/英文的参照符号(例如，字线WL或位线BL，各种电压及信号等)相互区别的情况下，使用省略末尾的数字/英文的记载(参照符号)。
[实施方式]
参照图1至图14，对实施方式的存储器装置进行说明。
(1)第1实施方式
(a)构成
使用图1至图7对实施方式的存储器装置的构成例进行说明。
如图1所示，包含本实施方式的存储器装置的存储器系统9包含存储装置601、及主机装置600。
主机装置600例如通过连接器、电缆、无线通讯、内部网或因特网等而与存储装置601结合。
主机装置600对存储装置601请求数据的写入/删除、及数据的读出。存储装置601根据来自主机装置600的请求而动作。
存储装置601包含存储器控制器5及存储器装置(半导体存储器)1。存储器控制器5使存储器装置1执行与主机装置600的请求相应的动作。
存储器控制器5例如包含处理器(CPU，Central Processing Unit，中央处理器)500、DRAM(Dynamic Random Access Memory，动态随机存取存储器)501、SRAM(StaticRandom Access Memory，静态随机存取存诸器)502及ECC(Error Correction Circuit，错误校正电路)电路509等。CPU500控制存储器控制器5整体的动作。DRAM501临时保存程序(软件或固件)及管理信息(管理表)。SRAM502临时保存数据。ECC电路509在对存储器装置1进行数据写入时，对应写入的数据附加奇偶性。ECC电路509在从存储器装置1读出数据时，根据奇偶性或从奇偶性产生的校正子而检测从存储器装置1读出的数据内的错误，并校正检测出的错误。
存储器装置1存储数据。存储器装置1根据来自存储器控制器5的指示(主机装置600的请求)而执行数据的写入及数据的读出。
存储器装置1例如是NAND型闪速存储器。例如，包含闪速存储器1的存储装置601(或存储器系统9)是存储器卡(例如SDTM卡、eMMCTM)、USB(Universal Serial Bus，通用串行总线)存储器、或Solid State Drive(SSD，固态驱动器)等。
如图2所示，NAND型闪速存储器1包含存储器单元阵列10、行控制电路20、读出放大器电路30、数据锁存电路35、电压产生电路40、源极线、阱控制电路50、地址缓冲器60、数据输入输出缓冲器65及序列发生器19等。
存储器单元阵列10包含多个存储器单元MC。一个存储器单元MC能够保存1比特以上的数据。
行控制电路20控制存储器单元阵列10的行(例如字线)。
读出放大器电路30在数据的读出时，感测及放大输出至存储器单元阵列10内的位线的信号。例如，读出放大器电路30将位线上的电流的产生、或位线的电位的变动作为来自存储器单元MC的信号进行感测。由此，读出放大器电路30读出保存在存储器单元MC中的数据。另外，读出放大器电路30在数据的写入时，根据写入数据而控制位线的电位。
数据锁存电路(页面缓冲电路)35临时保存从存储器单元阵列10输出的数据、及输入至存储器单元阵列10的数据。
电压产生电路40产生用于存储器单元阵列10的动作的各种电压。电压产生电路40将所产生的各种电压输出至各电路。
源极线、阱控制电路50控制存储器单元阵列10内的源极线的电位。源极线、阱控制电路50控制存储器单元阵列10内的阱区域的电位。
地址缓冲器60临时保存来自存储器控制器5的地址ADR。地址缓冲器60将地址ADR供给至行控制电路20及数据锁存电路35。
数据输入输出缓冲器65临时保存来自存储器控制器5的数据及来自数据锁存电路35的数据。
序列发生器19控制闪速存储器1整体的动作。序列发生器19根据在闪速存储器1与存储器控制器5之间收发的控制信号及指令而控制闪速存储器1内部的动作。
＜三维构造存储器单元阵列的构成＞
参照图3至图6，对本实施方式的闪速存储器中的存储器单元阵列的内部构成的一例进行说明。
本实施方式的闪速存储器1包含三维构造的存储器单元阵列10。
如图3所示，存储器单元阵列10包含1个以上的区块BLK(BLK＜h－1＞，BLK＜h＞)。h是1以上的自然数。
闪速存储器中，区块BLK是数据的删除单位。但是，对存储器单元阵列10的删除动作也可对小于区块的单位(存储区域)执行。关于闪速存储器的删除动作，参照“非易失性半导体存储装置及其制造方法”这一2010年3月25日提出申请的美国专利申请12/679,991号、及“半导体存储器及其制造方法”这一2009年3月23日提出申请的美国专利申请12/532,030号中记载的构成并引用在本实施方式中。
行控制电路20包含多个地址解码器210、多个开关电路220及字线/选择栅极线驱动器290。
地址解码器210与区块BLK一一对应。
地址解码器210对来自存储器控制器5的地址ADR进行解码。地址解码器210将解码结果供给至开关电路220。
开关电路220与地址解码器210一一对应。开关电路220与区块BLK一一对应。多个开关电路220与共通的配线群99连接。
开关电路220根据地址ADR的解码结果而选择由地址ADR表示的区块BLK。开关电路220控制所选择的区块BLK内的字线WL及选择栅极线SGD、SGS的选择及非选择。
开关电路220将所选择的区域内的字线WL及选择栅极线SGD、SGS连接到配线群99所包含的多个控制线中的与已选择的区块BLK内的配线WL、SGD、SGS对应的控制线。
字线/选择栅极线驱动器290与包含多个控制线的配线群99连接。字线/选择栅极线驱动器290将应施加至字线WL及选择栅极线SGD、SGS的电压从电压产生电路40输送至配线群99。由此，将各种电压经由所选择的开关电路220而施加至选择区块BLK内的字线WL及选择栅极线SGD、SGS。
电压产生电路40包含正电压电路410及负电压电路420。
电压产生电路40经由闪速存储器的电源端子(垫或引脚)而被供给电源电压。正电压电路410由电源电压产生用于存储器单元阵列10的动作的各种正的电压。负电压电路420由电源电压产生用于存储器单元阵列10的动作的各种负的电压(低于0V的电压)。
如图4所示的例子那样，在三维构造的存储器单元阵列10中，一个区块BLK包含多个(例如4个)串单元SU(SU0、SU1、SU2、SU3)。
多个串单元SU包含多个NAND串(存储器串)NS。NAND串NS包含多个存储器单元(也称为存储器部或存储器元件)MC及多个选择晶体管STD、STS。
存储器单元阵列10内的区块BLK的数量、一个区块BLK内的串单元SU的数量、及NAND串NS内的存储器单元MC的数量为任意。
存储器单元MC包含控制栅极与电荷蓄积层(存储器膜)。在NAND串NS内，多个存储器单元MC在选择晶体管STD、STS间串联连接。串联连接的多个存储器单元MC中，漏极侧的存储器单元MC的一端(源极/漏极)与漏极侧选择晶体管STD的一端连接。串联连接的多个存储器单元MC中，源极侧的存储器单元MC的一端与源极侧选择晶体管STS的一端连接。
多个字线WL(WL0、WL1、...、WLn－2、WLn－1)分别与对应的存储器单元MC的栅极连接。“n”是2以上的自然数。例如，一个字线WL与多个串单元SU内的多个存储器单元MC共通连接。数据的写入及数据的读出是对与任一个串单元SU的任一个字线WL连接的多个存储器单元MC统括地进行。该数据的读出/写入的单位PG称为“页面”。
多个漏极侧选择栅极线SGD(SGD0～SGD3)分别与对应的串单元SU的多个漏极侧选择晶体管STD的栅极连接。
多个源极侧选择栅极线SGS(SGS0～SGS3)分别与对应的串单元SU的多个源极侧选择晶体管STS的栅极连接。
一个漏极侧选择晶体管STD的另一端与多个位线中的任一个位线BL(BL0、BL1、...、BLm－1)连接。此外，“m”是2以上的自然数。
多个源极侧选择晶体管STS的另一端与源极线SL共通连接。
如图5所示的存储器单元阵列的示意性剖视构造图那样，在存储器单元阵列10内，NAND串NS设置在半导体衬底(例如，Si衬底或绝缘层上的半导体区域)700内的p型阱区域702上。
p型阱区域702经由阱接点CPWELL而与源极线、阱控制电路50连接。p型阱区域702规定区块BLK。例如，区块BLK内的NAND串NS设置在被阱接点CPWELL所包围的区域内。阱接点CPWELL设置在p型阱区域702内的p+型扩散层703上。
源极线接点CELSRC在串单元SU间，设置在p型阱区域702内的n+型扩散层704上。源极线接点CELSRC与源极线SL(SRC)连接。
NAND串NS包含半导体柱75。半导体柱75与p型阱区域702连接。半导体柱75在与p型阱区域702(衬底)的表面大致垂直的方向(D3方向)延伸。半导体柱75沿D1方向及D2方向以阵列状排列在衬底700上。
在半导体柱75的上端的上方，设置有位线(未图示)。
多个导电层70、71、72在p型阱区域702上积层。各导电层70、71、72隔着存储器膜(未图示)而与半导体柱75的侧面相对向。
漏极侧选择晶体管STD配置在包含半导体柱75与导电层71的区域。积层的多个(本例中为4个)导电层71成为选择晶体管STD的栅极电极。积层的多个导电层71是作为漏极侧选择栅极线SGD而发挥功能。
源极侧选择晶体管STS配置在包含半导体柱75与导电层72的区域。积层的多个(本例中为4个)导电层72成为源极侧选择晶体管STS的栅极电极。积层的多个导电层72是作为源极侧选择栅极线SGS而发挥功能。
存储器单元MC配置在包含半导体柱75与导电层70的区域。导电层70成为存储器单元MC的控制栅极电极。一个导电层70是作为一个字线WL而发挥功能。
如图6所示，存储器单元MC在半导体柱75与导电层(字线)70之间包含存储器膜79。存储器膜79覆盖半导体柱75的侧面。存储器膜79在半导体柱75的从上端至下端之间连续。
存储器膜79具有积层构造。存储器膜79包含栅极绝缘膜791、电荷蓄积层792、及区块绝缘膜793。
栅极绝缘膜(隧道绝缘膜)791设置在半导体柱75的侧面上。栅极绝缘膜791例如具有将氮氧化硅膜(SiON膜)夹在2个氧化硅膜间的积层构造。但是，栅极绝缘膜791也可为氧化硅膜的单层构造。
电荷蓄积层792设置在栅极绝缘膜791与区块绝缘膜793之间。电荷蓄积层792包含具有俘获能阶的绝缘膜(例如SiN膜)。此外，电荷蓄积层792也可包含半导体膜(例如硅膜)。在电荷蓄积层792包含半导体膜的情况下，半导体膜针对每一存储器单元MC相互分离。
区块绝缘膜793设置在电荷蓄积层792与导电层70、71、72之间。区块绝缘膜793例如包含氧化硅膜与氧化铝膜的积层构造。
在D3方向(与半导体衬底表面垂直的方向)上，将层间绝缘膜89设置在导电层70、71、72间。层间绝缘膜89例如包含2个绝缘膜801及绝缘膜803。绝缘膜803夹在2个绝缘膜801之间。
例如，半导体柱75包含芯部759与半导体区域751。芯部759包含柱状的绝缘体(例如氧化硅)。半导体区域751覆盖芯部759的侧面。半导体区域751成为存储器单元MC的信道区域。半导体区域751包含非晶硅或多晶硅。
由于存储器单元阵列的制造步骤而有半导体柱75的下端侧(NAND串NS的源极侧)的直径小于半导体柱75的上端侧(NAND串的漏极侧)的直径的情况。
此外，本实施方式中，三维构造的存储器单元阵列的构造、动作及制造方法参照并引用例如“三维积层非易失性半导体存储器”这一2009年3月19日提出申请的美国专利申请12/407,403号、“三维积层非易失性半导体存储器”这一2009年3月18日提出申请的美国专利申请12/406,524号、“非易失性半导体存储装置及其制造方法”这一2010年3月25日提出申请的美国专利申请12/679,991号、及“半导体存储器及其制造方法”这一2009年3月23日提出申请的美国专利申请12/532,030号中记载的构成。
在闪速存储器的读出动作时，将读出电压VCGR施加至选择字线，将非选择电压(读出通过电压)VREAD施加至非选择字线。读出通过电压VREAD的电压值大于读出电压VCGR的电压值。
如图7的(a)所示，如将读出通过电压VREAD施加至非选择字线的情况那样，在控制栅极电极70的电位(电压)V2a高于半导体柱75的电位V1a的情况下，控制栅极电极70侧的能带的带阶相比半导体柱75侧的能带的带阶有所降低。
该情况下，施加至存储器膜79的电场E1的方向成为从控制栅极电极70朝半导体柱75的方向。电子(负电荷)借助电场E1而向存储器膜79内移动。此时，电子900有可能被存储器膜79的栅极绝缘膜791的俘获能阶999俘获。
而且，通过对字线的多次电压施加，栅极绝缘膜791内俘获的电子900有可能经由栅极绝缘膜791内的缺陷(俘获能阶)999而缓慢移动，并注入至电荷蓄积层792内。
作为栅极绝缘膜791内的电子的俘获、或电子从栅极绝缘膜791向电荷蓄积层792的移动的结果，有可能产生存储器单元MC的阈值电压的变动。
如果由读出动作时施加至非选择字线上的电压引起的电子的移动，导致存储器单元的阈值电压从与应存储的数据对应的电压分布而偏移，则有可能闪速存储器的动作成为不良。将由于此种读出动作而导致的存储器不良称为读出干扰。
如图7的(b)所示，本实施方式的闪速存储器在读出动作时，在用以对各字线WL进行数据读出而施加电压VCGR、VREAD(图7的(a)的状态)之后，以使与电场E1的方向相反方向的电场E2施加至存储器膜79的方式，将一定大小的电压(电位)V1b、V2b分别施加至非选择字线WL及半导体柱75。由此，半导体柱75的电位高于控制栅极电极70的电位。
在半导体柱75的电位V1b高于控制栅极电极70的电位V2b的情况下，半导体柱75侧的能带的带阶相比控制栅极电极70侧的能带的带阶有所降低。
该情况下，施加至存储器膜79的电场E2的方向成为从半导体柱75朝控制栅极电极70的方向。带负电的电荷(电子)朝与电场的方向相反的方向移动。
所以，由该电场E2(电压V1b、V2b)的施加使得被俘获到栅极绝缘膜791内的电子900相对于存储器膜79朝高电位侧的半导体柱75移动。
作为该结果，本实施方式的闪速存储器能够抑制栅极绝缘膜791内的电子向电荷蓄积层792内移动。
所以，本实施方式的闪速存储器能够抑制读出干扰的产生。
因此，本实施方式的存储器装置能够提高存储器的可靠性。
(b)动作例
参照图8，对第1实施方式的存储器装置的动作例(控制方法)进行说明。此处，除图8之外，也适当使用图1至图7，对本实施方式的存储器装置的动作进行说明。
以下，对作为本实施方式的存储器装置的闪速存储器的读出动作进行说明。
＜时刻T0＞
例如，存储器控制器5在时刻T0，根据来自主机装置600的请求，将读出指令CMD1(00h，xxh)、及应读出数据的地址(选择地址)ADR发送至闪速存储器1。
本实施方式中，读出指令CMD1包含第1信号00h与第2信号xxh。第1信号00h表示闪速存储器1应执行的动作是读出动作。第2信号xxh表示读出动作的开始的指示。另外，第2信号xxh表示执行恢复动作。
本实施方式中，如图7的(b)所示，恢复动作是以对存储器单元MC的存储器膜79施加从半导体柱75朝控制栅极电极70的方向的电场E2的方式而控制字线WL的电位及半导体柱75的电位的动作。
另外，以下，为将动作的说明加以区别，将通过对选择字线施加读出电压而判定存储器单元的阈值电压的动作称为感测动作。
闪速存储器1接收读出指令CMD1及选择地址ADR。序列发生器19根据读出指令CMD1而开始读出动作。
以如下，序列发生器19以执行包含感测动作及恢复动作的读出动作的方式控制闪速存储器1内的各电路。
＜时刻T1＞
在时刻T1，序列发生器19使就绪/忙碌信号R/B的信号电平从H(high)电平过渡至L(low)电平。由此，将开始闪速存储器1的读出动作通知给存储器控制器5。
电压产生电路40通过序列发生器19的控制而产生用于读出动作的各种电压。例如，正电压电路(电源电路)410使用电源电压产生用于数据的读出的各种正的电压。
读出放大器电路30通过序列发生器19的控制而对位线BL进行充电。由此，位线BL的电位设定为一定大小的电压VBL左右。
＜时刻T2～时刻T3＞
从时刻T2至时刻T3的期间，执行感测动作。
在时刻T2，源极线、阱控制电路50对源极线SRC(SL)施加电压VSRC。
关于所选择的区块BLK内的所选择的串单元SU，行控制电路20对所选择的漏极侧选择栅极线SGD及所选择的源极侧选择栅极线SGS施加选择栅极电压VSG。选择晶体管STD、STS导通。
位线BL经由导通状态的选择晶体管STD而与半导体柱75电连接。源极线SRC经由导通状态的选择晶体管STS及阱区域702而与半导体柱75电连接。
行控制电路20对非选择字线otherWLs施加非选择电压(读出通过电压)VREAD(＞VCGR)。施加有读出通过电压VREAD的非选择单元导通。
行控制电路20对选择字线WLk施加读出电压VCGR。
关于与选择字线WLk连接的存储器单元MC，具有读出电压VCGR以下的阈值电压的存储器单元MC导通，且具有大于读出电压VCGR的阈值电压的存储器单元MC导通。
在选择单元MC通过读出电压VCGR的施加而导通的情况下，电流(单元电流)在位线BL与源极线SRC之间流动。此时，与读出放大器电路30内的位线BL连接的节点的电位产生变动。另一方面，当施加读出电压VCGR时，在选择单元导通的情况下，电流并未在与导通状态的选择单元连接的位线BL与源极线SL之间流动。此时，与位线BL连接的节点的电位未产生变动。
读出放大器电路30感测各位线上有无电流产生(或节点的电位的变动)。读出放大器电路30将与该感测结果对应的信号获取至与各位线对应的锁存器中。
如此，关于1比特的数据，将读出电压VCGR用作基准(判定电平)，判定存储器单元MC中存储的数据是数据“1”还是数据“0”。
通过对非选择字线otherWLs施加读出通过电压VREAD，有可能将电子俘获至与非选择字线otherWLs连接的存储器单元MC的栅极绝缘膜内。
此外，在图8中，为读出1比特的数据，将读出电压VCGR的电压值设定为固定的值。但是，在一个存储器单元存储有2比特以上的数据的情况下，为将存储器单元MC内的数据逐个比特地连续读出，有读出电压VCGR包含多个电压值的情况。
在感测位线BL有无电流产生之后，序列发生器19在时刻T3以后将存储器单元阵列10内的各配线BL、WLk、otherWLs、SGD、SGS的电位依序设定为电压Vss。
如此，在时刻T2至时刻T3的期间，选择单元内的数据通过感测动作而读出。
＜时刻T4～时刻T5＞
在时刻T4至时刻T5的期间，执行恢复动作。
电压产生电路40使用电源电压而产生用于恢复动作的电压(以下，称为恢复电压)Vrcv(VrcvA)。本实施方式中，恢复电压VrcvA具有负的电压值Vn(＜0)。负电压电路420输出具有负的电压值的恢复电压VrcvA。
在时刻T4，行控制电路20通过序列发生器19的控制将恢复电压VrcvA施加至非选择字线otherWLs。
在施加具有负的电压值Vn的恢复电压VrcvA时，行控制电路20对选择字线WLk及选择栅极线SGD、SGS施加接地电压Vss。读出放大器电路30对位线BL施加接地电压Vss。源极线、阱控制电路50对源极线SRC施加接地电压Vss。
在施加恢复电压VrcvA的期间，半导体柱75的电位高于非选择字线otherWLs的电位。如图7的(b)所示，对应于字线WL与半导体柱75的电位差，在控制栅极电极(字线)70与半导体柱75之间产生电场E2。
如本实施方式，关于施加至控制栅极电极70的负的电压值Vn的恢复电压Vrcvn，施加至存储器膜79的电场E2的方向成为从半导体柱75朝控制栅极电极70的方向。
由于读出通过电压VREAD的施加而被俘获至栅极绝缘膜791内的电子借助该电场E2而从栅极绝缘膜791向半导体柱75移动。例如，栅极绝缘膜791内的电子向半导体柱75内释放。
在时刻T5，行控制电路20停止恢复电压VrcvA的施加。非选择字线otherWLs的电位设定为接地电位(接地电压)Vss。
如此，在从时刻T4至时刻T5的期间，以使俘获至栅极绝缘膜791内的电子向半导体柱75侧移动的方式执行恢复动作。
例如，恢复电压Vrcv的电压值的绝对值(电场E2的强度的绝对值)为非选择电压VREAD与半导体柱75的电位差(电场E1的强度的绝对值)以下。
将恢复电压VrcvA施加至字线otherWLs的期间(从时刻T4至时刻T5的期间)，能够根据对闪速存储器的实验结果及测试步骤的结果而适当设定。但是，从时刻T4至时刻T5的期间能够根据闪速存储器的使用状况而变更。在抑制闪速存储器的读出速度劣化的情况下，优选使时刻T4至时刻T5的期间(恢复动作的期间)为时刻T2至时刻T3的期间(感测动作的期间)以下。
此外，在恢复动作中，在电压值及期间的容许范围内，通过加大恢复电压的绝对值而能够缩短用于恢复动作的期间。与此相反，通过延长用于恢复动作的期间而能够缩小恢复电压的绝对值。
在时刻T6，序列发生器19将就绪/忙碌信号R/B的信号电平改变为H电平。由此，将闪速存储器内部的读出动作的结束通知给存储器控制器5。
此外，从存储器单元读出的数据可与恢复动作的执行平行地、或在恢复动作之后从闪速存储器1输送至存储器控制器5。
如以上，闪速存储器1的读出动作结束。
在本实施方式的闪速存储器中，写入动作及删除动作能够应用众所周知的技术。所以，省略本实施方式的闪速存储器的写入动作及删除动作的说明。
(C)总结
在作为本实施方式的存储器装置的闪速存储器中，在闪速存储器的读出动作时，将读出电压施加至选择字线，且将高于读出电压的非选择电压(读出通过电压)施加至非选择字线。
通过非选择电压的施加，有可能将电子俘获至与非选择字线连接的存储器单元的栅极绝缘膜内。
本实施方式的闪速存储器在读出电压及非选择电压的施加后，以使从半导体柱朝字线的方向的电场E2施加至存储器单元内的存储器膜的方式，控制非选择字线与半导体柱之间的电位差。
由此，俘获至栅极绝缘膜内的电子朝半导体柱侧移动。所以，本实施方式的闪速存储器能够抑制读出干扰。
作为如本实施方式那样能够抑制读出干扰的结果，本实施方式的闪速存储器不使用校正能力较高的ECC电路便能够实现可靠性较高的数据读出。伴随于此，本实施方式的闪速存储器能够抑制因搭载校正能力较高的ECC电路引起的芯片成本增大。
如以上，本实施方式的存储器装置能够提高存储器的可靠性。
(2)第2实施方式
参照图9，对第2实施方式的存储器装置及其控制方法进行说明。
本实施方式中，在NAND串NS内，设定被逻辑分割的2个以上的区域。本实施方式中，在读出动作的恢复动作时，使用针对每2个以上的区域大小不同的恢复电压。
此处，对在一个NAND串NS内设定有2个区域R1、R2的情况进行说明。将2个区域R1、R2中的NAND串NS的源极侧的一个区域R1称为下部区域R1，将NAND串NS的漏极侧的另一个区域R2称为上部区域R2。在半导体柱75的延伸方向上，下部区域R1位于上部区域R2与阱区域702之间。
例如，对下部区域R1分配从阱区域(衬底)侧数起的第1条字线WL0至第i条字线WLi－1。对上部区域R2分配从阱区域侧数起的第i+1条字线WLi至第n条字线WLn－1。此处，i是以n/2表示的自然数。
如图9的时序图所示，在与第1实施方式相同的感测动作之后，在时刻T4，将恢复电压VrcvA1、VrcvA2施加至多个非选择字线otherWL－D、otherWL－S。
通过序列发生器19的控制，对下部区域R1内的非选择字线otherWL－S施加恢复电压VrcvA1，且对上部区域R2内的非选择字线otherWL－D施加第2恢复电压VrcvA2。第1及第2恢复电压VrcvA1、VrcvA2分别具有负的电压值Vn1、Vn2。
本实施方式中，恢复电压VrcvA1的电压值Vn1的绝对值大于恢复电压VrcvA2的电压值Vn2的绝对值。
在时刻T5，行控制电路20将非选择字线otherWL一D、otherWL－S的电位设定为接地电压Vss。
如此，在本实施方式中，恢复动作是通过对不同的区域R1、R2内的非选择字线分别施加不同电压值的恢复电压VrcvA1、VrcvA2而执行。
例如，由于用以形成三维构造的存储器单元阵列的制造步骤，而有如下倾向：半导体柱75的衬底侧(下部区域侧)的部分的直径小于半导体柱75的位线侧(上部区域侧)的部分的直径。
在此种半导体柱的构造中，即便施加至下部区域R1内的字线WL的读出通过电压VREAD与施加至上部区域R2内的字线WL的读出通过电压VREAD的大小相同，施加至半导体柱的直径较小的存储器单元MC的存储器膜79上的电场也比施加至半导体柱的直径较大的存储器单元MC的存储器膜79上的电场强。因此，与上部区域R2内的存储器单元相比，读出干扰易在下部区域R1内的存储器单元MC中产生。
如本实施方式，通过施加针对设定在NAND串NS内的每多个区域不同的恢复电压，可根据半导体柱75的构造(形状)而将适宜用于抑制读出干扰的强度的电场施加至栅极绝缘膜。
此外，一个NAND串有时包含积层的多个半导体柱。例如，在将2个半导体柱积层的情况下，关于与衬底表面垂直的方向，下段侧的半导体柱的上部与上段侧的半导体柱的下部相邻。在下段侧及上段侧的半导体柱的各者中，半导体柱的下部的直径小于半导体柱的上部的直径。所以，在恢复动作时，优选对上段侧的半导体柱的下部区域内的非选择字线的恢复电压的绝对值大于对下段侧的半导体柱的上部区域内的非选择字线的恢复电压的绝对值。
如此，根据NAND串内的1个以上的半导体柱的构造，有如下情况：施加至某区域内的非选择字线上的恢复电压的绝对值小于施加至位于比某区域更上方的区域内的选择字线上的恢复电压的绝对值。
如以上，本实施方式的存储器装置能够取得与第1实施方式相同的效果。
(3)第3实施方式
参照图10，对第3实施方式的存储器装置及其控制方法进行说明。
在本实施方式的闪速存储器中，在恢复动作时，控制半导体柱的电位。由此，在本实施方式中，与其他实施方式同样地，将从半导体柱朝控制栅极电极的方向的电场施加至栅极绝缘膜。
如图10的时序图所示，与上述实施方式同样地，在感测动作之后，在时刻T3，各电路20、30、40通过序列发生器19的控制，将选择及非选择字线WLk、otherWLs的电位、选择栅极线SGD、SGS的电位、及源极线SRC的电位设定为接地电压Vss。
在本实施方式的闪速存储器的恢复动作中，在时刻T4，将选择及非选择字线WL的电位维持为接地电压Vss的状态下，将各种电压VSG、VrcvC、VrcvD通过序列发生器19的控制而分别施加至漏极侧及源极侧选择栅极线SGD、SGS、位线BL及源极线SRC。
行控制电路20将电压VSG施加至漏极侧及源极侧选择栅极线SGD、SGS。由此，选择晶体管STD、STS导通。行控制电路20对字线WLk、WL0thers施加接地电压Vss。
读出放大器电路30将恢复电压VrcvC施加至位线BL。源极线、阱控制电路50将恢复电压VrcvD施加至源极线SRC。
恢复电压VrcvC、VrcvD分别具有正的电压值Vp1、Vp2。恢复电压VrcvC的电压值Vp1是与恢复电压VrcvD的电压值Vp2实质上相同的大小。但是，电压值Vp1也可具有与电压值Vp2不同的大小。
将施加至位线BL的电压VrcvC经由导通状态的选择晶体管STD而施加至半导体柱75。另外，将施加至源极线SL的电压VrecvD经由阱区域702及导通状态的选择晶体管STS而施加至半导体柱75。
由此，半导体柱75的内部电位高于施加有接地电压Vss的控制栅极电极(字线)70的电位。
所以，对栅极绝缘膜791施加从半导体柱75朝控制栅极电极70的方向的电场E2。
作为该结果，被俘获至栅极绝缘膜791内的电子向半导体柱侧移动。例如，栅极绝缘膜791内的电子向半导体柱75释放。
此后，在时刻T5，各电路20、30、40通过序列发生器19的控制而将选择栅极线SGD、SGS、位线BL及源极线SRC的电位设定为接地电位Vss。
此外，关于在从时刻T4至时刻T5的期间施加至非选择字线上的电压，只要是低于施加至半导体柱的恢复电压VrcvC、VrcvD的电压，则也可以是大于接地电压(0V)的电压(例如，0.5V至0.7V左右的电压)。
如以上，本实施方式的闪速存储器在恢复动作时，通过对半导体柱75施加正的电压而使半导体柱75的电位高于非选择字线的电位。由此，本实施方式的闪速存储器能够抑制因俘获至栅极绝缘膜内的电子而导致的读出干扰。
另外，本实施方式的闪速存储器不使用负电压便可执行恢复动作。所以，本实施方式的闪速存储器能够削减负电压电路。
因此，本实施方式的存储器装置能够提高动作的可靠性。
(4)第4实施方式
参照图11，对第4实施方式的存储器装置及其控制方法进行说明。
根据存储器单元阵列的内部构成，有在NAND串内设置有1条以上的虚设字线的情况。
例如，将图4的字线WL0及字线WLn－1用作虚设字线DWL(DWLD、DWLS)。源极侧的虚设字线DWLS(字线WL0)以与源极侧选择栅极线SGS相邻的方式设置在NAND串NS内。漏极侧的虚设字线DWLD(字线WLn－1)以与漏极侧选择栅极线SGD相邻的方式设置在NAND串NS内。
与虚设字线DWL连接的存储器单元(以下，称为虚设单元)DC具有与存储器单元MC相同的构造。虚设单元DC并不用于数据的存储。
在闪速存储器的写入动作时及读出动作时，与对非选择字线的电压施加同样地，将一定大小的电压施加至虚设字线DWL。
因此，通过对虚设字线DWLD、DWLS的多次的电压施加，有可能将电子俘获至虚设单元DC的栅极绝缘膜内。
在虚设单元DC的电荷蓄积层内注入有被俘获至栅极绝缘膜内的电子的情况下，虚设单元DC的阈值电压变高。作为该结果，即便将根据形式或规格而设定的虚设单元的导通电压施加至虚设字线DWL，也有可能虚设单元DC并不导通。所以，与存储器单元同样地，在对虚设字线施加电压之后，优选执行对虚设单元的恢复动作。
如图11的时序图所示，在时刻T2，与上述读出动作同样地，行控制电路20将各电压VCGR、VREAD、VSG施加至各配线WLk、otherWLs、SGD、及SGS。
本实施方式中，行控制电路20将读出通过电压VREAD施加至虚设字线DWL及非选择字线otherWLs。
在时刻T3，行控制电路20将选择字线WLk、非选择字线otherWLs及选择栅极线SGD、SGS的电位设定为接地电位Vss。
行控制电路20将虚设字线DWL的电位设定为接地电位Vss。
如此，通过感测动作而读出选择单元内的数据。此后，序列发生器19执行恢复动作。
在时刻T4，行控制电路20对非选择字线otherWLs施加负的电压值Vn的恢复电压VrcvA。与此同时，行控制电路20通过序列发生器19的控制将恢复电压VrcvE分别施加至虚设字线DWLD、DWLS。
由此，与非选择单元MC同样地，对虚设单元DC的栅极绝缘膜791施加从半导体柱75朝控制栅极电极70的方向的电场E2。所以，被俘获至虚设单元DC的栅极绝缘膜791内的电子向半导体柱75侧移动。
因此，本实施方式的闪速存储器能够抑制虚设单元DC的阈值电压的变动。
此外，也可以如第3实施方式那样，通过对半导体柱75施加正的电压值的恢复电压，且对虚设字线DWLD、DWLS施加接地电压，而对虚设单元DC的栅极绝缘膜791施加从半导体柱75朝栅极电极70的方向的电场E2。
此外，选择晶体管STD、STS也包含存储器膜。所以，为抑制因电压的施加而导致的选择晶体管STD、STS的阈值电压的变动，也可对选择栅极SGD、SGS以与虚设字线DWLD、DWLS相同的方式施加恢复电压。
如以上，本实施方式的存储器装置能够提高动作的可靠性。
(5)应用例
参照图12及图13，对实施方式的存储器装置的应用例进行说明。
例如，在包含本实施方式的存储器装置的存储器系统(或存储装置)中，根据来自存储器控制器5的指令而控制数据读出时的恢复动作的有无。
如图12的(a)所示，在闪速存储器1接收到包含上述第2信号xxh的第1读出指令CMD1的情况下，序列发生器19根据闪速存储器1的设定信息而执行上述实施方式中的包含一个恢复动作的读出动作。
在包含恢复动作的执行的数据的读出中，就绪/忙碌信号R/B在期间(例如，图8的从时刻T1至时刻T6的期间)ta设定为L电平。
如图12的(b)所示，闪速存储器1在接收到包含第1信号00h及第3信号30h的第2读出指令CMD2的情况下，序列发生器19不执行恢复动作地执行数据的读出(例如仅感测动作)。
例如，基于第2读出指令CMD2的读出动作在图8的时刻T3与时刻T6之间的时刻T9结束。在不执行恢复动作的数据的读出中，就绪/忙碌信号R/B在期间(从时刻T1至时刻T9的期间)tz设定为L电平。期间tz的长度比期间ta的长度短。此外，时刻T9更优选为时刻T3与时刻T4之间(感测动作与恢复动作的转移期间内)的时刻。
例如，存储器控制器5根据闪速存储器1的使用状况(例如存取频率)，将包含第2及第3信号xxh、30h中的任一个的读出指令CMD1、CMD2发送至闪速存储器1。
例如，CPU500计数对各地址(页面地址)的读出次数。CPU500将地址(字线)与读出次数的关系存储在DRAM501内作为管理表TBL。
存储器控制器5在由主机装置600请求某数据的读出的情况下，将对存储有某数据的地址的读出次数与某判定值加以比较。
例如，本实施方式的闪速存储器1及包含闪速存储器1的存储器系统9(存储装置601)如以下那样动作。
如图13的流程图所示，存储器控制器5接收来自主机装置600的读出请求(步骤ST0)。
存储器控制器5根据读出请求，参照管理表TBL(步骤ST1)。CPU500取得对管理表TBL内的读出请求的对象的地址的读出次数。
CPU500将对该地址的读出次数与某判定值加以比较(步骤ST2)。
例如，当读出次数为判定值以上的情况下，存储器控制器5为使恢复动作执行而将第1读出指令CMD1(第1信号00h与第2信号xxh)与选择地址ADR一同发送至闪速存储器1(步骤ST3A)。
相对于此，当读出次数小于判定值的情况下，存储器控制器5为使恢复动作不执行而将第2读出指令CMD2(第1信号00h与第3信号30h)与选择地址ADR一同发送至闪速存储器1(步骤ST3B)。
闪速存储器1接收指令及选择地址(步骤ST10)。
序列发生器19解释指令(步骤ST11)。序列发生器19将就绪/忙碌信号R/B的信号电平设定为L电平。
序列发生器19判定所接收到的指令是表示包含恢复动作的读出动作的指令，还是表示不包含恢复动作的读出动作的指令(步骤ST12)。
例如，序列发生器19判定在接收地址ADR之后所接收到的信号是第2信号xxh还是第3信号30h。
在接收到第2信号xxh的情况下，序列发生器19以在感测动作之后执行第1至第4实施方式中的任一个恢复动作的方式而控制各电路的动作(步骤ST13A)。
在接收到第3信号30h的情况下，序列发生器19以只执行感测动作不执行恢复动作的方式控制各电路的动作(步骤ST13B)。
此后，序列发生器19将所读出的数据发送至存储器控制器5(步骤ST14)。序列发生器19通过将就绪/忙碌信号R/B的信号电平设定为H电平而将读出动作的结束通知给存储器控制器5。
存储器控制器5接收从闪速存储器1读出的数据及H电平的就绪/忙碌信号R/B(步骤ST4A)。
由此，本实施方式的存储器系统及闪速存储器的动作完成。
如此，本实施方式的闪速存储器及存储器系统根据来自存储器控制器200的读出指令而选择有无恢复动作的执行，以此能够抑制因恢复动作而导致存储器系统整体的动作长时程化。
如以上，本实施方式的闪速存储器及存储器系统能够提高动作特性。
(6)变化例
以下，对实施方式的存储器装置的变化例进行说明。
图14表示实施方式的存储器装置的变化例的一例。
如图14的时序图所示，在时刻T4，对非选择字线otherWLs施加负的电压值Vn的恢复电压VrcvA。
本变化例中，在恢复电压VrcvA的施加时，将电压VZ施加至漏极侧及源极侧选择栅极线SGD、SGS。电压VZ的电压值为电压VSG的电压值以下。例如通过电压VZ的施加而使选择晶体管STD、STS导通。
如图14的闪速存储器，在使用有负的电压值的恢复电压的恢复动作中，也可将具有正的电压值的电压VZ施加至选择晶体管STD、STS的栅极电极(选择栅极线SGD、SGS)。
此外，在恢复动作中，也可只使2个选择晶体管STD、STS中的任一个导通。
本实施方式中，在闪速存储器的读出动作时执行的恢复动作也可应用于闪速存储器的写入动作中的验证动作。由此，本实施方式的存储器装置能够抑制验证动作时的读出干扰。另外，本实施方式中所说明的恢复动作也可对写入动作中的编程动作的与非选择字线连接的存储器单元执行。另外，在包含本实施方式的闪速存储器的存储装置或存储器系统中，也可只有恢复动作以某动作周期执行。
在包含本实施方式的三维构造的存储器单元阵列的存储器单元阵列中，一个NAND串也可包含2个半导体柱。
该情况下，NAND串包含2个半导体柱、及连接2个半导体柱的半导体部。
半导体部将一个半导体柱的下端与另一个半导体柱的下端连接。
一个半导体柱的上端与位线连接。另一个半导体柱的上端与源极线连接。漏极侧选择晶体管设置在一个半导体柱的上部侧。源极侧选择晶体管设置在另一个半导体柱的上部侧。源极侧选择晶体管在衬底上方，位于与漏极侧选择晶体管相同的高度。
在各半导体柱上，存储器单元在选择晶体管与半导体部之间的区域上分别设置在半导体柱的侧面上。
本实施方式的用于存储器系统的闪速存储器也可为多值闪速存储器。
多值闪速存储器的读出动作包含如下的判定电压。
在A电平的读出动作中施加至所选择的字线上的判定电压例如在0V～0.55V之间。但是，A电平的判定电压并不限定于该值，也可为0.1V～0.24V、0.21V～0.31V、0.31V～0.4V、0.4V～0.5V、及0.5V～0.55V中的任一范围。
在B电平的读出动作中施加至所选择的字线上的判定电压例如在1.5V～2.3V之间。但是，B电平的判定电压并不限定于该值，也可为1.65V～1.8V、1.8V～1.95V、1.95V～2.1V、及2.1V～2.3V中的任一范围。
在C电平的读出动作中施加至所选择的字线上的判定电压例如在3.0V～4.0V之间。B电平的判定电压并不限定于此，也可为3.0V～3.2V、3.2V～3.4V、3.4V～3.5V、3.5V～3.6V、及3.6V～4.0V中的任一范围。
此外，读出动作的期间(tR)例如也可为25μs～38μs、38μs～70μs、70μs～80μs中的任一期间。
多值闪速存储器的写入动作包含编程动作与验证动作。
在多值闪速存储器的写入动作中，在编程动作时最初施加至所选择的字线上的电压例如为13.7V～14.3V之间。该电压并不限定于该值，例如也可为13.7V～14.0V及14.0V～14.6V中的任一范围。
在编程动作为incremental step pulse Program(ISPP，增量步进脉冲编程)方式的情况下，升压的电压例如为0.5V左右。
施加至非选择的字线上的非选择电压(通过电压)例如为6.0V～7.3V的范围的值。但是，非选择电压并不限定于该值，例如也可为7.3V～8.4V的范围的值，还可为6.0V以下。
也可根据非选择的字线为第奇数个字线或为第偶数个字线而改变所施加的通过电压。
写入动作的时间(tProg)例如也可为1700μs～1800μs、1800μs～1900μs、及1900μs～2000μs中的任一期间。
多值闪速存储器的删除动作中，最初施加至形成在半导体衬底的上部上、且在上方配置有存储器单元的阱区域的电压例如为12V～13.6V的范围的值。该电压并不限定于该值，例如也可为13.6V～14.8V、14.8V～19.0V、19.0～19.8V或19.8V～21V中的任一范围的值。
删除动作的时间(tErase)例如也可为3000μs～4000μs，4000μs～5000μs、及4000μs～9000μs中的任一期间。
存储器单元具有隔着4nm～10nm的隧道绝缘膜而配置在半导体柱的侧面上的电荷蓄积层。该电荷蓄积层也可为具有2nm～3nm的膜厚的绝缘膜(例如，SiN或SiON等)与3nm～8nm的膜厚的多晶硅的积层构造。另外，多晶硅也可包含如Ru之类的金属。
在电荷蓄积层上具有绝缘膜。该绝缘膜包含例如具有3nm～10nm的膜厚的下层High-k膜、具有3nm～10nm的膜厚的上层High-k膜、及夹在下层及上层High-k膜间的具有4～10nm的膜厚的氧化硅膜。High-k膜可列举HfO等膜。另外，氧化硅膜的膜厚也可厚于High-k膜的膜厚。
在绝缘膜上，隔着3nm～10nm膜厚的功函数调整用的材料而设置有具有30nm～70nm膜厚的控制栅极电极。功函数调整用的材料为TaO等金属氧化膜、TaN等金属氮化膜。控制栅极电极也可为W(钨)等金属。
在存储器单元间也可设置气隙。
虽对本发明的若干实施方式进行了说明，但这些实施方式是作为示例而提出的，并不意图限定发明的范围。这些新颖的实施方式能够以其他各种形态实施，且可在不脱离发明主旨的范围内进行各种省略、置换、及变更。这些实施方式或其变化包含在发明的范围及主旨中，并且包含在权利要求书所记载的发明及其均等的范围内。
[符号的说明]
1 闪速存储器
10 存储器单元阵列
70 控制栅极电极(字线)
75 半导体柱
79 存储器膜
791 栅极绝缘膜
MC 存储器单元

Claims (7)

1.一种存储器装置，其特征在于具备：
半导体柱，在与衬底表面垂直的方向上延伸；
第1存储器单元，包含设置在第1字线与所述半导体柱的侧面之间的第1存储器膜；
第2存储器单元，包含设置在第2字线与所述半导体柱的侧面之间的第2存储器膜；及
控制器，控制对所述第1及第2存储器单元的动作；且
在对所述第1存储器单元的读出动作中，
在对所述第1字线施加具有正的电压值的读出电压、且对所述第2字线施加具有正的电压值的非选择电压的第1动作之后，
执行第2动作，所述第2动作是以使所述第2字线的电位低于所述半导体柱的电位的方式，对所述第2字线施加具有负的电压值的第1电压。
2.根据权利要求1所述的存储器装置，其特征在于：
还具备与所述半导体柱连接的配线，
在执行所述第2动作的期间，将接地电压经由所述配线施加至所述半导体柱。
3.根据权利要求1或2所述的存储器装置，其特征在于：
还具备第3存储器单元，所述第3存储器单元包含设置在第3字线与所述半导体柱的侧面之间的第3存储器膜，
在与所述衬底表面垂直的方向上，所述第1字线位于所述第2字线与所述第3字线之间，
所述第2字线位于比所述第1字线更靠所述衬底侧，
所述第3字线位于比所述第1字线更靠所述衬底侧的相反侧，
在将所述读出电压施加至所述第1字线的期间，将所述非选择电压施加至所述第3字线，
在将所述第1电压施加至所述第2字线的期间，将具有负的电压值的第3电压施加至所述第3字线，
所述第1电压的电压值的绝对值大于所述第3电压的电压值的绝对值。
4.根据权利要求1或2所述的存储器装置，其特征在于：
在所述控制器接收到第1指令的情况下，执行包含所述第1及第2动作的第1读出动作，
在所述控制器接收到第2指令的情况下，执行包含所述第1动作且不包含所述第2动作的第2读出动作，
在所述第1读出动作时的第1期间，将就绪/忙碌信号设定为第1电平，
在所述第2读出动作时的第2期间，将所述就绪/忙碌信号设定为所述第1电平；
所述第2期间比所述第1期间短。
5.一种存储器装置，其特征在于具备：
半导体柱，在与衬底的表面垂直的方向上延伸；
第1存储器单元，包含设置在第1字线与所述半导体柱的侧面之间的第1存储器膜；
第2存储器单元，包含设置在第2字线与所述半导体柱的侧面之间的第2存储器膜；
第1配线，与所述半导体柱的一端连接；
第2配线，与所述半导体柱的另一端连接；及
控制器，控制对所述第1及第2存储器单元的动作；且
在对所述第1存储器单元的读出动作中，
在对所述第1字线施加读出电压、对所述第2字线施加非选择电压、对所述第1配线施加具有正的电压值的第1电压、且对所述第2配线施加具有正的电压值的第2电压的第1动作之后，
执行对所述第1字线及所述第2字线施加具有接地电位的第3电压的第2动作，
在所述第2动作之后，执行第3动作，所述第3动作是：以使所述第2字线的电位低于所述半导体柱的电位的方式，对所述第2字线施加具有所述接地电位的第4电压、对所述第1配线施加高于所述第1电压的第5电压、对所述第2配线施加高于所述第2电压的第6电压、经由所述第1配线对所述半导体柱施加具有正的电压值的第7电压。
6.根据权利要求5所述的存储器装置，其特征在于：
还具备第3存储器单元，所述第3存储器单元包含设置在第3字线与所述半导体柱的侧面之间的第3存储器膜，
在与所述衬底的表面垂直的方向上，所述第1字线位于所述第2字线与所述第3字线之间，
所述第2字线位于比所述第1字线更靠所述衬底侧，
所述第3字线位于比所述第1字线更靠所述衬底侧的相反侧，
在将所述读出电压施加在所述第1字线的期间，将所述非选择电压施加至所述第3字线，
在将所述第4电压施加在所述第2字线的期间，将具有所述接地电位的第8电压施加至所述第3字线。
7.根据权利要求5或6所述的存储器装置，其特征在于：
在所述控制器接收到第1指令的情况下，执行包含所述第1、第2及第3动作的第1读出动作，
在所述控制器接收到第2指令的情况下，执行包含所述第1动作且不包含所述第2及第3动作的第2读出动作，
在所述第1读出动作时的第1期间，将就绪/忙碌信号设定为第1电平，
在所述第2读出动作时的第2期间，将所述就绪/忙碌信号设定为所述第1电平；
所述第2期间比所述第1期间短。
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