JP5259666B2 - 不揮発性半導体記憶装置 - Google Patents

Description

実施形態は、積層型のメモリセル構造を有する不揮発性半導体記憶装置に関する。

近年、ＮＡＮＤ型フラッシュメモリのビット密度向上に向けたアプローチとして、メモリセルを積層した積層型ＮＡＮＤ、いわゆるＢｉＣＳ（Bit-Cost Scalable）タイプのメモリが提案されている。

特開２００９−２６６９４６号公報

本実施形態は、データ書き込みの高速化をはかり得る不揮発性半導体記憶装置を提供する。

実施形態の不揮発性半導体記憶装置によれば、半導体基板上に積層された複数のワード線に、電荷蓄積層を有する複数のメモリセルがそれぞれ接続され、且つ、隣接するメモリセル間で電荷蓄積層が連続しているセル構造のメモリセルアレイと、前記メモリセルアレイのｎ番目（ｎは自然数）のワード線に接続されたメモリセル群にデータを書き込む際に、（ｎ−１）番目及び（ｎ＋１）番目のワード線に接続されたメモリセル群に同一の書き込み電圧を同時に印加するよう制御する制御回路と、を具備したことを特徴とする。

第１の実施形態に用いた不揮発性半導体記憶装置の素子構造の一例を示す鳥瞰図。 図１の不揮発性半導体記憶装置の１つのＮＡＮＤストリングの構造を示す斜視図。 図１の不揮発性半導体記憶装置の１つのＮＡＮＤストリングの構造を示す断面図。 １bit/cellの平面ＮＡＮＤタイプの不揮発性半導体記憶装置のＶthバジェットを示す図。 １bit/cellのＢｉＣＳタイプの不揮発性半導体記憶装置のＶthバジェットを示す図。 第１の実施形態に係わる不揮発性半導体記憶装置の回路構成を示すブロック図。 第１の実施形態に係わる不揮発性半導体記憶装置の動作を示すフローチャート図。 第１の実施形態における書き込みのタイミングチャートを示す図。 第１の実施形態におけるベリファイのタイミングチャートを示す図。 第１の実施形態におけるベリファイのタイミングチャートの別の例を示す図。 第１の実施形態における書き込みによる閾値変化を示す図。 第１の実施形態における書き込みによるｎ番目及び（ｎ±１）番目のワード線に接続されたメモリセルの閾値分布を示す図。 複数ワード線群に接続されたメモリセルに書き込みを行った場合の各メモリセルの閾値分布の状態を示す図。 （ａ）は、先行の不揮発性半導体記憶装置の書き込み動作を示すタイミングチャート図、（ｂ）は、本実施形態の不揮発性半導体記憶装置の書き込み動作を示すタイミングチャート図。

以下、実施の形態について、図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。また、図面の寸法比率は、図示の比率に限定されるものではない。

（第１の実施形態）
まず、第１の実施形態に係わる３次元積層型不揮発性半導体記憶装置を例として、図６のブロック図を用いて説明する。

［不揮発性半導体記憶装置の構成］
本実施形態の３次元積層型不揮発性半導体記憶装置は、ＢｉＣＳフラッシュメモリ１０と、メモリコントローラ（外部コントローラともいう）２０とを有する。ここで、ＢｉＣＳフラッシュメモリ１０は、メモリセルアレイ１１、センスアンプ１２、カラムアドレスバッファ／カラムデコーダ１３、ロウデコーダ１４、制御回路（内部コントローラともいう）１５、電圧生成回路１６、パワーオン検出回路１７、ロウアドレスバッファ１８、入出力バッファ１９を備える。

＜メモリセルアレイ＞
まず、本実施形態のメモリセルアレイ１について、図１乃至図３を用いて説明する。

メモリセルアレイ１は、図１の鳥瞰図に示すような素子構造を有する。このメモリセルアレイ１は、消去の一単位となる複数のブロックを複数個、有する。説明の便宜上、図１では、２つのブロックＢＫ<i>，ＢＫ<i+1> について図示した。

図１に示すように、このブロックは、ソース拡散層３２、ソース拡散層３２上方に形成された導電層（図１では、ＳＧＳ，ＳＧＤ，ＷＬ<0> 乃至ＷＬ<3> を示す）、活性層ＡＡなどにより形成される。

＜＜ソース拡散層＞＞
半導体基板３１内に形成されるソース拡散層３２は、例えば、同一プレーン内の全ブロックＢＫに共通に１つ設けられる。ソース拡散層３２は、コンタクトプラグＰＳＬを介して、ソース線ＳＬ・Ｍ１に接続される。

また、ソース拡散層３２上には、例えば、導電性ポリシリコンから構成される３以上の導電層が層間絶縁膜（図示略）を介して積層される。

＜＜導電層＞＞
本実施形態では、導電層は、層間絶縁膜を介して６層積層された構造となっている。図１では、導電膜は、ワード線ＷＬ<0> 乃至ＷＬ<3> と、ドレイン側セレクトゲート線（第１セレクトゲート線）ＳＧＤと、ソース側セレクトゲート線（第２セレクトゲート線）ＳＧＳである。

最上層（図１における、ＳＧＤ<0> 乃至ＳＧＤ<5> ）を除く残りの５つの導電層は、１つのブロックＢＫ<i+1> 内でそれぞれプレート状に形成される。また、６つの導電層のｘ方向の端部は、各々の導電層にコンタクトをとるために全体として階段状に形成される。例えば、ワード線ＷＬ<0> は、ソース側セレクトゲート線ＳＧＳ上方に形成されるが、ソース側セレクトゲート線ＳＧＳのコンタクトをとるための領域の上方には形成されない。すなわち、ワード線ＷＬ<0> は、ソース側セレクトゲート線ＳＧＳよりもｘ軸方向の幅が短く形成される。同様に、ワード線ＷＬ<1> は、ワード線ＷＬ<2> よりもｘ軸方向の幅が短く形成され、ワード線ＷＬ<2> は、ワード線ＷＬ<3> よりもｘ軸方向の幅が短く形成され、ワード線ＷＬ<3> は、ドレイン側セレクトゲート線ＳＧＤよりもｘ軸方向の幅が短く形成される。

最下層は、ソース側セレクトゲート線ＳＧＳとなり、最下層及び最上層を除く残りの４つの導電層は、ワード線ＷＬ<0>，ＷＬ<1>，ＷＬ<2>，ＷＬ<3> となる。

最上層は、ｘ方向に延びるライン状の複数の導電線から構成される。１つのブロックＢＫ<i+1> 内には、例えば、６本の導電線が配置される。最上層の例えば６本の導電線は、ドレイン側セレクトゲート線ＳＧＤ<0> 〜ＳＧＤ<5> となる。

＜＜活性層＞＞
そして、ＮＡＮＤストリング（図３で後述する）を構成するための複数の活性層（アクティブエリア）ＡＡは、ｚ方向（半導体基板の表面に対して垂直方向）に柱状に形成されており、ソース拡散層３２から複数の導電層を突き抜けてビット線ＢＬに達するように形成される。

複数の活性層ＡＡの上端は、ｙ方向に延びる複数のビット線ＢＬ<0> 〜ＢＬ<m> に接続される。また、ソース側セレクトゲート線ＳＧＳは、コンタクトプラグＰ_SGS を介して、ｘ方向に延びる引き出し線ＳＧＳ−Ｍ１に接続され、ワード線ＷＬ<0> 〜ＷＬ<3> は、それぞれ、コンタクトプラグＰ_WL<0>〜Ｐ_WL<3> を介して、ｘ方向に延びる引き出し線ＷＬ<0>・Ｍ１〜ＷＬ<3>・Ｍ１に接続される。

さらに、ドレイン側セレクトゲート線ＳＧＤ<0> 〜ＳＧＤ<5> は、それぞれ、コンタクトプラグＰ_SGD<0>〜Ｐ_SGD<5> を介して、ｘ方向に延びる引き出し線ＳＧＤ<0>・Ｍ１〜ＳＧＤ<5>・Ｍ１に接続される。

複数のビット線ＢＬ<0> 〜ＢＬ<m> 及び引き出し線ＳＧＳ・Ｍ１，ＷＬ<0>・Ｍ１，ＷＬ<1>・Ｍ１〜ＷＬ<3>・Ｍ１，ＳＧＤ<0>・Ｍ１〜ＳＧＤ<5>・Ｍ１は、例えば、金属から構成される。

図２は、１つのＮＡＮＤストリングの鳥瞰図を示している。図１に示すようなブロックＢＫには、図２に示すようなＮＡＮＤストリングを複数個（例えば、２４個）、有する。このＮＡＮＤストリングは、複数のメモリセルと、ソース側選択ゲートトランジスタと、ドレイン側選択トランジスタとを有する。

図３は、１つのＮＡＮＤストリングの構造例を示す断面図であり、（ａ）は全体構成を示し、（ｂ）は一部を拡大して示している。

図２及び図３に示すように、メモリセルは、半導体基板３１表面に対して垂直方向（ｚ方向）に柱状に形成された活性層ＡＡとワード線ＷＬ<0> 〜ＷＬ<3> との交差部分に形成される。また、ソース側選択ゲートトランジスタは、活性層ＡＡとソース側セレクトゲート線ＳＧＳとの交差部分に形成され、ドレイン側選択ゲートトランジスタは、活性層ＡＡとドレイン側セレクトゲート線ＳＧＤとの交差部分に形成される。

ソース側セレクトゲート線ＳＧＳとドレイン側セレクトゲート線ＳＧＤは、複数のワード線ＷＬ<0> 〜ＷＬ<3> を挟むように形成される。

３次元構造のＮＡＮＤストリングの特徴の一つは、ドレイン側セレクトゲート線ＳＧＤ<5>が、柱状の活性層ＡＡの側面を取り囲む構造を有している点にある。

このため、例えば、複数の活性層ＡＡを細くして、半導体基板３１上により多くの活性層ＡＡを形成し、大容量化を図っても、ＮＡＮＤストリングを構成する選択トランジスタの駆動力を十分に確保できることになる。

図３に示すように、１つのＮＡＮＤストリングを構成している複数のメモリセルＭＣ及び選択ゲートトランジスタＳＴ（ソース側選択ゲートトランジスタ、ドレイン側選択ゲートトランジスタ）は、層間絶縁膜３７を介してｚ方向に積層される。

メモリセルＭＣは、ＭＯＮＯＳ構造を有する。ＭＯＮＯＳ構造とは、電荷蓄積層がＳｉＮ等の窒化物などの絶縁体から構成されるメモリセル構造のことである。即ち、図３（ｂ）に示すように、メモリセルＭＣは、電荷蓄積層３４が、例えば、２つの絶縁膜３３，３５に挟み込まれた構造を有した、ＯＮＯ（Oxide-Nitride-Oxide）の構成となっている。電荷蓄積層３４と活性層ＡＡとの間には、絶縁膜３３が介在している。絶縁膜３３は、データの書き込み時にはトンネル絶縁膜として機能し、データの保持時には電荷が活性層ＡＡにリークするのを防止する。電荷蓄積層３４と制御ゲート３６との間には、ブロック絶縁膜３５が介在している。ブロック絶縁膜３５は、電荷蓄積層３４に捕獲された電荷が制御ゲート３６にリークするのを防止する。制御ゲート３６は、ワード線ＷＬに接続される。

なお、メモリセルＭＣは、ブロック絶縁膜３５を設けないＭＮＯＳ構造のメモリセルでもよい。

１つのワード線ＷＬを共有する各ＮＡＮＤストリング内のメモリセルトランジスタＭの集合は、データ読み出し及び書き込みの単位となるページを構成する。また、ワード線ＷＬを共有する複数のＮＡＮＤストリングの集合は、データ消去の単位となるブロックを構成する。

＜センスアンプ及びカラムアドレスバッファ／カラムデコーダ＞
図６に示すように、センスアンプ１２は、ビット線ＢＬを介してメモリセルアレイ１１と接続される。センスアンプ１２は、読み出しの際にメモリセルアレイ１１のデータをページ単位で読み出しを行い、書き込みの際にメモリセルアレイ１１にデータをページ単位で書き込む。

また、センスアンプ１２はカラムアドレスバッファ／カラムデコーダ１３とも接続されており、センスアンプ１２はカラムアドレスバッファ／カラムデコーダ１３（後述する）から入力される選択信号をデコードして、ビット線ＢＬのいずれかを選択し、駆動する。

センスアンプ１２は、書き込む際のデータを保持するデータラッチの機能も兼ねる。本実施形態のセンスアンプでは、それぞれのセンスアンプには複数個（通常、2bit/cellのＭＬＣでは３つ）のデータラッチ回路を有する。

カラムアドレスバッファ／カラムデコーダ１３は、メモリコントローラ２０からロウアドレスバッファ１８を介して入力されるカラムアドレス信号を一時的に格納し、カラムアドレス信号に従ってビット線ＢＬのいずれかを選択する選択信号をセンスアンプ１２に出力する。

＜ロウデコーダ＞
ロウデコーダ１４は、ロウアドレスバッファ１８を介して入力されるロウアドレス信号をデコードして、ワード線ＷＬ及びセレクトゲート線ＳＧＤ，ＳＧＳを選択し、駆動する。

なお、本実施形態のＢｉＣＳフラッシュメモリ１０には、外部入出力端子Ｉ／Ｏ（図示略）が設けられており、この外部入出力端子Ｉ／Ｏを介して入出力バッファ１９とメモリコントローラ２０のデータの授受が行われる。外部入出力端子Ｉ／Ｏを介して入力されるアドレス信号は、ロウアドレスバッファ１８を介してロウデコーダ１４及びカラムアドレスバッファ／カラムデコーダ１３に出力される。

＜制御回路＞
制御回路１５は、メモリコントローラ２０を介して供給される各種外部制御信号（書き込みイネーブル信号ＷＥn、読み出しイネーブル信号ＲＥn、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ等）とコマンドＣＭＤに基づいて、データ書き込み及び消去のシーケンス制御及び読み出しの動作・制御を行う。制御回路１５は、パワーオン検出回路１７から入力される検知信号を受けて、初期化動作を自動的に行う。

＜電圧生成回路＞
電圧発生回路１６は、制御回路１５により制御されて、書き込み、消去及び読み出しの動作に必要な各種内部電圧を発生するもので、電源電圧より高い内部電圧を発生するために昇圧回路が用いられる。

＜パワーオン検出回路＞
パワーオン検出回路１７は、制御回路１５に接続される。パワーオン検出回路１７は、電源の投入を検出し、制御回路１５に検知信号を出力する。

＜メモリコンロトーラ＞
メモリコンロトーラ２０は、ＢｉＣＳフラッシュメモリ１０に必要なコマンドなどを出力し、ＢｉＣＳフラッシュメモリ１０の動作モード（後述する、第１の書き込みモード、第２の書き込みモードを含む。）を設定し、読み出し及び書き込みを行う。

［本実施形態の経緯］
ここで、本実施形態の不揮発性半導体メモリは、図３（ｂ）に示すように、隣接するメモリセル間で電荷蓄積層３４がつながっている。このため、平面ＮＡＮＤタイプの不揮発性半導体メモリのようにメモリセルの消去レベルを負にしたＶthバジェットを使用すると、本実施形態の不揮発性半導体メモリのデータリテンションが悪化する場合がある。その支配的要因はいわゆる電荷の横抜けである。これは、例えば同一チャネルのボディで正の閾値のメモリセルと負の閾値のメモリセルが隣接した場合に起こる。

すなわち、閾値を正に書き込んだメモリセルに隣接するメモリセルが閾値が負の消去セルの場合、物理的につながった電荷蓄積層間でホールとエレクトロンの再結合が起こり、正の閾値に書き込んだメモリセルの閾値の低下と、負の閾値のメモリセルの閾値の上昇が起こる。これにより、データリテンション特性が低下する。以降、このようなデータリテンション特性の低下をデータの横抜けと呼び、データの横抜けが起こるデータパターンをデータの横抜けパターンと呼ぶ。そこで、このデータの横抜けを防ぐために、消去レベルを正にしておくことが有効である。

図４は、１bit/cellの平面ＮＡＮＤタイプの不揮発性半導体記憶装置のＶthバジェットを示す図である。平面ＮＡＮＤタイプの不揮発性半導体記憶装置では、書き込みセルを正の閾値に書き込み、非書き込みセルについては、閾値が負の消去状態のままにしておく。この場合には、書き込む際に分布を一つ書き込むだけでよいため、書き込み電圧のステップアップ幅であるΔＶ_PGM を大きく設定できる。その結果、書き込みループ回数が少なくなり、非常に高速の書き込みが実現できる。

図５は、１bit/cellのＢｉＣＳタイプの先行の不揮発性半導体記憶装置のＶthバジェットを示す図である。先に説明したデータの横抜けを防止するために、非書き込みセルについて、初期の消去状態（第１の消去状態ともいう）から閾値電圧が正である消去状態（第２の消去状態ともいい、図５におけるＥ’レベルを意味する）への書き込みが必要で、書き込みセルについては、更に高いＡレベルへの書き込みを行う必要がある。なお、第１の消去状態は、全ての非書き込みセルの閾値電圧が負である状態に限られず、非書き込みセルの一部の閾値電圧が正の状態であってもよい。また、第２の消去状態は、全ての非書き込みセルの閾値分布が正の状態である。

先行の不揮発性半導体記憶装置の場合には、正に２つの閾値分布を書く必要があることから、メモリセルへの書き込み過ぎを防止すべく初期Ｖ_PGM を低くする必要があるとともに、Ｅ’レベルの上裾とＡレベルの下裾とのマージンを確保すべくΔＶ_PGM をアッパーページ書き込みと同程度に小さく設定し、閾値分布を細く書き込む必要がある。

そのため、図５の場合と比較して、初期Ｖ_PGM を低く、ΔＶ_PGM が小さく、且つＡレベルを高いレベルまで書き込む必要があり、書き込む際に印加するパルス数が増大する。その結果、書き込み時間が大幅に長くなる。

そこで、この問題を解決するために本実施形態では、消去レベルを正に書き戻す必要のない、高速なＳＬＣ書き込みを実現することで、データ書き込みの高速化を図りうる不揮発性半導体記憶装置を提供する。

［不揮発性半導体記憶装置の動作］
次に、本実施形態の不揮発性半導体記憶装置の書き込み動作について、図７のフローチャート図を用いて説明する。

ステップＳ１では、メモリコントローラ２０から専用コマンドが発行され、専用コマンドが、入出力バッファ１９を介して制御回路１５に入力される。また、アドレス信号は、入出力バッファ１９を介してロウアドレスバッファ１８に入力される。さらに、書き込みデータは入出力バッファ１９を介してセンスアンプ１２のデータラッチ回路（図示略）に入力される。

ステップＳ２で、制御回路１５は、ステップＳ１で入力されたコマンドを受けて、高速書き込み動作モード信号（第１の書き込みモード信号ともいう）を生成する。

ステップＳ３で、制御回路１５は、電圧を生成するためのタイミング制御信号、電圧設定信号を電圧生成回路１６に出力する。

ステップＳ４で、制御回路１５は、アドレス制御信号、メモリセルへのアクセス制御信号に基づいて、センスアンプ１２，ロウデコーダ１４及び電圧生成回路１６を制御し、選択されたブロックＢＫ内の選択されたｎ番目のワード線ＷＬ（選択ワード線ＷＬともいう）と、（ｎ±１）番目のワード線ＷＬに同一の書き込み電圧Ｖ_PGM を印加する。ただし、ｎは自然数である。

ステップＳ５で、書き込み電圧Ｖ_PGM の印加後に、制御回路１５は、ｎ番目のワード線ＷＬに接続されたメモリセルのみベリファイを行うようセンスアンプ１２，ロウデコーダ１４及び電圧生成回路１６を制御する。

ステップＳ６で、ステップＳ５のベリファイの結果に応じて、ｎ番目のワード線ＷＬに接続されたメモリセルの閾値電圧が所望の電圧を超えたか否かを、制御回路１５は判定し、このメモリセルの閾値電圧が所望の電圧を超えるまで、ステップＳ４からステップＳ６までを繰り返す。ステップＳ６で、ｎ番目のワード線ＷＬに接続されたメモリセルの閾値電圧が所望の電圧を超えないと判定された場合には（ステップＳ６でＮＧ）、ステップＳ４の書き込み電圧にΔＶ_PGM を昇圧した電圧を、新たに書き込み電圧として設定し、ステップＳ４で、新たに設定された書き込み電圧を印加する。したがって、ステップＳ６で、ｎ番目のワード線ＷＬに接続されたメモリセルの閾値電圧が所望の電圧を超えないと判定されるたびに、書き込み電圧はΔＶ_PGM ずつ昇圧される。

図８に、本実施形態の書き込み時におけるプログラムタイミングチャートを示す。

書き込みセルと非書き込みセルはＢＬ電圧で制御する。“０”データの書き込みセルに接続されたビット線には０Ｖを印加し、ｔ１時から昇圧し“１”データの非書き込みセルに接続されたビット線にはＶｄｄを印加する。

また、ドレイン側選択ゲートＳＧＤには、非書き込みセルに接続されたビット線ＢＬの電圧をセルチャネルに転送するために電圧Ｖｓｇを印加し、セルチャネルにＶｄｄの転送が完了したところで、Ｖsgd にする。ソース側選択ゲートＳＧＳ（図示略）には０Ｖを印加する。

これにより選択されたＮＡＮＤストリング内のチャネルについて、書き込みセルのチャネルを０Ｖ、非書き込みセルのチャネルをＶｄｄとできる。その後（ｔ４後に）、選択ワード線ＷＬと選択ワード線ＷＬに隣接するワード線ＷＬを含めた３本のワード線ＷＬに書き込み電圧Ｖpgm（例えば１８Ｖ）、それ以外のワード線ＷＬにＶpass（例えば、１０Ｖ）を印加する。

図９及び図１０に、ベリファイにおけるプログラムタイミングチャートを示す。

図９では、選択ワード線ＷＬのみベリファイを行う。これは、ｎ番目の選択ワード線ＷＬの両隣の（ｎ±１）番目のワード線ＷＬに関してはデータ格納のためではなく、ｎ番目のワード線ＷＬの電荷抜けを防止するためであり、（ｎ±１）番目のワード線ＷＬに接続されたメモリセルの閾値がベリファイレベルを超えているか確認する必要がないためである。それ以上に、ベリファイを選択ワード線ＷＬのみで済ませることができ、高速化に有利である。

具体的には、図９に示すように、ｔ０時から、ドレイン側選択ゲートＳＧＤには、電圧Ｖｓｇを印加し、選択ワード線ＷＬには、Ｖverifyを印加する。ｔ１時から非選択ワード線ＷＬにＶreadを印加する。

ｔ０後のｔ１時からビット線ＢＬにはＶｂｌを印加し、この昇圧されたＶｂｌの電圧が下がるか否かでベリファイパス／フェイルの判定をする。

ｔ４時からソース側選択ゲートＳＧＳ（図示略）には、Ｖｓｑを印加する。

図１０では、選択ワード線ＷＬとその両隣のワード線ＷＬに対してベリファイを行う。この場合には、３本のワード線に対してベリファイを行うために、より確実に電荷の横抜けを防止することができる。この場合には、３本のワード線に対してベリファイを行うために、選択ワード線ＷＬの両隣のワード線に接続されたメモリセルの閾値もベリファイレベル以上であることが保障される。したがって、選択ワード線ＷＬに接続されたメモリセルに対してより確実に電荷の横抜けを防止することができる。

［本実施形態の効果］
以上により、データ書き込みの高速化をはかり得る不揮発性半導体記憶装置を提供できる。以下、具体的に説明する。図１１は、第１の実施形態における書き込みによるｎ番目及び（ｎ±１）番目のワード線に接続されたメモリセルの閾値分布を示す図であり、図１２は、複数ワード線群に接続されたメモリセルに書き込みを行った場合の各メモリセルの閾値分布の状態を示す図である。

本実施形態の不揮発性半導体記憶装置では、ｎ番目及び（ｎ±１）番目のワード線間において、隣接するメモリセルに同一の書き込み電圧Ｖ_PGM を印加する。このため、例えば、上記のステップＳ４からステップＳ６を３回繰り返すことで、図１１（ｂ）に示すようなメモリセルの閾値分布となる。

このような書き込みを行うことによって、全てのメモリセルを第２の消去状態に書き込むことなく、図１２に示すように、着目ワード線ＷＬに接続されたメモリセルにおいてデータの横抜けパターンを取り除くことが可能となる。ここで、図１２に示すＥは第１の消去状態、Ａはベリファイレベルを超えた書き込み状態、Ｐは、実際にはベリファイは行わないが、閾値がベリファイレベル付近であることが期待される書き込み状態である。

なお、ベリファイについては、ｎ番目のワード線ＷＬに対してのみ行い、（ｎ±１）番目のワード線ＷＬについてはベリファイを行わない。

このように平面ＮＡＮＤと同様、第２の消去状態に書き込むことなく、初期Ｖ_PGM、ΔＶ_PGM を大きめに設定しても、閾値分布間のマージンを確保しやすく、書き込みの高速化が期待できる。

また、本実施形態で行うベリファイは、ｎ番目のワード線に接続されたメモリセルの閾値電圧が所望の電圧を超えたか否かを判定するものである。先行の不揮発性半導体記憶装置の場合には、第２の消去状態（Ｅ’）のベリファイを行う必要があるが、本実施形態では、第２の消去状態（Ｅ’）のベリファイを行う必要はない。したがって、図１４に示すように、本実施形態の不揮発性半導体記憶装置（図１４（ｂ）参照）は、先行の不揮発性半導体記憶装置（図１４（ａ）参照）と比べて、印加するパルス数を低減できる。ここで、図１４（ａ）は、先行の不揮発性半導体記憶装置の書き込み動作を示すタイミングチャート図であり、図１４（ｂ）は、本実施形態の不揮発性半導体記憶装置の書き込み動作を示すタイミングチャート図である。

したがって、先行の不揮発性半導体記憶装置と比べて、本実施形態は、データ書き込みの高速化を図りうる不揮発性半導体記憶装置を提供できる。

但し、ｎページ（ＷＬｎ）に書き込みを行った後は、次に書き込み可能なページは（ｎ＋３）ページ（ＷＬｎ＋３）になるため、このＳＬＣバッファ方式を用いた場合、２ビット／ｃｅｌｌのＭＬＣの１ブロック分のデータを書き込むのに６ブロックが必要となる。

より詳しく本実施形態の効果について図１３を用いて説明する。図１３は、複数のワード線群に書き込みを行った場合のメモリセルの閾値分布の状態を示す模式図である。ここで、ｎ番目乃至（ｎ＋２）番目のワード線を１つのワード線群とする。図１３では、本実施形態の一例として、２つのワード線群（ｎ番目乃至（ｎ＋２）番目のワード線を有する第１のワード線群、（ｎ＋３）番目乃至（ｎ＋５）番目のワード線を有する第２のワード線群）においてデータの書き込みを行った場合を示す。

第１のワード線群について、（ｎ＋１）番目のワード線ＷＬを着目ワード線として、その前後のｎ番目及び（ｎ＋２）番目のワード線ＷＬにも同時に書き込みを行う。第２のワード線群について、（ｎ＋４）番目のワード線ＷＬを着目ワード線として、その前後の（ｎ＋３）番目及び（ｎ＋５）番目のワード線ＷＬにも同時に書き込みを行う。

第１のワード線群における（ｎ＋１）番目のワード線と第２のワード線群における（ｎ＋４）番目のワード線とに接続されたメモリセルは、本来のデータを格納する部分として使用する。

この場合に、（ｎ＋２）番目のワード線ＷＬ（第１のワード線群）に接続されたメモリセルに対して、（ｎ＋３）番目のワード線ＷＬ（第２のワード線群）に接続された隣接するメモリセルの関係で、データの横抜けパターンが生じる場合がある。しかし、（ｎ＋２）番目と（ｎ＋３）番目のワード線ＷＬに接続されたメモリセルは本来のデータを格納する部分ではない。したがって、これらメモリセルの間でデータの横抜けパターンが生じても、本来のデータを格納する部分である（ｎ＋１）番目のワード線と（ｎ＋４）番目のワード線とに接続されたメモリセルの電荷蓄積層に蓄積された電荷の横抜けを軽減できる。その結果、データの破損などを防止でき、データの信頼性を向上できる。

このように本実施形態によれば、メモリセルアレイのｎ番目のワード線ＷＬに接続されたメモリセル群にデータを書き込む際に、（ｎ−１）番目のワード線ＷＬ及び（ｎ＋１）番目のワード線ＷＬに接続されたメモリセル群に同じデータを同時に書き込むことにより、データ書き込みの高速化及びデータ信頼性の向上をはかることができる。

即ち、３本のワード線ＷＬに接続されたメモリセルを用いて、１ページのデータを書き込むため、着目ワード線ＷＬの両側のワード線ＷＬをシールドとして用いることにより、データ信頼性の向上をはかることができる。しかも、書き込みに際しては３本のワード線を同時に選択するのみで良いため、書き込み時間が増大することもない。

（第２の実施形態）
次に、第２の実施形態に係わる不揮発性半導体記憶装置を説明する。ＭＬＣのチップを用いたＳＳＤ（Solid State Drive）においてＳＬＣをバッファとして使用した例を用いて説明する。本実施形態にかかる不揮発性半導体記憶装置は、第１の実施形態に係わる不揮発性半導体記憶装置と構成は同一であるが、動作方法が異なる。したがって、本実施形態では、不揮発性半導体記憶装置の動作方法について詳細に説明する。

［不揮発性半導体記憶装置の動作方法］
説明の便宜上、第１の実施形態におけるステップＳ１からステップＳ６までのいわゆるＳＬＣ書き込みを行い、ＳＬＣバッファにデータが書き込まれていることを前提として説明する。

ステップＳＡで、制御回路１５は、ＳＬＣバッファにデータが書き込まれた２ページ分を選択するようロウデコーダ１４、センスアンプ１２などを制御する。

ステップＳＢで、制御回路１５は、センスアンプ１２などを制御し、センスアンプ１２に２ページ分のデータを読み出し、センスアンプ１２内のデータラッチにこれらのデータを保持する。

ステップＳＣで、制御回路１５は、メモリセルアレイ１１内の所望のアドレス信号をロウデコーダ１４、センスアンプ１２に出力し、データラッチに保持された２ページ分のデータを、所望のアドレスのメモリセルに対してＭＬＣ書き込みできるようロウデコーダ１４、センスアンプ１２、電圧生成回路１６などを制御する。

このステップＳＡからステップＳＣを第１の実施形態で書き込まれたブロックに対して行う。すなわち、第１の実施形態で書き込まれたブロックの全てのページがＭＬＣ書き込みされるまで、ステップＳＡからステップＳＣを繰り返す。

ステップＳＤで、第１の実施形態で書き込まれたブロックの全てのページがＭＬＣ書き込みされたとき、制御回路１５は、ＳＬＣバッファに書き込まれたブロックのデータを消去する。

なお、ステップＳＢで、センスアンプ１２に２ページ分のデータを読み出し、センスアンプ１２内のデータラッチにこれらのデータを保持する際に、読み出した２ページ分のデータを外部入出力端子Ｉ／Ｏを介してメモリコントローラ２０に読み出し、その後にＥＣＣでエラー訂正を行った後に、ステップＳＣを行ってもよい。

このように、ＭＬＣのチップでも高速なデータ書き込みが必要な場合には、ＳＬＣをバッファとして使用する。第１の実施形態同様に、本実施形態でも、データ書き込みの高速化をはかり得る不揮発性半導体記憶装置を提供できる。

（第３の実施形態）
本実施形態の不揮発性半導体記憶装置では、第１及び第２の実施形態に対して、メモリコントローラが、第１の実施形態のように３本のワード線に接続されたメモリセルにデータ書き込みを行う超高速ＳＬＣバッファーモード（第１の書き込みモード）と、１本のワード線に接続されたメモリセルの消去状態を、第１の消去状態から第２の消去状態に書き込み、データ書き込みを行う高速ＳＬＣバッファーモード（第２の書き込みモード）を選択する点で異なり、その他は同様である。

本実施形態では、メモリコントローラ２０は、第１の書き込みモード及び第２の書き込みモードのいずれかを選択する。第１の実施形態にかかる不揮発性半導体記憶装置の動作におけるステップＳ２で、本実施形態のメモリコントローラ２０が、第１モードを選択するとき第１の書き込みモード信号を、第２モードを選択するとき第２の書き込みモード信号を生成する。

第１の書き込みモードでは、第１の実施形態と同様に、３本のワード線ＷＬに接続されたメモリセルを用いて１ページのデータを書き込む。このモードでは、両隣接ワード線ＷＬにも同時に同じデータを書き込むことによって、３本のワード線ＷＬに接続されたメモリセルの閾値を正に書き戻す必要がなくなる。このため、高速・高信頼性のデータを書き込むことができる。ここでは、両隣接ＷＬをシールドページと呼ぶ。

第２の書き込みモードでは、図１１に示したように、１本のワード線に接続されたメモリセルの消去状態を、第１の消去状態から第２の消去状態に書き込み、データ書き込みを行う。また、この第２の書き込みモードでは、シールドページが不要なことから、第１の書き込みモードで書き込む場合よりも、本来のデータを格納するためのページ数を１／３に削減することができる。また、第２の書き込みモードは、通常のＭＬＣで書き込む場合と比較しても、後述するようにデータの信頼性が高く、かつ、書き込み速度も高速である。

このように本実施形態によれば、例えばメモリコントローラからの要求が非常に高速な書き込みである場合には、メモリコントローラ２０は３本のワード線ＷＬの領域を用いて１ページのデータを書き込む第１の書き込みモードを選択し、メモリコントローラからの要求が第１の書き込みモードと比較して高速な書き込みでない場合には、メモリコントローラ２０は第２の書き込みモードを選択する。その結果、要求される書き込み速度に応じて最適な書き込み制御を行うことができる。

また、例えばブロックの管理情報など高い信頼性が要求されるデータをメモリセルアレイに書き込む場合には、メモリコントローラ２０は第２の書き込みモードを選択する。これにより、このデータはＭＬＣ書き込みでなく、ＳＬＣ書き込みを行うことになり、データの信頼性を向上できる。このように外部メモリコントローラは、用途に応じて書き込みモード信号を生成し、最適な書き込みを行う。

（変形例）
なお、本発明は上述した各実施形態に限定されるものではない。メモリセルアレイの構成は必ずしもＢｉＣＳに限るものではなく、電荷蓄積層と制御ゲートを有するメモリセルを基板上に積層した、積層型のメモリセル構造の不揮発性半導体記憶装置に適用することができる。さらに、ＢｉＣＳの構造も前記図１に何ら限定されるものではなく、仕様に応じて適宜変更可能である。

また、実施形態ではＳＬＣのデータ書き込みに適用した例で説明したが、ＭＬＣのデータ書き込みに適用することも可能である。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１０…ＢｉＣＳフラッシュメモリ
１１…メモリセルアレイ
１２…センスアンプ
１３…カラムアドレスバッファ／カラムデコーダ
１４…ロウデコーダ
１５…制御回路
１６…電圧生成回路
１７…パワーオン検出回路
１８…ロウアドレスバッファ
１９…入出力バッファ
２０…メモリコントローラ
３１…半導体基板
３２…ソース拡散層
３３…トンネル絶縁膜
３４…電荷蓄積層
３５…ブロック絶縁膜
３６…制御ゲート

Claims (6)

1. 半導体基板上に積層された複数のワード線に、電荷蓄積層を有する複数のメモリセルがそれぞれ接続され、且つ、隣接するメモリセル間で電荷蓄積層が連続しているメモリセルアレイと、
   前記メモリセルアレイのｎ番目（ｎは自然数）のワード線と電気的に接続された第１メモリセル及び第２メモリセルにデータを書き込む際に、前記第１メモリセルと電気的に接続される第１ビット線に第１電圧を、前記第２メモリセルと電気的に接続される第２ビット線に前記第１電圧よりも高い第２電圧を印加したまま、（ｎ−１）番目及び（ｎ＋１）番目のワード線にｎ番目のワード線と同一の書き込み電圧を一括して印加するよう制御する制御回路と、
   を具備したことを特徴とする不揮発性半導体記憶装置。
2. 前記制御回路は、前記ｎ番目のワード線に接続された第１メモリセル及び第２メモリセルにベリファイを行い、
   前記ｎ番目のワード線に接続された第１メモリセルの閾値電圧が所望の正の電圧を超えるまで、前記ｎ番目及び前記（ｎ±１）番目のワード線に書き込み電圧を一括して印加することを特徴とする請求項１記載の不揮発性半導体記憶装置。
3. 前記制御回路は、さらに、前記（ｎ＋１）番目のワード線と電気的に接続された第３メモリセル及び第４メモリセルのベリファイを行い、前記（ｎ−１）番目のワード線と電気的に接続された第５メモリセル及び第６メモリセルのベリファイを行い、前記ｎ番目のワード線と電気的に接続された第１メモリセルの閾値電圧が所望の正の電圧を超えるまで、前記ｎ番目及び（ｎ±１）番目のワード線に書き込み電圧を一括して印加することを特徴とする請求項２記載の不揮発性半導体記憶装置。
4. 前記制御回路は、前記ベリファイの結果に応じて、ベリファイパスしたメモリセルと電気的に接続されたビット線に非書き込み電圧を印加し、
   ベリファイフェイルしたメモリセルと電気的に接続されたビット線に書き込み電圧を印加することを特徴とする請求項２又は３記載の不揮発性半導体記憶装置。
5. 前記メモリセルアレイは、
   前記半導体基板上に柱状に形成された活性層と、
   前記活性層の側壁面を囲むようにトンネル絶縁膜，電荷蓄積層，及びブロック絶縁膜が形成されたゲート絶縁膜部と、
   前記ゲート絶縁膜部の側壁面を囲むように形成されて、且つ前記半導体基板上に複数の層間絶縁膜と複数の導電層が交互に積層された積層構造部と
   を有し、
   前記活性層，トンネル絶縁膜，電荷蓄積層，ブロック絶縁膜，及び導電層を含むトランジスタで前記メモリセルを構成したものであることを特徴とする請求項１乃至４の何れか１項に記載の不揮発性半導体記憶装置。
6. 前記制御回路は、要求される書き込み速度に応じて、
   前記第１メモリセル及び前記第２メモリセルにデータを書き込む際に、前記第１ビット線に前記第１電圧を、前記第２ビット線に前記第２電圧を印加したまま、（ｎ−１）番目及び（ｎ＋１）番目のワード線にｎ番目のワード線と同一の書き込み電圧を一括して印加する第１の書き込みモードと、
   前記第１メモリセル及び前記第２メモリセルにデータを書き込む際に、前記第１メモリセル及び第２メモリセルの閾値電圧を、負の閾値電圧を有する第１消去状態から正の閾値電圧を有する第２消去状態へと遷移させた後、前記第１ビット線に前記第１電圧を、前記第２ビット線に前記第２電圧を印加したまま、前記ｎ番目のワード線に書き込み電圧を印加する第２の書き込みモードと
   のいずれかを選択することを特徴とする請求項１乃至５の何れか１項に記載の不揮発性半導体記憶装置。

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