TWI573148B - A controller, a memory system, and a memory device - Google Patents

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TWI573148B
TWI573148B TW102131689A TW102131689A TWI573148B TW I573148 B TWI573148 B TW I573148B TW 102131689 A TW102131689 A TW 102131689A TW 102131689 A TW102131689 A TW 102131689A TW I573148 B TWI573148 B TW I573148B
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memory
string
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助川博
真垣郁男
原德正
藤田志郎
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東芝股份有限公司
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Description

控制器、記憶體系統及記憶體裝置 [相關申請案]
本申請案係享有以美國臨時專利申請案第61/861，456號(申請日期：2013年8月2日)為基礎申請案之優先權。本申請案藉由參照該基礎申請案，而包含基礎申請案之所有內容。
本實施形態係關於控制器、記憶體系統及記憶體裝置。
已知一種具有積層之記憶胞之三維構造之記憶體。
本發明之實施形態係提供一種不易受到寫入干擾影響之控制器、記憶體系統及記憶體裝置。
實施形態之控制器控制記憶體。上述記憶體係具備分別連接於複數條位元線之複數個第1字串、及分別連接於上述複數條位元線之複數個第2字串。上述複數個第1及第2字串分別具有串聯連接之複數個記憶胞電晶體。上述複數個第1字串構成第1字串群，上述複數個第2字串構成第2字串群。在各字串群中，各字串之一個記憶胞電晶體之組合係構成單元。上述控制器係以單元為單位寫入資料之方式而構成。上述控制器進一步之構成為：對上述第1字串群中串聯連接之複數個記憶胞電晶體各者所屬之複數個第1單元，連續寫入資料；且對上述第2字串群中串聯連接之複數個記憶胞電晶體各者所屬之複數個第1單元，連續寫入資料；對上述第1字串群中串聯連接之複數個記憶胞電晶體各者所屬之複數個第2單元，連續寫入資料。上述第1字串群 之上述複數個第1單元，係與上述複數個第2單元不同。
1‧‧‧記憶體裝置
2‧‧‧主機裝置
11‧‧‧記憶體
11-0‧‧‧第0記憶體
11-1‧‧‧第1記憶體
11-2‧‧‧第2記憶體
11-3‧‧‧第3記憶體
11-4‧‧‧第4記憶體
11-5‧‧‧第5記憶體
11-6‧‧‧第6記憶體
11-7‧‧‧第7記憶體
12‧‧‧記憶體控制器
13‧‧‧主機介面
14‧‧‧CPU
15‧‧‧ROM
16‧‧‧RAM
17‧‧‧緩衝器
18‧‧‧ECC電路
19‧‧‧記憶體介面
21‧‧‧記憶胞陣列
22‧‧‧感測放大器
23‧‧‧頁面緩衝器
25‧‧‧列解碼器
26‧‧‧資料匯流排
27‧‧‧行解碼器
28‧‧‧串列存取控制器
31‧‧‧I/O介面
32‧‧‧CG驅動器
33‧‧‧電壓產生電路
34‧‧‧定序器(控制器)
35‧‧‧指令使用者介面
36‧‧‧振盪器
37‧‧‧SG驅動器
21-0‧‧‧第0平面
21-1‧‧‧第1平面
21-2‧‧‧第2平面
21-3‧‧‧第3平面
BG‧‧‧後閘極線
BL‧‧‧位元線
BL0‧‧‧位元線
BL1‧‧‧位元線
BLm‧‧‧位元線
BTr‧‧‧後閘極電晶體
IN2‧‧‧絕緣膜
IN2a‧‧‧通道絕緣膜
IN2b‧‧‧電荷蓄積膜
IN2c‧‧‧電極間絕緣膜
MB‧‧‧區塊
MB0‧‧‧區塊
MB1‧‧‧區塊
MTr‧‧‧記憶胞電晶體
MTr0‧‧‧記憶胞電晶體
MTr8‧‧‧記憶胞電晶體
MTr9‧‧‧記憶胞電晶體
MTr10‧‧‧記憶胞電晶體
MTr11‧‧‧記憶胞電晶體
MTr12‧‧‧記憶胞電晶體
MTr13‧‧‧記憶胞電晶體
MTr14‧‧‧記憶胞電晶體
MTr15‧‧‧記憶胞電晶體
MTrn‧‧‧記憶胞電晶體
PU‧‧‧實體單元
PUS‧‧‧實體單元組
PUS0‧‧‧實體單元組
PUS1‧‧‧實體單元組
SDTr‧‧‧汲極側選擇閘極電晶體
SGD‧‧‧汲極側選擇閘極線
SGDL‧‧‧選擇閘極線
SGDL0‧‧‧選擇閘極線
SGDLi‧‧‧選擇閘極線
SGS‧‧‧源極側選擇閘極線
SGSL‧‧‧源極側選擇閘極線
SGSL0‧‧‧源極側選擇閘極線
SGSLi‧‧‧源極側選擇閘極線
SL‧‧‧源極線
SP‧‧‧半導體柱
SSTr‧‧‧源極側選擇閘極電晶體
SSTr0‧‧‧源極側選擇閘極電晶體
STR‧‧‧字串
STRG‧‧‧字串群
STRG0‧‧‧字串群
STRG1‧‧‧字串群
STRG2‧‧‧字串群
STRG11‧‧‧字串群
STRGi‧‧‧字串群
Sub‧‧‧基板
WL‧‧‧字源線
WL0‧‧‧字線
WL1‧‧‧字線
WL2‧‧‧字線
WL3‧‧‧字線
WL4‧‧‧字線
WL5‧‧‧字線
WL6‧‧‧字線
WL7‧‧‧字線
WL8‧‧‧字線
WL9‧‧‧字線
WL10‧‧‧字線
WL15‧‧‧字線
WL20‧‧‧字線
WL21‧‧‧字線
WL22‧‧‧字線
WL23‧‧‧字線
WL24‧‧‧字線
WL25‧‧‧字線
WL26‧‧‧字線
WL27‧‧‧字線
WL40‧‧‧字線
WL41‧‧‧字線
WL42‧‧‧字線
WL43‧‧‧字線
WL44‧‧‧字線
WL45‧‧‧字線
WL46‧‧‧字線
WL47‧‧‧字線
WLn‧‧‧字線
圖1係第1實施形態之記憶體裝置之方塊圖。
圖2係第1實施形態之記憶體之方塊圖。
圖3係第1實施形態之記憶胞陣列之一部分之立體圖。
圖4係第1實施形態之記憶胞陣列之一部分之電路圖。
圖5係第1實施形態之記憶胞電晶體之剖面圖。
圖6表示可行之寫入序列之第1例。
圖7表示可行之寫入序列之第2例。
圖8表示第1實施形態之記憶體裝置之寫入序列。
圖9表示第1實施形態之記憶體裝置之寫入序列之第2例。
圖10表示第1實施形態之記憶體裝置之寫入序列之第3例。
圖11表示第1實施形態之記憶體裝置之寫入序列之第4例。
(第1實施形態)
以下，參照圖式就實施形態進行說明。另外，在以下說明中，就具有大致相同功能及構成之構成要素，附加相同之符號，僅在必要時進行重複說明。但，需注意圖式僅為模式圖。以下所示之各實施形態係例示出為了讓本實施形態之技術思想具體化之裝置及方法者，在實施形態之技術思想中，構成零件之材質、形狀、構造及配置等並未限定於下述內容。實施形態之技術思想在專利請求之範圍內可進行各種變更。
各功能區塊可藉由硬體及電腦軟體之任一者或兩者之組合而實現。因此，為明確各區塊可為該等之任一者，以下大體上從該等之功能之觀點來進行說明。又，未必要將各功能區塊如以下具體例般地加以區別。例如，部分功能可由與以下說明中所例示之功能區塊不同之 功能區塊執行。此外，可將例示之功能區塊進而分割成更細微之子功能塊。
圖1係第1實施形態之記憶體裝置之方塊圖。記憶體裝置1包含一個或複數個半導體記憶體11與記憶體控制器12。記憶體裝置1例如為SD卡。記憶體裝置1與主機裝置2進行通訊。複數個記憶體11典型上具有相同之構成(要素及連接)。各記憶體11例如包含一個半導體晶片。
記憶體控制器12係例如從主機裝置2接收寫入指令、讀取指令等。並且，基於指令對記憶體11進行存取。記憶體控制器12例如包含：主機介面(I/F)13、CPU(Central Processing Unit：中央處理器)14、ROM(Read only Memory：唯讀記憶體)15、RAM(Random Access Memory：隨機存取記憶體)16、緩衝器17、ECC電路18、及記憶體介面19。該等係由匯流排而連接。
主機介面13成為記憶體裝置1與主機裝置2之間之介面。CPU14負責基於控制程式來控制記憶體裝置1全體之動作。ROM15存放CPU14所使用之控制程式等韌體。RAM16作為CPU14之作業區域使用，記憶控制程式及各種表格等。緩衝器17則暫時記憶資料。
ECC電路18包含ECC編碼器及ECC解碼器。ECC編碼器依照預設之錯誤更正碼產生規則，根據所接收之資料產生奇偶(錯誤更正碼)。ECC解碼器則基於所接收之資料及奇偶，來更正資料之錯誤。
記憶體介面19成為記憶體控制器12與記憶體11之間之介面。
圖2係第1實施形態之記憶體11之方塊圖。如圖2所示，記憶體11包含以下要素：記憶胞陣列21、感測放大器22、頁面緩衝器23、列解碼器25、資料匯流排26、行解碼器27、串列存取控制器28、I/O介面31、CG驅動器32、電壓產生電路33、定序器(控制器)34、指令使用者介面35、振盪器36、SG驅動器37等。記憶體11係例如相當於一個 半導體晶片。
記憶體11包含複數個記憶胞陣列21。圖1雖例示有兩個記憶胞陣列21，但記憶體11亦可包含三個以上之記憶胞陣列21。記憶胞陣列21包含複數個記憶區塊(以下，有僅稱作區塊之情形)。各區塊具有複數個字串。字串包含串聯連接之複數個記憶胞電晶體、及其兩端之兩個選擇閘極電晶體。一條位元線連接有複數個記憶串。特定之複數個記憶胞電晶體共用字線。共用字線之複數個記憶胞電晶體構成實體單元。一個實體單元之記憶空間構成一頁或複數頁。將資料以頁為單位讀取，以區塊為單位刪除。記憶體11以每個記憶胞可保存2位元以上之資料之方式而構成之情形，一個實體單元之記憶空間會分配到2頁以上之頁面。於該情形，寫入可在一個實體單元中之每個頁面進行，亦可以複數個或所有頁面為單位集中進行。因包含兩種情形，以下，寫入係以實體單元為單位而記述。記憶胞陣列21係具有三維構造，其詳細內容將於後文敘述。
感測放大器22、頁面緩衝器23及列解碼器25之組合，在每個記憶胞陣列21均有設置。各感測放大器22包含分別連接於複數條位元線之複數個感測放大器單元，其感測及放大所對應之位元線上之電位。各頁面緩衝器23接收行位址，基於行位址而在讀取時從特定之記憶胞電晶體讀取資料，並暫時保存讀取到之資料，而後將其輸出至資料匯流排26。又，各頁面緩衝器23基於行位址，於寫入時經由資料匯流排26接收來自記憶體11外部之資料，並暫時保存接收到之資料。行位址由行解碼器27供給。
資料匯流排26連接於串列存取控制器28。串列存取控制器28係與I/O介面31連接。I/O介面31包含複數個信號端子，與記憶體控制器12之記憶體介面19進行通訊，而成為記憶體11與記憶體控制器12之間之介面。串列存取控制器28進行包含資料匯流排26上之並行信號與 經由I/O介面31之串列信號之轉換之控制。
各列解碼器25從定序器34接收塊位址，並基於所接收之塊位址選擇特定之區塊。具體而言，各列解碼器25與CG驅動器32連接，並將CG驅動器32之複數個輸出連接至被選定之區塊。CG驅動器32從電壓產生電路33接收電壓，基於定序器34之控制而產生記憶體11之各種動作(讀取、寫入及刪除等)所需之電壓。CG驅動器32為複數個平面所共用。將從CG驅動器32輸出之電壓被施加於字線。
SG驅動器37在每個平面均有設置。各SG驅動器37從定序器34接收字串位址，並基於所接收之字串位址選擇特定之字串。具體而言，各SG驅動器37從電壓產生電路33接收電壓，並輸出僅用於被選定之字串之電壓。將從SG驅動器37輸出之電壓施加至選擇閘極線(選擇閘極電晶體之閘極電極)。
電壓產生電路33亦對感測放大器22供給其動作所需之電壓。定序器34從指令使用者介面35接收指令及位址等信號，基於來自振盪器36之時脈而動作。定序器34基於所接收之信號控制記憶體11中之各要素(功能區塊)。例如，定序器34基於所接收之指令及位址等信號，來控制行解碼器27、CG驅動器32、電壓產生電路33及SG驅動器37。又，定序器34基於所接收之指令及位址等信號，輸出上述塊位址及字串位址。指令使用者介面35經由I/O介面31接收控制信號。指令使用者介面35將所接收之控制信號解碼來取得指令及位址等。
記憶體11亦可以一個記憶胞可保存2位元以上之資料之方式構成。
記憶胞陣列21具有圖3及圖4所示之要素及連接。圖3係一實施形態之記憶胞陣列之一部分之立體圖。圖4係一實施形態之記憶胞陣列之一部分(兩個實體區塊MB)之電路圖。如圖3及圖4所示，記憶胞陣列21具有複數條位元線BL、複數條源極(單元源極)線SL及複數個實體 區塊MB。源極線SL朝列方向延伸。位元線BL則朝行方向延伸。行方向與列方向正交。複數個實體區塊MB係保持特定間距且沿著行方向排列。在各實體區塊MB中，一條位元線BL連接有i+1(i例如為11)個字串STR。
一個字串STR具有記憶串MS、源極側選擇閘極電晶體SSTr、及汲極側選擇閘極電晶體SDTr。記憶串MS位於基板sub之沿積層方向之上方。記憶串MS包含串聯連接之n+1個(圖示及記述為n=15之例)之記憶胞電晶體MTr0~MTr15、及後閘極電晶體BTr。在無需將末尾帶有數字之參照符號(例如單元電晶體MTr)相互區別之情形，使用省略末尾數字之記載，該記載係指所有附有數字之參照符號。單元電晶體MTr0~MTr7以該順序沿著積層方向朝接近基板sub之方向排列。單元電晶體MTr8~MTr15以該順序沿著積層方向朝遠離基板sub之方向排列。如後文所詳述般，單元電晶體MTr分別包含半導體柱SP、半導體柱SP之表面之絕緣膜、及字線(控制閘極)WL。後閘極電晶體BTr係連接於最下方之單元電晶體MTr7與MTr8之間。
選擇閘極電晶體SSTr及SDTr係分別位於最上方之單元電晶體MTr0及MTr15之沿積層方向之上方。電晶體SSTr之汲極連接於單元電晶體MTr0之源極。電晶體SDTr之源極連接於單元電晶體MTr15之汲極。電晶體SSTr之源極連接於源極線SL。電晶體SDTr之汲極連接於位元線BL。
沿著列方向排列之複數個字串構成字串群。例如，沿著列方向排列且分別連接於所有位元線BL之所有複數個字串，構成字串群。在各字串群中，該複數個字串之各個單元電晶體MTr0之各個閘極，係共同地連接於字線WL0。同樣地，在各字串群中，該複數個字串之各個電晶體MtrX之各個閘極，係共同地連接於字線WLX。字線WL朝列方向延伸。後閘極電晶體BTr之閘極，係共同地連接於後閘極線 BG。
在各字串群STRG中，該複數個字串STR之各個電晶體SDTr之各個閘極，係共同地連接於汲極側選擇閘極線SGDL。在各字串群中，該複數個字串STR之各個電晶體SDTr之各個汲極，係連接於相同之位元線BL。選擇閘極線SGDL係朝列方向延伸。為供字串群STRG0~字串群STRGi使用，而分別設置有選擇閘極線SGDL0~SGDLi。
在各字串群STRG中，該複數個字串STR之各個電晶體SSTr之各個閘極，係共同地連接於源極側選擇閘極線SGSL。沿著行方向排列之兩個字串STR之各個電晶體SSTr之各個源極，係連接於相同之源極線SL。在各字串群STRG中，該複數個字串STR之各個電晶體SSTr之源極，係連接於相同之源極線SL。選擇閘極線SGSL及源極線SL係沿著列方向延伸。為供字串群STRG0~字串群STRGi使用，而分別設置有源極側選擇閘極線SGSL0~SGSLi。
一個字串群STRG中之複數個字串之與相同之字線WL連接之複數個單元電晶體，構成一個實體單元PU。
在各區塊MB中，相異之字串中之序號相同之字線係相互連接。意即，例如，一個區塊MB中之所有字串之字線WL0係相互連接，字線WLX係相互連接。
為讀取單元電晶體MTr，要選擇一個區塊MB，並選擇一個字串群STRG。為進行區塊選擇，僅對利用塊位址信號而特定之區塊MB輸出用於選擇區塊MB之信號。利用該區塊選擇信號，在選擇區塊MB中，將字線WL、選擇閘極線SGSL及SGDL與驅動器連接。
此外，為選擇一個字串群STRG，僅在選擇字串群STRG中，由選擇電晶體SSTr及SDTr接收選擇用之電壓。在非選擇字串群STRG中，選擇電晶體SSTr及SDTr則接收非選擇用之電壓。選擇用電壓依存於讀取及寫入等動作。同樣地，非選擇用電壓亦依存於讀取及寫入等動 作。
單元電晶體MTr例如具有圖5所示之構造。圖5係一實施形態之單元電晶體之剖面圖。字線(閘極)WL例如包含多晶矽或多晶矽化金屬。形成有貫穿複數條字線WL及其之間之絕緣膜之孔。於孔之表面形成有絕緣膜IN2，於孔之中形成有半導體柱SP。半導體柱SP係朝積層方向延伸，且沿著由列方向及行方向所構成之平面排列成矩陣狀，例如包含導入雜質之半導體(例如矽)。
絕緣膜IN2包含通道絕緣膜IN2a、電荷蓄積膜IN2b及電極間絕緣膜IN2c。通道絕緣膜IN2a例如包含氧化矽(SiO2)。電荷蓄積膜IN2b形成於通道絕緣膜IN2a上。電荷蓄積膜IN2b蓄積電荷，其例如包含氮化矽(SiN)。電極間絕緣膜IN2c形成於電荷蓄積膜IN2b上。電極間絕緣膜IN2c係例如包含氧化矽。流動於半導體柱SP之單元電流係根據字線WL之電位及電荷蓄積膜IN2b中之載體之數目而變化，藉此，單元電晶體MTr以非揮發性之方式記憶資料。
要對具有圖3至圖5之要素及連接之記憶體11之一個區塊MB寫入，大致可考慮如下兩種方法。圖6及圖7分別表示可行之寫入序列之第1例及第2例。在圖6及圖7中顯示有一個記憶串MS包含48個記憶胞電晶體MTr，且一個區塊MB包含11個字串群STRG1~STRG11之例。在圖6之例中，對每個字串群STRG之一個實體單元PU之寫入，會於一個區塊MB中之所有字串群STRG連續進行，且對其他實體單元PU重複進行如此之寫入。意即，按照字串群STRG之升序，依序對包含與各字線WL0之連接之記憶胞電晶體MTr之實體單元PU(以下，稱作字線WL之實體單元PU)進行寫入，且同樣之寫入從字線WL1之實體單元開始按照字線WL之升序進行。在本說明書中，將如此之寫入稱作字線順序寫入。
另一方面，在圖7之例中，於每個字串STRG完成寫入。意即，在 各字串STRG中，從字線WL0之實體單元PU向字線WL47之實體單元PU按照升序進行寫入，該寫入係自字串STRG0向STRG11按照升序而進行。在本說明書中，將如此之寫入稱作字串群順序寫入。
字線順序寫入受到寫入干擾之影響較小，被認為可保持所寫入之資料之品質。然而，字線順序寫入存在如下問題。如上所述，ECC電路18計算用於更正從記憶體裝置1之外部寫入記憶體11之資料(寫入資料)之錯誤之符號。在字線順序寫入中，錯誤更正碼係基於一個區塊MB中序號相同之所有字線WL之實體單元PU所保存之寫入資料來計算。於使用相互交插里德梭羅蒙碼等相互交插方式來計算該錯誤更正碼之情形，要求RAM16之尺寸要大。一個區塊中序號相同之字線WL細相互連接，由於一條字線WL之不良將波及該區塊MB中之所有字串群STRG，故需設想共用字線之複數個實體單元PU中之全體資料之大小為錯誤叢之情形。如此之錯誤更正所需之更正碼之大小亦較大。
另一方面，在字串群順序寫入中，錯誤更正碼係根據一個字串群STRG中之所有實體單元PU所保存之寫入資料來計算。如此之符號計算所需要之RAM16之尺寸較小。某字線WL之不良所造成之影響有限，最多僅會波及鄰接之字線WL，因此可使用其他字線WL之實體單元中之資料而容易更正。然而，字串群順序寫入會產生較字線順序寫入更大之寫入干擾，因此可能造成所寫入之資料之品質降低。如此看來，無論為哪一種寫入方式，皆存在資料品質與所需之RAM尺寸之間之權衡關係。
圖8表示第1實施形態之記憶體裝置之寫入序列，其顯示一個區塊MB之剖面圖。圖8中顯示有一個記憶串MS包含48個記憶體單元電晶體MTr之例。記憶體控制器12係以可執行圖8所示、且於下所述之寫入序列而構成。意即，若開始執行，記憶體控制器12會將使CPU14 執行下述之動作之程式保存在例如ROM15。
在以下說明中，將各字串群中字線WL0之實體單元PU記作實體單元PU0而引用。同樣地，將各字串群中字線WL1~WL47之實體單元PU分別記作實體單元PU1~PU47而引用。
記憶體控制器12若從主機裝置2接收寫入指令，就會按照以下序列將寫入資料寫入記憶體11。意即，記憶體控制器12首先按照實體單元PU之序號之升序，對包含為最小序號之字串STRG0之最小序號之實體單元PU0之特定數目(將於後文詳述)之實體單元PU寫入資料。意即，為寫入而選定字串群STRG0，且為寫入而依序從字線WL0選擇特定數目之字線WL。將該一個字串群STRG中連續被寫入之實體單元PU，記作實體單元組PUS而引用。一個實體單元組PUS最少包含兩個實體單元PU，例如其包含有四個實體單元PU。根據其包含四個實體單元PU之例，包含為最小序號之實體單元PU0之實體單元PUS0，係包含實體單元PU0~PU3。在圖8及後續圖中，將各實體單元組PUS描繪成被虛線包圍之字線WL之實體單元PU之組合。
被寫入實體單元組PUS0之資料係附加有由ECC電路18產生之錯誤更正碼。ECC電路18藉由負責記憶體控制器12之所有動作之控制程式(基於控制程式而動作之CPU14)之控制，就每個實體單元組PUS產生寫入資料與用於其錯誤更正之錯誤更正碼之組合。意即，記憶體控制器12係以附加有錯誤更正碼之資料之大小小於一個實體單元PUS之大小之方式，來準備輸入至ECC電路18之資料(ECC編碼器輸入)。並且，ECC電路18基於如此大小之ECC編碼器輸入來產生錯誤更正碼，並將ECC編碼器輸入與錯誤更正碼之組合(ECC編碼器輸出)輸出。接著，記憶體控制器12按照實體單元PU之序號之升序，將所得之ECC編碼器輸出寫入實體單元組PUS0。要產生用於寫入實體單元組PUS0之資料之錯誤更正碼，僅需比以字線順序寫入產生錯誤更正碼時所需 要之RAM尺寸小之尺寸即可。
接著，記憶體控制器12對最小序號第二小之字串群STRG1，進行與對字串群STRG0所進行之寫入相同之寫入。意即，記憶體控制器12按照實體單元PU之序號之升序，對字串群STRG1之實體單元組PUS1(即實體單元PU0~PU3)寫入尺寸小於實體單元組PUS之尺寸之ECC編碼器輸出。
此外，記憶體控制器12按照字串群STRG之序號之升序，對一個區塊MB中剩餘之字串群STRG進行對字串群STRG0及STRG1所進行之寫入。意即，記憶體控制器12係按照自字串群STRG2至最大序號之字串群(在本例中為字串群STRG11)之順序，對實體單元組PUS0(實體單元PU0~PU3)寫入ECC編碼器輸出。
如此，記憶體控制器12首先一面橫貫一個區塊MB中之所有字串群STRG，一面依序對最小序號之實體單元組PUS0進行寫入。
接著，記憶體控制器12同樣地一面橫貫一個區塊MB中之所有字串群STRG，一面按照字串群STRG之序號之升序對實體單元組PUS1進行寫入。實體單元組PUS1係與實體單元組PUS0不同之組合。實體單元組PUS1典型上係接續於實體單元組PUS0之後。意即，實體單元組PUS1係接在實體單元PUS0之最大序號之實體單元PU之後，連續之特定數目之實體單元PU之組合。例如，實體單元組PUS1包含與實體單元組PUS0為相同數目之實體單元PU。根據現行之文脈，實體單元PUS1包含實體單元PU4~PU7。對各實體單元組PUS1之寫入，係按照其中之實體單元PU之升序而產生。
記憶體控制器12同樣地一面橫貫一個區塊MB中之所有字串群STRG，一面對剩餘之實體單元組PUS亦進行對每個個字串群STRG之每個實體單元組PUS所進行之寫入。意即，將各字串群STRG中之所有實體單元PU分配到複數個實體單元組PUS，按照實體單元組PUS之 序號之升序，一面橫貫字串群STRG，一面對每個字串群之每個實體單元組合進行寫入。各實體單元組PUS典型上包含相同數目之實體單元PU。如此地結束對一個區塊中之所有字串群STRG之所有實體單元PU之寫入。
實體單元組PUS亦可包含少於或超過4個之實體單元PU。例如，一個實體單元組PUS包含8個實體單元PU。圖9表示如此之例，其顯示有第1實施形態之記憶體裝置之寫入序列之第2例，並顯示一個區塊MB之剖面圖。於圖9亦顯示有一個記憶串MS包含48個記憶胞電晶體MTr之例。
如圖9所示，各實體單元組PUS包含兩個序號相連之實體單元PU。記憶體控制器12一面橫貫一個區塊MB中之所有字串群STRG，一面對包含實體單元PU0及PU1之實體單元組PUS0進行寫入。同樣地，將各字串群STRG中之所有實體單位PU分別分配至包含兩個實體單元PU之實體單元組PUS，按照實體單元組PUS之序號之升序，一面橫貫字串群STRG，一面對每個字串群之每個實體單元組進行寫入。
ECC編碼器輸入亦可於複數個平面及複數個晶片進行。圖10及圖11揭示了如此之例，其顯示有第1實施形態之記憶體裝置之寫入序列之第3及第4例。關於各平面21，圖10及圖11僅顯示有一個區塊MB。在圖10及圖11中，將構成一個實體單元組PUS之實體單元塗上陰影線。
在圖10之例中，記憶體裝置1包含第0~第7記憶體11-0~11~7；各記憶體11包含第0~第3平面21。如圖10所示，在記憶體控制器12中，由第0~第7記憶體11-0~11~7之各自之第0~第3平面21-0~21-3之各自之連號之四個實體單元PU，構成一個實體單元組PUS。意即，由4(每個字串群之實體單元)×4(平面)×8(記憶體)=128個實體單元PU，構成一個實體單元組PUS。記憶體控制器12將寫入記憶體11之資 料與其錯誤更正碼之組合容納於128個實體單元PUS之大小之ECC編碼器輸入，供給至ECC電路18。並且，將如此大小之ECC編碼器輸入與錯誤更正碼之組合(ECC編碼器輸出)寫入一個實體單元組PUS。在圖10中，作為一例，對實體單元組PUS中之第7記憶體11-7之第2及第3平面21-2及21-3之各自之實體單元PU2，寫入錯誤更正碼。如參照圖8說明過地，如此地使用複數個平面21及複數個記憶體之實體單元組PUS寫入資料。意即，按照實體單元組PUS之序號之升序，一面橫貫字串群STRG，一面對每個字串群之每個實體單元組進行寫入。
只要寫入至少在各平面21如參照圖8所說明般地按照序號之升序對實體單元PU寫入資料的話，則其他點可用任意之方法進行。意即，在各記憶體11中，對實體單元組PUS之寫入亦可每個平面21依序進行，亦可全部或數個平面21同時進行。此外，對實體單元組PUS之寫入，亦可每個記憶體11依序進行，亦可所有或若干個記憶體11同時進行。
在圖11之例中，記憶體裝置1包含第0~第3記憶體11-0~11~3；各記憶體11包含第0~第3平面21-0~21-3。如圖11所示，在記憶體控制器12中，由第0~第3記憶體11-0~11~3之各自之第0~第3平面21-0~21-3之各自之連號之8個實體單元PU，構成一個實體單元組PUS。意即，由8(每個字串群之實體單元)×4(平面)×4(記憶體)=128個實體單元PU，構成一個實體單元組PUS。關於具體之寫入，僅構成實體單元組之實體單元之組合不同，其他與圖10相同。
如圖10及圖11之例所示，記憶體控制器12基於所控制之記憶體11之數目及平面21之數目，以一個實體單元組PUS之大小固定之方式，來變更每個平面21之實體單元PU之數目。在圖10及圖11之例中，各記憶體11包含共用之4個平面21，另一方面，記憶體控制器12在圖10之情形中控制8個記憶體11，而在圖11之情形中控制4個記憶體11。因 此，在圖10及圖11之任一種情形中，記憶體控制器12皆以一個實體單元組PUS包含128個實體單元PU之方式，在實體單元PUS組中，於圖10之例中，使每個字串群STRG包含四個實體單元PU，而在圖11之例中，使每個字串群STRG包含8個實體單元PU。
如以上所說明般，第1實施形態之記憶體裝置係一面橫貫字串群STRG，一面依序對每個字串群STRG之實體單元組PUS進行寫入；接著，對剩餘之實體單元組PUS進行該寫入。就每個實體單元組PUS產生寫入資料與用於更正其之錯誤更正碼之組合。因此，每當寫入實體單元組PUS之資料(包含錯誤更正碼)產生，便會釋放RAM16。因此，產生錯誤更正碼所需要之RAM16之大小，便會小於字線順序寫入(請參照圖6)時之大小。此事有助於記憶體裝置1之製造成本之降低。又，實體單元組PUS所含之實體單元PU之數目，少於一個字串群STRG中所有實體單元PU之數目。因此，寫入記憶體11之資料不易受到寫入干擾之影響。
(第2實施形態)
在第2實施形態中，由記憶體11取代記憶體控制器12進行特定之寫入序列。
第2實施形態之記憶體具有與第1實施形態相同之構成(素及連接)。但，第2實施形態之記憶體11以可執行以下動作之方式而構成。具體而言，定序器34以可執行以下動作之方式，控制記憶體11中之關連要素(行解碼器27、CG驅動器32及SG驅動器37等)。
記憶體11具有通常寫入模式與以特定序列寫入之模式。在以特定序列寫入之模式中，記憶體11與第1實施形態有關連之處為進行於圖8及圖9等說明過之寫入序列。意即，在特定序列之寫入模式中，若指示可對兩個以上之實體單元PU之資料寫入之寫入，則記憶體11將如參照圖8及圖9所說明般，一面橫貫字串群，一面依序對序號相同之實 體單元組PUS進行寫入；接著，對剩餘之實體單元組PUS進行該寫入。例如，假設命令記憶體11寫入可對兩個以上之實體單元PU之資料寫入之資料(例如，一個區塊MB之資料或區塊MB之一部分之資料)。對於如此之指示，記憶體控制器12不會指示及管理以實體單元PU為單位之資料寫入位置，因此，記憶體11將對任意之實體單元PU進行寫入。在典型之例中，記憶體控制器12會指示記憶體11對一個區塊MB寫入，但卻不會指定區塊MB中之資料寫入位置，寫入位置由記憶體11自行決定。於如此之情形，處在特定序列寫入模式中之記憶體11將自動進行第1實施形態之寫入。
在通常寫入模式中，記憶體11會對來自記憶體控制器12之資料寫入位置之位址寫入資料。
可藉由例如指令來實現模式指定。記憶體11具有包含上述通常寫入模式及特定序列寫入模式之複數種模式。並且，藉由記憶體控制器12指定各模式。
如以上所說明般，第2實施形態之記憶體11係與第1實施形態同樣地，一面橫貫字串群STRG，一面依序對每個字串群STRG之實體單元組PUS進行寫入；接著，對剩餘之實體單元組PUS進行該寫入。因此，可獲得與第1實施形態相同之優點。此外，第2實施形態之記憶體11在特定序列寫入模式中，在沒有來自記憶體控制器12之指示之情形下，會以如第1實施形態般之特定序列寫入資料。因此，可減輕記憶體控制器12所造成之處理負擔，且可增加記憶體11之使用上之靈活性。
雖已說明本發明之幾個實施形態，但該等實施形態為例示，並未意圖限制本發明之範圍。該等新穎之實施形態，可藉由其他各種形態而實施，在不脫離本發明主旨之範圍內，可做各種省略、替代及變更。該等實施形態或其變形不僅包含在發明之範圍或主旨內，且包含 在與申請專利範圍所揭示之發明等效之範圍內。
BG‧‧‧後閘極線
BL‧‧‧位元線
MB‧‧‧區塊
PU‧‧‧實體單元
PUS‧‧‧實體單元組
SGD‧‧‧汲極側選擇閘極線
SGS‧‧‧源極側選擇閘極線
SL‧‧‧源極線
STRG0‧‧‧字串群
STRG1‧‧‧字串群
STRG2‧‧‧字串群
STRG11‧‧‧字串群
WL0‧‧‧字線
WL1‧‧‧字線
WL2‧‧‧字線
WL3‧‧‧字線
WL4‧‧‧字線
WL5‧‧‧字線
WL6‧‧‧字線
WL7‧‧‧字線
WL20‧‧‧字線
WL21‧‧‧字線
WL22‧‧‧字線
WL23‧‧‧字線
WL24‧‧‧字線
WL25‧‧‧字線
WL26‧‧‧字線
WL27‧‧‧字線
WL40‧‧‧字線
WL41‧‧‧字線
WL42‧‧‧字線
WL43‧‧‧字線
WL44‧‧‧字線
WL45‧‧‧字線
WL46‧‧‧字線
WL47‧‧‧字線

Claims (22)

  1. 一種控制記憶體之控制器，其中上述記憶體係包含分別連接於複數條位元線之複數個第1字串、及分別連接於上述複數條位元線之複數個第2字串；上述複數個第1及第2字串分別包含串聯連接之複數個記憶胞電晶體；上述複數個第1字串構成第1字串群，上述複數個第2字串構成第2字串群；在各字串群中，各字串之一個記憶胞電晶體之組合係構成單元；且上述控制器係構成為：以單元為單位寫入資料；對上述第1字串群中串聯連接之複數個記憶胞電晶體各者所屬之複數個第1單元，連續寫入資料；對上述第2字串群中串聯連接之複數個記憶胞電晶體各者所屬之複數個第1單元，連續寫入資料；對上述第1字串群中串聯連接之複數個記憶胞電晶體各者所屬之複數個第2單元，連續寫入資料；且上述第1字串群之上述複數個第1單元係與上述複數個第2單元不同。
  2. 如請求項1之控制器，其中上述記憶體包含區塊，上述區塊包含上述第1、第2字串群及第3至第i(i為自然數)字串群；上述第3至第i字串群，分別包含分別連接於上述複數條位元線之複數個第3字串至第i字串； 上述複數個第3字串至上述複數個第i字串，分別包含串聯連接之記憶胞電晶體；且上述控制器進一步構成為：按照上述第1至第i字串群之升序，對各字串群中串聯連接之複數個記憶胞電晶體各者所屬之複數個第1單元，連續寫入資料；並於對上述第i字串群之上述複數個第1單元之寫入後，對上述第1字串群之上述複數個第2單元進行寫入。
  3. 如請求項2之控制器，其中上述控制器之構成進而包含一種電路，其接收預設大小之資料，並產生用於上述所接收之資料之錯誤更正碼；且使用上述電路，以一個字串群中被連續寫入之單元為單位，產生被寫入之資料及用於該被寫入資料之錯誤更正碼。
  4. 如請求項3之控制器，其中上述控制器進一步之構成為：對於上述記憶體、及包含與上述記憶體之上述區塊相同之構成要素之第2記憶體，同時按照上述第1至上述第i字串群之升序，對複數個第1單元連續寫入資料；對於上述記憶體及上述第2記憶體，同時按照上述第1至第i字串之升序，對複數個第2單元連續寫入資料；且使用上述電路，以上述記憶體及上述第2記憶體同時於各字串群中被連續寫入之單元為單位，產生被寫入之資料及用於該被寫入資料之錯誤更正碼。
  5. 如請求項4之控制器，其中上述控制器進一步構成為：控制分別包含與上述記憶體之上述區塊相同之構成要素之複數個記憶體；且 基於上述預設之大小及用於該大小之被寫入資料之錯誤更正碼之大小，以一個字串群中被連續寫入之單元之數目維持固定之方式，來選擇上述記憶體、上述第2記憶體、及上述複數個記憶體中被同時寫入之記憶體之數目。
  6. 如請求項2之控制器，其中在各字串群中，上述複數個記憶胞電晶體包含依序串聯連接之第1至第n記憶胞電晶體；在各字串群中，各字串之第1記憶胞電晶體之組合至第n記憶胞電晶體之組合，係分別構成第1單位組至第n單位組；上述第1至第i字串群之各個第1單元，包含上述第1至第n記憶胞單元中連續之複數個單位組；且上述第1至第i字串群之各個第2單元，包含上述第1至第n記憶胞單元中連續之複數個單位組。
  7. 如請求項6之控制器，其中各第1單元包含與對應之第2單元所包含之記憶胞單元相同數目之單元。
  8. 如請求項1之控制器，其係進而構成為：於對上述第1字串群之上述複數個第1單元寫入資料後，對上述第2字串群之上述複數個第1單元寫入資料，於對上述第2字串群之上述複數個第1單元寫入資料後，對上述第1字串群之上述複數個第2單元寫入資料。
  9. 一種記憶體系統，其包含：記憶體，其係包含分別連接於複數條位元線之複數個第1字串、及分別連接於上述複數條位元線之複數個第2字串者；且上述複數個第1及第2字串分別包含串聯連接之複數個記憶胞電晶體；上述複數個第1字串構成第1字串群，上述複數個第2字串構 成第2字串群；在各字串群中，各字串之一個記憶胞電晶體之組合係構成單元；及控制器，其構成為：對上述第1字串群中串聯連接之複數個記憶胞電晶體各者所屬之複數個第1單元，連續寫入資料；對上述第2字串群中串聯連接之複數個記憶胞電晶體各者所屬之複數個第1單元，連續寫入資料；對上述第1字串群中串聯連接之複數個記憶胞電晶體各者所屬之複數個第2單元，連續寫入資料；且上述第1字串群之上述複數個第1單元係與上述複數個第2單元不同。
  10. 如請求項9之系統，其中上述記憶體包含區塊，上述區塊包含上述第1、第2字串群及第3至第i(i為自然數)字串群；上述第3至第i字串群，分別包含分別連接於上述複數條位元線之複數個第3字串至第i字串；上述複數個第3字串至上述複數個第i字串分別包含串聯連接之記憶胞電晶體；且上述控制器進一步構成為：按照上述第1至第i字串群之升序，對各字串群中串聯連接之複數個記憶胞電晶體各者所屬之複數個第1單元，連續寫入資料；並於上述第i字串群之上述複數個第1單元之寫入後，對上述第1字串群之上述複數個第2單元進行寫入。
  11. 如請求項10之系統，其中上述控制器之構成進而包含一種電路，其接收預設大小之資 料，並產生用於上述所接收之資料之錯誤更正碼；且使用上述電路，以一個字串群中被連續寫入之單元為單位，產生被寫入之資料及用於該被寫入資料之錯誤更正碼。
  12. 如請求項11之系統，其中上述系統進而包含第2記憶體，該第2記憶體與上述記憶體之上述區塊包含相同之構成要素；且上述控制器進一步構成為：對於上述記憶體及上述第2記憶體，同時按照上述第1至上述第i字串群之升序，對複數個第1單元連續寫入資料；對於上述記憶體及上述第2記憶體，同時按照上述第1至第i字串之升序，對複數個第2單元連續寫入資料；且使用上述電路，以上述記憶體及上述第2記憶體同時於各字串群中被連續寫入之單元為單位，產生被寫入之資料及用於該被寫入之資料之錯誤更正碼。
  13. 如請求項12之系統，其中上述系統進而包含分別包含與上述記憶體之上述區塊相同之構成要素之複數個記憶體；且上述控制器進一步構成為：基於上述預設之大小及用於該大小之被寫入資料之錯誤更正碼之大小，以一個字串群中被連續寫入之單元之數目維持固定之方式，選擇上述記憶體、上述第2記憶體、及上述複數個記憶體中被同時寫入之記憶體之數目。
  14. 如請求項10之系統，其中在各字串群中，上述複數個記憶胞電晶體包含依序串聯連接之第1至第n記憶胞電晶體；在各字串群中，各字串之第1記憶胞電晶體之組合至第n記憶 胞電晶體之組合，分別構成第1單位組至第n單位組；上述第1至第i字串群之各個第1單元，包含上述第1至第n記憶胞單元中連續之複數個單位組；且上述第1至第i字串群之各個第2單元，包含上述第1至第n記憶胞單元中連續之複數個單位組。
  15. 如請求項14之系統，其中各第1單元包含與對應之第2單元所包含之記憶胞單元相同數目之單元。
  16. 如請求項9之系統，其中上述控制器係進而構成為：於對上述第1字串群之上述複數個第1單元寫入資料後，對上述第2字串群之上述複數個第1單元寫入資料，於對上述第2字串群之上述複數個第1單元寫入資料後，對上述第1字串群之上述複數個第2單元寫入資料。
  17. 一種記憶體裝置，其：包含分別連接於複數條位元線之複數個第1字串、及分別連接於上述複數條位元線之複數個第2字串；且上述複數個第1及第2字串分別包含串聯連接之複數個記憶胞電晶體；上述複數個第1字串構成第1字串群，上述複數個第2字串構成第2字串群；在各字串群中，各字串之一個記憶胞電晶體之組合係構成單元；上述記憶體裝置係構成為：在第1模式中，基於所接收之寫入指示，對上述第1字串群中串聯連接之複數個記憶胞電晶體各者所屬 之複數個第1單元，連續寫入資料；對上述第2字串群中串聯連接之複數個記憶胞電晶體各者所屬之複數個第1單元，連續寫入資料；對上述第1字串群中串聯連接之複數個記憶胞電晶體各者所屬之複數個第2單元，連續寫入資料。
  18. 如請求項17之裝置，其中上述記憶體裝置包含複數種模式，其根據接收之指示轉換為上述複數種模式中所特定之一種模式。
  19. 如請求項17之裝置，其中上述記憶體裝置包含區塊，上述區塊包含上述第1、第2字串群及第3至第i(i為自然數)字串群；上述第3至第i字串群，分別包含分別連接於上述複數條位元線之複數個第3字串至第i字串；上述複數個第3字串至上述複數個第i字串，分別包含串聯連接之記憶胞電晶體；上述記憶體裝置進一步構成為：按照上述第1至第i字串群之升序，對各字串群中串聯連接之複數個記憶胞電晶體各者所屬之複數個第1單元，連續寫入資料；並於對上述第i字串群之上述複數個第1單元之寫入後，對上述第1字串群之上述複數個第2單元進行寫入。
  20. 如請求項19之裝置，其中在各字串群中，上述複數個記憶胞電晶體包含依序串聯連接之第1至第n記憶胞電晶體；在各字串群中，各字串之第1記憶胞電晶體之組合至第n記憶胞電晶體之組合分別構成第1單位組至第n單位組； 上述第1至第i字串群之各個第1單元包含上述第1至第n記憶胞單元中連續之複數個單位組；且上述第1至第i字串群之各個第2單元，包含上述第1至第n記憶胞單元中連續之複數個單位組。
  21. 如請求項19之裝置，其中各第1單元包含與所對應之第2單元所包含之記憶胞單元相同數目之單元。
  22. 如請求項17之裝置，其進而構成為：於對上述第1字串群之上述複數個第1單元寫入資料後，對上述第2字串群之上述複數個第1單元寫入資料，於對上述第2字串群之上述複數個第1單元寫入資料後，對上述第1字串群之上述複數個第2單元寫入資料。
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