JP2022147448A - メモリシステム及びデータ管理方法 - Google Patents

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Abstract

【課題】処理能力を向上する。【解決手段】実施形態によれば、メモリシステムは、第１ブロックＢＬＫ及び第２ブロックを有する第１プレーンＰＬＮ０と、第３ブロック及び第４ブロックを有する第２プレーンＰＬＮ１とを含む第１メモリチップＣＰ０と、第５ブロック及び第６ブロックを有する第３プレーンＰＬＮ０と、第７ブロック及び第８ブロックを有する第４プレーンＰＬＮ１とを含む第２メモリチップＣＰ１とを含む。メモリコントローラは、ユーザデータの記憶領域として、第１ブロックと第３ブロックとの組み合わせを第１グループＢＵとして設定し、第５ブロックと第７ブロックとの組み合わせを第２グループＢＵとして設定し、管理データの記憶領域として、第２ブロック、第４ブロック、第６ブロック、及び第８ブロックを設定する。【選択図】図４

Description

本発明の実施形態は、メモリシステム及びデータ管理方法に関する。
ＮＡＮＤ型フラッシュメモリなどの不揮発性半導体メモリを搭載したＳＳＤ（Solid State Drive）を用いたメモリシステムが知られている。
米国特許出願公開第２０１９／０３７１２２０号明細書 特開２０１４－１３４９９８号公報 米国特許出願公開第２０１９／０１９６７２３号明細書
本発明の実施形態では、処理能力を向上できるメモリシステム及びデータ管理方法を提供する。
実施形態に係るメモリシステムは、各々が複数のメモリセルを含む第１ブロック及び第２ブロックを有する第１メモリセルアレイを含む第１プレーンと、各々が複数のメモリセルを含む第３ブロック及び第４ブロックを有する第２メモリセルアレイを含む第２プレーンとを含む第１メモリチップと、各々が複数のメモリセルを含む第５ブロック及び第６ブロックを有する第３メモリセルアレイを含む第３プレーンと、各々が複数のメモリセルを含む第７ブロック及び第８ブロックを有する第４メモリセルアレイを含む第４プレーンとを含む第２メモリチップと、第１メモリチップ及び第２メモリチップを制御するメモリコントローラと、を含む。メモリコントローラは、外部から受信したユーザデータの記憶領域として、第１メモリチップにおける第１プレーンの第１ブロックと第２プレーンの第３ブロックとの組み合わせを第１グループとして設定し、第２メモリチップにおける第３プレーンの第５ブロックと第４プレーンの第７ブロックとの組み合わせを第２グループとして設定し、管理データの記憶領域として、第２ブロックと、第４ブロックと、第６ブロックと、第８ブロックとを設定する。
実施形態に係るメモリシステムを示すブロック図である。 実施形態に係るメモリチップを示すブロック図である。 実施形態に係るメモリセルアレイを示す回路図である。 実施形態に係るブロックＢＬＫの構成を示す図である。 実施形態に係るユーザデータ用テーブルである。 実施形態に係る管理データ用テーブルである。 実施形態に係る書き込み動作のフローチャートである。
以下に、実施形態について図面を参照して説明する。図面は模式的なものである。なお、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付す。参照符号を構成する文字の後の数字は、同様の構成を有する要素同士を区別するために用いられる。
以下に、実施形態に係るメモリシステムについて説明する。
１ 構成
１．１ メモリシステムの構成
まず、図１を参照して、メモリシステム１の全体構成の一例について説明する。
メモリシステム１は、少なくとも１つの記憶装置２を含む。記憶装置２は、例えばＳＳＤ（Solid State Drive）である。記憶装置２は、ホストデバイスに接続される。ホストデバイスは、メモリシステム１を制御する情報処理装置である。記憶装置２は、不揮発性メモリ１０及びメモリコントローラ２０を含む。
不揮発性メモリ１０は、不揮発性のメモリである。
メモリコントローラ２０は、例えば、ＳｏＣ（System On a Chip）である。メモリコントローラ２０は、ホストデバイスからの要求（命令）に基づいて、不揮発性メモリ１０を制御する。メモリコントローラ２０は、不揮発性メモリ１０に、データの読み出し動作、書き込み動作、及び消去動作等を命令する。なお、メモリコントローラ２０の各機能は専用回路で実現されてもよいし、プロセッサがファームウェアを実行することにより実現されてもよい。
次に、不揮発性メモリ１０の内部構成について説明する。不揮発性メモリ１０は、複数のメモリチップＣＰを含む。不揮発性メモリ１０に含まれるメモリチップＣＰの個数は、任意である。図１において、不揮発性メモリ１０は、１６個のメモリチップＣＰ０～ＣＰ１５を含む。
メモリチップＣＰは、例えば、ＮＡＮＤ型フラッシュメモリである。メモリチップＣＰは、データを不揮発に記憶することができる。複数のメモリチップＣＰは、互いに独立して動作することができる。メモリチップＣＰは、ＮＡＮＤバスＮＢを介して、メモリコントローラ２０と接続される。なお、ＮＡＮＤバスＮＢの本数及び１つのＮＡＮＤバスＮＢに接続されるメモリチップＣＰの個数は任意である。図１において、メモリチップＣＰ０、ＣＰ１、ＣＰ２、及びＣＰ３は、ＮＡＮＤバスＮＢ０を介してメモリコントローラ２０に接続される。メモリチップＣＰ４、ＣＰ５、ＣＰ６、及びＣＰ７は、ＮＡＮＤバスＮＢ１を介してメモリコントローラ２０に接続される。メモリチップＣＰ８、ＣＰ９、ＣＰ１０、及びＣＰ１１は、ＮＡＮＤバスＮＢ２を介してメモリコントローラ２０に接続される。メモリチップＣＰ１２、ＣＰ１３、ＣＰ１４、及びＣＰ１５は、ＮＡＮＤバスＮＢ３を介してメモリコントローラ２０に接続される。
次に、メモリコントローラ２０の内部構成について説明する。メモリコントローラ２０は、ホストインターフェイス回路２１０、プロセッサ（ＣＰＵ；central processing unit）２２０、ＲＯＭ（Read Only Memory）２３０、内蔵メモリ（ＲＡＭ；Random Access Memory）２４０、バッファメモリ２５０、及びＮＡＮＤインターフェイス回路２６０を含む。メモリコントローラ２０内には、メモリバスＭＢが設けられている。ホストインターフェイス回路２１０、ＣＰＵ２２０、ＲＯＭ２３０、ＲＡＭ２４０、バッファメモリ２５０、及びＮＡＮＤインターフェイス回路２６０は、メモリバスＭＢに接続される。
ホストインターフェイス回路２１０は、ホストデバイスとの通信を司るハードウェアインターフェイスである。例えば、ホストインターフェイス回路２１０は、ホストデバイスから受信した命令をＣＰＵ２２０に転送する。ホストインターフェイス回路２１０は、ホストデバイスから受信したデータをバッファメモリ２５０に転送する。以下、ホストデバイスから受信したデータを、「ユーザデータ」と表記する。また、ホストインターフェイス回路２１０は、ＣＰＵ２２０の命令に基づいて、バッファメモリ２５０内のデータ等をホストデバイスに転送する。
ＣＰＵ２２０は、メモリコントローラ２０の制御回路である。ＣＰＵ２２０は、メモリコントローラ２０全体の動作を制御する。より具体的には、ＣＰＵ２２０は、ホストインターフェイス回路２１０、ＲＯＭ２３０、ＲＡＭ２４０、バッファメモリ２５０、及びＮＡＮＤインターフェイス回路２６０を制御する。例えば、ＣＰＵ２２０は、ホストデバイスから書き込み要求を受信する。ＣＰＵ２２０は、書き込み要求に基づいて、書き込みコマンドを発行する。ＣＰＵ２２０は、書き込みコマンドをＮＡＮＤインターフェイス回路２６０に送信する。ＣＰＵ２２０がホストデバイスから読み出し要求を受信した場合についても同様である。また、ＣＰＵ２２０は、不揮発性メモリ１０のメモリ空間を管理する。
ＲＯＭ２３０は、読み出し専用の半導体メモリである。ＲＯＭ２３０には、ファームウェア（制御プログラム）等が記憶されている。ファームウェアは、ＣＰＵ２２０により実行される。
ＲＡＭ２４０は、例えば、ＤＲＡＭ（Dynamic Random Access Memory）等の半導体メモリである。例えば、ＲＡＭ２４０には、ＲＯＭ２３０から読み出されたファームウェアが展開される。また、ＲＡＭ２４０は、ＣＰＵ２２０の作業領域として使用される。
ＲＡＭ２４０には、キャッシュ領域が設けられている。キャッシュ領域は、例えば管理データが一時的に記憶される領域である。管理データは、記憶装置２に関わる情報である。記憶装置２に関わる情報とは、例えば、各種制御プログラム、メモリチップＣＰの情報、各種設定パラメータ、及び各種テーブルである。各種テーブルには、ユーザデータ用テーブル及び管理データ用テーブルが含まれる。ユーザデータ用テーブルは、ユーザデータの管理に用いられる。管理データ用テーブルは、管理データの管理に用いられる。例えば、ユーザデータ用テーブル及び管理データ用テーブルは、電源投入時に、管理データとして、不揮発性メモリ１０からＲＡＭ２４０に読み出される。例えば、ＲＡＭ２４０内のユーザデータ用テーブル及び管理データ用テーブルが更新された場合、ユーザデータ用テーブル及び管理データ用テーブルは、管理データとして、不揮発性メモリ１０に送信される。
バッファメモリ２５０は、揮発性の半導体メモリである。バッファメモリ２５０は、読み出しデータ及び書き込みデータ等を一時的に記憶する。読み出しデータは、不揮発性メモリ１０から読み出されたデータである。書き込みデータは、不揮発性メモリ１０への書き込みを要求されたデータである。
ＮＡＮＤインターフェイス回路２６０は、メモリコントローラ２０と不揮発性メモリ１０との通信を司るハードウェアインターフェイスである。図１の例では、ＮＡＮＤインターフェイス回路２６０は、４つのチャネルＣＨ０、ＣＨ１、ＣＨ２、及びＣＨ３を有している。そして、チャネルＣＨ０、ＣＨ１、ＣＨ２、及びＣＨ３に４つのＮＡＮＤバスＮＢ０、ＮＢ１、ＮＢ２、及びＮＢ３がそれぞれ接続されている。例えば、ＮＡＮＤインターフェイス回路２６０は、ＣＰＵ２２０から、不揮発性メモリ１０に対する命令を受信する。ＮＡＮＤインターフェイス回路２６０は、命令に基づいて、１つまたは複数のチャネルＣＨを選択する。ＮＡＮＤインターフェイス回路２６０は、書き込み動作時には、選択したチャネルＣＨを介して、不揮発性メモリ１０に、書き込み動作の制御信号、コマンド、アドレス、及び書き込みデータを転送する。また、ＮＡＮＤインターフェイス回路２６０は、読み出し動作時には、選択したチャネルＣＨを介して、不揮発性メモリ１０に、読み出し動作の制御信号、コマンド、及びアドレスを送信する。ＮＡＮＤインターフェイス回路２６０は、バッファメモリ２５０に、読み出しデータを転送する。
１．２ メモリチップの内部構成
次に、図２を参照してメモリチップＣＰの内部構成の一例について説明する。図２は、メモリチップＣＰの基本的な構成を示すブロック図である。なお、図２の例では、各ブロックの接続の一部を矢印線により示している。但し、各ブロック間の接続はこれに限定されない。
メモリチップＣＰは、メモリコア部１００と周辺回路部１１０とを含む。
メモリコア部１００は、メモリチップＣＰにおける動作の中心部である。
周辺回路部１１０は、メモリコア部１００の周辺に設けられた回路部である。
次に、メモリコア部１００の内部構成について説明する。メモリコア部１００は、例えば２つのプレーンＰＬＮ０及びＰＬＮ１を含む。なお、プレーンＰＬＮは、２つに限定されない。プレーンＰＬＮは、１つであってもよいし、３つ以上であってもよい。プレーンＰＬＮは、データの書き込み動作及び読み出し動作を行うユニットである。プレーンＰＬＮ０及びＰＬＮ１は、互いに独立して動作することが可能である。また、プレーンＰＬＮ０及びＰＬＮ１は、並列に動作することも可能である。メモリチップＣＰにユーザデータを書き込む場合、メモリチップＣＰ内の全てのプレーンＰＬＮの書き込み動作が並列して実行される。また、メモリチップＣＰに管理データを書き込む場合、いずれか１つのプレーンＰＬＮの書き込み動作が実行されてもよいし、複数のプレーンＰＬＮの書き込み動作が並列して実行されてもよい。
次に、プレーンＰＬＮの内部構成について説明する。以下では、プレーンＰＬＮ０及びＰＬＮ１が同じ構成である場合について説明する。なお、各プレーンＰＬＮの構成は異なっていてもよい。各プレーンＰＬＮは、メモリセルアレイ１０１、ロウデコーダ１０２、及びセンスアンプ１０３を含む。以下の説明では、プレーンＰＬＮ０に限定する場合、メモリセルアレイ１０１＿０、ロウデコーダ１０２＿０、及びセンスアンプ１０３＿０と表記する。また、プレーンＰＬＮ１に限定する場合、メモリセルアレイ１０１＿１、ロウデコーダ１０２＿１、及びセンスアンプ１０３＿１と表記する。
メモリセルアレイ１０１は、配列された複数のメモリセルトランジスタの集合である。メモリセルアレイ１０１は、例えば４つのブロックＢＬＫ０、ＢＬＫ１、ＢＬＫ２、及びＢＬＫ３を備えている。なお、メモリセルアレイ１０１内のブロックＢＬＫの個数は任意である。ブロックＢＬＫは、例えばデータを一括して消去される複数のメモリセルトランジスタの集合である。すなわち、ブロックＢＬＫは、データの消去単位である。ブロックＢＬＫの構成の詳細については後述する。
本実施形態のメモリセルアレイ１０１は、メモリの空間領域としてユーザ領域とシステム領域とを含む。ユーザ領域は、ユーザデータが記憶される領域である。システム領域は、管理データが記憶される領域である。システム領域は、ホストデバイスがアクセスできない領域である。本実施形態では、各ブロックＢＬＫがユーザ領域またはシステム領域のいずれかに割り当てられる。ユーザ領域及びシステム領域の割り当てについては後述する。
以下の説明では、プレーンＰＬＮ０に限定する場合、ブロックＢＬＫ０、ＢＬＫ１、ＢＬＫ２、及びＢＬＫ３を、ブロックＢＬＫ０＿０、ＢＬＫ１＿０、ＢＬＫ２＿０、及びＢＬＫ３＿０とそれぞれ表記する。また、プレーンＰＬＮ１に限定する場合、ブロックＢＬＫ０、ＢＬＫ１、ＢＬＫ２、及びＢＬＫ３を、ブロックＢＬＫ０＿１、ＢＬＫ１＿１、ＢＬＫ２＿１、及びＢＬＫ３＿１とそれぞれ表記する。
ロウデコーダ１０２は、ロウアドレスのデコード回路である。ロウアドレスは、メモリコントローラ２０から受信したアドレス情報である。ロウデコーダ１０２は、デコード結果に基づいて、メモリセルアレイ１０１内のいずれかのブロックＢＬＫを選択する。ロウデコーダ１０２は、選択したブロックＢＬＫのロウ方向の配線（後述するワード線及び選択ゲート線）に電圧を印加する。
センスアンプ１０３は、読み出し及び書き込み回路である。センスアンプ１０３は、読み出し動作時には、メモリセルアレイ１０１からデータを読み出す。また、センスアンプ１０３は、書き込み動作時には、メモリセルアレイ１０１に書き込みデータに応じた電圧を印加する。
次に、周辺回路部１１０の内部構成について説明する。周辺回路部１１０は、シーケンサ１１１及び電圧発生回路１１２を含む。
シーケンサ１１１は、メモリチップＣＰの制御回路である。シーケンサ１１１は、メモリチップＣＰ全体の動作を制御する。より具体的には、シーケンサ１１１は、書き込み動作、読み出し動作、及び消去動作の際に、電圧発生回路１１２、並びに各プレーンＰＬＮのロウデコーダ１０２及びセンスアンプ１０３等を制御する。
電圧発生回路１１２は、メモリチップＣＰが使用する電圧の発生回路である。電圧発生回路１１２は、書き込み動作、読み出し動作、及び消去動作に使用される電圧を発生させる。電圧発生回路１１２は、ロウデコーダ１０２及びセンスアンプ１０３等に、電圧を供給する。
１．３ メモリセルアレイの回路構成
次に、図３を参照して、メモリセルアレイ１０１の回路構成の一例について説明する。なお、図３の例は、１つのブロックＢＬＫの回路構成を示している。
ブロックＢＬＫは、例えば４つのストリングユニットＳＵ０～ＳＵ３を含む。なお、ブロックＢＬＫに含まれるストリングユニットＳＵの個数は、任意である。ストリングユニットＳＵは、例えば、書き込み動作または読み出し動作において一括して選択される複数のＮＡＮＤストリングＮＳの集合である。
次に、ストリングユニットＳＵの内部構成について説明する。ストリングユニットＳＵは、複数のＮＡＮＤストリングＮＳを含む。ＮＡＮＤストリングＮＳは、直列に接続された複数のメモリセルトランジスタの集合である。以下、「ＮＡＮＤストリングＮＳ」を「メモリストリング」とも表記する。ストリングユニットＳＵ内の複数のＮＡＮＤストリングＮＳは、ビット線ＢＬ０～ＢＬｎ（ｎは１以上の整数）のいずれかに接続される。
次に、ＮＡＮＤストリングＮＳの内部構成について説明する。各ＮＡＮＤストリングＮＳは、複数のメモリセルトランジスタＭＣ、並びに選択トランジスタＳＴ１及びＳＴ２を含む。図３の例では、ＮＡＮＤストリングＮＳは８個のメモリセルトランジスタＭＣ０～ＭＣを含む。
メモリセルトランジスタＭＣは、データを不揮発に記憶するメモリ素子である。メモリセルトランジスタＭＣは、制御ゲート及び電荷蓄積層を含む。メモリセルトランジスタＭＣは、ＭＯＮＯＳ（Metal-Oxide-Nitride-Oxide-Silicon）型であってもよいし、ＦＧ（Floating Gate）型であってもよい。ＭＯＮＯＳ型は、電荷蓄積層に絶縁層を用いる。ＦＧ型は、電荷蓄積層に導電体層を用いる。
選択トランジスタＳＴ１及びＳＴ２は、スイッチング素子である。選択トランジスタＳＴ１及びＳＴ２は、各種動作時におけるストリングユニットＳＵの選択にそれぞれ使用される。
ＮＡＮＤストリングＮＳ内の選択トランジスタＳＴ２、メモリセルトランジスタＭＣ０～ＭＣ７、及び選択トランジスタＳＴ１の電流経路は、直列に接続される。選択トランジスタＳＴ１のドレインは、ビット線ＢＬに接続される。選択トランジスタＳＴ２のソースは、ソース線ＳＬに接続される。
同一のブロックＢＬＫ内のメモリセルトランジスタＭＣ０～ＭＣ７の制御ゲートは、それぞれワード線ＷＬ０～ＷＬ７に共通に接続される。より具体的には、例えば、ブロックＢＬＫは、４つのストリングユニットＳＵ０～ＳＵ３を含む。そして、各ストリングユニットＳＵは、複数のメモリセルトランジスタＭＣ０をそれぞれ含む。ブロックＢＬＫ内の複数のメモリセルトランジスタＭＣ０の制御ゲートは、１つのワード線ＷＬ０に共通に接続される。メモリセルトランジスタＭＣ１～ＭＣ７も同様である。
ストリングユニットＳＵ内の複数の選択トランジスタＳＴ１のゲートは、１つの選択ゲート線ＳＧＤに共通に接続される。より具体的には、ストリングユニットＳＵ０内の複数の選択トランジスタＳＴ１のゲートは、選択ゲート線ＳＧＤ０に共通に接続される。ストリングユニットＳＵ１内の複数の選択トランジスタＳＴ１のゲートは、選択ゲート線ＳＧＤ１に共通に接続される。ストリングユニットＳＵ２内の複数の選択トランジスタＳＴ１のゲートは、選択ゲート線ＳＧＤ２に共通に接続される。ストリングユニットＳＵ３内の複数の選択トランジスタＳＴ１のゲートは、選択ゲート線ＳＧＤ３に共通に接続される。
ブロックＢＬＫ内の複数の選択トランジスタＳＴ２のゲートは、選択ゲート線ＳＧＳに共通に接続される。
ワード線ＷＬ０～ＷＬ７、選択ゲート線ＳＧＤ０～ＳＧＤ３、及び選択ゲート線ＳＧＳは、プレーンＰＬＮ内のロウデコーダ１０２にそれぞれ接続される。
ビット線ＢＬは、各ブロックＢＬＫの各ストリングユニットＳＵ内の１つのＮＡＮＤストリングＮＳに共通に接続される。１つのビット線ＢＬに接続された複数のＮＡＮＤストリングＮＳには、同一のカラムアドレスが割り当てられる。各ビット線ＢＬは、プレーンＰＬＮ内のセンスアンプ１０３に接続される。
ソース線ＳＬは、例えば複数のブロックＢＬＫ間で共有される。
１つのストリングユニットＳＵ内で共通のワード線ＷＬに接続された複数のメモリセルトランジスタＭＣの集合は、例えば、「セルユニットＣＵ」と表記される。例えば、メモリセルトランジスタＭＣが１ビットデータを記憶する場合、セルユニットＣＵの記憶容量は、「１ページデータ」として定義される。セルユニットＣＵは、メモリセルトランジスタＭＣが記憶するデータのビット数に基づいて、２ページデータ以上の記憶容量を有し得る。
２ データ管理
次に、メモリシステム１におけるデータ管理について説明する。本実施形態では、不揮発性メモリ１０において、ユーザ領域（ユーザデータ）とシステム領域（管理データ）とでブロックＢＬＫの管理方法が異なる。
２．１ ユーザデータの管理方法
まず、図４及び図５を参照して、ユーザデータの管理の一例について説明する。図４は、ユーザ領域及びシステム領域に割り当てられるブロックＢＬＫの構成の一例を示す図である。図５は、ユーザデータ用テーブルの一例である。
ホストデバイスは、ユーザデータの書き込み動作において、書き込み先のチャネルＣＨ及びメモリチップＣＰを指定する場合がある。このような場合、メモリシステム１は、ホストデバイスから、メモリチップＣＰにおける最大の処理性能（処理速度）を期待されることがある。例えば、メモリチップＣＰ内の全てのプレーンＰＬＮが書き込み動作を並列に実行している場合に、メモリチップＣＰにおける処理速度が最大となる。以下、メモリチップＣＰにおいて、並列に動作を実行しているプレーンＰＬＮの個数を「並列度」と表記する。このため、メモリコントローラ２０は、処理速度を最大にできるように、各プレーンＰＬＮのブロックＢＬＫをユーザ領域に割り当てる。換言すれば、ユーザ領域では、並列度が最大となるように、ブロック管理単位が構成される。
図４に示すように、例えば、メモリチップＣＰが２つのプレーンＰＬＮ０及びＰＬＮ１を含んでいる場合、プレーンＰＬＮ０及びＰＬＮ１の書き込み動作を並列して実行する。これにより、メモリチップＣＰにおける処理速度を最大とすることができる。このため、メモリコントローラ２０は、ユーザ領域では、ブロックユニットＢＵをブロック管理単位とする。ブロックユニットＢＵは、メモリチップＣＰ内の全てのプレーンＰＬＮから１個ずつ選択された複数のブロックＢＬＫを１つの組（グループ）として構成される。従って、１つのブロックユニットＢＵに含まれるブロックＢＬＫの個数は、メモリチップＣＰ内のプレーンＰＬＮの個数に依存する。図４の例では、ブロックユニットＢＵは、プレーンＰＬＮ０のいずれかのブロックＢＬＫと、プレーンＰＬＮ１のいずれかのブロックＢＬＫとを含む。また、例えば、メモリチップＣＰが３つのプレーンＰＬＮを含んでいる場合、１つのブロックユニットＢＵには、各プレーンＰＬＮから集められた３つのブロックＢＬＫが含まれる。メモリコントローラ２０は、ブロックユニットＢＵを構成する際に、有効ブロックＢＬＫを選択する。有効ブロックＢＬＫは、書き込み動作を正常に実行できるブロックＢＬＫである。他方で、メモリコントローラ２０は、ブロックユニットＢＵとして、バッドブロックＢＬＫを選択しない。バッドブロックＢＬＫは、書き込み動作を正常に実行できないため無効化されたブロックＢＬＫである。
メモリコントローラ２０は、ブロックユニットＢＵを選択して、ユーザデータの書き込み動作を実行する。これにより、メモリチップＣＰにおいて最大並列度による並列動作が実行できる。
なお、各メモリチップＣＰにおけるブロックユニットＢＵの個数は任意であり、それぞれで異なっていてもよい。図４の例では、各メモリチップＣＰ内に、２個のブロックユニットＢＵが設けられている。
図５に示すように、メモリコントローラ２０は、ユーザデータ用テーブルにおいて、例えば、ブロックユニットＢＵ毎に管理ＩＤを割り当てる。より具体的には、例えば、管理ＩＤ＿０００１には、チャネルＣＨ０に接続されたメモリチップＣＰ０のプレーンＰＬＮ０のブロックＢＬＫ０＿０及びプレーンＰＬＮ１のブロックＢＬＫ０＿１が割り当てられている。また、管理ＩＤ＿０００２には、チャネルＣＨ０に接続されたメモリチップＣＰ０のプレーンＰＬＮ０のブロックＢＬＫ１＿０及びプレーンＰＬＮ１のブロックＢＬＫ１＿１が割り当てられている。管理ＩＤ＿０００３には、チャネルＣＨ０に接続されたメモリチップＣＰ１のプレーンＰＬＮ０のブロックＢＬＫ０＿０及びプレーンＰＬＮ１のブロックＢＬＫ０＿１が割り当てられている。管理ＩＤ＿０００４には、チャネルＣＨ０に接続されたメモリチップＣＰ１のプレーンＰＬＮ０のブロックＢＬＫ１＿０及びプレーンＰＬＮ１のブロックＢＬＫ１＿１が割り当てられている。管理ＩＤ＿０００５には、チャネルＣＨ０に接続されたメモリチップＣＰ２のプレーンＰＬＮ０のブロックＢＬＫ１＿０及びプレーンＰＬＮ１のブロックＢＬＫ０＿１が割り当てられている。管理ＩＤ＿０００６には、チャネルＣＨ０に接続されたメモリチップＣＰ２のプレーンＰＬＮ０のブロックＢＬＫ２＿０及びプレーンＰＬＮ１のブロックＢＬＫ１＿１が割り当てられている。管理ＩＤ＿００３１には、チャネルＣＨ３に接続されたメモリチップＣＰ１５のプレーンＰＬＮ０のブロックＢＬＫ０＿０及びプレーンＰＬＮ１のブロックＢＬＫ０＿１が割り当てられている。管理ＩＤ＿００３２には、チャネルＣＨ３に接続されたメモリチップＣＰ１５のプレーンＰＬＮ０のブロックＢＬＫ１＿０及びプレーンＰＬＮ１のブロックＢＬＫ１＿１が割り当てられている。他の管理ＩＤも同様である。
メモリコントローラ２０は、例えばバッドブロックＢＬＫが増加した場合等に、ユーザデータ用テーブルを更新し得る。より具体的には、例えば、ブロックユニットＢＵ内の有効ブロックＢＬＫがバッドブロックＢＬＫとなった場合、メモリコントローラ２０は、バッドブロックＢＬＫを含むブロックユニットＢＵをユーザ領域からシステム領域に移行させる。このとき、メモリコントローラ２０は、ユーザデータ用テーブル及び管理データ用テーブルを更新する。
メモリコントローラ２０は、例えば、ホストデバイスからチャネルＣＨ及びメモリチップＣＰを指定された書き込み要求を受信した場合、指定されたメモリチップＣＰ内のブロックユニットＢＵ（管理ＩＤ）を選択する。そして、メモリコントローラ２０は、選択したブロックユニットＢＵへの書き込み動作を実行する。以下、選択したブロックユニットＢＵを「選択ブロックユニットＢＵ」と表記する。より具体的には、例えば、メモリコントローラ２０は、ホストデバイスからメモリチップＣＰ０を指定した書き込み要求を受信する。この場合、メモリコントローラ２０は、メモリチップＣＰ０に対応する管理ＩＤ＿０００１及び０００２のいずれかのブロックユニットＢＵを選択する。そして、メモリコントローラ２０は、選択ブロックユニットＢＵへの書き込み動作を実行する。また、メモリコントローラ２０は、ホストデバイスからメモリチップＣＰの指定がない書き込み要求を受信した場合、いずれかのメモリチップＣＰのいずれかのブロックユニットＢＵ（管理ＩＤ）を選択する。そして、メモリコントローラ２０は、選択ブロックユニットＢＵへの書き込み動作を実行する。
なお、メモリコントローラ２０は、複数のチャネルＣＨの複数のメモリチップＣＰ、または１つのチャネルＣＨの複数のメモリチップＣＰの書き込み動作を並列に実行し得る。この場合、メモリコントローラ２０は、複数のブロックユニットＢＵ（管理ＩＤ）を同時に選択し得る。これにより、メモリコントローラ２０は、複数のメモリチップＣＰを用いた書き込み動作において最大並列度が得られる。
２．２ 管理データの管理方法
次に、図４及び図６を参照して、管理データの管理の一例について説明する。図６は、システム領域における管理データ用テーブルである。
管理データの書き込み動作は、ホストデバイスによる処理速度への影響が小さい。すなわち、管理データの書き込み動作は、ホストデバイスによるブロック管理単位（書き込み単位）の制約を受けない。従って、システム領域では、ブロックユニットＢＵが構成されなくてもよい。このため、本実施形態では、メモリコントローラ２０は、システム領域において、ユーザ領域と異なるブロックＢＬＫの管理を実行する。
図４に示すように、メモリチップＣＰ内にバッドブロックＢＬＫが発生すると、メモリチップＣＰ内における、プレーンＰＬＮ０の有効ブロックＢＬＫの個数と、プレーンＰＬＮ１の有効ブロックＢＬＫの個数とが、一致しなくなる。この結果、有効ブロックＢＬＫの個数が多いプレーンＰＬＮでは、ブロックユニットＢＵの構成に用いることができない有効ブロックＢＬＫが生じる。以下、ブロックユニットＢＵの構成に用いることができない有効ブロックＢＬＫを「あぶれた有効ブロックＢＬＫ」と表記する。本実施形態では、メモリコントローラ２０は、システム領域に、あぶれた有効ブロックＢＬＫ及びバッドブロックＢＬＫを優先的に割り当てる。例えば、各メモリチップＣＰの各プレーンＰＬＮの２つのブロックＢＬＫをシステム領域にそれぞれ割り当てる。この場合、メモリチップＣＰ０では、プレーンＰＬＮ１の１個のバッドブロックＢＬＫと、プレーンＰＬＮ０の１個のあぶれた有効ブロックＢＬＫとが、システム領域に優先的に割り当てられている。そして、メモリチップＣＰ０では、各プレーンＰＬＮの１個の有効ブロックＢＬＫが更に割り当てられている。例えば、メモリチップＣＰ１にはバッドブロックＢＬＫがない。このため、各プレーンＰＬＮの２個の有効ブロックＢＬＫが、システム領域に割り当てられている。メモリチップＣＰ２では、プレーンＰＬＮ０に２個のバッドブロックＢＬＫがある。このため、プレーンＰＬＮ０の２個のバッドブロックＢＬＫと、プレーンＰＬＮ１の２個のあぶれた有効ブロックＢＬＫとが、システム領域に割り当てられている。メモリチップＣＰ１５では、プレーンＰＬＮ０に１個のバッドブロックＢＬＫがある。このため、プレーンＰＬＮ０の１個のバッドブロックＢＬＫと、プレーンＰＬＮ１の１個のあぶれた有効ブロックＢＬＫとが、システム領域に優先的に割り当てられている。そして、メモリチップＣＰ１５では、各プレーンＰＬＮの１個の有効ブロックＢＬＫが更に割り当てられている。なお、図４の例では、メモリコントローラ２０はバッドブロックＢＬＫをシステム領域に割り当てている。しかし、バッドブロックＢＬＫは、無効化されたブロックＢＬＫである。このため、バッドブロックＢＬＫは、データ領域及びシステム領域から除外されてもよい。
図６に示すように、メモリコントローラ２０は、管理データ用テーブルにおいて、例えば、ブロックＢＬＫ毎に管理ＩＤを割り当てる。より具体的には、例えば、管理ＩＤ＿１００１には、チャネルＣＨ０に接続されたメモリチップＣＰ０のプレーンＰＬＮ０のブロックＢＬＫ２＿０が割り当てられている。また、管理ＩＤ＿１００２には、チャネルＣＨ０に接続されたメモリチップＣＰ０のプレーンＰＬＮ１のブロックＢＬＫ２＿１が割り当てられている。管理ＩＤ＿１００３には、チャネルＣＨ０に接続されたメモリチップＣＰ０のプレーンＰＬＮ０のブロックＢＬＫ３＿０が割り当てられている。管理ＩＤ＿１００４には、チャネルＣＨ０に接続されたメモリチップＣＰ０のプレーンＰＬＮ１のバッドブロックＢＬＫ３＿１が割り当てられている。管理ＩＤ＿１００５には、チャネルＣＨ０に接続されたメモリチップＣＰ１のプレーンＰＬＮ０のブロックＢＬＫ２＿０が割り当てられている。管理ＩＤ＿１００６には、チャネルＣＨ０に接続されたメモリチップＣＰ１のプレーンＰＬＮ１のブロックＢＬＫ２＿１が割り当てられている。管理ＩＤ＿１００７には、チャネルＣＨ０に接続されたメモリチップＣＰ１のプレーンＰＬＮ０のブロックＢＬＫ３＿０が割り当てられている。管理ＩＤ＿１００８には、チャネルＣＨ０に接続されたメモリチップＣＰ１のプレーンＰＬＮ１のブロックＢＬＫ３＿１が割り当てられている。管理ＩＤ＿１００９には、チャネルＣＨ０に接続されたメモリチップＣＰ２のプレーンＰＬＮ０のバッドブロックＢＬＫ０＿０が割り当てられている。管理ＩＤ＿１０１０には、チャネルＣＨ０に接続されたメモリチップＣＰ２のプレーンＰＬＮ１のブロックＢＬＫ２＿１が割り当てられている。管理ＩＤ＿１０１１には、チャネルＣＨ０に接続されたメモリチップＣＰ２のプレーンＰＬＮ０のバッドブロックＢＬＫ３＿０が割り当てられている。管理ＩＤ＿１０１２には、チャネルＣＨ０に接続されたメモリチップＣＰ２のプレーンＰＬＮ１のブロックＢＬＫ３＿１が割り当てられている。また、管理ＩＤ＿１０６１には、チャネルＣＨ３に接続されたメモリチップＣＰ１５のプレーンＰＬＮ０のブロックＢＬＫ２＿０が割り当てられている。管理ＩＤ＿１０６２には、チャネルＣＨ３に接続されたメモリチップＣＰ１５のプレーンＰＬＮ１のブロックＢＬＫ２＿１が割り当てられている。管理ＩＤ＿１０６３には、チャネルＣＨ３に接続されたメモリチップＣＰ１５のプレーンＰＬＮ０のバッドブロックＢＬＫ３＿０が割り当てられている。管理ＩＤ＿１０６４には、チャネルＣＨ３に接続されたメモリチップＣＰ１５のプレーンＰＬＮ１のブロックＢＬＫ３＿１が割り当てられている。他の管理ＩＤも同様である。
メモリコントローラ２０は、例えばバッドブロックＢＬＫが増加した場合等に、管理データ用テーブルを更新し得る。
メモリコントローラ２０は、システム領域全体を書き込み動作の並列単位として管理し得る。換言すれば、メモリコントローラ２０は、管理データの書き込みを実行する場合、複数のブロックＢＬＫ（管理ＩＤ）を選択して、書き込み動作を実行し得る。これにより、メモリコントローラ２０は、不揮発性メモリ１０として並列度を上げて書き込み動作が実行できる。例えば、メモリコントローラ２０は、管理ＩＤ＿１００１のチャネルＣＨ０に接続されたメモリチップＣＰ０のプレーンＰＬＮ０のブロックＢＬＫ２＿０と、管理ＩＤ＿１０６１のチャネルＣＨ３に接続されたメモリチップＣＰ１５のプレーンＰＬＮ０のブロックＢＬＫ２＿０とを選択する。そして、メモリコントローラ２０は、選択した２つのブロックＢＬＫを用いて、書き込み動作を並列に実行してもよい。複数のメモリチップＣＰを選択して書き込み動作の並列度を上げることにより、処理速度を向上できる。
３．書き込み動作の流れ
次に、図７を参照して、書き込み動作の流れの一例について説明する。図７は、書き込み動作のフローチャートである。
図７に示すように、メモリコントローラ２０は、まず、書き込みデータがユーザデータであるか確認する（Ｓ１）。
書き込みデータがユーザデータである場合（Ｓ１、Ｙｅｓ）、メモリコントローラ２０は、ホストデバイスから書き込み先のチャネルＣＨ及びメモリチップＣＰの指定があるか確認する（Ｓ２）。
書き込み先の指定がある場合（Ｓ２、Ｙｅｓ）、メモリコントローラ２０は、指定されたメモリチップＣＰのいずれかのブロックユニットＢＵを選択する。そして、メモリコントローラ２０は、指定されたメモリチップＣＰのユーザ領域への書き込み動作を実行する（Ｓ３）。より具体的には、メモリコントローラ２０は、ユーザデータ用テーブルに基づいて、指定されたメモリチップＣＰ内のブロックユニットＢＵを選択する。次に、メモリコントローラ２０は、選択ブロックユニットＢＵ内の各ブロックＢＬＫにおいて、セルユニットＣＵのアドレスを決定する。メモリコントローラ２０は、選択されたメモリチップＣＰに、書き込みコマンド、アドレス、及びユーザデータを送信する。例えば、メモリチップＣＰがプレーンＰＬＮ０及びＰＬＮ１を含む場合、プレーンＰＬＮ０及びＰＬＮ１において書き込み動作が並列に実行される。このため、メモリコントローラ２０は、メモリチップＣＰに少なくとも２ページ分のユーザデータを送信する。従って、メモリコントローラ２０は、少なくとも２ページ分のユーザデータが集まってから書き込み動作を実行する。選択されたメモリチップＣＰでは、書き込みコマンド及びアドレスに基づいて、各プレーンＰＬＮの書き込み動作が並列に実行される。これにより、メモリチップＣＰにおける最大の処理速度が得られる。
書き込み先の指定がない場合（Ｓ２、Ｎｏ）、メモリコントローラ２０は、ユーザデータ用テーブルに基づいて、チャネルＣＨ、メモリチップＣＰ、及びブロックユニットＢＵを選択する。そして、メモリコントローラ２０は、選択したメモリチップＣＰのユーザ領域にユーザデータを書き込む（Ｓ４）。書き込み動作の詳細は、Ｓ３と同様である。
書き込みデータがユーザデータではない場合（Ｓ１、Ｎｏ）、すなわち管理データである場合、メモリコントローラ２０は、いずれかのメモリチップＣＰのシステム領域に管理データを書き込む（Ｓ５）。より具体的には、メモリコントローラ２０は、管理データ用テーブルに基づいて、少なくとも１つのチャネルＣＨ、メモリチップＣＰ、プレーンＰＬＮ、及びブロックＢＬＫを選択する。そして、メモリコントローラ２０は、選択ブロックＢＬＫにおいて、セルユニットＣＵのアドレスを決定する。メモリコントローラ２０は、選択されたメモリチップＣＰに、書き込みコマンド、アドレス、及び管理データを送信する。選択されたプレーンＰＬＮでは、書き込みコマンド及びアドレスに基づいて、書き込み動作が実行される。
４ 本実施形態に係る効果
本実施形態に係る構成であれば、メモリシステムにおける処理能力を向上できる。本効果につき詳述する。
例えば、メモリチップＣＰのユーザ領域がブロック単位で管理されている場合、バッドブロックＢＬＫの影響により、ユーザ領域内の有効ブロックＢＬＫの個数が、プレーンＰＬＮにより異なる場合がある。有効ブロックＢＬＫの個数が少ないプレーンＰＬＮでは、ユーザデータの書き込みに使用可能な有効ブロックＢＬＫが、他のプレーンＰＬＮよりも早くなくなる。このような場合、全てのプレーンＰＬＮから有効ブロックＢＬＫを選択できない。このため、メモリチップＣＰ内の全てのプレーンＰＬＮを用いて書き込み動作を並列に実行できなくなる。すなわち、書き込み動作を最大並列度で実行できなくなる。このため、書き込み動作の処理速度が低下する。
これに対し、本実施形態に係る構成であれば、メモリチップＣＰのユーザ領域を、ブロックユニットＢＵ単位で管理できる。ブロックユニットＢＵは、メモリチップＣＰ内の各プレーンＰＬＮの有効ブロックＢＬＫを１個ずつ含む。ブロックユニットＢＵを選択することにより、メモリチップＣＰにおけるユーザデータの書き込み動作を最大並列度で実行できる。これにより、書き込み動作の処理速度の低下を抑制できる。
更に、本実施形態に係る構成であれば、バッドブロックＢＬＫの影響によりブロックユニットＢＵの構成からあぶれた有効ブロックＢＬＫを優先的にシステム領域に割り当てることができる。これにより、あぶれた有効ブロックＢＬＫを有効に使用できる。このため、バッドブロックＢＬＫによるメモリ容量の減少の影響を抑制できる。
更に、本実施形態に係る構成であれば、ユーザ領域とシステム領域とで異なるブロック管理方法を適用できる。例えば、システム領域は、ブロック単位で管理できる。そして、システム領域全体を書き込み動作の並列単位として管理できる。これにより、システム領域全体として複数のメモリチップＣＰを選択して書き込み動作の並列度を上げることができる。このため、あぶれた有効ブロックＢＬＫを用いた場合においても、書き込み処理速度の低下を抑制できる。
なお、実施形態は上記で説明した形態に限られず、種々の変形が可能である。
上記実施形態では、書き込み動作を例にデータの管理方法について説明したが、読み出し動作の場合においても同様にある。
更に、上記実施形態における「接続」とは、間に例えばトランジスタあるいは抵抗等、他の何かを介在させて間接的に接続されている状態も含む。
実施形態は例示であり、発明の範囲はそれらに限定されない。
１…メモリシステム
２…記憶装置
１０…不揮発性メモリ
２０…メモリコントローラ
１００…メモリコア部
１０１…メモリセルアレイ
１０２…ロウデコーダ
１０３…センスアンプ
１１０…周辺回路部
１１１…シーケンサ
１１２…電圧発生回路
２１０…ホストインターフェイス回路
２２０…ＣＰＵ
２３０…ＲＯＭ
２４０…ＲＡＭ
２５０…バッファメモリ
２６０…ＮＡＮＤインターフェイス回路
ＢＬ、ＢＬ０～ＢＬｎ…ビット線
ＢＬＫ、ＢＬＫ０～ＢＬＫ３…ブロック
ＢＵ…ブロックユニット
ＣＨ、ＣＨ０～ＣＨ３…チャネル
ＣＰ、ＣＰ０～ＣＰ１５…メモリチップ
ＣＵ…セルユニット
ＭＢ…メモリバス
ＭＣ、ＭＣ０～ＭＣ７…メモリセルトランジスタ
ＮＢ、ＮＢ０～ＮＢ３…ＮＡＮＤバス
ＮＳ…ＮＡＮＤストリング
ＰＬＮ、ＰＬＮ０、ＰＬＮ１…プレーン
ＳＧＤ、ＳＧＤ０～ＳＧＤ３、ＳＧＳ…選択ゲート線
ＳＬ…ソース線
ＳＴ１、ＳＴ２…選択トランジスタ
ＳＵ、ＳＵ０～ＳＵ３…ストリングユニット
ＷＬ、ＷＬ０～ＷＬ７…ワード線

Claims (9)

  1. 各々が複数のメモリセルを含む第１ブロック及び第２ブロックを有する第１メモリセルアレイを含む第１プレーンと、各々が前記複数のメモリセルを含む第３ブロック及び第４ブロックを有する第２メモリセルアレイを含む第２プレーンとを含む第１メモリチップと、
    各々が前記複数のメモリセルを含む第５ブロック及び第６ブロックを有する第３メモリセルアレイを含む第３プレーンと、各々が前記複数のメモリセルを含む第７ブロック及び第８ブロックを有する第４メモリセルアレイを含む第４プレーンとを含む第２メモリチップと、
    前記第１メモリチップ及び第２メモリチップを制御するメモリコントローラと
    を備え、
    前記メモリコントローラは、外部から受信したユーザデータの記憶領域として、前記第１メモリチップにおける前記第１プレーンの前記第１ブロックと前記第２プレーンの前記第３ブロックとの組み合わせを第１グループとして設定し、前記第２メモリチップにおける前記第３プレーンの前記第５ブロックと前記第４プレーンの前記第７ブロックとの組み合わせを第２グループとして設定し、管理データの記憶領域として、前記第２ブロックと、前記第４ブロックと、前記第６ブロックと、前記第８ブロックとを設定する、
    メモリシステム。
  2. 前記メモリコントローラは、バッドブロックを前記管理データの前記記憶領域に割り当てる、
    請求項１に記載のメモリシステム。
  3. 前記メモリコントローラは、前記第１グループに前記ユーザデータを記憶する際、前記第１プレーンの前記第１ブロックにおける書き込み動作と前記第２プレーンの前記第３ブロックにおける書き込み動作とを並列に実行する、
    請求項１または２のいずれか一項に記載のメモリシステム。
  4. 前記メモリコントローラは、前記第２ブロック、前記第４ブロック、前記第６ブロック、及び前記第８ブロックの少なくとも１つを選択して、前記管理データを記憶する、
    請求項１または２のいずれか一項に記載のメモリシステム。
  5. 前記第１プレーンは、前記第１メモリセルアレイに接続された第１ロウデコーダ及び第１センスアンプを更に含み、
    前記第２プレーンは、前記第２メモリセルアレイに接続された第２ロウデコーダ及び第２センスアンプを更に含む、
    請求項１乃至４のいずれか一項に記載のメモリシステム。
  6. 外部から受信したユーザデータの記憶領域として、各々が複数のメモリセルを含む第１ブロック及び第２ブロックを有する第１メモリセルアレイを含む第１プレーンと、各々が前記複数のメモリセルを含む第３ブロック及び第４ブロックを有する第２メモリセルアレイを含む第２プレーンとを含む第１メモリチップにおいて、前記第１プレーンの前記第１ブロックと前記第２プレーンの前記第３ブロックとの組み合わせを第１グループとして設定し、
    前記ユーザデータの前記記憶領域として、各々が前記複数のメモリセルを含む第５ブロック及び第６ブロックを有する第３メモリセルアレイを含む第３プレーンと、各々が前記複数のメモリセルを含む第７ブロック及び第８ブロックを有する第４メモリセルアレイを含む第４プレーンとを含む第２メモリチップにおいて、前記第３プレーンの前記第５ブロックと前記第４プレーンの前記第７ブロックとの組み合わせを第２グループとして設定し、
    管理データの記憶領域として、前記第２ブロックと、前記第４ブロックと、前記第６ブロックと、前記第８ブロックとを設定する、
    データ管理方法。
  7. バッドブロックを、前記管理データの前記記憶領域に割り当てる、
    請求項６に記載のデータ管理方法。
  8. 前記第１グループに前記ユーザデータを記憶する際、前記第１プレーンの前記第１ブロックにおける書き込み動作と前記第２プレーンの前記第３ブロックにおける書き込み動作とを並列に実行する、
    請求項６または７に記載のデータ管理方法。
  9. 前記第２ブロック、前記第４ブロック、前記第６ブロック、及び前記第８ブロックの少なくとも１つを選択して、前記管理データを記憶する、
    請求項６または７に記載のデータ管理方法。

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