JP2022018404A - 半導体記憶装置 - Google Patents

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Abstract

Figure 2022018404000001
【課題】読出し動作に要する時間の増加を抑制する。
【解決手段】一実施形態の半導体記憶装置は、互いに隣り合い、かつ直列に接続された第１及び第２メモリセルと、第１メモリセルに接続された第１ワード線と、第２メモリセルに接続された第２ワード線と、制御回路と、を備える。制御回路は、第１メモリセルに記憶された第１ビットを読み出す第１読出し動作において、第１ワード線に、第１電圧を印加した後に、第１電圧より低い第１読出し電圧を印加し、第２ワード線に、第２電圧を印加した後に、第２電圧より低くかつ第１電圧より高い第３電圧を印加するように構成される。第３電圧は、第１ワード線に第１読出し電圧が印加された後に、第２ワード線に印加される。
【選択図】図９

Description

実施形態は、半導体記憶装置に関する。
データを不揮発に記憶することが可能な半導体記憶装置としてＮＡＮＤ型フラッシュメモリが知られている。
米国特許出願公開第２０１７／０１４０８１４号明細書 特表２０１２－５１４２６４号公報 特開２０１８－２８９５８号公報
読出し動作に要する時間の増加を抑制する。
実施形態の半導体記憶装置は、互いに隣り合い、かつ直列に接続された第１メモリセル及び第２メモリセルと、上記第１メモリセルに接続された第１ワード線と、上記第２メモリセルに接続された第２ワード線と、制御回路と、を備える。上記制御回路は、上記第１メモリセルに記憶された第１ビットを読み出す第１読出し動作において、上記第１ワード線に、第１電圧を印加した後に、上記第１電圧より低い第１読出し電圧を印加し、上記第２ワード線に、第２電圧を印加した後に、上記第２電圧より低くかつ上記第１電圧より高い第３電圧を印加するように構成される。上記第３電圧は、上記第１ワード線に上記第１読出し電圧が印加された後に、上記第２ワード線に印加される。
第１実施形態の半導体記憶装置を含むメモリシステムの全体構成を示すブロック図。 第１実施形態の半導体記憶装置のメモリセルアレイの構成を示す回路図。 第１実施形態の半導体記憶装置のメモリセルアレイを上方から見た平面図。 図３のＩＶ－ＩＶ線に沿ったメモリセルアレイのセル領域の断面図。 図４のＶ－Ｖ線に沿ったメモリピラーの断面図。 第１実施形態の半導体記憶装置のメモリセルトランジスタの閾値電圧分布と読出し電圧との関係を示すダイアグラム。 第１実施形態の半導体記憶装置のロウデコーダモジュールの構成を示すブロック図。 第１実施形態の半導体記憶装置のセンスアンプモジュールの構成を示すブロック図。 第１実施形態の半導体記憶装置における上位ページの読出し動作を説明するためのタイミングチャート。 第１実施形態の半導体記憶装置における下位ページの読出し動作を説明するためのタイミングチャート。 第２実施形態の半導体記憶装置における上位ページの読出し動作を説明するためのタイミングチャート。 第３実施形態の半導体記憶装置における上位ページの読出し動作を説明するためのタイミングチャート。
以下、図面を参照して実施形態について説明する。なお、以下の説明において、同一の機能及び構成を有する構成要素については、共通する参照符号を付す。また、共通する参照符号を有する複数の構成要素を区別する場合、当該共通する参照符号に添え字を付して区別する。なお、複数の構成要素について特に区別を要さない場合、当該複数の構成要素には、共通する参照符号のみが付され、添え字は付さない。
１． 第１実施形態
第１実施形態について説明する。以下では、不揮発性メモリとしてのＮＡＮＤフラッシュメモリと、当該ＮＡＮＤフラッシュメモリを備えたメモリシステムを例に挙げて説明する。
１．１ 構成
第１実施形態に係るメモリシステムの構成について説明する。
１．１．１ メモリシステム
まず、第１実施形態に係るメモリシステムを含む構成の概要について、図１を用いて説明する。
図１に示すように、メモリシステム１は、半導体記憶装置（ＮＡＮＤフラッシュメモリ）１００とメモリコントローラ２００とを備えている。半導体記憶装置１００とメモリコントローラ２００とは、例えばそれらの組み合わせにより一つの半導体装置を構成しても良く、その例としてはＳＤＴＭカードのようなメモリカードや、ＳＳＤ（solid state drive）等が挙げられる。
半導体記憶装置１００は複数のメモリセルを備え、データを不揮発に記憶する。メモリコントローラ２００は、ＮＡＮＤバスによって半導体記憶装置１００に接続され、ホストバスによってホスト機器３００に接続される。そしてメモリコントローラ２００は、半導体記憶装置１００を制御し、またホスト機器３００から受信した命令に応答して、半導体記憶装置１００にアクセスする。ホスト機器３００は、例えばデジタルカメラやパーソナルコンピュータ等であり、ホストバスは、例えばＳＤＴＭインタフェース、ＳＡＳ（Serial attached SCSI(small computer system interface)）、ＳＡＴＡ（Serial ATA(advanced technology attachment)）、ＰＣＩｅ（Peripheral component interconnect express）に従ったバスである。ＮＡＮＤバスは、ＮＡＮＤインタフェースに従った信号の送受信を行う。
ＮＡＮＤインタフェースの信号の具体例は、チップイネーブル信号ＣＥｎ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号ＷＥｎ、リードイネーブル信号ＲＥｎ、レディ・ビジー信号ＲＢｎ、及び入出力信号Ｉ／Ｏである。
信号ＣＥｎは、半導体記憶装置１００をイネーブルにするための信号であり、“Ｌ（Low）”レベルでアサートされる。信号ＣＬＥ及びＡＬＥは、半導体記憶装置１００への入力信号Ｉ／Ｏがそれぞれコマンド及びアドレスであることを半導体記憶装置１００に通知する信号である。信号ＲＥｎは“Ｌ”レベルでアサートされ、半導体記憶装置１００から出力信号Ｉ／Ｏを読み出すための信号である。信号ＷＥｎも“Ｌ”レベルでアサートされ、入力信号Ｉ／Ｏを半導体記憶装置１００に取り込ませるための信号である。レディ・ビジー信号ＲＢｎは、半導体記憶装置１００がレディ状態（メモリコントローラ２００からの命令を受信出来る状態）であるか、それともビジー状態（メモリコントローラ２００からの命令を受信出来ない状態）であるかを示す信号であり、“Ｌ”レベルがビジー状態を示す。入出力信号Ｉ／Ｏは、例えば８ビットの信号である。そして入出力信号Ｉ／Ｏは、半導体記憶装置１００とメモリコントローラ２００との間で送受信されるデータの実体であり、コマンドＣＭＤ、アドレスＡＤＤ、並びに書込みデータ及び読出しデータ等のデータＤＡＴである。
１．１．２ メモリコントローラ
引き続き図１を用いて、メモリコントローラ２００の構成の詳細について説明する。
メモリコントローラ２００は、例えば、ＳｏＣ（System on a chip）であり、ホストインタフェース回路２１０、ＲＡＭ（Random access memory）２２０、ＣＰＵ（Central processing unit）２３０、バッファメモリ２４０、ＮＡＮＤインタフェース回路２５０、及びＥＣＣ回路２６０を備えている。なお、以下に説明されるメモリコントローラ２００の各部２１０－２６０の機能は、ハードウェア構成、又はハードウェア資源とファームウェアとの組合せ構成のいずれでも実現可能である。
ホストインタフェース回路２１０は、ホストバスを介してホスト機器３００と接続され、ホスト機器３００から受信した命令及びデータを、それぞれＣＰＵ２３０及びバッファメモリ２４０に転送する。またＣＰＵ２３０の命令に応答して、バッファメモリ２４０内のデータをホスト機器３００へ転送する。
ＲＡＭ２２０は、例えばＤＲＡＭ等の半導体メモリであり、ＣＰＵ２３０の作業領域として使用される。そしてＲＡＭ２２０は、半導体記憶装置１００を管理するためのファームウェアや、各種の管理テーブル等を保持する。
ＣＰＵ２３０は、メモリコントローラ２００全体の動作を制御する。例えば、ＣＰＵ２３０は、ホスト機器３００から書き込み命令を受信した際には、それに応答して、ＮＡＮＤインタフェース回路２５０に対して書き込み命令を発行する。読出し動作及び消去動作の際も同様である。またＣＰＵ２３０は、半導体記憶装置１００を管理するための様々な処理を実行する。
バッファメモリ２４０は、書込みデータや読出しデータを一時的に保持する。
ＮＡＮＤインタフェース回路２５０は、ＮＡＮＤバスを介して半導体記憶装置１００と接続され、半導体記憶装置１００との通信を司る。そして、ＣＰＵ２３０から受信した命令に基づき、信号ＣＥｎ、ＡＬＥ、ＣＬＥ、ＷＥｎ、及びＲＥｎを半導体記憶装置１００へ出力する。また書込み動作の際には、ＣＰＵ２３０で発行された書込みコマンド、及びバッファメモリ２４０内の書込みデータを、入出力信号Ｉ／Ｏとして半導体記憶装置１００へ転送する。更に読出し動作の際には、ＣＰＵ２３０で発行された読出しコマンドを、入出力信号Ｉ／Ｏとして半導体記憶装置１００へ転送し、更に半導体記憶装置１００から読み出されたデータを入出力信号Ｉ／Ｏとして受信し、これをバッファメモリ２４０へ転送する。
ＥＣＣ回路２６０は、半導体記憶装置１００に記憶されるデータに関する誤り検出及び誤り訂正処理を行う。すなわちＥＣＣ回路２６０は、データを書き込む際には誤り訂正符号を生成して、これを書込みデータに付与し、データを読み出す際にはこれを復号し、誤りビットの有無を検出する。そして誤りビットが検出された際には、その誤りビットの位置を特定し、誤りを訂正する。誤り訂正の方法は、例えば、硬判定復号（Hard bit decoding）処理及び軟判定復号（Soft bit decoding）処理を含む。硬判定復号処理に用いられる硬判定復号符号としては、例えば、ＢＣＨ（Bose - Chaudhuri - Hocquenghem）符号やＲＳ（Reed- Solomon）符号等を用いることができ、軟判定復号処理に用いられる軟判定復号符号としては、例えば、ＬＤＰＣ（Low Density Parity Check）符号等を用いることができる。
１．１．３ ＮＡＮＤフラッシュメモリ
次に、半導体記憶装置１００の構成について説明する。図１に示すように半導体記憶装置１００は、メモリセルアレイ１１０、ロウデコーダモジュール１２０、ドライバ１３０、センスアンプモジュール１４０、アドレスレジスタ１５０、コマンドレジスタ１６０、及びシーケンサ１７０を備える。
メモリセルアレイ１１０は、ロウ及びカラムに対応付けられた複数の不揮発性のメモリセルを含む複数のブロックＢＬＫを備えている。図１では一例として４つのブロックＢＬＫ０～ＢＬＫ３が図示されている。そしてメモリセルアレイ１１０は、メモリコントローラ２００から与えられたデータを記憶する。
ロウデコーダモジュール１２０は、アドレスレジスタ１５０内のブロックアドレスＢＡｄに基づいてブロックＢＬＫ０～ＢＬＫ３のいずれかを選択し、更に選択したブロックＢＬＫにおいてワード線を選択する。
ドライバ１３０は、アドレスレジスタ１５０内のページアドレスＰＡｄに基づいて、選択されたブロックＢＬＫに対して、ロウデコーダモジュール１２０を介して電圧を供給する。
センスアンプモジュール１４０は、データの読出し動作の際には、アドレスレジスタ１５０内のカラムアドレスＣＡｄに基づいて、メモリセルアレイ１１０内のメモリセルトランジスタの閾値電圧をセンスし、データを読み出す。そして、このデータＤＡＴをメモリコントローラ２００に出力する。データの書込み動作の際には、メモリコントローラ２００から受信した書込みデータＤＡＴを、アドレスレジスタ１５０内のカラムアドレスＣＡｄに基づいて、メモリセルアレイ１１０に転送する。
アドレスレジスタ１５０は、メモリコントローラ２００から受信したアドレスＡＤＤを保持する。このアドレスＡＤＤには、上述のブロックアドレスＢＡｄ、ページアドレスＰＡｄ、及びカラムアドレスＣＡｄが含まれる。コマンドレジスタ１６０は、メモリコントローラ２００から受信したコマンドＣＭＤを保持する。
シーケンサ１７０は、コマンドレジスタ１６０に保持されたコマンドＣＭＤに基づき、半導体記憶装置１００全体の動作を制御する。
１．１．４ メモリセルアレイ
次に、第１実施形態に係る半導体記憶装置のメモリセルアレイの構成について説明する。
１．１．４．１ 回路構成
図２は、第１実施形態に係るメモリセルアレイの構成を説明するための回路図である。図２では、メモリセルアレイ１１０に含まれる複数のブロックＢＬＫのうち１つのブロックＢＬＫが示される。
図２に示すように、ブロックＢＬＫは、例えば４つのストリングユニットＳＵ（ＳＵ０～ＳＵ３）を含む。各ストリングユニットＳＵは、ビット線ＢＬ０～ＢＬｍ（ｍは１以上の整数）にそれぞれ関連付けられた複数のＮＡＮＤストリングＮＳを含む。各ＮＡＮＤストリングＮＳは、例えば８個のメモリセルトランジスタＭＴ０～ＭＴ７、並びに選択トランジスタＳＴ１及びＳＴ２を含む。メモリセルトランジスタＭＴは、制御ゲート及び電荷蓄積層を含み、データに対応する電荷（電子）を不揮発に記憶する。選択トランジスタＳＴ１及びＳＴ２のそれぞれは、各種動作時におけるストリングユニットＳＵの選択に使用される。
各ＮＡＮＤストリングＮＳにおいて、メモリセルトランジスタＭＴ０～ＭＴ７は、直列接続される。選択トランジスタＳＴ１のドレインは、関連付けられたビット線ＢＬに接続され、選択トランジスタＳＴ１のソースは、直列接続されたメモリセルトランジスタＭＴ０～ＭＴ７の一端に接続される。選択トランジスタＳＴ２のドレインは、直列接続されたメモリセルトランジスタＭＴ０～ＭＴ７の他端に接続される。選択トランジスタＳＴ２のソースは、ソース線ＳＬに接続される。
同一のブロックＢＬＫにおいて、メモリセルトランジスタＭＴ０～ＭＴ７の制御ゲートは、それぞれワード線ＷＬ０～ＷＬ７に共通接続される。ストリングユニットＳＵ０～ＳＵ３内の選択トランジスタＳＴ１のゲートは、それぞれ選択ゲート線ＳＧＤ０～ＳＧＤ３に共通接続される。選択トランジスタＳＴ２のゲートは、選択ゲート線ＳＧＳに共通接続される。
つまり、ブロックＢＬＫは、同一のワード線ＷＬ０～ＷＬ７を共有する複数のストリングユニットＳＵの集合体である。ブロックＢＬＫは、例えばデータの消去単位である。すなわち、同一ブロックＢＬＫ内に含まれるメモリセルトランジスタＭＴに保持されるデータは、一括して消去される。
ストリングユニットＳＵは、各々が異なるビット線ＢＬに接続され且つ同一の選択ゲート線ＳＧＤに接続された、複数のＮＡＮＤストリングＮＳの集合体である。ストリングユニットＳＵのうち、同一のワード線ＷＬに共通接続されたメモリセルトランジスタＭＴの集合体を、セルユニットＣＵとも呼ぶ。例えば、セルユニットＣＵ内の複数のメモリセルトランジスタＭＴ内に記憶された同位ビットの集合が、「１ページ」として定義される。セルユニットＣＵは、メモリセルトランジスタＭＴが記憶するデータのビット数に応じて２ページデータ以上の記憶容量を有し得る。
なお、以上で説明したメモリセルアレイ１１０の回路構成は、以上で説明した構成に限定されない。例えば、各ＮＡＮＤストリングＮＳが含むメモリセルトランジスタＭＴ並びに選択トランジスタＳＴ１及びＳＴ２の個数は、それぞれ任意の個数に設計され得る。各ブロックＢＬＫが含むストリングユニットＳＵの個数は、任意の個数に設計され得る。
１．１．４．２ 平面レイアウト
次に、第１実施形態に係るメモリセルアレイの構造の一例について説明する。
なお、以下で参照される図面において、Ｘ軸はワード線ＷＬの延伸方向に対応し、Ｙ軸はビット線ＢＬの延伸方向に対応し、Ｚ軸は半導体記憶装置１００が形成される半導体基板の表面に対する鉛直方向に対応している。平面図には、図を見易くするためにハッチングが適宜付加されている。平面図に付加されたハッチングは、ハッチングが付加された構成要素の素材や特性とは必ずしも関連していない。断面図では、図を見易くするために絶縁体層（層間絶縁膜）、配線、コンタクト等の構成要素が適宜省略されている。
図３は、第１実施形態に係る半導体記憶装置のメモリセルアレイの平面レイアウトを説明するための平面図である。図３では、一例として、或るブロックＢＬＫ内のストリングユニットＳＵ０～ＳＵ３に対応する構造体を含むセル領域ＣＡと、各ストリングユニットＳＵの積層配線層からコンタクトＣＣを引き出すフックアップ領域ＨＡと、の一部が示される。
図３に示すように、メモリセルアレイ１１０のブロックＢＬＫは、例えば、スリットＳＨＥ及びＳＬＴ、メモリピラーＭＰ、コンタクトＣＰ及びＣＣ、ビット線ＢＬ、並びに積層配線層と、を含む。積層配線層は、例えば、各々が同層に位置する選択ゲート線ＳＧＤ（ＳＧＤ０～ＳＧＤ３）と、選択ゲート線ＳＧＤの下層に位置する７層のワード線ＷＬ０～ＷＬ７（一部を図示せず）と、ワード線ＷＬ０～ＷＬ７のうちの最下層であるワード線ＷＬ０の更に下層に位置する選択ゲート線ＳＧＳ（図示せず）と、を含む。つまり、複数の積層配線層は、半導体基板側から、選択ゲート線ＳＧＳ、ワード線ＷＬ０～ＷＬ７、及び選択ゲート線ＳＧＤの順にＺ軸に沿って積層される。複数のメモリピラーＭＰ、コンタクトＣＰ、及びビット線ＢＬはセル領域ＣＡに設けられ、複数のコンタクトＣＣはフックアップ領域ＨＡに設けられる。
複数のスリットＳＬＴは、それぞれがＸ軸に沿って延伸し、Ｙ軸に沿って配列する。複数のスリットＳＨＥも、それぞれがＸ軸に沿って延伸し、隣り合うスリットＳＬＴ間においてＹ方向に配列する。スリットＳＬＴの幅は、例えばスリットＳＨＥの幅よりも広い。スリットＳＬＴ、及びＳＨＥは、絶縁体を含む。スリットＳＬＴは、例えば、図４で後述する、ワード線ＷＬ、選択ゲート線ＳＧＤ、及び選択ゲート線ＳＧＳ等に対応する積層配線層を分断する。すなわち、スリットＳＬＴは、ストリングユニットＳＵ０～ＳＵ３と、これらのストリングユニットＳＵ０～ＳＵ３に隣り合う他のストリングユニット（図示せず）とを絶縁分離する。また、スリットＳＨＥは、選択ゲート線ＳＧＤに対応する積層配線層を、ストリングユニットＳＵ０～ＳＵ３の各々に対応する選択ゲート線ＳＧＤ０～ＳＧＤ３に互いに分断し、絶縁分離する。
このように、スリットＳＬＴ及びＳＨＥによって区切られた領域が、ストリングユニットＳＵ０～ＳＵ３の各々を構成する。メモリセルアレイ１１０全体としては、図３に示したのと同様のレイアウトがＹ軸に沿って繰り返し配置されたものとなっている。
図３のフックアップ領域ＨＡにおいて、選択ゲート線ＳＧＤ、ワード線ＷＬ０～ＷＬ７、及び選択ゲート線ＳＧＳは、Ｘ軸に沿って階段形状を形成する。すなわち、平面視において、ワード線ＷＬ７は、選択ゲート線ＳＧＤよりもＸ軸に沿って長く、選択ゲート線ＳＧＤと重ならない領域Ｔ＿ＷＬ７を有する。ワード線ＷＬ６は、ワード線ＷＬ７よりもＸ軸に沿って長く、ワード線ＷＬ７の領域Ｔ＿ＷＬ７と重ならない領域Ｔ＿ＷＬ６を有する。以下、図３では図示が省略されているが、上記と同様に、ワード線ＷＬｋは、ワード線ＷＬ（ｋ＋１）よりもＸ軸に沿って長く、ワード線ＷＬ（ｋ＋１）の領域Ｔ＿ＷＬ（ｋ＋１）と重ならない領域Ｔ＿ＷＬｋを有する（０≦ｋ≦６）。選択ゲート線ＳＧＳは、ワード線ＷＬ０よりもＸ軸に沿って長く、ワード線ＷＬ０の領域Ｔ＿ＷＬ０と重ならない領域Ｔ＿ＳＧＳを有する。
コンタクトＣＣ＿ＳＧＤ０～ＣＣ＿ＳＧＤ３、ＣＣ＿ＷＬ０～ＣＣ＿ＷＬ７、及びＣＣ＿ＳＧＳはそれぞれ、選択ゲート線ＳＧＤ０～ＳＧＤ３上、ワード線ＷＬ０～ＷＬ７の領域Ｔ＿ＷＬ０～Ｔ＿ＷＬ７上、及び選択ゲート線ＳＧＳの領域Ｔ＿ＳＧＳ上に設けられる。コンタクトＣＣ＿ＳＧＤ０～ＣＣ＿ＳＧＤ３、ＣＣ＿ＷＬ０～ＣＣ＿ＷＬ７、及びＣＣ＿ＳＧＳはそれぞれ、選択ゲート線ＳＧＤ０～ＳＧＤ３、ワード線ＷＬ０～ＷＬ７、及び選択ゲート線ＳＧＳとロウデコーダモジュール１２０とを電気的に接続する配線として機能する。
図３のセル領域ＣＡにおいて、複数のメモリピラーＭＰは、隣り合うスリットＳＬＴ間の領域において、例えば１６列の千鳥状に配置される。すなわち、ストリングユニットＳＵ０～ＳＵ３の各々には複数のメモリピラーＭＰが４列の千鳥状に配置される。
複数のビット線ＢＬは、それぞれがＹ軸に沿って延伸し、Ｘ軸に沿って配列している。各ビット線ＢＬは、平面視において、ストリングユニットＳＵ毎に少なくとも１つのメモリピラーＭＰと重なるように配置され、各メモリピラーＭＰには、２本のビット線ＢＬが重なっている。メモリピラーＭＰに重なる複数のビット線ＢＬのうち１本のビット線ＢＬと、当該メモリピラーＭＰとの間には、コンタクトＣＰが設けられる。ストリングユニットＳＵは、メモリピラーＭＰに形成されるコンタクトＣＰを介して、対応するビット線ＢＬに電気的に接続される。
このように、同一のブロックＢＬＫ（又は同一のストリングユニットＳＵ）内において、複数のメモリピラーＭＰは、同一の選択ゲート線ＳＧＳ、ワード線ＷＬ０～ＷＬ７、及び選択ゲート線ＳＧＤに接続される。一方、当該複数のメモリピラーＭＰは、セル領域ＣＡにおいて、フックアップ領域ＨＡからのＹ軸に沿った距離が異なる位置に配置される。以下の説明では、セル領域ＣＡのうち、フックアップ領域ＨＡから比較的近い領域を領域ｎｅａｒ、比較的遠い領域を領域ｆａｒとして、必要に応じて区別する。
ワード線ＷＬの領域ｆａｒにおける部分は、ワード線ＷＬの領域ｎｅａｒにおける部分を介して、フックアップ領域ＨＡと電気的に接続される。ワード線ＷＬは、隣り合うワード線ＷＬとの間に寄生容量を有するため、フックアップ領域ＨＡから遠いほど、より大きな寄生容量の影響を受ける。つまり、ワード線ＷＬの領域ｆａｒにおける部分は、ワード線ＷＬの領域ｎｅａｒにおける部分よりも大きな寄生容量の影響を受ける。
なお、以上で説明したメモリセルアレイ１１０の平面レイアウトはあくまで一例であり、これに限定されない。例えば、隣り合うスリットＳＬＴ間に配置されるスリットＳＨＥの数やストリングユニットＳＵの数は、任意に設計され得る。また、メモリピラーＭＰの個数と配置や、メモリピラーＭＰに接続されるビット線ＢＬ等も任意に設計可能である。また、領域Ｔ＿ＳＧＳ、及びＴ＿ＷＬ０～Ｗ＿ＴＬ７は、Ｘ軸に限らず、Ｙ軸に沿って形成されてもよい。
１．１．４．３ 断面構造
図４は、図３に示したメモリセルアレイ１１０をＩＶ－ＩＶ線に沿って切断した断面図であり、ストリングユニットＳＵ０及びＳＵ１の断面構造の一例を示す。
図４に示すように、半導体基板２０の上方に、絶縁体層（図示せず）を介して導電体層２１が設けられる。この絶縁体層には、ロウデコーダモジュール１２０やセンスアンプモジュール１４０等の回路が設けられ得る。導電体層２１は、例えばＸＹ平面に沿って広がった板状に形成され、ソース線ＳＬとなる。導電体層２１は、例えばシリコン（Ｓｉ）を含む。
導電体層２１の上方に、絶縁体層（図示せず）を介して導電体層２２が積層される。導電体層２２は、選択ゲート線ＳＧＳとして使用される。
導電体層２２の上方に、絶縁体層（図示せず）と導電体層２３とが交互に複数積層される。導電体層２３は、例えば、半導体基板２０側から順に、それぞれワード線ＷＬ０～ＷＬ７として使用される。導電体層２２及び２３は、例えばＸＹ平面に沿って広がった板状に形成され、例えばタングステン（Ｗ）を含む。
最上層に積層された導電体層２３の上方に、絶縁体層（図示せず）を介して導電体層２４が積層される。導電体層２４は、選択ゲート線ＳＧＤとして使用される。導電体層２４は、例えばＸＹ平面に沿って広がった板状に形成され、例えばタングステン（Ｗ）を含んでいる。
導電体層２４の上方に、絶縁体層（図示せず）を介して導電体層２５が設けられる。例えば導電体層２５は、Ｙ軸に沿って延伸し、Ｘ軸に沿って複数本がライン状に配列され、それぞれがビット線ＢＬとして使用される。導電体層２５は、例えば銅（Ｃｕ）を含む。
メモリピラーＭＰは、Ｚ軸に沿って延伸して設けられて導電体層２２～２４を貫通し、底部が導電体層２１に接触する。また、メモリピラーＭＰは、例えばコア膜３０、半導体膜３１、積層膜３２、及び半導体部３３を含む。
コア膜３０は、Ｚ軸に沿って延伸し、その上端は、例えば導電体層２３よりも上方に位置し、その下端は、例えば導電体層２１の層内に位置する。コア膜３０は、例えば酸化シリコン（ＳｉＯ２）等の絶縁体を含む。
半導体膜３１は、コア膜３０の底面及び側面を覆い、例えば、円筒状の部分を含む。半導体膜３１の下端は、導電体層２１に接触し、その上端は、導電体層２３よりも上層に位置する。
積層膜３２は、導電体層２１と半導体膜３１とが接触している部分を除いて、半導体膜３１の側面及び底面を覆い、例えば円筒状の部分を含む。積層膜３２の層構造については図５の説明にて詳述する。
半導体部３３は、コア膜３０の上面を覆い、コア膜３０の上方における半導体膜３１の内壁部分に接触する。半導体部３３は、例えば円柱状に設けられ、メモリピラーＭＰの上端に位置する。
メモリピラーＭＰ内の半導体膜３１及び半導体部３３の上面には、柱状のコンタクトＣＰが設けられる。図４の断面図においては、４本のメモリピラーＭＰのうち、２つのメモリピラーＭＰに対応するコンタクトＣＰが示されている。コンタクトＣＰが図示されていない残りの２つのメモリピラーＭＰは、図４の奥行き側あるいは手前側の断面においてコンタクトＣＰが設けられる。各コンタクトＣＰの上面は、対応する１つの導電体層２５（ビット線ＢＬ）が接触し、電気的に接続されている。
スリットＳＬＴは、例えばＸＺ平面に沿って板状に広がって形成され、導電体層２２～２４をＹ方向に分断する。スリットＳＬＴの上端は、導電体層２４と導電体層２５との間に位置する。スリットＳＬＴの下端は、例えば導電体層２１が設けられた層に位置する。スリットＳＬＴは、例えば酸化シリコン等の絶縁体を含む。
スリットＳＨＥは、例えばＸＺ平面に沿って板状に広がって形成され、導電体層２４をＹ方向に沿って並ぶ２つの部分に分断する。図４の例では、当該分断された導電体層２４の２つの部分がそれぞれ選択ゲート線ＳＧＤ０及びＳＧＤ１として使用される。スリットＳＨＥの上端は、導電体層２４と導電体層２５との間に位置する。スリットＳＨＥの下端は、例えば最上層の導電体層２３が設けられた層と導電体層２４が設けられた層との間に位置する。スリットＳＨＥは、例えば酸化シリコン等の絶縁体を含む。
スリットＳＬＴの上端、スリットＳＨＥの上端、及びメモリピラーＭＰの上端は、揃っていても良いし、揃っていなくても良い。
図５は、図４のメモリピラーＭＰをＶ－Ｖ線に沿って切断したＸＹ断面図であり、メモリピラーＭＰ及びその周縁の導電体層２３を含む断面構造の例を示している。
図５に示すように、コア膜３０は、メモリピラーＭＰのほぼ中心に設けられる。さらに、コア膜３０の周囲には、半導体膜３１及び積層膜３２が同心円状にこの順に設けられる。すなわち、半導体膜３１と積層膜３２とは、コア膜３０の側面全体を囲むようにＺ方向に沿って形成される。
積層膜３２は、トンネル絶縁膜３５、絶縁膜３６、及びブロック絶縁膜３７が順に積層された膜である。トンネル絶縁膜３５及びブロック絶縁膜３７のそれぞれは、例えば酸化シリコンを含み、絶縁膜３６は、例えば窒化シリコン（ＳｉＮ）を含む。
以上で説明したメモリピラーＭＰの構造では、メモリピラーＭＰと導電体層２２とが交差する部分が、選択トランジスタＳＴ２として機能する。メモリピラーＭＰと導電体層２３とが交差する部分が、メモリセルトランジスタＭＴとして機能する。メモリピラーＭＰと導電体層２４とが交差する部分が、選択トランジスタＳＴ１として機能する。
つまり、半導体膜３１は、メモリセルトランジスタＭＴ、並びに選択トランジスタＳＴ１及びＳＴ２のそれぞれのチャネルとして使用される。絶縁膜３６は、メモリセルトランジスタＭＴ、並びに選択トランジスタＳＴ１及びＳＴ２の電荷蓄積膜として使用される。これにより、メモリピラーＭＰの各々は、例えば１つのＮＡＮＤストリングＮＳとして機能する。
なお、以上で説明したメモリセルアレイ１１０の構造はあくまで一例であり、メモリセルアレイ１１０はその他の構造を有していても良い。例えば、導電体層２３の個数は、ワード線ＷＬの本数に基づいて設計される。選択ゲート線ＳＧＳ及びＳＧＤは、１層に限らず、任意の層数に設計可能である。選択ゲート線ＳＧＳが複数層に設けられる場合に、導電体層２２と異なる導電体が使用されても良い。メモリピラーＭＰと導電体層２５との間は、２つ以上のコンタクトを介して電気的に接続されても良いし、その他の配線を介して電気的に接続されても良い。スリットＳＬＴ内は、複数種類の絶縁体により構成されても良いし、導電体層２１をメモリセルアレイ１１０の上方の配線と電気的に接続するためのコンタクトが形成されてもよい。
１．１．５ メモリセルトランジスタの閾値電圧分布
次に、メモリセルトランジスタＭＴの閾値電圧分布について説明する。
本実施形態では、１つのメモリセルトランジスタＭＴが例えば２ビットデータを保持可能である。この２ビットデータを、下位ビットからそれぞれ下位(Ｌｏｗｅｒ)ビット、及び上位(Ｕｐｐｅｒ)ビットと呼ぶことにする。そして、同一のセルユニットＣＵに属するメモリセルの保持する下位ビットの集合を下位ページと呼び、上位ビットの集合を上位ページと呼ぶ。つまり、１つのストリングユニットＳＵ内における１本のワード線ＷＬ（１つのセルユニットＣＵ）には２ページが割当てられ、８本のワード線ＷＬを含むストリングユニットＳＵは１６ページ分の容量を有することになる。あるいは言い換えるならば、「ページ」とは、セルユニットＣＵに形成されるメモリ空間の一部、と定義することも出来る。データの消去は、ブロックＢＬＫ単位に行われる一方、データの書込み動作及び読出し動作は、このページ毎又はセルユニットＣＵ毎に行っても良い。
図６は、第１実施形態に係るメモリセルトランジスタの閾値電圧分布と読出し電圧との関係を示すダイアグラムである。
上述の通り、メモリセルトランジスタＭＴは、２ビットデータを保持可能である。すなわち、メモリセルトランジスタＭＴは、閾値電圧に応じて４個の状態を取ることが出来る。この４個の状態を、閾値電圧の低いものから順に、“Ｅｒ”状態（ステート）、“Ａ”状態、“Ｂ”状態、及び“Ｃ”状態と呼ぶことにする。
“Ｅｒ”状態のメモリセルトランジスタＭＴの閾値電圧は、読出し電圧ＡＲ未満であり、データの消去状態に相当する。“Ａ”状態のメモリセルトランジスタＭＴの閾値電圧は、読出し電圧ＡＲ以上であり且つ読出し電圧ＢＲ（＞ＡＲ）未満である。“Ｂ”状態のメモリセルトランジスタＭＴの閾値電圧は、読出し電圧ＢＲ以上であり且つ読出し電圧ＣＲ（＞ＢＲ）未満である。“Ｃ”状態のメモリセルトランジスタＭＴの閾値電圧は、読出し電圧ＣＲ以上であり且つ電圧ＶＲＥＡＤ（＞ＣＲ）未満である。このように分布する４個の状態のうちで、“Ｃ”状態が、閾値電圧の最も高い状態である。読出し電圧ＡＲ～ＣＲは、読出し電圧ＶＣＧＲとも呼ばれ、読出し動作において使用される。電圧ＶＲＥＡＤは、例えば、読出し動作の際に、読出し対象でないワード線ＷＬに印加される電圧であり、保持データにかかわらずメモリセルトランジスタＭＴをオンさせる電圧である。
閾値電圧分布は、上述の下位ビット、及び上位ビットからなる２ビット（２ページ）データを書き込むことで実現される。すなわち、上記“Ｅｒ”状態から“Ｃ”状態と、下位ビット及び上位ビットとの関係は、次の通りである。
“Ｅｒ”状態：“１１”（“上位／下位”の順で表記）
“Ａ”状態：“０１”
“Ｂ”状態：“００”
“Ｃ”状態：“１０”
このように、閾値電圧分布において隣り合う２つの状態に対応するデータ間では、２ビットのうちの１ビットのみが変化する。
従って、下位ビットを読み出す際には、下位ビットの値（“０”ｏｒ“１”）が変化する境界に相当する電圧を用いれば良く、このことは上位ビットでも同様である。
すなわち、図６に示すように、下位ページのデータを読み出す場合には、“Ａ”状態と“Ｂ”状態とを区別する電圧ＢＲを読出し電圧として用いることにより、メモリセルトランジスタＭＴの閾値電圧が電圧ＢＲ未満か否（すなわち、電圧ＢＲ以上）かを判定する。
上位ページのデータを読み出す場合には、“Ｅｒ”状態と“Ａ”状態とを区別する電圧ＡＲ、及び“Ｂ”状態と“Ｃ”状態とを区別する電圧ＣＲを読出し電圧として用いる。これにより、メモリセルトランジスタＭＴの閾値電圧が電圧ＡＲ未満又は電圧ＣＲ以上か否（すなわち、電圧ＡＲ以上電圧ＣＲ未満）か、を判定する。
１．１．６ ロウデコーダモジュール
図７は、第１実施形態に係る半導体記憶装置のロウデコーダモジュールの構成を示す回路図である。図７に示すように、ロウデコーダモジュール１２０は、例えば信号線ＣＧ０～ＣＧ７、ＳＧＤＤ０～ＳＧＤＤ３、ＳＧＳＤ、ＵＳＧＤ、及びＵＳＧＳを介してドライバ１３０に接続される。
ロウデコーダモジュール１２０は、例えば、ブロックＢＬＫに対応するロウデコーダＲＤを含む。以下では、ブロックＢＬＫ０に対応するロウデコーダＲＤ０に着目して説明するが、他のブロックＢＬＫに対応するロウデコーダＲＤについても、ロウデコーダＲＤ０と同等の構成を有する。ロウデコーダＲＤ０は、例えばブロックデコーダＢＤ、転送ゲート線ＴＧ及びｂＴＧ、並びにトランジスタＴＲ０～ＴＲ１７を含む。
ブロックデコーダＢＤは、ブロックアドレスＢＡｄをデコードする。そして、ブロックデコーダＢＤは、デコード結果に基づいて転送ゲート線ＴＧ及びｂＴＧのそれぞれに所定の電圧を印加する。転送ゲート線ＴＧに印加される電圧と転送ゲート線ｂＴＧに印加される電圧とは、相補的な関係にある。言い換えると、転送ゲート線ＴＧｂには、転送ゲート線ＴＧの反転信号が入力される。
トランジスタＴＲ０～ＴＲ１７のそれぞれは、高耐圧なＮ型のＭＯＳトランジスタである。トランジスタＴＲ０～ＴＲ１２の各々のゲートは、転送ゲート線ＴＧに共通接続される。トランジスタＴＲ１３～ＴＲ１７の各々のゲートは、転送ゲート線ｂＴＧに共通接続される。また、各トランジスタＴＲは、ドライバ１３０から配線された信号線と、対応するブロックＢＬＫに設けられた配線との間に接続される。
具体的には、トランジスタＴＲ０のドレインは、信号線ＳＧＳＤに接続される。トランジスタＴＲ０のソースは、フックアップ領域ＨＡを介して、セル領域ＣＡの選択ゲート線ＳＧＳに接続される。トランジスタＴＲ１～ＴＲ８の各々のドレインはそれぞれ、信号線ＣＧ０～ＣＧ７に接続される。トランジスタＴＲ１～ＴＲ８の各々のソースはそれぞれ、フックアップ領域ＨＡを介して、セル領域ＣＡのワード線ＷＬ０～ＷＬ７に接続される。トランジスタＴＲ９～ＴＲ１２の各々のドレインはそれぞれ、信号線ＳＧＤＤ０～ＳＧＤＤ３に接続される。トランジスタＴＲ９～ＴＲ１２の各々のソースはそれぞれ、フックアップ領域ＨＡを介して、セル領域ＣＡの選択ゲート線ＳＧＤ０～ＳＧＤ３に接続される。
トランジスタＴＲ１３のドレインは、信号線ＵＳＧＳに接続される。トランジスタＴＲ１３のソースは、選択ゲート線ＳＧＳに接続される。トランジスタＴＲ１４～ＴＲ１７の各々のドレインは、信号線ＵＳＧＤに共通接続される。トランジスタＴＲ１４～ＴＲ１７の各々のソースは、それぞれ選択ゲート線ＳＧＤ０～ＳＧＤ３に接続される。
例えば、信号線ＣＧ０～ＣＧ７はグローバルワード線として機能し、ワード線ＷＬ０～ＷＬ７はローカルワード線として機能する。また、信号線ＳＧＤＤ０～ＳＧＤＤ３、及びＳＧＳＤはグローバル転送ゲート線として機能し、選択ゲート線ＳＧＤ０～ＳＧＤ３、及びＳＧＳはローカル転送ゲート線として機能する。
以上の構成によりロウデコーダモジュール１２０は、ブロックＢＬＫを選択することが出来る。具体的には、各種動作時において、選択されたブロックＢＬＫに対応するブロックデコーダＢＤが、“Ｈ”レベル及び“Ｌ”レベルの電圧をそれぞれ転送ゲート線ＴＧ及びｂＴＧに印加し、非選択のブロックＢＬＫに対応するブロックデコーダＢＤが、“Ｌ”レベル及び“Ｈ”レベルの電圧をそれぞれ転送ゲート線ＴＧ及びｂＴＧに印加する。
尚、以上で説明したロウデコーダモジュール１２０の回路構成はあくまで一例であり、適宜変更され得る。例えば、ロウデコーダモジュール１２０が含むトランジスタＴＲの個数は、各ブロックＢＬＫに設けられる配線の本数に基づいた個数に設計され得る。
１．１．７ センスアンプモジュール
図８は、第１実施形態に係る半導体記憶装置のセンスアンプモジュールの構成を示す回路図である。図８に示すように、各々がビット線ＢＬに対応して設けられる複数のセンスアンプユニットＳＡＵを含む。各センスアンプユニットＳＡＵは、例えば、センスアンプ部ＳＡ、並びにラッチ回路ＳＤＬ、ＡＤＬ、ＢＤＬ、ＣＤＬ、及びＸＤＬを含む。
センスアンプ部ＳＡ、論理回路ＬＣ、並びにラッチ回路ＳＤＬ、ＡＤＬ、ＢＤＬ、ＣＤＬ、及びＸＤＬは、バスＬＢＵＳに共通接続される。ラッチ回路ＳＤＬ、ＡＤＬ、ＢＤＬ、ＣＤＬ、及びＸＤＬは、互いにデータを送受信することが出来る。
各センスアンプ部ＳＡには、例えばシーケンサ１７０によって生成されたストローブ信号ＳＴＢが入力される。そして、センスアンプ部ＳＡは、ストローブ信号ＳＴＢがアサートされたタイミングに基づいて、選択されたメモリセルトランジスタＭＴの閾値電圧が読出し電圧以上であるか否かをセンスする。つまり、センスアンプ部ＳＡは、ビット線ＢＬを介して、選択されたメモリセルトランジスタＭＴの記憶するデータを読み出す。
ラッチ回路ＳＤＬ、ＡＤＬ、ＢＤＬ、ＣＤＬ、及びＸＤＬのそれぞれは、データを一時的に保持する。ラッチ回路ＸＤＬは、半導体記憶装置１００の入出力回路とセンスアンプユニットＳＡＵとの間のデータＤＡＴの入出力に使用される。また、ラッチ回路ＸＤＬは、例えば半導体記憶装置１００のキャッシュメモリとしても使用され得る。半導体記憶装置１００は、少なくともラッチ回路ＸＤＬが空いていればレディ状態になることが出来る。
１．２ 読出し動作
以下に、第１実施形態に係る半導体記憶装置における読出し動作について説明する。
図９及び図１０は、第１実施形態に係る半導体記憶装置における読出し動作を説明するためのタイミングチャートである。図９及び図１０では、ストリングユニットＳＵ０内のメモリセルトランジスタＭＴから、それぞれ上位ページ及び下位ページのデータを読み出す場合における、ワード線ＷＬ及び信号線ＣＧ、並びにストローブ信号の波形が時系列で示される。
なお、図９及び図１０では、読出し対象のメモリセルトランジスタＭＴに接続されたワード線ＷＬを選択ワード線ＷＬｎと呼び、当該選択ワード線ＷＬｎ以外のワード線ＷＬを非選択ワード線ＷＬと呼ぶ。また、非選択ワード線ＷＬのうち、選択ワード線ＷＬｎと隣り合うワード線ＷＬを非選択ワード線ＷＬ（ｎ±１）と呼び、その他全ての非選択ワード線ＷＬ＿ｏｔｈｅｒｓと区別する。そして、選択ワード線ＷＬｎ、並びに非選択ワード線ＷＬ（ｎ±１）及びＷＬ＿ｏｔｈｅｒｓに電圧を供給する信号線ＣＧを、それぞれ信号線ＣＧｎ、ＣＧ（ｎ±１）、及びＣＧ＿ｏｔｈｅｒｓと記載する。
上述の通り、ワード線ＷＬの領域ｆａｒにおける部分は、ワード線ＷＬの領域ｎｅａｒにおける部分よりも大きな寄生容量の影響を受ける。このため、ワード線ＷＬの領域ｎｅａｒにおける部分は、ロウデコーダモジュール１２０から転送された電圧に対して速やかに応答し得る一方、ワード線ＷＬの領域ｆａｒにおける部分は、領域ｎｅａｒにおける部分よりも遅れて応答し得る。図９及び図１０では、選択ワード線ＷＬｎ及び非選択ワード線ＷＬ（ｎ±１）について、領域ｎｅａｒに対応する部分と領域ｆａｒとに対応する部分との波形が、それぞれ実線と一点鎖線とで区別して示される。
まず、上位ページの読出し動作について、図９を参照して説明する。
図９に示すように、時刻ｔ１１において、ドライバ１３０は、信号線ＣＧｎ及びＣＧ＿ｏｔｈｅｒｓに電圧ＶＲＥＡＤを印加し、信号線ＣＧ（ｎ±１）に電圧ＶＲＥＡＤＫ＋δａを印加する。電圧ＶＲＥＡＤＫは、電圧ＶＲＥＡＤより高い電圧であり、非選択メモリセルトランジスタＭＴ（ｎ±１）を確実にオン状態にするための電圧である。本実施形態の上位ページ読出し動作では、信号線ＣＧ（ｎ±１）に、当該電圧ＶＲＥＡＤＫよりも更に増分δａだけ高い電圧が印加される。増分δａは、上位ページの読出し動作において最初に印加される読出し電圧ＡＲと、電圧ＶＲＥＡＤとの電圧差に応じて予め決定される定数である。
ロウデコーダモジュール１２０は、トランジスタＴＲ０～ＴＲ９をオン状態にして、信号線ＳＧＳＤ、ＣＧ０～ＣＧ７、及びＳＧＤＤ０の電圧をそれぞれ選択ゲート線ＳＧＳ、ワード線ＷＬ０～ＷＬ７、及びＳＧＤ０に転送する。これにより、選択ワード線ＷＬｎ及び非選択ワード線ＷＬ＿ｏｔｈｅｒｓに電圧ＶＲＥＡＤが転送され、非選択ワード線ＷＬ（ｎ±１）に電圧ＶＲＥＡＤＫ＋δａが転送される。上述の通り、領域ｎｅａｒでは、選択ワード線ＷＬｎ及び非選択ワード線ＷＬ（ｎ±１）にそれぞれ電圧ＶＲＥＡＤ及びＶＲＥＡＤＫ＋δａが速やかに転送される。一方、領域ｆａｒでは、領域ｎｅａｒよりも遅れて（大きな時定数で）電圧ＶＲＥＡＤ及びＶＲＥＡＤＫ＋δａが転送される。
時刻ｔ１２において、ドライバ１３０は、信号線ＣＧｎに読出し電圧ＡＲを印加しつつ、信号線ＣＧ（ｎ±１）及びＣＧ＿ｏｔｈｅｒｓへの電圧ＶＲＥＡＤＫ＋δａ及びＶＲＥＡＤの印加を維持する。これに伴い、ロウデコーダモジュール１２０は、電圧ＡＲ、ＶＲＥＡＤＫ＋δａ、及びＶＲＥＡＤをそれぞれ選択ワード線ＷＬｎ、並びに非選択ワード線ＷＬ（ｎ±１）及びＷＬ＿ｏｔｈｅｒｓに転送する。
非選択ワード線ＷＬ（ｎ±１）は、領域ｎｅａｒでは、信号線ＣＧ（ｎ±１）から転送された電圧に速やかに応答するため、選択ワード線ＷＬｎに転送された電圧ＡＲの影響をほとんど受けることなく、電圧ＶＲＥＡＤＫ＋δａを維持する。一方、非選択ワード線ＷＬ（ｎ±１）は、領域ｆａｒでは、電圧ＡＲが転送された選択ワード線ＷＬｎとのカップリングによって、電圧が低下する場合がある。しかしながら、増分δａは、選択ワード線ＷＬｎとのカップリングによる非選択ワード線ＷＬ（ｎ±１）の電圧の低下量よりも大きくなるように予め設定される。これにより、非選択ワード線ＷＬ（ｎ±１）は、選択ワード線ＷＬｎとのカップリングによる影響を受けても、電圧ＶＲＥＡＤＫより高い電圧を維持することができる。
選択ワード線ＷＬｎは、領域ｎｅａｒでは、信号線ＣＧｎから転送された電圧に速やかに応答し、電圧ＡＲとなる。一方、選択ワード線ＷＬｎは、領域ｆａｒでは、選択ワード線ＷＬ自身の配線抵抗、及び非選択ワード線ＷＬ（ｎ±１）との間の寄生容量によって電圧ＡＲへの収束が遅れ、電圧ＡＲより高い電圧値となる。
時刻ｔ１３において、ドライバ１３０は、信号線ＣＧ（ｎ±１）に電圧ＶＲＥＡＤＫを印加しつつ、信号線ＣＧｎ及びＣＧ＿ｏｔｈｅｒｓへの電圧ＡＲ及びＶＲＥＡＤの印加を維持する。これに伴い、ロウデコーダモジュール１２０は、電圧ＡＲ、ＶＲＥＡＤＫ、及びＶＲＥＡＤをそれぞれ選択ワード線ＷＬｎ、並びに非選択ワード線ＷＬ（ｎ±１）及びＷＬ＿ｏｔｈｅｒｓに転送する。
上述の通り、領域ｆａｒでは、選択ワード線ＷＬ及び非選択ワード線ＷＬ（ｎ±１）の電圧はいずれも、それぞれの目標値である電圧ＡＲ及びＶＲＥＡＤＫよりも高いため、それぞれの目標値に向かって低下しようとする。このため、互いの電圧が反対方向に変化する場合（例えば、選択ワード線ＷＬの電圧は低下しようとするが、非選択ワード線ＷＬ（ｎ±１）の電圧は上昇しようとする場合）よりも、選択ワード線ＷＬｎと非選択ワード線ＷＬ（ｎ±１）との間の電圧の変化量が小さくなり、カップリングの影響を小さくすることができる。したがって、領域ｆａｒにおける時刻ｔ１３以降の選択ワード線ＷＬ及び非選択ワード線ＷＬ（ｎ±１）の電圧の目標値への収束を早める（アシストする）ことができる。
なお、期間Δｔ１＿１（＝ｔ１３－ｔ１２）は、領域ｆａｒにおける非選択ワード線ＷＬ（ｎ±１）の電圧を効率的に目標値である電圧ＶＲＥＡＤＫへ早く収束させるために、読出し電圧ＡＲと電圧ＶＲＥＡＤとの電圧差に応じて設定される。例えば、時刻ｔ１３は、領域ｆａｒにおける非選択ワード線ＷＬ（ｎ±１）の電圧と目標値ＶＲＥＡＤＫとの差と、領域ｆａｒにおける選択ワード線ＷＬｎの電圧と目標値ＡＲとの差と、が同等となるタイミングに設定され得る。これにより、時刻ｔ１３以降において、非選択ワード線ＷＬ（ｎ±１）と選択ワード線ＷＬｎとの間のカップリングの影響を最小限に抑制することができる。
時刻ｔ１４において、シーケンサ１７０は、上位ページ読出し動作における１回目のストローブ信号をアサートする。センスアンプモジュール１４０は、選択メモリセルトランジスタＭＴの閾値電圧が電圧ＡＲ以上であるか否かをセンスする。センスアンプモジュール１４０は、センス結果をラッチ回路ＡＤＬに記憶する。
時刻ｔ１５において、ドライバ１３０は、信号線ＣＧｎに電圧ＣＲを印加する。これに伴い、ロウデコーダモジュール１２０は、電圧ＣＲを選択ワード線ＷＬｎに転送する。
時刻ｔ１６において、シーケンサ１７０は、上位ページ読出し動作における２回目のストローブ信号をアサートする。センスアンプモジュール１４０は、選択メモリセルトランジスタＭＴの閾値電圧が電圧ＣＲ以上であるか否かをセンスする。センスアンプモジュール１４０は、センス結果をラッチ回路ＢＤＬに記憶する。センスアンプモジュール１４０は、ラッチ回路ＡＤＬ及びＢＤＬに記憶されたセンス結果に基づき、選択メモリセルトランジスタＭＴに上位ページに記憶されたデータを読出しデータとして読み出す。
時刻ｔ１７において、ドライバ１３０は、信号線ＣＧｎ、ＣＧ（ｎ±１）、及びＣＧ＿ｏｔｈｅｒｓに電圧ＶＳＳを印加する。これに伴い、ロウデコーダモジュール１２０は、電圧ＶＳＳを選択ワード線ＷＬｎ、並びに非選択ワード線ＷＬ（ｎ±１）及びＷＬ＿ｏｔｈｅｒｓに転送する。
以上により、上位ページの読出し動作が終了する。
次に、下位ページの読出し動作について、図１０を参照して説明する。
図１０に示すように、時刻ｔ１１において、ドライバ１３０は、信号線ＣＧｎ及びＣＧ＿ｏｔｈｅｒｓに電圧ＶＲＥＡＤを印加し、信号線ＣＧ（ｎ±１）に電圧ＶＲＥＡＤＫ＋δｂを印加する。本実施形態の下位ページ読出し動作では、信号線ＣＧ（ｎ±１）に、当該電圧ＶＲＥＡＤＫよりも更に増分δｂだけ高い電圧が印加される。増分δｂは、下位ページの読出し動作において最初に印加される読出し電圧ＢＲと、電圧ＶＲＥＡＤとの電圧差に応じて予め決定される定数であり、増分δａより小さい（δｂ＜δａ）。時刻ｔ１１において信号線ＣＧ（ｎ±１）に印加される電圧の電圧ＶＲＥＡＤＫからの増分は、例えば、読出し動作において最初にストローブ信号がアサートされる際に選択ワード線ＷＬｎに印加される電圧と、電圧ＶＲＥＡＤとの間の電圧差の大きさと相関し得る。
ロウデコーダモジュール１２０は、トランジスタＴＲ０～ＴＲ９をオン状態にして、信号線ＳＧＳＤ、ＣＧ０～ＣＧ７、及びＳＧＤＤ０の電圧をそれぞれ選択ゲート線ＳＧＳ、ワード線ＷＬ０～ＷＬ７、及びＳＧＤ０に転送する。これにより、選択ワード線ＷＬｎ及び非選択ワード線ＷＬ＿ｏｔｈｅｒｓが転送され、非選択ワード線ＷＬ（ｎ±１）に電圧ＶＲＥＡＤＫ＋δｂが転送される。上述の通り、領域ｎｅａｒでは、選択ワード線ＷＬｎ及び非選択ワード線ＷＬ（ｎ±１）にそれぞれ電圧ＶＲＥＡＤ及びＶＲＥＡＤＫ＋δｂが速やかに転送される。一方、領域ｆａｒでは、領域ｎｅａｒよりも遅れて（大きな時定数で）電圧ＶＲＥＡＤ及びＶＲＥＡＤＫ＋δｂが転送される。
時刻ｔ１２において、ドライバ１３０は、信号線ＣＧｎに読出し電圧ＢＲを印加しつつ、信号線ＣＧ（ｎ±１）及びＣＧ＿ｏｔｈｅｒｓへの電圧ＶＲＥＡＤＫ＋δｂ及びＶＲＥＡＤの印加を維持する。これに伴い、ロウデコーダモジュール１２０は、電圧ＢＲ、ＶＲＥＡＤＫ＋δｂ、及びＶＲＥＡＤをそれぞれ選択ワード線ＷＬｎ、並びに非選択ワード線ＷＬ（ｎ±１）及びＷＬ＿ｏｔｈｅｒｓに転送する。
非選択ワード線ＷＬ（ｎ±１）は、領域ｎｅａｒでは、信号線ＣＧ（ｎ±１）から転送された電圧に速やかに応答するため、選択ワード線ＷＬｎに転送された電圧ＢＲの影響をほとんど受けることなく、電圧ＶＲＥＡＤＫ＋δｂを維持する。一方、非選択ワード線ＷＬ（ｎ±１）は、領域ｆａｒでは、電圧ＢＲが転送された選択ワード線ＷＬｎとのカップリングによって、電圧が低下する場合がある。しかしながら、増分δｂは、選択ワード線ＷＬｎとのカップリングによる非選択ワード線ＷＬ（ｎ±１）の低下量よりも大きくなるように予め設定される。これにより、非選択ワード線ＷＬ（ｎ±１）は、選択ワード線ＷＬｎとのカップリングによる影響を受けても、電圧ＶＲＥＡＤＫより高い電圧を維持することができる。
なお、電圧ＢＲは、電圧ＡＲより高い。このため、電圧ＶＲＥＡＤから電圧ＢＲへの変化量は、電圧ＶＲＥＡＤから電圧ＡＲへの変化量より小さい。このため、領域ｆａｒにおいて非選択ワード線ＷＬ（ｎ±１）が選択ワード線ＷＬｎから受けるカップリングの大きさは、図９に示した上位ページ読出し動作の場合よりも小さい。したがって、増分δｂとして増分δａより小さい値を設定しても、非選択ワード線ＷＬ（ｎ±１）は、選択ワード線ＷＬｎとのカップリングを受けつつ、電圧ＶＲＥＡＤＫより高い電圧を維持することができる。
選択ワード線ＷＬｎは、領域ｎｅａｒでは、信号線ＣＧｎから転送された電圧に速やかに応答し、電圧ＢＲとなる。一方、選択ワード線ＷＬｎは、領域ｆａｒでは、選択ワード線ＷＬｎ自身の配線抵抗、及び非選択ワード線ＷＬ（ｎ±１）との間の寄生容量によって電圧ＢＲへの収束が遅れ、電圧ＢＲより高い電圧値となる。
時刻ｔ１３’において、ドライバ１３０は、信号線ＣＧ（ｎ±１）に電圧ＶＲＥＡＤＫを印加しつつ、信号線ＣＧｎ及びＣＧ＿ｏｔｈｅｒｓへの電圧ＢＲ及びＶＲＥＡＤの印加を維持する。これに伴い、ロウデコーダモジュール１２０は、電圧ＢＲ、ＶＲＥＡＤＫ、及びＶＲＥＡＤをそれぞれ選択ワード線ＷＬｎ、並びに非選択ワード線ＷＬ（ｎ±１）及びＷＬ＿ｏｔｈｅｒｓに転送する。
領域ｆａｒでは、選択ワード線ＷＬ及び非選択ワード線ＷＬ（ｎ±１）の電圧はいずれも、それぞれの目標値である電圧ＢＲ及びＶＲＥＡＤＫよりも高いため、それぞれの目標値に向かって低下しようとする。このため、互いの電圧が反対方向に変化する場合よりも、選択ワード線ＷＬｎと非選択ワード線ＷＬ（ｎ±１）との間の電圧の変化量が小さくなり、カップリングの影響を小さくすることができる。したがって、領域ｆａｒにおける時刻ｔ１３’以降の選択ワード線ＷＬ及び非選択ワード線ＷＬ（ｎ±１）の電圧の目標値への収束を早める（アシストする）ことができる。
なお、期間Δｔ１＿２（＝ｔ１３’－ｔ１２）は、読出し電圧ＢＲと電圧ＶＲＥＡＤとの差の大きさに応じて、適切な値に設定される。例えば、時刻ｔ１３’は、領域ｆａｒにおける非選択ワード線ＷＬ（ｎ±１）の電圧と目標値ＶＲＥＡＤＫとの差と、領域ｆａｒにおける選択ワード線ＷＬｎの電圧と目標値ＢＲとの差と、が同等となるタイミングに設定され得る。このため、期間Δｔ１＿２は、期間Δｔ１＿１と異なる値が設定される。図１０の例では、読出し電圧ＢＲが読出し電圧ＡＲより高いため、期間Δｔ１＿２は、期間Δｔ１＿１よりも短くなるように設定される場合が示される。
時刻ｔ１４において、シーケンサ１７０は、下位ページ読出し動作における１回目のストローブ信号をアサートする。センスアンプモジュール１４０は、選択メモリセルトランジスタＭＴの閾値電圧が電圧ＢＲ以上であるか否かをセンスする。センスアンプモジュール１４０は、センス結果をラッチ回路ＡＤＬに記憶する。センスアンプモジュール１４０は、ラッチ回路ＡＤＬに記憶されたセンス結果に基づき、選択メモリセルトランジスタＭＴに下位ページに記憶されたデータを読出しデータとして読み出す。
時刻ｔ１５において、ドライバ１３０は、信号線ＣＧｎ、ＣＧ（ｎ±１）、及びＣＧ＿ｏｔｈｅｒｓに電圧ＶＳＳを印加する。これに伴い、ロウデコーダモジュール１２０は、電圧ＶＳＳを選択ワード線ＷＬｎ、並びに非選択ワード線ＷＬ（ｎ±１）及びＷＬ＿ｏｔｈｅｒｓに転送する。
以上により、下位ページの読出し動作が終了する。
１．３ 本実施形態に係る効果
第１実施形態によれば、ロウデコーダモジュール１２０は、非選択ワード線ＷＬ（ｎ±１）に電圧ＶＲＥＡＤＫより高い電圧を印加する。続いて、ロウデコーダモジュール１２０は、選択ワード線ＷＬｎに最初の読出し電圧ＶＣＧＲが印加された後に、非選択ワード線ＷＬ（ｎ±１）に電圧ＶＲＥＡＤＫを印加する。これにより、選択ワード線ＷＬｎの電圧が電圧ＶＲＥＡＤから読出し電圧ＶＣＧＲに低下する際のカップリングによって、非選択ワード線ＷＬ（ｎ±１）の電圧が電圧ＶＲＥＡＤＫより低くなることを抑制できる。このため、領域ｆａｒにおいて、非選択ワード線ＷＬ（ｎ±１）の電圧が電圧ＶＲＥＡＤＫに近づくための変化の方向を、選択ワード線ＷＬｎの電圧が読出し電圧ＶＣＧＲに近づくための変化の方向（低下する方向）と同じ方向にすることができる。したがって、非選択ワード線ＷＬ（ｎ±１）と選択ワード線ＷＬｎとの間の電圧の変化量を小さくすることができ、カップリングの影響を抑制しつつ、選択ワード線ＷＬｎの電圧を電圧ＡＲに、非選択ワード線ＷＬ（ｎ±１）の電圧を電圧ＶＲＥＡＤＫに、それぞれ速やかに収束させることができる。
また、読出し動作において非選択ワード線ＷＬ（ｎ±１）に印加される電圧ＶＲＥＡＤＫからの増分δ（δａ又はδｂ）は、最初の読出し電圧ＶＣＧＲと電圧ＶＲＥＡＤとの電圧差に応じて設定される。読出し動作において選択ワード線ＷＬｎに読出し電圧ＶＣＧＲが印加されてから非選択ワード線ＷＬ（ｎ±１）に電圧ＶＲＥＡＤＫが印加されるまでの期間Δｔ（Δｔ１＿１又はΔｔ１＿２）は、最初の読出し電圧ＶＣＧＲと電圧ＶＲＥＡＤとの電圧差に応じて設定される。具体的には、下位ページ読出し動作における電圧ＶＲＥＡＤＫからの増分δｂは、上位ページ読出し動作における電圧ＶＲＥＡＤＫからの増分δａよりも小さい。また、下位ページ読出し動作における期間Δｔ１＿２は、上位ページ読出し動作における期間Δｔ１＿１よりも短い。すなわち、増分δ及び期間Δｔは、最初のストローブ信号がアサートされる読出し電圧ＶＣＧＲと電圧ＶＲＥＡＤとの電圧差に相関する。これにより、非選択ワード線ＷＬ（ｎ±１）が選択ワード線ＷＬｎから受けるカップリングの影響の大きさに応じて、増分δ及び期間Δｔを適応的に設定することができ、選択ワード線ＷＬｎの電圧を電圧ＡＲに、非選択ワード線ＷＬ（ｎ±１）の電圧を電圧ＶＲＥＡＤＫに、それぞれ収束させるまでの時間を最適化することができる。
２． 第２実施形態
次に、第２実施形態に係る半導体記憶装置について説明する。第１実施形態は、複数の読出し電圧を用いてデータを読み出す読出し動作において、低い読出し電圧から順に選択ワード線ＷＬｎに印加していく場合について説明した。一方、第２実施形態では、複数の読出し電圧を用いてデータを読み出す読出し動作において、高い読出し電圧から順に選択ワード線ＷＬｎに印加していく点において、第１実施形態と異なる。以下の説明では、第１実施形態と同等の構成及び動作については説明を省略し、第１実施形態と異なる構成及び動作について主に説明する。
２．１ 読出し動作
図１１は、第２実施形態に係る半導体記憶装置における上位ページの読出し動作を説明するためのタイミングチャートであり、第１実施形態における図９に対応する。
図１１に示すように、時刻ｔ２１において、ドライバ１３０は、信号線ＣＧｎ及びＣＧ＿ｏｔｈｅｒｓに電圧ＶＲＥＡＤを印加し、信号線ＣＧ（ｎ±１）に電圧ＶＲＥＡＤＫ＋δｃを印加する。本実施形態の上位ページ読出し動作では、信号線ＣＧ（ｎ±１）に、当該電圧ＶＲＥＡＤＫよりも更に増分δｃだけ高い電圧が印加される。増分δｃは、上位ページの読出し動作において最初に印加される読出し電圧ＣＲと、電圧ＶＲＥＡＤとの電圧差に応じて予め決定される定数であり、増分δａより小さい（δｃ＜δａ）。
ロウデコーダモジュール１２０は、トランジスタＴＲ０～ＴＲ９をオン状態にして、信号線ＳＧＳＤ、ＣＧ０～ＣＧ７、及びＳＧＤＤ０の電圧をそれぞれ選択ゲート線ＳＧＳ、ワード線ＷＬ０～ＷＬ７、及びＳＧＤ０に転送する。これにより、選択ワード線ＷＬｎ及び非選択ワード線ＷＬ＿ｏｔｈｅｒｓに電圧ＶＲＥＡＤが転送され、非選択ワード線ＷＬ（ｎ±１）に電圧ＶＲＥＡＤＫ＋δｃが転送される。
時刻ｔ２１における動作は、非選択ワード線ＷＬ（ｎ±１）に電圧ＶＲＥＡＤＫ＋δｃが印加される点を除いて、図９における時刻ｔ１１と同様である。
時刻ｔ２２において、ドライバ１３０は、信号線ＣＧｎに読出し電圧ＣＲを印加しつつ、信号線ＣＧ（ｎ±１）及びＣＧ＿ｏｔｈｅｒｓへの電圧ＶＲＥＡＤＫ＋δｃ及びＶＲＥＡＤの印加を維持する。これに伴い、ロウデコーダモジュール１２０は、電圧ＣＲ、ＶＲＥＡＤＫ＋δｃ、及びＶＲＥＡＤをそれぞれ選択ワード線ＷＬｎ、並びに非選択ワード線ＷＬ（ｎ±１）及びＷＬ＿ｏｔｈｅｒｓに転送する。
領域ｆａｒにおいて、非選択ワード線ＷＬ（ｎ±１）は、読出し電圧ＣＲが転送される選択ワード線ＷＬｎとのカップリングによる影響を受け、電圧が低下する。しかしながら、増分δｃは、非選択ワード線ＷＬ（ｎ±１）の低下量よりも大きくなるように予め設定されるため、非選択ワード線ＷＬ（ｎ±１）は、選択ワード線ＷＬｎとのカップリングによる影響を受けても、電圧ＶＲＥＡＤＫより高い電圧に維持される。
時刻ｔ２３において、ドライバ１３０は、信号線ＣＧ（ｎ±１）に電圧ＶＲＥＡＤＫを印加しつつ、信号線ＣＧｎ及びＣＧ＿ｏｔｈｅｒｓへの電圧ＣＲ及びＶＲＥＡＤの印加を維持する。これに伴い、ロウデコーダモジュール１２０は、電圧ＣＲ、ＶＲＥＡＤＫ、及びＶＲＥＡＤをそれぞれ選択ワード線ＷＬｎ、並びに非選択ワード線ＷＬ（ｎ±１）及びＷＬ＿ｏｔｈｅｒｓに転送する。
領域ｆａｒでは、選択ワード線ＷＬ及び非選択ワード線ＷＬ（ｎ±１）の電圧はいずれも、それぞれの目標値に向かって低下しようとする。このため、互いの電圧が反対方向に変化する場合よりも、選択ワード線ＷＬｎと非選択ワード線ＷＬ（ｎ±１）との間の電圧の変化量が小さくなり、カップリングの影響を小さくすることができる。したがって、領域ｆａｒにおける時刻ｔ２３以降の選択ワード線ＷＬ及び非選択ワード線ＷＬ（ｎ±１）の電圧の目標値への収束を早める（アシストする）ことができる。
なお、期間Δｔ２＿１（＝ｔ２３－ｔ２２）は、読出し電圧ＣＲと電圧ＶＲＥＡＤとの差の大きさに応じて、適切な値に設定される。例えば、時刻ｔ２３は、領域ｆａｒにおける非選択ワード線ＷＬ（ｎ±１）の電圧と目標値ＶＲＥＡＤＫとの差と、領域ｆａｒにおける選択ワード線ＷＬｎの電圧と目標値ＣＲとの差と、が同等となるタイミングに設定され得る。
時刻ｔ２４において、シーケンサ１７０は、上位ページ読出し動作における１回目のストローブ信号をアサートする。センスアンプモジュール１４０は、選択メモリセルトランジスタＭＴの閾値電圧が電圧ＣＲ以上であるか否かをセンスする。センスアンプモジュール１４０は、センス結果をラッチ回路ＡＤＬに記憶する。
時刻ｔ２５において、ドライバ１３０は、信号線ＣＧｎに電圧ＡＲを印加しつつ、信号線ＣＧ（ｎ±１）に電圧ＶＲＥＡＤＫ＋δａｃを印加する。増分δａｃは、上位ページの読出し動作において最初に印加される読出し電圧ＣＲと、２回目に印加される読出し電圧ＡＲとの電圧差に応じて予め決定される定数である。例えば、読出し電圧ＣＲとＡＲとの電圧差が、読出し電圧ＣＲと電圧ＶＲＥＡＤとの電圧差よりも大きい場合、増分δａｃは、増分δｃより大きい値が設定される。ロウデコーダモジュール１２０は、電圧ＡＲ及びＶＲＥＡＤＫ＋δａｃをそれぞれ選択ワード線ＷＬｎ及び非選択ワード線ＷＬ（ｎ±１）に転送する。
領域ｆａｒでは、非選択ワード線ＷＬ（ｎ±１）は、読出し電圧ＡＲが転送される選択ワード線ＷＬｎとのカップリングによって、電圧が低下する場合がある。しかしながら、増分δａｃは、選択ワード線ＷＬｎとのカップリングによる非選択ワード線ＷＬ（ｎ±１）の低下量よりも大きくなるように予め設定される。これにより、非選択ワード線ＷＬ（ｎ±１）は、選択ワード線ＷＬｎとのカップリングによる影響を受けても、電圧ＶＲＥＡＤＫより高い電圧を維持することができる。
なお、信号線ＣＧ（ｎ±１）に電圧ＶＲＥＡＤＫ＋δａｃが印加されるタイミングは、センスアンプモジュール１４０によって選択メモリセルトランジスタＭＴの閾値電圧が電圧ＣＲ以上であるか否かがセンスされた後であれば、時刻ｔ２５よりも前のタイミングであってもよい。
時刻ｔ２６において、ドライバ１３０は、信号線ＣＧ（ｎ±１）に電圧ＶＲＥＡＤＫを印加しつつ、信号線ＣＧｎ及びＣＧ＿ｏｔｈｅｒｓへの電圧ＡＲ及びＶＲＥＡＤの印加を維持する。これに伴い、ロウデコーダモジュール１２０は、電圧ＡＲ、ＶＲＥＡＤＫ、及びＶＲＥＡＤをそれぞれ選択ワード線ＷＬｎ、並びに非選択ワード線ＷＬ（ｎ±１）及びＷＬ＿ｏｔｈｅｒｓに転送する。
領域ｆａｒでは、選択ワード線ＷＬ及び非選択ワード線ＷＬ（ｎ±１）の電圧はいずれも、それぞれの目標値に向かって低下しようとする。このため、互いの電圧が反対方向に変化する場合よりも、選択ワード線ＷＬｎと非選択ワード線ＷＬ（ｎ±１）との間の電圧の変化量が小さくなり、カップリングの影響を小さくすることができる。したがって、領域ｆａｒにおける時刻ｔ２６以降の選択ワード線ＷＬ及び非選択ワード線ＷＬ（ｎ±１）の電圧の目標値への収束を早める（アシストする）ことができる。
なお、期間Δｔ２＿２（＝ｔ２６－ｔ２５）は、読出し電圧ＣＲと読出し電圧ＡＲとの差の大きさに応じて、適切な値に設定される。例えば、時刻ｔ２６は、領域ｆａｒにおける非選択ワード線ＷＬ（ｎ±１）の電圧と目標値ＶＲＥＡＤＫとの差と、領域ｆａｒにおける選択ワード線ＷＬｎの電圧と目標値ＡＲとの差と、が同等となるタイミングに設定され得る。このため、Δｔ２＿２は、Δｔ２＿１と異なる値が設定される。図１１の例では、読出し電圧ＣＲと読出し電圧ＡＲとの電圧差が、電圧ＶＲＥＡＤと読出し電圧ＣＲとの電圧差よりも大きい場合が想定されているため、期間Δｔ２＿２は、期間Δｔ２＿１よりも長くなるように設定される場合が示される。
時刻ｔ２７において、シーケンサ１７０は、上位ページ読出し動作における２回目のストローブ信号をアサートする。センスアンプモジュール１４０は、選択メモリセルトランジスタＭＴの閾値電圧が電圧ＡＲ以上であるか否かをセンスする。センスアンプモジュール１４０は、センス結果をラッチ回路ＢＤＬに記憶する。センスアンプモジュール１４０は、ラッチ回路ＡＤＬ及びＢＤＬに記憶されたセンス結果に基づき、選択メモリセルトランジスタＭＴに上位ページに記憶されたデータを読出しデータとして読み出す。
時刻ｔ２８において、ドライバ１３０は、信号線ＣＧｎ、ＣＧ（ｎ±１）、及びＣＧ＿ｏｔｈｅｒｓに電圧ＶＳＳを印加する。これに伴い、ロウデコーダモジュール１２０は、電圧ＶＳＳを選択ワード線ＷＬｎ、並びに非選択ワード線ＷＬ（ｎ±１）及びＷＬ＿ｏｔｈｅｒｓに転送する。
以上により、上位ページの読出し動作が終了する。
２．２ 本実施形態に係る効果
第２実施形態によれば、上位ページ読出し動作のように複数の読出し電圧ＡＲ及びＣＲを使用する際、電圧値の高い読出し電圧から順に印加していく手法が適用される場合においても、読出し動作に要する時間の増加を抑制することができる。
ロウデコーダモジュール１２０は、読出し電圧ＣＲに対応するストローブ信号ＳＴＢがアサートされた後に、非選択ワード線ＷＬ（ｎ±１）の電圧を電圧ＶＲＥＡＤＫから電圧ＶＲＥＡＤＫ＋δａｃに上昇させる。続いて、ロウデコーダモジュール１２０は、選択ワード線ＷＬｎに２回目の読出し電圧ＡＲが印加された後に、非選択ワード線ＷＬ（ｎ±１）に再び電圧ＶＲＥＡＤＫを印加する。これにより、選択ワード線ＷＬｎの電圧が読出し電圧ＣＲから読出し電圧ＡＲに低下する際のカップリングによって、非選択ワード線ＷＬ（ｎ±１）の電圧が電圧ＶＲＥＡＤＫより低くなることを抑制でき、電圧ＶＲＥＡＤＫに速やかに収束させることができる。
また、増分δａｃ及び期間Δｔ２＿２は、最初の読出し電圧ＣＲと２回目の読出し電圧ＡＲとの電圧差に応じて設定される。すなわち、増分δａｃ及び期間Δｔ２＿２は、読出し電圧ＣＲと読出し電圧ＡＲとの電圧差に相関する。これにより、読出し電圧が印加されるたびに非選択ワード線ＷＬ（ｎ±１）が選択ワード線ＷＬｎから受けるカップリングの影響の大きさに応じて、増分δ及び期間Δｔを適応的に設定することができる。
また、選択ワード線ＷＬｎに読出し電圧ＶＣＧＲが印加される際に非選択ワード線ＷＬ（ｎ±１）の電圧が電圧ＶＲＥＡＤＫより高くなる期間は、期間Δｔ２＿１及びΔｔ２＿２に限られる。このため、非選択ワード線ＷＬ（ｎ±１）へ必要以上に高電圧が印加されることを抑制でき、メモリセルトランジスタＭＴへの意図しない電荷の注入が発生することを抑制できる。
３． 第３実施形態
次に、第３実施形態に係る半導体記憶装置について説明する。第２実施形態では、ストローブ信号がアサートされる際に、非選択ワード線ＷＬ（ｎ±１）に電圧ＶＲＥＡＤＫが印加される場合について説明した。第３実施形態では、ストローブ信号がアサートされる際に、非選択ワード線ＷＬ（ｎ±１）に電圧ＶＲＥＡＤＫよりも高い電圧が印加され得る点において、第２実施形態と異なる。以下の説明では、第２実施形態と同等の構成及び動作については説明を省略し、第２実施形態と異なる構成及び動作について主に説明する。
３．１ 読出し動作
図１２は、第３実施形態に係る半導体記憶装置における上位ページの読出し動作を説明するためのタイミングチャートであり、第２実施形態における図１１に対応する。
図１２に示すように、時刻ｔ３１において、ドライバ１３０は、信号線ＣＧｎ及びＣＧ＿ｏｔｈｅｒｓに電圧ＶＲＥＡＤを印加し、信号線ＣＧ（ｎ±１）に電圧ＶＲＥＡＤＫ＋δｃ＋δａｃを印加する。本実施形態の上位ページ読出し動作では、信号線ＣＧ（ｎ±１）に、当該電圧ＶＲＥＡＤＫ＋δｃよりも更に増分δａｃだけ高い電圧が印加される。
ロウデコーダモジュール１２０は、トランジスタＴＲ０～ＴＲ９をオン状態にして、信号線ＳＧＳＤ、ＣＧ０～ＣＧ７、及びＳＧＤＤ０の電圧をそれぞれ選択ゲート線ＳＧＳ、ワード線ＷＬ０～ＷＬ７、及びＳＧＤ０に転送する。これにより、選択ワード線ＷＬｎ及び非選択ワード線ＷＬ＿ｏｔｈｅｒｓに電圧ＶＲＥＡＤが転送され、非選択ワード線ＷＬ（ｎ±１）に電圧ＶＲＥＡＤＫ＋δｃ＋δａｃが転送される。
時刻ｔ３１における動作は、非選択ワード線ＷＬ（ｎ±１）に電圧ＶＲＥＡＤＫ＋δｃ＋δａｃが印加される点を除いて、図１１における時刻ｔ２１と同様である。
時刻ｔ３２において、ドライバ１３０は、信号線ＣＧｎに読出し電圧ＣＲを印加しつつ、信号線ＣＧ（ｎ±１）及びＣＧ＿ｏｔｈｅｒｓへの電圧ＶＲＥＡＤＫ＋δｃ＋δａｃ及びＶＲＥＡＤの印加を維持する。これに伴い、ロウデコーダモジュール１２０は、電圧ＣＲ、ＶＲＥＡＤＫ＋δｃ＋δａｃ、及びＶＲＥＡＤをそれぞれ選択ワード線ＷＬｎ、並びに非選択ワード線ＷＬ（ｎ±１）及びＷＬ＿ｏｔｈｅｒｓに転送する。
領域ｆａｒにおいて、非選択ワード線ＷＬ（ｎ±１）は、読出し電圧ＣＲが転送される選択ワード線ＷＬｎとのカップリングによる影響を受け、電圧が低下する。しかしながら、増分δｃは、非選択ワード線ＷＬ（ｎ±１）の低下量よりも大きくなるように予め設定されるため、非選択ワード線ＷＬ（ｎ±１）は、選択ワード線ＷＬｎとのカップリングによる影響を受けても、電圧ＶＲＥＡＤＫ＋δａｃより高い電圧に維持される。
時刻ｔ３３において、ドライバ１３０は、信号線ＣＧ（ｎ±１）に電圧ＶＲＥＡＤＫ＋δａｃを印加しつつ、信号線ＣＧｎ及びＣＧ＿ｏｔｈｅｒｓへの電圧ＣＲ及びＶＲＥＡＤの印加を維持する。これに伴い、ロウデコーダモジュール１２０は、電圧ＣＲ、ＶＲＥＡＤＫ＋δａｃ、及びＶＲＥＡＤをそれぞれ選択ワード線ＷＬｎ、並びに非選択ワード線ＷＬ（ｎ±１）及びＷＬ＿ｏｔｈｅｒｓに転送する。
領域ｆａｒでは、選択ワード線ＷＬ及び非選択ワード線ＷＬ（ｎ±１）の電圧はいずれも、それぞれの目標値に向かって低下しようとする。このため、互いの電圧が反対方向に変化する場合よりも、選択ワード線ＷＬｎと非選択ワード線ＷＬ（ｎ±１）との間の電圧の変化量が小さくなり、カップリングの影響を小さくすることができる。したがって、領域ｆａｒにおける時刻ｔ３３以降の選択ワード線ＷＬ及び非選択ワード線ＷＬ（ｎ±１）の電圧の目標値への収束を早める（アシストする）ことができる。
なお、期間Δｔ３＿１（＝ｔ３３－ｔ３２）は、読出し電圧ＣＲと電圧ＶＲＥＡＤとの差の大きさに応じて、適切な値に設定される。例えば、時刻ｔ３３は、領域ｆａｒにおける非選択ワード線ＷＬ（ｎ±１）の電圧と目標値ＶＲＥＡＤＫ＋δａｃとの差と、領域ｆａｒにおける選択ワード線ＷＬｎの電圧と目標値ＣＲとの差と、が同等となるタイミングに設定され得る。
時刻ｔ３４において、シーケンサ１７０は、上位ページ読出し動作における１回目のストローブ信号をアサートする。センスアンプモジュール１４０は、選択メモリセルトランジスタＭＴの閾値電圧が電圧ＣＲ以上であるか否かをセンスする。センスアンプモジュール１４０は、センス結果をラッチ回路ＡＤＬに記憶する。
時刻ｔ３５において、ドライバ１３０は、信号線ＣＧｎに電圧ＡＲを印加しつつ、信号線ＣＧ（ｎ±１）及びＣＧ＿ｏｔｈｅｒｓへの電圧ＶＲＥＡＤＫ＋δａｃ及びＶＲＥＡＤの印加を維持する。ロウデコーダモジュール１２０は、電圧ＡＲ及びＶＲＥＡＤＫ＋δａｃをそれぞれ選択ワード線ＷＬｎ及び非選択ワード線ＷＬ（ｎ±１）に転送する。
領域ｆａｒでは、非選択ワード線ＷＬ（ｎ±１）は、読出し電圧ＡＲが転送される選択ワード線ＷＬｎとのカップリングによって、電圧が低下する場合がある。しかしながら、上述の通り、増分δａｃは、選択ワード線ＷＬｎとのカップリングによる非選択ワード線ＷＬ（ｎ±１）の低下量よりも大きくなるように予め設定される。これにより、非選択ワード線ＷＬ（ｎ±１）は、選択ワード線ＷＬｎとのカップリングによる影響を受けても、電圧ＶＲＥＡＤＫより高い電圧を維持することができる。
時刻ｔ３６～ｔ３８の動作は、図１１における時刻ｔ２６～ｔ２８の動作と同様である。すなわち、期間Δｔ３＿２（＝ｔ３６－ｔ３５）は、読出し電圧ＣＲと読出し電圧ＡＲとの差の大きさに応じて、適切な値に設定される。例えば、時刻ｔ３６は、領域ｆａｒにおける非選択ワード線ＷＬ（ｎ±１）の電圧と目標値ＶＲＥＡＤＫとの差と、領域ｆａｒにおける選択ワード線ＷＬｎの電圧と目標値ＡＲとの差と、が同等となるタイミングに設定され得る。このため、Δｔ３＿２は、Δｔ３＿１と異なる値が設定される。図１２の例では、読出し電圧ＣＲと読出し電圧ＡＲとの電圧差が、電圧ＶＲＥＡＤと読出し電圧ＣＲとの電圧差よりも大きい場合が想定されているため、期間Δｔ３＿２は、期間Δｔ３＿１よりも長くなるように設定される場合が示される。
以上により、上位ページの読出し動作が終了する。
３．２ 本実施形態に係る効果
第３実施形態によれば、ロウデコーダモジュール１２０は、選択ワード線ＷＬｎに最初の読出し電圧ＣＲが印加される前に、非選択ワード線ＷＬ（ｎ±１）に電圧ＶＲＥＡＤＫ＋δｃ＋δａｃを印加する。続いて、ロウデコーダモジュール１２０は、選択ワード線ＷＬｎに１回目の読出し電圧ＣＲが印加された後に、非選択ワード線ＷＬ（ｎ±１）に電圧ＶＲＥＡＤＫ＋δａｃを印加する。続いて、ロウデコーダモジュール１２０は、選択ワード線ＷＬｎに２回目の読出し電圧ＡＲが印加された後に、非選択ワード線ＷＬ（ｎ±１）に電圧ＶＲＥＡＤＫを印加する。これにより、選択ワード線ＷＬｎの電圧が読出し電圧ＣＲから読出し電圧ＡＲに低下する際のカップリングによって非選択ワード線ＷＬ（ｎ±１）の電圧が電圧ＶＲＥＡＤＫより低くなることを抑制できる。したがって、選択ワード線ＷＬｎの電圧を電圧ＡＲに、非選択ワード線ＷＬ（ｎ±１）の電圧を電圧ＶＲＥＡＤＫに、それぞれ速やかに収束させることができる。
また、増分δａｃ及び期間Δｔ３＿２は、最初の読出し電圧ＣＲと２回目の読出し電圧ＡＲとの電圧差に応じて設定される。すなわち、増分δａｃ及び期間Δｔ３＿２は、読出し電圧ＣＲと読出し電圧ＡＲとの電圧差に相関する。これにより、読出し電圧が印加されるたびに非選択ワード線ＷＬ（ｎ±１）が選択ワード線ＷＬｎから受けるカップリングの影響の大きさに応じて、増分δ及び期間Δｔを適応的に設定することができる。
また、上述の通り、非選択ワード線ＷＬ（ｎ±１）に印加される電圧は、時刻ｔ３１の際に最も高く、途中で電圧の上昇を伴うことなく、徐々に低い電圧が印加される。このため、非選択ワード線ＷＬ（ｎ±１）の電圧が変化する回数の増加を抑制することができる。したがって、読出し動作に要する時間の増加を抑制することができる。
４． その他
なお、上述の第１実施形態乃至第３実施形態は、種々の変形が可能である。
例えば、上述の第１実施形態乃至第３実施形態では、１つのメモリセルトランジスタＭＴに２ビットのデータを記憶可能な場合について説明したが、これに限られず、３ビット、４ビット、又は５ビット以上のデータを記憶可能な場合についても、同様に適用可能である。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１…メモリシステム、２０…半導体基板、２１～２５…導電体層、３０…コア膜、３１…半導体膜、３２…積層膜、３３…半導体部、３５…トンネル絶縁膜、３６…絶縁膜、３７…ブロック絶縁膜、１００…半導体記憶装置、１１０…メモリセルアレイ、１２０…ロウデコーダモジュール、１３０…ドライバ、１４０…センスアンプモジュール、１５０…アドレスレジスタ、１６０…コマンドレジスタ、１７０…シーケンサ、２００…メモリコントローラ、２１０…ホストインタフェース回路、２２０…ＲＡＭ、２３０…ＣＰＵ、２４０…バッファメモリ、２５０…ＮＡＮＤインタフェース回路、２６０…ＥＣＣ回路、３００…ホスト機器。

Claims (19)

  1. 互いに隣り合い、かつ直列に接続された第１メモリセル及び第２メモリセルと、
    前記第１メモリセルに接続された第１ワード線と、
    前記第２メモリセルに接続された第２ワード線と、
    制御回路と、
    を備え、
    前記制御回路は、前記第１メモリセルに記憶された第１ビットを読み出す第１読出し動作において、
    前記第１ワード線に、第１電圧を印加した後に、前記第１電圧より低い第１読出し電圧を印加し、
    前記第２ワード線に、第２電圧を印加した後に、前記第２電圧より低くかつ前記第１電圧より高い第３電圧を印加する
    ように構成され、
    前記第３電圧は、前記第１ワード線に前記第１読出し電圧が印加された後に、前記第２ワード線に印加される、
    半導体記憶装置。
  2. 前記制御回路は、前記第１メモリセルに記憶された第２ビットを読み出す第２読出し動作において、
    前記第１ワード線に、前記第１電圧を印加した後に、前記第１電圧より低くかつ前記第１読出し電圧より高い第２読出し電圧を印加し、
    前記第２ワード線に、前記第２電圧より低くかつ前記第３電圧より高い第４電圧を印加した後に、前記第３電圧を印加する
    ように構成され、
    前記第３電圧は、前記第１ワード線に前記第２読出し電圧が印加された後に、前記第２ワード線に印加される、
    請求項１記載の半導体記憶装置。
  3. 前記第１読出し動作において前記第１ワード線に前記第１読出し電圧が印加されてから前記第２ワード線に前記第３電圧が印加されるまでの第１期間は、前記第２読出し動作において前記第１ワード線に前記第２読出し電圧が印加されてから前記第２ワード線に前記第４電圧が印加されるまでの第２期間と異なる、
    請求項２記載の半導体記憶装置。
  4. 前記第１期間は、前記第２期間より長い、
    請求項３記載の半導体記憶装置。
  5. 前記第２電圧と前記第３電圧との電圧差は、前記第３電圧と前記第１読出し電圧との電圧差と相関する、
    請求項１記載の半導体記憶装置。
  6. 前記第１ワード線に前記第１読出し電圧が印加されてから前記第２ワード線に前記第３電圧が印加されるまでの第１期間は、前記第３電圧と前記第１読出し電圧との電圧差と相関する、
    請求項１記載の半導体記憶装置。
  7. 前記制御回路は、前記第１ワード線に前記第１読出し電圧が印加されている間に、前記第１読出し動作における１回目のストローブ信号をアサートするように構成された、
    請求項２記載の半導体記憶装置。
  8. 前記制御回路は、前記第１ワード線に前記第２読出し電圧が印加されている間に、前記第２読出し動作における１回目のストローブ信号をアサートするように構成された、
    請求項７記載の半導体記憶装置。
  9. 前記第２メモリセルと隣り合い、かつ前記第２メモリセルを介して前記第１メモリセルと直列に接続された第３メモリセルと、
    前記第３メモリセルに接続された第３ワード線と、
    を更に備え、
    前記制御回路は、前記第１読出し動作において、前記第３ワード線に前記第１電圧を印加するように構成された、
    請求項１記載の半導体記憶装置。
  10. 前記制御回路は、前記第１読出し動作において、
    前記第１ワード線に、前記第１読出し電圧を印加した後に、前記第１読出し電圧より低い第３読出し電圧を印加し、
    前記第２ワード線に、前記第３電圧を印加した後に、前記第３電圧より高くかつ前記第２電圧と異なる第５電圧を印加し、前記第５電圧を印加した後に、前記第３電圧を印加する
    ように構成され、
    前記第５電圧の後に印加される第３電圧は、前記第１ワード線に前記第３読出し電圧が印加された後に、前記第２ワード線に印加される、
    請求項１記載の半導体記憶装置。
  11. 前記第１ワード線に前記第１読出し電圧が印加されてから前記第２ワード線に前記第３電圧が印加されるまでの第１期間は、前記第１ワード線に前記第３読出し電圧が印加されてから前記第２ワード線に前記第３電圧が印加されるまでの第３期間と異なる、
    請求項１０記載の半導体記憶装置。
  12. 前記第５電圧と前記第３電圧との電圧差は、前記第１読出し電圧と前記第３読出し電圧との電圧差と相関する、
    請求項１０記載の半導体記憶装置。
  13. 前記第１ワード線に前記第３読出し電圧が印加されてから前記第２ワード線に前記第３電圧が印加されるまでの第３期間は、前記第１読出し電圧と前記第３読出し電圧との電圧差と相関する、
    請求項１０記載の半導体記憶装置。
  14. 前記制御回路は、
    前記第１ワード線に前記第１読出し電圧が印加されている間に、前記第１読出し動作における１回目のストローブ信号をアサートし、
    前記第１ワード線に前記第３読出し電圧が印加されている間に、前記第１読出し動作における２回目のストローブ信号をアサートする、
    ように構成された、
    請求項１０記載の半導体記憶装置。
  15. 前記制御回路は、前記第１読出し動作において、
    前記第１ワード線に、前記第１読出し電圧を印加した後に、前記第１読出し電圧より低い第３読出し電圧を印加し、
    前記第２ワード線に、前記第３電圧を印加した後に、前記第３電圧より低くかつ前記第１電圧より高い第６電圧を印加する
    ように構成され、
    前記第６電圧は、前記第１ワード線に前記第３読出し電圧が印加された後に、前記第２ワード線に印加される、
    請求項１記載の半導体記憶装置。
  16. 前記第１ワード線に前記第１読出し電圧が印加されてから前記第２ワード線に前記第３電圧が印加されるまでの第１期間は、前記第１ワード線に前記第３読出し電圧が印加されてから前記第２ワード線に前記第６電圧が印加されるまでの第４期間と異なる、
    請求項１５記載の半導体記憶装置。
  17. 前記第３電圧と前記第６電圧との電圧差は、前記第１読出し電圧と前記第３読出し電圧との電圧差と相関する、
    請求項１５記載の半導体記憶装置。
  18. 前記第１ワード線に前記第３読出し電圧が印加されてから前記第２ワード線に前記第３電圧が印加されるまでの第４期間は、前記第１読出し電圧と前記第３読出し電圧との電圧差と相関する、
    請求項１５記載の半導体記憶装置。
  19. 前記制御回路は、
    前記第１ワード線に前記第１読出し電圧が印加されている間に、前記第１読出し動作における１回目のストローブ信号をアサートし、
    前記第１ワード線に前記第３読出し電圧が印加されている間に、前記第１読出し動作における２回目のストローブ信号をアサートする、
    ように構成された、
    請求項１５記載の半導体記憶装置。
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