CN115910157A - 存储系统 - Google Patents

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CN115910157A
CN115910157A CN202210166442.8A CN202210166442A CN115910157A CN 115910157 A CN115910157 A CN 115910157A CN 202210166442 A CN202210166442 A CN 202210166442A CN 115910157 A CN115910157 A CN 115910157A
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soft bit
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熊野尚人
樱田健次
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Kioxia Corp
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Kioxia Corp
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Abstract

本发明提供能提高纠错处理的可靠性的存储系统。半导体存储装置(10)包括分别配置在第1区域和第2区域的第1存储单元和第2存储单元。控制器(20)构成为：接收来自第1存储单元的基于第1读出动作的第1数据和来自第2存储单元的基于第1读出动作的第2数据，接收来自第1存储单元的基于第2读出动作的第3数据和来自第2存储单元的基于第2读出动作的第4数据，基于第1存储单元配置于了第1区域的第1信息，设定与第1数据和第3数据对应的第1值，基于第2存储单元配置于了第2区域的第2信息，设定与第2数据和第4数据对应的第2值，对于第1数据和第3数据使用第1值来进行解码，对于第2数据和第4数据使用第2值来进行解码。

Description

存储系统
本申请享受以日本专利申请2021－129061号(申请日：2021年8月5日)为基础申请的优先权。本申请通过参照该基础申请，包含基础申请的全部内容。
技术领域
本发明的实施方式涉及存储系统。
背景技术
作为非易失性的半导体存储装置，例如已知呈二维或者三维排列了存储单元而得到的NAND型闪速存储器。由NAND型闪速存储器和对NAND型闪速存储器进行控制的控制器构成存储系统。作为从半导体存储装置读出数据时的纠错方法，已知软比特(soft bit)解码(或者软判定解码)。
发明内容
本发明的一个实施方式提供能够提高纠错处理的可靠性的存储系统。
一个实施方式的存储系统具备半导体存储装置和控制器。半导体存储装置包括配置在第1区域的第1存储单元和配置在第2区域的第2存储单元。控制器构成为：接收来自所述第1存储单元的基于第1读出动作的第1数据、和来自所述第2存储单元的基于所述第1读出动作的第2数据，接收来自所述第1存储单元的基于与所述第1读出动作不同的第2读出动作的第3数据、和来自所述第2存储单元的基于所述第2读出动作的第4数据，基于第1信息来设定与所述第1数据和所述第3数据对应的第1值，所述第1信息表示所述第1存储单元配置在所述第1区域，基于第2信息来设定与所述第2数据和所述第4数据对应的第2值，所述第2信息表示所述第2存储单元配置在所述第2区域，对于所述第1数据和所述第3数据使用所述第1值进行解码，对于所述第2数据和所述第4数据使用所述第2值进行解码。
附图说明
图1是表示第1实施方式的存储系统的构成的框图。
图2是表示第1实施方式中的半导体存储装置的构成的框图。
图3是第1实施方式中的存储单元阵列内的块的电路图。
图4是表示第1实施方式中的存储单元晶体管可取的阈值电压分布与数据的关系的图。
图5是表示第1实施方式中的半导体存储装置内的感测放大器的构成的图。
图6是第1实施方式中的与存储控制器内的ECC电路关联的功能框图。
图7是表示第1实施方式中的硬比特(hard bit)数据、软比特数据、索引(Index)以及LLR值的例子的图。
图8是表示第1实施方式中的存储单元阵列内的存储单元晶体管的布局的俯视图。
图9是沿着图8中的A－A线的剖视图。
图10是表示第1实施方式的存储系统中的软比特解码的处理的流程图。
图11是用于对第1实施方式中的Vth追踪(tracking)进行说明的图。
图12是表示第1实施方式中的对外部单元(outer cell)和内部单元(inner cell)进行判别的外部比特判别数据的图。
图13是表示在第1实施方式中用于软比特解码的LLR表的一个例子的图。
图14是表示第1实施方式中的低位页为读出对象的情况下的硬比特数据、软比特数据以及索引的例子的图。
图15是第2实施方式中的与存储控制器内的ECC电路关联的功能框图。
图16是表示第2实施方式的存储系统中的软比特解码的处理的流程图。
图17是表示第2实施方式中的软比特数据的变换中所使用的变换表的一个例子的图。
图18是表示在第2实施方式中用于软比特解码的LLR表的一个例子的图。
图19是第3实施方式中的与存储控制器内的ECC电路关联的功能框图。
图20是表示在第3实施方式的存储系统中进行的软比特解码的处理的流程图。
图21是表示第3实施方式中的外部比特的软比特数据、内部比特的软比特数据以及对这些进行合成而得到的软比特数据的一个例子的图。
图22是表示在第3实施方式中用于软比特解码的LLR表的一个例子的图。
标号说明
1存储系统、2主机装置、10半导体存储装置、11存储单元阵列、12输入输出电路、13逻辑控制电路、14就绪/忙电路、15寄存器组、15A状态寄存器、15B地址寄存器、15C命令寄存器、16定序器、17电压生成电路、18驱动器、19行译码器、20存储控制器、21 CPU、22 RAM、23ROM、24 ECC电路、25 NAND接口电路、26主机接口电路、27控制部、28列译码器、29感测放大器、30半导体基板、31～35导电层、40块(block)绝缘层、41电荷蓄积层、42隧道绝缘层、43半导体层、241纠错电路、271数据存储部、272数据生成部、273 LLR设定部、273A LLR表、273BLLR表、273C LLR表、274数据变换部、274A变换表、HB硬比特数据、SB1～SB4软比特数据、SB5外部比特判别数据。
具体实施方式
以下，参照附图对实施方式进行说明。在以下的说明中，对具有相同的功能和结构的构成要素赋予共同的参照标号。另外，以下所示的实施方式是例示用于使该实施方式的技术思想具体化的装置、方法的实施方式，并不是将构成部件的材质、形状、构造以及配置等特别指定为下述的材质、形状、构造以及配置等。
功能块能够作为硬件、计算机软件中的任一方或者两者的组合来实现。功能块不是必须要如以下的例子那样进行区别。例如，一部分功能也可以由有别于例示的功能块的功能块来执行。进一步，例示的功能块也可以进一步被分割为细分的功能子块。
1.第1实施方式
以下，对第1实施方式的存储系统进行说明。
1.1第1实施方式的构成
1.1.1存储系统的构成
首先，对第1实施方式的存储系统的构成进行说明。
图1是表示第1实施方式的存储系统的构成的框图。存储系统1具备半导体存储装置10和存储控制器20。存储系统1连接于外部的主机装置2，能够相应于来自主机装置2的命令执行各种动作。
半导体存储装置10包括NAND型闪速存储器，以非易失的方式存储数据。关于半导体存储装置10的详细，将在后面进行描述。
存储控制器20经由NAND总线而连接于半导体存储装置10。存储控制器20对半导体存储装置10进行控制。NAND总线进行遵循了NAND接口的信号收发。另外，存储控制器20经由主机总线而连接于主机装置2。存储控制器20对从主机装置2接收到的命令进行响应，对半导体存储装置10进行访问。
半导体存储装置10和存储控制器20例如也可以由它们的组合构成一个半导体装置，作为该例子，可举出包括SDTM卡的存储卡、SSD(solid state drive，固态驱动器)等。另外，存储控制器20例如也可以是SoC(system-on-a-chip，片上系统)等。
主机装置2例如为数码相机、个人计算机等，主机总线例如是遵循了SDTM接口的总线。
1.1.2存储控制器20的构成
接着，使用图1对存储控制器20的构成进行说明。存储控制器20具备CPU(centralprocessing unit，中央处理单元)(或者处理器)21、RAM(random access memory，随机访问存储器)22、ROM(read only memory，只读存储器)23、ECC(error checking andcorrecting，错误检验和纠正)电路24、NAND接口电路(NAND I/F)25以及主机接口电路(主机I/F)26。
CPU21对存储控制器20整体的动作进行控制。例如，CPU21在从主机装置2接收到写入命令时，对其进行响应，对NAND接口电路25发布写入命令。在接收到读出命令和擦除命令时也同样地对那些命令进行响应，对NAND接口电路25分别发布读出命令和擦除命令。
另外，CPU21执行损耗均衡等的用于管理半导体存储装置10的各种各样的处理。此外，以下说明的存储控制器20的动作既可以通过CPU21执行软件(或者固件)来实现，或者也可以由硬件来实现。
RAM22例如是动态随机访问存储器(DRAM)、静态随机访问存储器(SRAM)等的半导体存储器，被用作CPU21的工作区域。另外，RAM22暂时性地存储用于管理半导体存储装置10的固件、各种管理表以及数据等。在本实施方式中，例如RAM22存储在进行纠错处理时使用的对数似然比(Log Likelihood Ratio：LLR)表以及外部比特判别数据。LLR表是表示将存储单元具有的阈值电压分割为了多个范围时的、阈值电压的各范围与LLR值之间的关系的表。关于LLR表和外部比特判别数据，将在后面进行描述。
ROM23例如存储由CPU21执行的固件。
ECC电路24对被写入到半导体存储装置10的写入数据和从半导体存储装置10读出的读出数据进行与错误的检测和纠正有关的处理。具体而言，ECC电路24生成用于被写入到半导体存储装置10的写入数据的纠错的冗余数据(奇偶校验)。所生成的冗余数据和写入数据被写入到半导体存储装置10。因此，从半导体存储装置10读出的数据包括写入数据和与此对应的奇偶校验。
另外，ECC电路24检测从半导体存储装置10读出的数据中的错误，在存在错误的情况下进行错误的纠正。ECC电路24例如能够进行基于BCH码和里德所罗门码等的硬判定的纠错以及基于LDPC(low-density parity check，低密度奇偶校验)等的软判定的纠错。关于ECC电路24，将在后面进行详细描述。
NAND接口电路25经由NAND总线而连接于半导体存储装置10，负责与半导体存储装置10的通信。NAND接口电路25基于从CPU21接收到的命令，向半导体存储装置10发送各种信号、命令以及数据。另外，NAND接口电路25从半导体存储装置10接收各种信号和数据。
主机接口电路26经由主机总线而与主机装置2连接，负责与主机装置2的通信。主机接口电路26分别向CPU21和RAM22转送从主机装置2接收到的命令和数据。另外，主机接口电路26对来自CPU21的命令进行响应，向主机装置2转送RAM22内的数据。
1.1.3半导体存储装置10的构成
接着，对半导体存储装置10的构成进行说明。半导体存储装置10例如包括能以非易失的方式存储数据的NAND型闪速存储器。
图2是表示半导体存储装置10的构成的框图。
半导体存储装置10具备存储单元阵列11、输入输出电路12、逻辑控制电路13、就绪/忙电路14、寄存器组15、定序器(或者控制电路)16、电压生成电路17、驱动器18、行译码器19、列译码器28以及感测放大器29。寄存器组15具备状态寄存器15A、地址寄存器15B以及命令寄存器15C。
存储单元阵列11具备一个或者多个块BLK0、BLK1、BLK2、……、BLKm(m为0以上的自然数)。多个块BLK0～BLKm各自包括与行以及列关联的多个存储单元晶体管(以下也记载为存储单元)。存储单元晶体管是能够以电的方式擦除以及编程的非易失性存储单元。存储单元阵列11包括用于向存储单元晶体管施加电压的多条字线、多条位线以及源极线。关于块BLKm的具体构成，将在后面进行描述。
输入输出电路12和逻辑控制电路13经由输入输出端子(或者NAND总线)而连接于存储控制器20。输入输出电路12与存储控制器20之间经由输入输出端子收发I/O信号DQ(例如DQ0、DQ1、DQ2、……、DQ7)。I/O信号DQ对命令、地址以及数据等进行通信。
逻辑控制电路13经由输入输出端子(或者NAND总线)从存储控制器20接收外部控制信号。外部控制信号例如包括芯片使能信号CEn、命令锁存使能信号CLE、地址锁存使能信号ALE、写入使能信号WEn、读出使能信号REn以及写保护信号WPn。附注于信号名的“n”表示该信号为低态有效(active low)。
芯片使能信号CEn能够使得选择半导体存储装置10，在选择该半导体存储装置10时有效。命令锁存使能信号CLE能够使得将作为信号DQ发送的命令锁存到命令寄存器15C。地址锁存使能信号ALE能够使得将作为信号DQ发送的地址锁存到地址寄存器15B。写入使能信号WEn能够使得将作为信号DQ发送的数据保持于输入输出电路12。读出使能信号REn能够使得输出从存储单元阵列11读出的数据来作为信号DQ。写保护信号WPn在禁止对于半导体存储装置10的写入以及擦除时有效。
就绪/忙电路14根据来自定序器16的控制，生成就绪/忙信号R/Bn。就绪/忙信号R/Bn表示半导体存储装置10是处于就绪状态、还是处于忙状态。就绪状态表示半导体存储装置10处于能够受理来自存储控制器20的命令的状态。忙状态表示半导体存储装置10处于无法受理来自存储控制器20的命令的状态。存储控制器20通过从半导体存储装置10接收就绪/忙信号R/Bn，能够获知半导体存储装置10是处于就绪状态、还是处于忙状态。
状态寄存器15A存储半导体存储装置10的动作所需要的状态信息STS。状态寄存器15A按照定序器16的指示，向输入输出电路12转送状态信息STS。
地址寄存器15B存储从输入输出电路12转送来的地址ADD。地址ADD包括行地址和列地址。行地址例如包括对动作对象的块BLKm进行指定的块地址、和对所指定的块内的动作对象的字线WL进行指定的页地址。
命令寄存器15C存储从输入输出电路12转送来的命令CMD。命令CMD例如包括对定序器16命令写入动作的写入命令和命令读出动作的读出命令等。
状态寄存器15A、地址寄存器15B以及命令寄存器15C例如使用SRAM。
定序器16从命令寄存器15C接收命令，按照基于该命令的序列总括地对半导体存储装置10进行控制。
定序器16对行译码器19、列译码器28、感测放大器29以及电压生成电路17等进行控制，执行写入动作、读出动作以及擦除动作。具体而言，定序器16基于从命令寄存器15C接收到的写入命令，对行译码器19、驱动器18以及感测放大器29进行控制，向由地址ADD指定的多个存储单元晶体管写入数据。另外，定序器16基于从命令寄存器15C接收到的读出命令，对行译码器19、驱动器18、列译码器28以及感测放大器29进行控制，从由地址ADD指定的多个存储单元晶体管读出数据。另外，定序器16基于从命令寄存器15C接收到的擦除命令，对行译码器19、驱动器18、列译码器28以及感测放大器29进行控制，将已存储于由地址ADD指定的块的数据擦除。
电压生成电路17经由电源端子从半导体存储装置10的外部接收电源电压VDD(或者VCC、VPP)以及接地电压VSS。电源电压VDD是从半导体存储装置10的外部供给的外部电压，例如为3.3V。接地电压VSS是从半导体存储装置10的外部供给的外部电压，例如为0V。
电压生成电路17使用电源电压VDD，生成写入动作、读出动作以及擦除动作所需要的多个电压。电压生成电路17向存储单元阵列11、驱动器18以及感测放大器29等供给所生成的电压。
驱动器18从电压生成电路17接收多个电压。驱动器18经由多条信号线向行译码器19供给从电压生成电路17供给的多个电压中的根据读出动作、写入动作以及擦除动作所选择的多个电压。驱动器18例如在读出动作时，向字线供给从电压生成电路17供给的读出电压VCGRV和电压VREAD。
行译码器19从地址寄存器15B接收行地址，对该行地址进行译码。行译码器19基于行地址的译码结果，对多个块中的任一个进行选择，进一步，对所选择出的块BLKm内的字线WL进行选择。进一步，行译码器19向所选择出的块BLKm转送从驱动器18供给的多个电压。
列译码器28从地址寄存器15B接收列地址，对该列地址进行译码。列译码器28基于列地址的译码结果来对位线进行选择。
感测放大器29在数据的读出动作时，对从存储单元晶体管读出到位线的数据进行检测以及放大。进一步，感测放大器29暂时性地存储从存储单元晶体管读出的读出数据DAT，向输入输出电路12转送所存储的读出数据DAT。另外，感测放大器29在数据写入动作时，暂时性地存储从输入输出电路12转送的写入数据DAT。进一步，感测放大器29向位线转送写入数据DAT。
1.1.3.1块的构成
接着，对半导体存储装置10内的存储单元阵列11的电路结构进行说明。存储单元阵列11如前述的那样具有多个块BLK0～BLKm。以下，对块BLKm的电路结构进行说明。
图3是存储单元阵列11内的块BLKm的电路图。块BLKm例如具备多个串单元SU0、SU1、SU2、SU3。以下，在记载为了串单元SU的情况下，设为表示串单元SU0～SU3中的各个单元。串单元SU具备多个NAND串(或者存储串)NS。
在此，为了使说明容易理解，示出NAND串NS例如具备8个存储单元晶体管MT0、MT1、MT2、……、MT7以及2个选择晶体管ST1、ST2的例子。以下，在记载为了存储单元晶体管MT的情况下，设为表示存储单元晶体管MT0～MT7中的各个。
存储单元晶体管MT具备控制栅极和电荷蓄积层，以非易失的方式存储数据。存储单元晶体管MT0～MT7串联连接在选择晶体管ST1的源极与选择晶体管ST2的漏极之间。存储单元晶体管MT能够存储1比特(bit)的数据或者2比特以上的数据。
串单元SU0所包括的多个选择晶体管ST1的栅极连接于选择栅极线SGD0。同样地，串单元SU1～SU3各自的选择晶体管ST1的栅极分别连接于选择栅极线SGD1～SGD3。选择栅极线SGD0～SGD3各自由行译码器19独立地进行控制。
串单元SU0所包括的多个选择晶体管ST2的栅极连接于选择栅极线SGS。同样地，串单元SU1～SU3各自的选择晶体管ST2的栅极连接于选择栅极线SGS。此外，有时也在串单元SU0～SU3的选择晶体管ST2的栅极分别连接有单个(独立)的选择栅极线SGS。选择晶体管ST1和ST2被用于各种动作中的串单元SU的选择。
块BLKm所包括的存储单元晶体管MT0～MT7的控制栅极分别连接于字线WL0～WL7。字线WL0～WL7各自由行译码器19独立地控制。
位线BL0～BL(p－1)(p为1以上的自然数)中的各个连接于多个块BLK0～BLKm，与处于块BLKm所包括的串单元SU内的一个NAND串NS连接。即，位线BL0～BL(p－1)中的各个与在块BLKm内呈矩阵状配置的NAND串NS中的、处于同一列的多个NAND串NS的选择晶体管ST1的漏极连接。另外，源极线SL连接于多个块BLK0～BLKm。即，源极线SL连接于块BLKm所包括的多个选择晶体管ST2的源极。
总之，串单元SU包括多个连接于不同的位线BL、且连接于同一选择栅极线SGD的NAND串NS。另外，块BLKm包括共用字线WL的多个串单元SU。进一步，存储单元阵列11包括共用位线BL的多个块BLK0～BLKm。
块BLKm例如为数据的擦除单位。即，块BLKm内所包括的存储单元晶体管MT保持的数据被一并擦除。此外，数据既可以以串单元SU为单位被进行擦除，另外，也可以以小于串单元SU的单位被进行擦除。
将一个串单元SU内共用字线WL的多个存储单元晶体管MT称为组单元(cell unit，基元单元)CU。将组单元CU所包括的多个存储单元晶体管MT分别存储的1比特的数据的集合称为页。组单元CU的存储容量根据存储单元晶体管MT存储的数据的比特数而变化。例如，组单元CU在各存储单元晶体管MT存储1比特数据的情况下存储1页数据，在存储2比特数据的情况下存储2页数据，在存储3比特数据的情况下存储3页数据。
对于组单元CU的写入动作和读出动作将页作为单位来进行。换言之，对于配设于一个串单元SU的与一条字线WL连接的多个存储单元晶体管MT一并进行读出以及写入动作。
此外，块BLKm具备的串单元的数量并不限于SU0～SU3，可以任意地进行设定。另外，串单元SU所包括的NAND串NS的数量、NAND串NS具备的存储单元晶体管以及选择晶体管的数量可以任意地进行设定。进一步，存储单元晶体管MT既可以是使用绝缘膜来作为电荷蓄积层的MONOS(metal-oxide-nitride-oxide-silicon)型，也可以是使用导电层来作为电荷蓄积层的FG(floating gate，浮置栅极)型。
1.1.3.2存储单元晶体管的阈值电压分布
接着，对存储单元晶体管MT可取的阈值电压分布与数据的关系进行说明。
图4是表示存储单元晶体管MT可取的阈值电压分布与数据的关系的图。在此，示出应用了能够在一个存储单元晶体管MT存储3比特数据的TLC(Triple-Level Cell,三阶单元)方式来作为存储单元晶体管MT的存储方式的例子。此外，本实施方式也可以应用于使用了能够在一个存储单元晶体管MT存储1比特数据的SLC(Single-Level Cell,单阶单元)方式、能够在一个存储单元晶体管MT存储2比特数据的MLC(Multi-Level Cell,多阶单元)方式、能够在一个存储单元晶体管MT存储4比特数据的QLC(Quad-Level Cell,四阶单元)方式等的其他存储方式的情况。
存储单元晶体管MT能够存储的3比特数据由低位(lower)比特、中位(middle)比特以及高位(upper)比特规定。在存储单元晶体管MT存储3比特的情况下，存储单元晶体管MT可取与多个阈值电压相应的8个状态(state)中的任一状态。从低的一方起依次将8个状态称为状态“Er”、“A”、“B”、“C”、“D”、“E”、“F”、“G”。属于状态“Er”、“A”、“B”、“C”、“D”、“E”、“F”、“G”的各个状态的多个存储单元晶体管MT形成如图4所示那样的阈值电压的分布。
对状态“Er”、“A”、“B”、“C”、“D”、“E”、“F”、“G”例如分别分配数据“111”、“110”、“100”、“000”、“010”、“011”、“001”、“101”。当设为低位比特“X”、中位比特“Y”、高位比特“Z”时，比特的排列为“Z、Y、X”。此外，阈值电压分布和数据的分配可以任意地进行设定。
为了读出存储于读出对象的存储单元晶体管MT的数据，判定存储单元晶体管MT的阈值电压所属于的状态。为了判定状态，使用读出电压AR、BR、CR、DR、ER、FR、GR。以下，包括读出电压AR、BR、CR、DR、ER、FR以及GR的为了判断电平而施加于读出对象的存储单元晶体管MT的电压有时被称为读出电压VCGRV。
状态“Er”例如相当于数据被擦除了的状态(擦除状态)。属于状态“Er”的存储单元晶体管MT的阈值电压比电压AR低，例如具有负值。
状态“A”～“G”相当于电荷被注入到电荷蓄积层而在存储单元晶体管MT写入了数据的状态，属于状态“A”～“G”的存储单元晶体管MT的阈值电压例如具有正值。属于状态“A”的存储单元晶体管MT的阈值电压比读出电压AR高、且为读出电压BR以下。属于状态“B”的存储单元晶体管MT的阈值电压比读出电压BR高、且为读出电压CR以下。属于状态“C”的存储单元晶体管MT的阈值电压比读出电压CR高、且为读出电压DR以下。属于状态“D”的存储单元晶体管MT的阈值电压比读出电压DR高、且为读出电压ER以下。属于状态“E”的存储单元晶体管MT的阈值电压比读出电压ER高、且为读出电压FR以下。属于状态“F”的存储单元晶体管MT的阈值电压比读出电压FR高、且为读出电压GR以下。属于状态“G”的存储单元晶体管MT的阈值电压比读出电压GR高且比电压VREAD低。
电压VREAD是施加于与非读出对象的组单元CU的存储单元晶体管MT连接的字线WL的电压，比处于哪个状态的存储单元晶体管MT的阈值电压都高。因此，在控制栅极被施加了电压VREAD的存储单元晶体管MT，与所保持的数据无关地成为导通状态。
另外，在相邻的阈值分布之间分别设定有在写入动作中使用的验证电压。具体而言，与状态“A”、“B”、“C”、“D”、“E”、“F”、“G”对应地分别设定有验证电压AV、BV、CV、DV、EV、FV、GV。例如，验证电压AV、BV、CV、DV、EV、FV、GV分别被设定为比读出电压AR、BR、CR、DR、ER、FR、GR稍高。
如上所述，各存储单元晶体管MT能够被设定为8个状态中的任一状态而存储3比特数据。另外，写入以及读出以一个组单元CU内的页为单位来进行。在存储单元晶体管MT存储3比特数据的情况下，对一个组单元CU内的3个页分别分配低位比特、中位比特以及高位比特。对于低位比特、中位比特以及高位比特通过一次写入动作写入的页、或通过一次读出动作读出的页即组单元CU保持的低位比特的集合、中位比特的集合以及高位比特的集合，分别被称为低位(lower)页、中位(middle)页以及高位(upper)页。
在应用了上述数据的分配的情况下，低位页通过使用了读出电压AR、ER的读出动作来确定。中位页通过使用了读出电压BR、DR、FR的读出动作来确定。高位页通过使用了读出电压CR、GR的读出动作来确定。
1.1.4感测放大器29的构成
接着，对半导体存储装置10内的感测放大器29的构成进行说明。
图5是表示半导体存储装置10内的感测放大器29的构成的图。感测放大器29包括p个感测放大器电路SAC、多个数据锁存DL(DL0、DL1、DL2、……、DLq(q为0以上的自然数))、p个运算电路LC以及数据锁存XDL。
数据锁存DLq包括p个数据锁存电路DLCq。数据锁存XDL包括p个数据锁存电路XDLC。数据锁存电路DLCq和XDLC暂时性地存储数据。
各位线BL与一个感测放大器电路SAC、q+1个数据锁存电路DLC0、DLC1、DLC2、……、DLCq、一个运算电路LC、一个数据锁存电路XDLC连接。
各感测放大器电路SAC在数据读出的期间，经由与该感测放大器电路SAC连接的一条位线BL与读出对象的一个存储单元晶体管MT电连接。并且，各感测放大器电路SAC在该感测放大器电路SAC中的节点上感测基于读出对象的存储单元晶体管MT的阈值电压确定的大小的电压。进一步，基于感测的结果，判断与该感测放大器电路SA电连接的存储单元晶体管MT属于两个状态中的哪个状态。存储单元晶体管MT的两个状态被作为“0”数据或者“1”数据来表现。各感测放大器电路SAC在与该感测放大器电路SAC连接了的任意数据锁存电路DLC中存储读出数据是为“0”数据、还是为“1”数据。
运算电路LC能够对与该运算电路LC连接的数据锁存电路DLC和XDLC中的数据进行逻辑运算。逻辑运算包括非(NOT)运算、或(OR)运算、与(AND)运算、异或(XOR)运算、异或非(XNOR)运算。
1.1.5ECC电路24的构成
接着，对第1实施方式中的存储控制器20内的ECC电路24进行说明。
图6是表示与存储控制器20内的ECC电路24关联的功能块的图。存储控制器20具有控制部27。控制部27由CPU21、RAM22以及ROM23各自的功能的一部分的组合来实现。
控制部27对存储控制器20整体的动作进行控制。控制部27进行的控制包括与ECC电路24的动作有关的处理。控制部27在尝试来自半导体存储装置10的读出数据的纠错时，经由NAND接口电路25对半导体存储装置10指示读出纠错所需要的数据。纠错所需要的数据包括硬比特数据HB和软比特数据SB。
控制部27包括数据存储部271、数据生成部272以及LLR设定部273。
数据存储部271例如由RAM22的功能来实现，存储硬比特数据HB和软比特数据SB1～SB4以及外部比特判别数据SB5。
硬比特数据HB是通过低位页读出、中位页读出或者高位页读出从读出对象的组单元(选择组单元)CU中的读出对象的页(选择页)读出的数据。硬比特数据例如具有1页的大小，包括基于来自选择组单元CU中的各存储单元晶体管(选择单元晶体管)MT的数据读出结果的比特(硬比特)的列。
软比特数据SB1～SB4各自也包括软比特的列，各软比特表示与一个选择单元晶体管MT有关的信息。软比特数据SB1～SB4各自表示:在各比特中对于以不同的条件从与该比特对应的选择单元晶体管MT读出的多个比特列的逻辑运算的结果。软比特数据基于运算的详细而包括各种类型。
在此，数据存储部271存储硬比特数据HB和软比特数据SB1～SB4。关于硬比特数据HB和软比特数据SB1～SB4，将在后面进行详细描述。以下，在一次记载硬比特数据HB和软比特数据SB1～SB4的情况下，称为软比特数据{HB、SB1～SB4}。
另外，数据存储部271存储外部比特判别数据SB5。关于外部比特判别数据SB5，将在后面进行详细描述。
数据生成部272对软比特数据{HB、SB1～SB4}的最低位比特结合外部比特判别数据SB5，生成数据{HB、SB1～SB4、SB5}。以下，将结合软比特数据{HB、SB1～SB4}和外部比特判别数据SB5而得到的数据称为软比特数据{HB、SB1～SB5}。
LLR设定部273能够存储在软比特解码中使用的LLR表273A。在LLR表273A关联了硬比特数据和软比特数据中的相互关联的多个比特的组合和与该组合对应的一个LLR值。多个比特的组合以下被称为索引。并且，关联了值不同的多个索引和与这些对应的多个LLR值。各LLR值是表示通过某读出电压读出的数据的可靠度(可能性)的信息。
从索引向LLR值的变换例如能够根据LLR表273A来进行。LLR表273A例如既可以预先保存于存储系统1，例如也可以在存储系统1出厂的时间点被保存。另外，也可以在进行向LLR值的变换之前，由控制部27来生成。
ECC电路24包括纠错电路241。纠错电路241从控制部27接收软比特数据{HB、SB1～SB5}和LLR表273A，进行软比特解码。纠错电路241例如能够按被称为帧的大小的数据来进行解码。
图7表示硬比特数据HB、4个软比特数据SB1、SB2、SB3、SB4、索引以及LLR值的例子。图7中的各方格表示硬比特数据HB、软比特数据SB1～SB4中的一个比特。在图7的上下排列的方格是关于某一个选择单元晶体管MT的比特。1页的大小的硬比特数据HB包括与1个组单元CU中的存储单元晶体管MT的数量p相等的p个比特。同样地，软比特数据SB1～SB4各自包括p个比特。
软比特数据包括基于在不同的条件下从选择页的各存储单元晶体管MT读出的数据的比特(软比特)的列。各软比特承载关于一个选择单元晶体管MT的信息。
关于一个选择单元晶体管MT的、硬比特数据HB中的硬比特和软比特数据SB1～SB4各自中的软比特构成一个组。一个组包括5比特的数据，相当于一个索引的值。
如上述的那样，能够使用LLR表273A从各索引抽出所对应的各LLR值。各LLR值具有正或者负的值。为了促进理解，LLR值在附图和以下的记述中由10进制表示。
1.1.4半导体存储装置10的构造
接着，对第1实施方式的半导体存储装置10的构造的一个例子进行说明。
图8是表示半导体存储装置10的存储单元阵列11内的存储柱MP(或者存储单元晶体管MT)的布局的俯视图。图9是沿着图8中的A－A线的剖视图。在图8和图9中，将与半导体基板30面平行地相互正交的两个方向设为X方向和Y方向，将与包含这些X方向和Y方向的面(XY面)正交的方向设为Z方向。X方向对应于字线WL的延伸方向，Y方向对应于位线BL的延伸方向，Z方向对应于层叠字线WL的方向。此外，在图9中省略了导电层间的层间绝缘层。
如图8和图9所示，存储单元阵列11具有多个存储柱MP、绝缘层ST以及绝缘层SHE。绝缘层ST在X方向和Z方向上延伸，在Y方向上排列。绝缘层SHE在X方向上延伸，在Y方向上排列。绝缘层ST和绝缘层SHE交替地在Y方向上排列。
多个存储柱MP配置在绝缘层ST与绝缘层SHE之间。多个存储柱MP例如在相邻的绝缘层ST与绝缘层SHE之间的区域中沿着X方向和Y方向呈交错状排列。不限定于此，相邻的绝缘层ST与绝缘层SHE之间的存储柱MP的个数以及配置也可以适当地进行变更。
以下，参照图9所示的剖视图，对存储单元阵列11的构造进行详细描述。
如图9所示，存储单元阵列11包括设置在半导体基板30的上方的导电层31～34、存储柱MP以及接触插塞CV1。详细而言，在半导体基板30的上方设置导电层31。导电层31形成为与半导体基板30的主面(或者XY面)平行的平板状。该导电层31作为源极线SL发挥功能。导电层31例如包含掺杂了杂质的多晶硅或者钨(W)。
在导电层31上沿着Y方向交替地排列有沿着XZ面的多个绝缘层ST和在X方向上延伸的绝缘层SHE。导电层31上且相邻的绝缘层ST与绝缘层SHE之间的构造体(或者层叠体)例如对应于一个串单元SU。
在导电层31上且相邻的绝缘层ST与绝缘层SHE之间从下层开始依次设置有导电层32、多个导电层33、导电层34以及导电层35。这些导电层中的在Z方向上相邻的导电层隔着层间绝缘膜而层叠。导电层32～34分别形成为与XY面平行的平板状。导电层32作为选择栅极线SGS发挥功能。多个导电层33从下层开始依次分别作为字线WL0～WL7发挥功能。导电层34作为选择栅极线SGD0发挥功能。导电层32～34例如包含钨(W)或者多晶硅。
多个存储柱MP各自沿着Z方向在绝缘层ST与绝缘层SHE之间的层叠体内延伸(或者贯通)。各存储柱MP穿过导电层34、33、32来设置以使得从导电层34的上方到达导电层31的上表面。各存储柱MP作为一个NAND串NS发挥功能。
存储柱MP例如具有块绝缘层40、电荷蓄积层41、隧道绝缘层(也称为隧道绝缘膜)42以及半导体层43。具体而言，在用于形成存储柱MP的存储孔的内壁设置块绝缘层40。在块绝缘层40的内壁设置电荷蓄积层41。在电荷蓄积层41的内壁设置隧道绝缘层42。进一步，在隧道绝缘层42的内侧设置半导体层43。此外，存储柱MP也可以为在半导体层43的内部设置了芯绝缘层的构造。
在这样的存储柱MP的构成中，存储柱MP与导电层32交叉的部分作为选择晶体管ST2发挥功能。存储柱MP与导电层33交叉的部分分别作为存储单元晶体管MT0～MT7发挥功能。进一步，存储柱MP与导电层34交叉的部分作为选择晶体管ST1发挥功能。
半导体层43作为存储单元晶体管MT和选择晶体管ST1、ST2的沟道层发挥功能。在半导体层43的内部形成NAND串NS的电流路径。
电荷蓄积层41具有蓄积在存储单元晶体管MT中从半导体层43注入的电荷的功能。电荷蓄积层41例如包括氮化硅膜。
隧道绝缘层42在从半导体层43向电荷蓄积层41注入电荷时、或者在蓄积于电荷蓄积层41的电荷向半导体层43扩散时作为电位势垒发挥功能。隧道绝缘层42例如包括氧化硅膜。
块绝缘层40防止蓄积于电荷蓄积层41的电荷向导电层33(字线WL)扩散。块绝缘层40例如包括氧化铝层、氧化硅层以及氮化硅层。
在比存储柱MP的上表面靠上方的位置隔着层间绝缘膜而设置有多个导电层35。多个导电层35在X方向上排列。各导电层35是在Y方向上延伸的线状的布线层，作为位线BL发挥功能。各导电层35电连接于与各串单元SU对应的一个存储柱MP。具体而言，在各串单元SU中，在各存储柱MP内的半导体层43上设置有接触插塞CV1，在接触插塞CV1上设置有一个导电层35。导电层35例如包含铝(Al)或者钨(W)。接触插塞CV1包含导电层例如钨(W)。
另外，字线WL和选择栅极线SGD以及SGS的条数分别按照存储单元晶体管MT和选择晶体管ST1以及ST2的个数来变更。
在上述的存储单元晶体管MT(或者存储柱MP)的配置中，存储单元晶体管MT被区分为外部单元(或者外部比特)和内部单元(或者内部比特(inner bit))。外部单元包括靠近绝缘层ST、在X方向上排列的1行的多个存储单元晶体管MT。内部单元是外部单元以外的存储单元晶体管MT。即，内部单元包括靠近绝缘层SHE、在X方向上排列的3行的多个存储单元晶体管MT。
1.2第1实施方式的动作
以下，对在存储系统1中进行的数据读出的纠错处理中的软比特解码(或者软判定解码)进行说明。
图10是表示第1实施方式的存储系统1中的软比特解码的处理的流程图。以下说明的处理由存储控制器20进行命令或者执行。
首先，如图10所示，存储控制器20进行通过多次读出来搜索最佳的读出电压的读出动作(以下称为Vth追踪)(S1)。在Vth追踪中，进行在读出动作中使用的读出电压VCGRV的更好的电压值的推定。例如，在从存储了状态“Er”或者状态“A”的存储单元晶体管读出数据的情况下，如图11的(a)所示，优选状态“Er”和状态“A”的阈值电压分布相分离。但是，实际上如图11的(b)所示，有时状态“Er”的阈值电压分布和状态“A”的阈值电压分布会在下摆的部分相交。在这样的情况下，与使用读出电压AR相比，使用了如图11的(b)所示那样的阈值电压分布曲线的极小位置所对应的读出电压ARop时，能实现更好的读出(更高的纠错成功率)。基于此，存储控制器20为了推断出阈值电压分布曲线的极小位置，进行Vth追踪。在Vth追踪中，一边变更读出电压VCGRV的大小，一边反复执行数据读出。Vth追踪的结果，存储控制器20获知阈值电压分布曲线的多个极小位置的电压(极小电压)。并且，存储控制器20进行最佳的读出电压AR、BR、CR、DR、ER、FR以及(或者)GR的推定。
Vth追踪既可以仅为了只是从选择页的读出所需要的极小电压的推定而进行，也可以为了选择组单元CU的全部页所需要的极小电压的推定而进行。Vth追踪的结果例如存储于RAM22，例如被作为相对于默认的读出电压VCGRV的偏移(shift)来进行存储。并且，能够在从选择页或者选择组单元CU读出接下来的数据时被使用。Vth追踪的结果例如按组单元CU来进行存储。
接着，如图10所示，存储控制器20进行软比特数据{HB、SB1～SB4}的生成(S2)。存储控制器20基于由纠错电路241采用的软比特解码的形式，取得对于选择页的硬比特数据的软比特解码所需要的全部软比特数据。即，存储控制器20例如从半导体存储装置10读出硬比特数据HB。进一步，存储控制器20从半导体存储装置10读出软比特数据SB1、软比特数据SB2、软比特数据SB3以及软比特数据SB4。并且，软比特数据{HB、SB1～SB4}被存储于数据存储部271。
软比特数据能够以任意的顺序来取得。对于需要什么样的软比特数据SB1～SB4，是基于由纠错电路241采用的软比特解码的形式的。关于软比特数据的例子，将在后面进行描述。取得所需要的全部软比特数据的结果，存储控制器20取得关于p个选择单元晶体管MT的各个选择单元晶体管MT的p个索引。
接着，如图10所示，存储控制器20进行外部比特判别数据SB5的生成(S3)。所生成的外部比特判别数据SB5被存储于数据存储部271。如图8所示，配置于半导体存储装置10的存储单元晶体管MT被区分为外部单元和内部单元。例如，外部单元包括与绝缘层ST相邻、在X方向上排列的1行的多个存储单元晶体管。内部单元是外部单元以外的存储单元晶体管。即，内部单元包括与绝缘层SHE相邻、在X方向上排列的1行的多个存储单元晶体管和在这些1行的多个存储单元晶体管的Y方向上配置的2行的多个存储单元晶体管。
外部单元与内部单元的区分并不限于上述。在该例子中，外部单元是与绝缘层ST相邻的X方向上的1行的多个存储单元晶体管，但例如也可以将与绝缘层ST相邻的X方向上的多行的多个存储单元晶体管作为外部单元。
图12是表示用于对外部单元和内部单元进行判别的外部比特判别数据SB5的图。在此，按字节(byte)将存储单元阵列11的输出区分为字节B0、B1、B2、……、B4583，用对图8所示的存储单元晶体管MT赋予了的编号(IO编号)表示字节B0～B4583所包括的存储单元晶体管MT。
对于IO0～IO7的存储单元晶体管，用“1”表示外部单元，用“0”表示内部单元。例如，字节B0内的IO3的存储单元晶体管由“1”表示，该存储单元晶体管为外部单元。同样地，字节B0内的IO7的存储单元晶体管由“1”表示，该存储单元晶体管也为外部单元。另一方面，字节B0内的IO3和IO7以外的存储单元晶体管由“0”表示，这些存储单元晶体管为内部单元。存储控制器20根据存储单元晶体管MT为外部单元和内部单元中的哪个，生成如图12所示那样的外部比特判别数据SB5。
接着，如图10所示，存储控制器20进行包括外部比特判别数据的软比特数据{HB、SB1～SB5}的生成(S4)。存储控制器20通过数据生成部272对在步骤S2中生成的软比特数据{HB、SB1～SB4}和在步骤S3中生成的外部比特判别数据SB5进行结合，生成软比特数据{HB、SB1～SB5}。
接着，存储控制器20对LLR设定部273设定LLR表273A(S5)。LLR表273A在接下来的步骤S6中被用于软比特解码。LLR表273A是用于区分外部比特与内部比特的LLR值的表。
图13是表示在软比特解码中使用的LLR表273A的一个例子的图。在LLR表273A中关联了软比特数据{HB、SB1～SB5}和LLR值。索引0～25的LLR值是对于内部比特有效的LLR值，是与内部比特对应地设定的LLR值。索引26～31的LLR值是对于内部比特无效的LLR值。进一步，索引32～57的LLR值是对于外部比特有效的LLR值，是与外部比特对应地设定的LLR值。索引58～63的LLR值是对于外部比特无效的LLR值。若使用LLR表273A，则能够得到与外部比特和内部比特各自的阈值电压分布的特性相应的LLR值。
接着，如图10所示，存储控制器20进行软比特解码(S6)。存储控制器20使在步骤S4中生成的软比特数据{HB、SB1～SB5}和在步骤S5中设定的LLR表273A输入到ECC电路24。ECC电路24使用软比特数据{HB、SB1～SB5}和从LLR表273A提取出的LLR值，进行软比特解码。通过以上，软比特解码的处理结束。
1.2.1软比特数据{HB、SB1～SB4}的生成
以下，对前述的步骤S2中的软比特数据{HB、SB1～SB4}的生成进行说明。图14是表示低位页为读出对象的情况下的硬比特数据HB、软比特数据SB1、软比特数据SB2、软比特数据SB3、软比特数据SB4以及索引的例子的图。读出电压AR、BR、CR、DR、ER、FR以及GR例如与通过图10的步骤S1的Vth追踪所推定的极小位置处的电压对应。
如第1行所示，低位页的硬比特数据HB在与小于电压AR或者电压ER以上的阈值电压的存储单元晶体管MT对应的比特中具有数据“1”，在与电压AR以上且小于电压ER的阈值电压的存储单元晶体管MT对应的比特中具有数据“0”。
为了取得软比特数据SB1，存储控制器20首先取得以比电压AR小某大小的电压以及以比电压ER小某大小的电压读出的数据。此时在读出中使用的电压的、与电压AR以及ER之差例如为－2Δ。即，存储控制器20分别代替电压AR和ER而将电压AR－2Δ和电压ER－2Δ作为读出电压来使用，使低位页读出的结果存储于任一数据锁存DL。Δ可以具有任意的大小。Δ例如与能够对于半导体存储装置10进行指示的预先确定的读出电压VCGRV的上升或者下降的幅度的整数倍相等。
半导体存储装置10当接收到数据读出的指示时，进行所指示的数据读出。使用了电压AR－2Δ和电压ER－2Δ的低位页读出的结果表示于第2行，在与小于电压AR－2Δ或者电压ER－2Δ以上的阈值电压的存储单元晶体管MT对应的比特中具有数据“1”，在与电压AR－2Δ以上且小于电压ER－2Δ的阈值电压的存储单元晶体管MT对应的比特中具有数据“0”。通过使用了差M(例如－2Δ)的低位页读出而被读出到了数据锁存的数据在以下被称为M低位页数据。－2Δ低位页数据被存储在半导体存储装置10的数据锁存(例如数据锁存DL0)中。
同样地，存储控制器20对半导体存储装置10指示分别代替电压AR和ER而将电压AR+2Δ和电压ER+2Δ作为读出电压来进行了使用的低位页读出。读出的结果被存储在半导体存储装置10的其他数据锁存的组(例如数据锁存XDL)中。
接着，存储控制器20对半导体存储装置10指示对于数据锁存DL0中的数据和数据锁存XDL中的数据的异或非(XNOR)运算。当接收到运算的指示时，半导体存储装置10进行对于数据锁存DL0中的数据和数据锁存XDL中的数据的XNOR运算。具体而言，定序器16使用数据锁存DL0中的数据和数据锁存XDL中的数据的相同位置的比特的各自的合计2个比特来作为输入，使用运算电路LC来运算2个输入的XNOR。对数据锁存DL0和数据锁存XDL中的数据的全部比特进行这样的运算。
运算的结果被存储于数据锁存(例如数据锁存XDL)。更具体而言，定序器16，对于某数据锁存电路DLC0中的数据和与该数据锁存电路DLC0连接的数据锁存电路XDLC中的数据的XNOR，使用与这些数据锁存电路DLC0和XDLC连接的运算电路LC进行运算。运算的结果被存储于存储逻辑运算的输入的数据的数据锁存电路DLC0和与XDLC连接的数据锁存电路XDLC。这样，存储于数据锁存XDL的数据为软比特数据SB1。然后，软比特数据SB1被发送至存储控制器20，被存储在数据存储部271中。
同样地，软比特数据SB2通过从选择页向数据锁存DL的数据读出以及逻辑运算来取得。首先，取得－3Δ低位页数据与3Δ低位页数据的XNOR运算的结果(XNOR1数据)。接着，取得XNOR1数据与－Δ低位页数据的XNOR运算的结果(XNOR2数据)。接着，取得XNOR2数据与Δ低位页数据的XNOR运算的结果(XNOR3数据)。XNOR3数据是软比特数据SB2，被发送至存储控制器20，被存储在数据存储部271中。
存储控制器20进一步对半导体存储装置10指示对于选择组单元CU的中位页读出和高位页读出，取得中位页数据和高位页数据。中位页数据和高位页数据分别被作为软比特数据SB3和软比特数据SB4进行处理。
硬比特数据和各种软比特数据中的来源于来自某一个相同的选择晶体管MT的数据读出结果的多个比特的组构成一个索引。关于几个比特的组构成一个索引，依赖于通过ECC电路24进行的纠错的方法。实施方式不由几个比特的组被用作索引而限定。在本实施方式的例子中，硬比特数据HB和软比特数据SB1～SB4各自中的来源于来自某一个相同的选择单元晶体管MT的数据读出结果的5比特的组构成一个索引。各索引对于5比特的各值的组合具有固有的值。如上述那样，索引在图中以10进制来记载。
此外，在上述中，对在感测放大器29中生成软比特数据SB1～SB4的例子进行了说明，但软比特数据SB1～SB4也可以在存储控制器20、特别是控制部27中生成。
1.3第1实施方式的效果
根据第1实施方式的存储系统1，能够使软比特解码的纠正能力提高。由此，能够提高存储系统1中的纠错处理的可靠性。
以下，对第1实施方式的效果进行说明。
在半导体存储装置中，有时根据配置了存储单元晶体管MT的部位而具有不同的电特性。如图8中所示的那样，根据存储单元晶体管MT属于外部单元和内部单元中的哪个，该存储单元晶体管MT具有的阈值电压特性会不同。
在第1实施方式中，存储控制器20生成对外部单元和内部单元进行判别的外部比特判别数据SB5。使用外部比特判别数据SB5，存储控制器20设定与外部单元和内部单元分别对应的或者相应的LLR值。即，对于从属于外部单元的存储单元晶体管MT(例如串单元SU0的IO3的单元)读出的软比特数据，设定适于外部单元的LLR值。另一方面，对于从属于内部单元的存储单元晶体管MT(例如串单元SU0的IO0的单元)读出的软比特数据，设定适于内部单元的LLR值。由此，能够提高使用LLR值的软比特解码的纠正能力。其结果，能够提高存储系统1中的纠错处理的可靠性。
2.第2实施方式
以下，对第2实施方式的存储系统1中的软比特解码进行说明。在第1实施方式中，对ECC电路24能够受理6比特宽度的软比特数据的情况进行了说明，但在第2实施方式中，对能够输入到ECC电路24的数据的比特宽度存在限制的情况进行说明。在此，对软比特数据的能够输入的比特宽度为5比特的情况进行描述。在第2实施方式中，主要对与第1实施方式的不同点进行说明。未说明的其他构成以及动作与第1实施方式是同样的。
2.1.ECC电路24的构成
接着，对第2实施方式中的存储控制器20内的ECC电路24进行说明。
图15是表示与存储控制器20内的ECC电路24关联的功能块的图。存储控制器20具有控制部27。控制部27由CPU21、RAM22以及ROM23各自的功能的一部分组合来实现。
控制部27对与ECC电路24的动作有关的处理进行控制。控制部27包括数据存储部271、数据变换部274以及LLR设定部273。
数据存储部271例如由RAM22的功能来实现，存储硬比特数据HB和软比特数据SB1～SB4以及外部比特判别数据SB5。
数据变换部274对软比特数据{HB、SB1～SB4}和外部比特判别数据SB5进行结合，生成软比特数据{HB、SB1～SB5}。数据变换部274存储在软比特数据的变换中使用的变换表274A。在变换表274A中关联了用于将软比特数据{HB、SB1～SB5}变换为软比特数据{HB、SB1～SB4}的索引。变换表274A例如既可以预先保存于存储系统1，也可以例如在存储系统1出厂的时间点被加以保存。另外，也可以在进行软比特数据的变换之前，由控制部27来生成。
LLR设定部273能够存储在软比特解码中使用的LLR表273B。在LLR表273B中关联了与硬比特数据以及软比特数据对应的索引和与索引对应的LLR值。从索引向LLR值的变换能够根据LLR表273B来进行。LLR表273B例如既可以预先保存于存储系统1，例如也可以在存储系统1出厂的时间点被加以保存。另外，也可以在进行向LLR值的变换之前，由控制部27来生成。
ECC电路24包括纠错电路241。纠错电路241从控制部27接收软比特数据{HB、SB1～SB4}和LLR表273B，进行软比特(SB)解码。纠错电路241例如能够按被称为帧的大小的数据来进行解码。
2.2第2实施方式的动作
以下，对在存储系统1中进行的数据读出的纠错处理中的软比特解码进行说明。
图16是表示第2实施方式的存储系统1中的软比特解码的处理的流程图。以下说明的处理由存储控制器20进行命令或者执行。
首先，如图16所示，存储控制器20进行Vth追踪(S1)。在Vth追踪中，存储控制器20进行最佳的读出电压AR、BR、CR、DR、ER、FR以及(或者)GR的推定。
接着，存储控制器20进行软比特数据{HB、SB1～SB4}的生成(S2)。即，存储控制器20例如从半导体存储装置10读出硬比特数据HB。进一步，存储控制器20从半导体存储装置10读出软比特数据SB1～SB4。并且，软比特数据{HB、SB1～SB4}被存储于数据存储部271。
接着，存储控制器20进行外部比特判别数据SB5的生成(S3)。存储控制器20根据存储单元晶体管MT为外部单元和内部单元中的哪个，生成如图12所示那样的外部比特判别数据SB5。所生成的外部比特判别数据SB5被存储于数据存储部271。
接着，如图10所示，存储控制器20生成包括外部比特判别数据的软比特数据{HB、SB1～SB5}，使用变换表274A来将软比特数据{HB、SB1～SB5}变换为软比特数据{HB、SB1～SB4}(S11)。即，存储控制器20对在步骤S2中生成的软比特数据{HB、SB1～SB4}和在步骤S3中生成的外部比特判别数据SB5进行结合，生成软比特数据{HB、SB1～SB5}。接着，存储控制器20使用变换表274A，将6比特的软比特数据{HB、SB1～SB5}变换为5比特的软比特数据{HB、SB1～SB4}。
图17是表示在软比特数据的变换中使用的变换表274A的一个例子的图。在该图中，作为输入数据的软比特数据{HB、SB1～SB5}和作为变换后的输出数据的软比特数据{HB、SB1～SB4}分别由所对应的索引表示。
使用了变换表274A的变换如以下那样进行。索引0～25的输入数据不被进行变换而成为索引0～25的输出数据。索引26～31的输入数据被进行变换而成为索引0～5的输出数据。索引32～51的输入数据被进行变换而成为索引0～19的输出数据。索引52～57的输入数据被进行变换而成为索引26～31的输出数据。进一步，索引58～63的输入数据被进行变换而成为索引0～5的输出数据。通过这样的变换，索引0～63的全部输入数据被变换为索引0～31的输出数据。并且，索引0～31的输出数据、即软比特数据{HB、SB1～SB4}被设定为用于对外部比特和内部比特进行判别的数据(S12)。
接着，如图16所示，存储控制器20对LLR设定部273设定LLR表273B(S5)。LLR表273B在接下来的步骤S6中被使用于软比特解码。LLR表273B是用于区分外部比特和内部比特的LLR值的表。
图18是表示在软比特解码中使用的LLR表273B的一个例子的图。在LLR表273B中关联了通过变换表274A进行了变换后的索引0～31的输出数据(软比特数据{HB、SB1～SB4})和LLR值。索引0～19的LLR值是对于内部比特和外部比特有效的共用的LLR值，是与内部比特和外部比特对应地设定的共用的LLR值。索引20～25的LLR值是对于内部比特有效的LLR值，是与内部比特对应地设定的LLR值。进一步，索引26～31的LLR值是对于外部比特有效的LLR值，是与外部比特对应地设定的LLR值。若使用LLR表273B，则能够得到与外部比特和内部比特各自的阈值电压分布的特性相应的LLR值。
接着，如图16所示，存储控制器20进行软比特解码(S6)。存储控制器20使在步骤S12中设定的软比特数据{HB、SB1～SB4}和在步骤S5中设定的LLR表273B输入到ECC电路24。ECC电路24使用软比特数据{HB、SB1～SB4}和从LLR表273B提取出的LLR值，进行软比特解码。通过以上，软比特解码的处理结束。
2.3第2实施方式的效果
根据第2实施方式的存储系统1，与第1实施方式同样地，能提高软比特解码的纠正能力。由此，能提高存储系统1中的纠错处理的可靠性。
进一步，在第2实施方式中，即使是在能够输入到ECC电路24的数据的比特宽度存在限制的情况下，通过将软比特数据变换为能够输入的比特数，也能够得到与第1实施方式同样的效果。
3.第3实施方式
以下，对第3实施方式的存储系统1中的软比特解码进行说明。在第1实施方式中，在读出了软比特数据之后，设定了与外部比特和内部比特分别相应的LLR值，但在第3实施方式中，基于分别适于外部比特和内部比特的读出电压来读出软比特数据，设定分别与外部比特和内部比特相应的LLR值。在第3实施方式中，主要对与第1实施方式不同的点进行说明。未说明的其他构成以及动作与第1实施方式是同样的。
3.1.ECC电路24的构成
接着，对第3实施方式中的存储控制器20内的ECC电路24进行说明。
图19是表示与存储控制器20内的ECC电路24关联的功能块的图。存储控制器20具有控制部27。控制部27由CPU21、RAM22以及ROM23各自的功能的一部分组合来实现。
控制部27对与ECC电路24的动作有关的处理进行控制。控制部27包括数据存储部271、数据生成部272以及LLR设定部273。
数据存储部271例如由RAM22的功能来实现，存储用于内部比特的硬比特数据HB及软比特数据SB1～SB4以及外部比特判别数据SB5、和用于外部比特的硬比特数据HB及软比特数据SB1～SB4以及外部比特判别数据SB5。
数据生成部272对用于内部比特的软比特数据{HB、SB1～SB5}和用于外部比特的软比特数据{HB、SB1～SB5}进行合成，生成软比特数据{HB、SB1～SB5}。
LLR设定部273能够存储在软比特解码中使用的LLR表273C。在LLR表273C中关联了与硬比特数据以及软比特数据对应的索引和与索引对应的LLR值。从索引向LLR值的变换能够由LLR表273C来进行。LLR表273C例如既可以预先保存于存储系统1，例如也可以在存储系统1出厂的时间点被加以保存。另外，也可以在进行向LLR值的变换之前，由控制部27来生成。
ECC电路24包括纠错电路241。纠错电路241从控制部27接收软比特数据{HB、SB1～SB5}和LLR表273C，进行软比特(SB)解码。纠错电路241例如能够按被称为帧的大小的数据来进行解码。
3.2第3实施方式的动作
以下，对在存储系统1中进行的数据读出的纠错处理中的软比特解码进行说明。
图20是表示在第3实施方式的存储系统1中进行的软比特解码的处理的流程图。以下说明的处理由存储控制器20来进行命令或者执行。
首先，如图20所示，存储控制器20对相当于内部比特的存储单元晶体管MT进行Vth追踪(S31)。在Vth追踪中，存储控制器20在内部比特中进行最佳的读出电压VCGRV的推定。
接着，存储控制器20进行外部比特判别数据SB5的生成(S32)。存储控制器20根据存储单元晶体管MT为外部单元和内部单元中的哪个，生成如图12所示那样的外部比特判别数据SB5。所生成的外部比特判别数据SB5被存储于数据存储部271。
接着，存储控制器20进行用于内部比特的软比特数据{HB、SB1～SB5}的生成(S33)。即，存储控制器20例如使用在步骤S31中得到的内部比特的最佳的读出电压VCGRV，从半导体存储装置10读出硬比特数据HB。进一步，存储控制器20使用基于读出电压VCGRV制作的电压，从半导体存储装置10读出软比特数据SB1～SB4。并且，存储控制器20对所生成的软比特数据{HB、SB1～SB4}和外部比特判别数据SB5进行结合，生成软比特数据{HB、SB1～SB5}。所生成的软比特数据{HB、SB1～SB5}被存储于数据存储部271。
图21的(a)是表示用于内部比特的软比特数据的一个例子的图。在此，软比特数据由10进制表示。在图21的(a)中由虚线包围的数据是从相当于内部比特的存储单元晶体管读出的数据。
接着，存储控制器20对相当于外部比特的存储单元晶体管MT进行Vth追踪(S34)。在Vth追踪中，存储控制器20在外部比特中进行最佳的读出电压VCGRV的推定。
接着，存储控制器20进行用于外部比特的软比特数据{HB、SB1～SB5}的生成(S35)。即，存储控制器20例如使用在步骤S34中得到的外部比特的最佳的读出电压VCGRV，从半导体存储装置10读出硬比特数据HB。进一步，存储控制器20使用基于读出电压VCGRV制作的电压，从半导体存储装置10读出软比特数据SB1～SB4。并且，存储控制器20对所生成的软比特数据{HB、SB1～SB4}和外部比特判别数据SB5进行结合，生成软比特数据{HB、SB1～SB5}。所生成的软比特数据{HB、SB1～SB5}被存储于数据存储部271。
图21的(b)是表示用于外部比特的软比特数据的一个例子的图。软比特数据由10进制表示。在图21的(b)中由虚线包围的数据是从相当于外部比特的存储单元晶体管读出的数据。
接着，存储控制器20通过数据生成部272进行用于外部比特的软比特数据{HB、SB1～SB5}和用于内部比特的软比特数据{HB、SB1～SB5}的合成(S36)。并且，存储控制器20对数据生成部272设定所合成的软比特数据{HB、SB1～SB5}(S37)。
图21的(c)是表示对用于外部比特的软比特数据和用于内部比特的软比特数据进行合成而得到的软比特数据{HB、SB1～SB5}的一个例子的图。软比特数据由10进制表示。图21的(c)中的由虚线包围的数据是对图21的(a)中的内部比特的数据和图21的(b)中的外部比特的数据进行提取而得到的数据。
接着，存储控制器20对LLR设定部273设定LLR表273C(S38)。LLR表273C在接下来的步骤S39中被使用于软比特解码。LLR表273C是用于区分外部比特和内部比特的LLR值的表。
图22是表示在软比特解码中使用的LLR表273C的一个例子的图。在LLR表273C中关联了在步骤S37中所设定的软比特数据{HB、SB1～SB5}和LLR值。索引0～25的LLR值是对于内部比特有效的LLR值，是与内部比特对应地设定的LLR值。索引26～31的LLR值是对于内部比特无效的LLR值。进一步，索引32～57的LLR值是对于外部比特有效的LLR值，是与外部比特对应地设定的LLR值。索引58～63的LLR值是对于外部比特无效的LLR值。若使用LLR表273C，则能够得到与外部比特和内部比特各自的阈值电压分布的特性相应的LLR值。
接着，存储控制器20进行软比特解码(S39)。存储控制器20使在步骤S37中所设定的软比特数据{HB、SB1～SB5}和在步骤S38中所设定的LLR表273C输入到ECC电路24。ECC电路24使用软比特数据{HB、SB1～SB5}和从LLR表273C提取出的LLR值，进行软比特解码。通过以上，软比特解码的处理结束。
3.3第3实施方式的效果
根据第3实施方式的存储系统1，能够与第1实施方式同样地提高软比特解码的纠正能力。由此，能够提高存储系统1中的纠错处理的可靠性。
进一步，在第3实施方式中，在外部比特和内部比特分别进行Vth追踪和软比特数据的读出。即，对相当于外部比特的存储单元晶体管MT进行Vth追踪，基于通过该Vth追踪求出的读出电压VCGRV来读出软比特数据。并且，设定与外部比特相应的LLR值。同样地，对相当于内部比特的存储单元晶体管MT进行Vth追踪，基于通过该Vth追踪求出的读出电压VCGRV，读出软比特数据。并且，设定与内部比特相应的LLR值。这样，通过在外部比特和内部比特求出适于各自的读出电压VCGRV，读出各自的软比特数据，能够进行精度更高的软比特解码。
4.其他变形例等
在前述的实施方式中，设定与外部单元(或外部比特)或者内部单元(或内部比特)各自相应的LLR值，进行了软比特解码，但存储单元晶体管MT具有的阈值电压特性有时也根据外部单元或者内部单元以外的配置部位而具有预定的规则性。在这样的情况下，也可以根据该配置部位的存储单元晶体管MT具有的特性来设定LLR值。例如，存储单元晶体管MT的配置部位也能够通过列进行区分。由此，也可以根据存储单元晶体管MT属于哪个列，与该列相应地设定LLR值。
进一步，在上述实施方式中，作为半导体存储装置，以NAND型闪速存储器为例来进行了说明，但不限于NAND型闪速存储器，可以应用于其他的全体半导体存储器，进一步能够应用于半导体存储器以外的各种存储装置。另外，只要有可能，则在上述实施方式中说明的流程图也可以对其处理的顺序进行调换。
对本发明的几个实施方式进行了说明，但这些实施方式是作为例子提出的，并非意在限定发明的范围。这些实施方式能够以其他各种各样的方式来实施，能够在不脱离发明的宗旨的范围内进行各种省略、置换、变更。这些实施方式及其变形包含在发明的范围、宗旨内，同样地包含在权利要求书记载的发明及其等同的范围内。

Claims (6)

1.一种存储系统，具备：
半导体存储装置，其包括配置在第1区域的第1存储单元和配置在第2区域的第2存储单元；和
控制器，
所述控制器构成为：
接收来自所述第1存储单元的基于第1读出动作的第1数据、和来自所述第2存储单元的基于所述第1读出动作的第2数据，
接收来自所述第1存储单元的基于与所述第1读出动作不同的第2读出动作的第3数据、和来自所述第2存储单元的基于所述第2读出动作的第4数据，
基于第1信息来设定与所述第1数据和所述第3数据对应的第1值，所述第1信息表示所述第1存储单元配置在所述第1区域，
基于第2信息来设定与所述第2数据和所述第4数据对应的第2值，所述第2信息表示所述第2存储单元配置在所述第2区域，
对于所述第1数据和所述第3数据使用所述第1值进行解码，对于所述第2数据和所述第4数据使用所述第2值进行解码。
2.根据权利要求1所述的存储系统，
所述半导体存储装置具有：
半导体基板；
第1导电层，其配置在半导体基板上；
第2导电层，其配置在所述第1导电层上；
第1绝缘层，其配置在所述半导体基板上，在第1方向上延伸，将所述第1导电层分离并将所述第2导电层分离；以及
第2绝缘层，其配置在所述第1导电层上，在所述第1方向上延伸，将所述第2导电层分离，
所述第1区域和所述第2区域配置在所述第1绝缘层与所述第2绝缘层之间，
所述第2区域距所述第1绝缘层比所述第1区域距所述第1绝缘层远。
3.根据权利要求1所述的存储系统，
所述半导体存储装置具有：
半导体基板；
第1导电层，其配置在半导体基板上；
第2导电层，其配置在所述第1导电层上；
第1绝缘层，其配置在所述半导体基板上，在第1方向上延伸，将所述第1导电层分离并将所述第2导电层分离；
第2绝缘层，其配置在所述第1导电层上，在所述第1方向上延伸，将所述第2导电层分离；以及
第1柱和第2柱，其设置在所述半导体基板上，将所述第1导电层和所述第2导电层贯通，
所述第1柱与所述第1导电层的交叉部分对应于所述第1存储单元，
所述第2柱与所述第1导电层的交叉部分对应于所述第2存储单元，
所述第2柱距所述第1绝缘层比所述第1柱距所述第1绝缘层远。
4.根据权利要求1所述的存储系统，
所述控制器对于所述第1存储单元变更读出电压来进行多个数据读出，取得与所述第1存储单元具有的阈值电压分布的极小位置对应的第1读出电压，
在所述第1读出动作中，使用所述第1读出电压来读出所述第1数据。
5.根据权利要求1所述的存储系统，
在所述第2读出动作中，对于所述第1存储单元使用比所述第1读出电压大第1电压的电压、和比所述第1读出电压小所述第1电压的电压来进行读出，运算所述读出的结果来得到所述第3数据。
6.一种存储系统，具备：
半导体存储装置，其包括配置在第1区域的第1存储单元和配置在第2区域的第2存储单元；和
控制器，
所述控制器构成为：
接收来自所述第1存储单元的基于第1读出动作的第1数据、和来自所述第1存储单元的基于与所述第1读出动作不同的第2读出动作的第2数据，
接收来自所述第2存储单元的基于第3读出动作的第3数据、和来自所述第2存储单元的基于与所述第3读出动作不同的第4读出动作的第4数据，
基于第1信息来设定与所述第1数据和所述第2数据对应的第1值，所述第1信息表示所述第1存储单元配置在所述第1区域，
基于第2信息来设定与所述第3数据和所述第4数据对应的第2值，所述第2信息表示所述第2存储单元配置在所述第2区域，
对于所述第1数据和所述第2数据使用所述第1值来进行解码，对于所述第3数据和所述第4数据使用所述第2值来进行解码。
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