TW202303612A - 記憶體系統及資料管理方法 - Google Patents

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Abstract

在本發明的一實施方式，提供可提升處理能力的記憶體系統及資料管理方法。 依一實施方式時，記憶體系統包含第1記憶體晶片(CP0)與第2記憶體晶片(CP1)，該第1記憶體晶片(CP0)包含具有第1區塊(BLK)及第2區塊的第1平面(PLN0)與具有第3區塊及第4區塊的第2平面(PLN1)，該第2記憶體晶片(CP1)包含具有第5區塊及第6區塊的第3平面(PLN0)與具有第7區塊及第8區塊的第4平面(PLN1)。記憶體控制器作為使用者資料的記憶區域而將第1區塊與第3區塊的組合設定為第1群組(BU)，並將第5區塊與第7區塊的組合設定為第2群組(BU)，且作為管理資料的記憶區域而設定第2區塊、第4區塊、第6區塊及第8區塊。

Description

記憶體系統及資料管理方法
本發明之實施方式涉及記憶體系統及資料管理方法。 [關聯案] 本案根據日本特願2021-48688號(申請日：2021年3月23日)主張優先權。本案透過參照此基礎案從而包含基礎案的全部的內容。
已知一種使用了SSD(Solid State Drive)的記憶體系統，該SSD搭載了NAND型快閃記憶體等的非揮發性半導體記憶體。
在本發明的一實施方式，提供可提升處理能力的記憶體系統及資料管理方法。 涉及一實施方式的記憶體系統包含：第1記憶體晶片，其含有包含第1記憶體單元陣列的第1平面及包含第2記憶體單元陣列的第2平面，前述第1記憶體單元陣列具有分別包含複數個記憶體單元的第1區塊及第2區塊，前述第2記憶體單元陣列具有分別包含複數個記憶體單元的第3區塊及第4區塊；第2記憶體晶片，其含有包含第3記憶體單元陣列的第3平面及包含第4記憶體單元陣列的第4平面，前述第3記憶體單元陣列具有分別包含複數個記憶體單元的第5區塊及第6區塊，前述第4記憶體單元陣列具有分別包含複數個記憶體單元的第7區塊及第8區塊；以及記憶體控制器，其控制第1記憶體晶片及第2記憶體晶片。記憶體控制器作為從外部接收的使用者資料的記憶區域而將在第1記憶體晶片之第1平面的第1區塊與第2平面的第3區塊的組合設定為第1群組，並將在第2記憶體晶片之第3平面的第5區塊與第4平面的第7區塊的組合設定為第2群組，且作為管理資料的記憶區域方面而設定第2區塊、第4區塊、第6區塊及第8區塊。
以下，就實施方式參照圖式進行說明。圖式為示意性者。另外，於以下的說明，就具有大致相同的功能及構成的構成要件，標注相同符號。構成參考符號的文字之後的數字用於區別具有同樣的構成的要件彼此。 在以下，就涉及實施方式的記憶體系統進行說明。 1 構成 1. 1 記憶體系統的構成 首先，參照圖1而就記憶體系統1的整體構成的一例進行說明。 記憶體系統1包含至少一個記憶裝置2。記憶裝置2為例如SSD(Solid State Drive)。記憶裝置2連接於主機裝置。主機裝置為控制記憶體系統1的資訊處理裝置。記憶裝置2包含非揮發性記憶體10及記憶體控制器20。 非揮發性記憶體10為非揮發性的記憶體。 記憶體控制器20為例如SoC(System On a Chip)。記憶體控制器20基於來自主機裝置的要求(命令)而控制非揮發性記憶體10。記憶體控制器20對非揮發性記憶體10命令資料的讀取動作、寫入動作及消去動作等。另外，記憶體控制器20的各功能可利用專用電路而實現，亦可處理器透過執行韌體從而實現。 接著，就非揮發性記憶體10的內部構成進行說明。非揮發性記憶體10包含複數個記憶體晶片CP。含於非揮發性記憶體10中的記憶體晶片CP的個數為任意。圖1中，非揮發性記憶體10包含16個記憶體晶片CP0~CP15。 記憶體晶片CP為例如NAND型快閃記憶體。記憶體晶片CP可非揮發地記憶資料。複數個記憶體晶片CP可彼此獨立而動作。記憶體晶片CP經由NAND匯流排NB而與記憶體控制器20連接。另外，NAND匯流排NB的條數及連接於1個NAND匯流排NB的記憶體晶片CP的個數為任意。圖1中，記憶體晶片CP0、CP1、CP2、及CP3經由NAND匯流排NB0而連接於記憶體控制器20。記憶體晶片CP4、CP5、CP6、及CP7經由NAND匯流排NB1而連接於記憶體控制器20。記憶體晶片CP8、CP9、CP10、及CP11經由NAND匯流排NB2而連接於記憶體控制器20。記憶體晶片CP12、CP13、CP14、及CP15經由NAND匯流排NB3而連接於記憶體控制器20。 接著，就記憶體控制器20的內部構成進行說明。記憶體控制器20包含主機介面電路210、處理器(CPU；central processing unit)220、ROM(Read Only Memory)230、內建記憶體(RAM；Random Access Memory)240、緩衝記憶體250及NAND介面電路260。於記憶體控制器20內，設有記憶體匯流排MB。主機介面電路210、CPU220、ROM230、RAM240、緩衝記憶體250、及NAND介面電路260連接於記憶體匯流排MB。 主機介面電路210為掌管與主機裝置的通訊的硬體介面。例如，主機介面電路210將從主機裝置接收的命令轉送至CPU220。主機介面電路210將從主機裝置接收的資料轉送至緩衝記憶體250。以下，將從主機裝置接收的資料記載為「使用者資料」。此外，主機介面電路210基於CPU220的命令將緩衝記憶體250內的資料等轉送至主機裝置。 CPU220為記憶體控制器20的控制電路。CPU220控制記憶體控制器20整體的動作。更具體而言，CPU220控制主機介面電路210、ROM230、RAM240、緩衝記憶體250及NAND介面電路260。例如，CPU220從主機裝置接收寫入要求。CPU220基於寫入要求而發行寫入指令。CPU220將寫入指令發送至NAND介面電路260。CPU220從主機裝置接收讀取要求的情況下亦同。此外，CPU220管理非揮發性記憶體10的記憶體空間。 ROM230為讀取專用的半導體記憶體。於ROM230，記憶有韌體(控制程式)等。韌體由CPU220執行。 RAM240為例如DRAM(Dynamic Random Access Memory)等的半導體記憶體。例如，於RAM240，從ROM230讀取的韌體被展開。此外，RAM240被作為CPU220的作業區域而使用。 於RAM240，設有快取區域。快取區域例如為暫時記憶管理資料的區域。管理資料為有關於記憶裝置2的資訊。有關於記憶裝置2的資訊例如為各種控制程式、記憶體晶片CP的資訊、各種設定參數及各種表。各種表方面，包含使用者資料用表及管理資料用表。使用者資料用表用於使用者資料的管理。管理資料用表用於管理資料的管理。例如，使用者資料用表及管理資料用表在電源導通時被作為管理資料而從非揮發性記憶體10讀取至RAM240。例如，RAM240內的使用者資料用表及管理資料用表被更新的情況下，使用者資料用表及管理資料用表被作為管理資料而發送至非揮發性記憶體10。 緩衝記憶體250為揮發性的半導體記憶體。緩衝記憶體250暫時記憶讀取資料及寫入資料等。讀取資料為從非揮發性記憶體10讀取的資料。寫入資料為被要求往非揮發性記憶體10的寫入的資料。 NAND介面電路260為掌管記憶體控制器20與非揮發性記憶體10的通訊的硬體介面。在圖1之例，NAND介面電路260具有4個通道CH0、CH1、CH2及CH3。並且，於通道CH0、CH1、CH2及CH3分別連接4個NAND匯流排NB0、NB1、NB2及NB3。例如，NAND介面電路260從CPU220接收對於非揮發性記憶體10之命令。NAND介面電路260基於命令而選擇1個或複數個通道CH。NAND介面電路260在寫入動作時經由選擇的通道CH而對非揮發性記憶體10轉送寫入動作的控制訊號、指令、位址及寫入資料。此外，NAND介面電路260在讀取動作時經由選擇的通道CH而對非揮發性記憶體10發送讀取動作的控制訊號、指令及位址。NAND介面電路260對緩衝記憶體250轉送讀取資料。 1. 2 記憶體晶片的內部構成 接著，參照圖2就記憶體晶片CP的內部構成的一例進行說明。圖2為就記憶體晶片CP的基本的構成進行繪示的區塊圖。另外，在圖2之例，透過箭頭線示出各區塊的連接的一部分。其中，各區塊間的連接不限定於此。 記憶體晶片CP包含記憶體核心部100與周邊電路部110。 記憶體核心部100為在記憶體晶片CP中的動作之中心部。 周邊電路部110為設於記憶體核心部100的周邊的電路部。 接著，就記憶體核心部100的內部構成進行說明。記憶體核心部100例如包含2個平面PLN0及PLN1。另外，平面PLN不限定於2個。平面PLN可為1個，亦可為3個以上。平面PLN為進行資料的寫入動作及讀取動作的單元。平面PLN0及PLN1可彼此獨立而動作。此外，平面PLN0及PLN1亦可並列地動作。將使用者資料寫入至記憶體晶片CP的情況下，記憶體晶片CP內的全部的平面PLN的寫入動作被並列而執行。此外，將管理資料寫入至記憶體晶片CP的情況下，可任一個平面PLN的寫入動作被執行，亦可複數個平面PLN的寫入動作被並列而執行。 接著，就平面PLN的內部構成進行說明。在以下，就平面PLN0及PLN1為相同的構成之情況進行說明。另外，各平面PLN的構成亦可為不同。各平面PLN包含記憶體單元陣列101、橫列解碼器102及感測放大器103。在以下的說明，限定於平面PLN0的情況下，記載為記憶體單元陣列101_0、橫列解碼器102_0及感測放大器103_0。此外，限定於平面PLN1的情況下，記載為記憶體單元陣列101_1、橫列解碼器102_1及感測放大器103_1。 記憶體單元陣列101為被排列的複數個記憶體單元電晶體的集合。記憶體單元陣列101例如具備4個區塊BLK0、BLK1、BLK2及BLK3。另外，記憶體單元陣列101內的區塊BLK的個數為任意。區塊BLK例如為使資料被總括而消去的複數個記憶體單元電晶體的集合。亦即，區塊BLK為資料的消去單位。區塊BLK的構成的細節方面後述之。 本實施方式的記憶體單元陣列101作為記憶體的空間區域而包含使用者區域與系統區域。使用者區域為使用者資料被記憶的區域。系統區域為管理資料被記憶的區域。系統區域為主機裝置無法存取的區域。在本實施方式，各區塊BLK被分配給使用者區域或系統區域中的任一者。使用者區域及系統區域的分配方面後述之。 在以下的說明，限定於平面PLN0的情況下，將區塊BLK0、BLK1、BLK2、及BLK3分別記載為區塊BLK0_0、BLK1_0、BLK2_0及BLK3_0。此外，限定於平面PLN1的情況下，將區塊BLK0、BLK1、BLK2、及BLK3分別記載為區塊BLK0_1、BLK1_1、BLK2_1及BLK3_1。 橫列解碼器102為橫列位址的解碼器電路。橫列位址為從記憶體控制器20接收的位址資訊。橫列解碼器102基於解碼結果而選擇記憶體單元陣列101內中的任一個區塊BLK。橫列解碼器102將電壓施加於選擇的區塊BLK的橫列方向的佈線(後述的字線及選擇閘線)。 感測放大器103為讀取及寫入電路。感測放大器103在讀取動作時從記憶體單元陣列101讀取資料。此外，感測放大器103在寫入動作時將對應於寫入資料的電壓施加於記憶體單元陣列101。 接著，就周邊電路部110的內部構成進行說明。周邊電路部110包含定序器111及電壓產生電路112。 定序器111為記憶體晶片CP的控制電路。定序器111控制記憶體晶片CP整體的動作。更具體而言，定序器111在寫入動作、讀取動作及消去動作之際，控制電壓產生電路112以及各平面PLN的橫列解碼器102及感測放大器103等。 電壓產生電路112為記憶體晶片CP使用的電壓的產生電路。電壓產生電路112予以產生使用於寫入動作、讀取動作及消去動作的電壓。電壓產生電路112將電壓供應至橫列解碼器102及感測放大器103等。 1. 3 記憶體單元陣列的電路構成 接著，參照圖3，就記憶體單元陣列101的電路構成的一例進行說明。另外，圖3之例示出1個區塊BLK的電路構成。 區塊BLK例如包含4個串單元SU0~SU3。另外，含於區塊BLK中的串單元SU的個數為任意。串單元SU例如為在寫入動作或讀取動作中總括而選擇的複數個NAND串NS的集合。 接著，就串單元SU的內部構成進行說明。串單元SU包含複數個NAND串NS。NAND串NS為串聯連接的複數個記憶體單元電晶體的集合。以下，亦將「NAND串NS」記載為「記憶體串」。串單元SU內的複數個NAND串NS連接於位元線BL0~BLn(n為1以上的整數)中的任一者。 接著，就NAND串NS的內部構成進行說明。各NAND串NS包含複數個記憶體單元電晶體MC和選擇電晶體ST1及ST2。在圖3之例，NAND串NS包含8個記憶體單元電晶體MC0~MC。 記憶體單元電晶體MC為非揮發地記憶資料的記憶體元件。記憶體單元電晶體MC包含控制閘及電荷儲存層。記憶體單元電晶體MC可為MONOS(Metal-Oxide-Nitride-Oxide-Silicon)型，亦可為FG(Floating Gate)型。MONOS型在電荷儲存層方面使用絕緣層。FG型在電荷儲存層方面使用導電體層。 選擇電晶體ST1及ST2為切換元件。選擇電晶體ST1及ST2分別使用於在各種動作時之串單元SU的選擇。 NAND串NS內的選擇電晶體ST2、記憶體單元電晶體MC0~MC7及選擇電晶體ST1的電流路徑被串聯連接。選擇電晶體ST1的汲極連接於位元線BL。選擇電晶體ST2的源極連接於源極線SL。 相同的區塊BLK內的記憶體單元電晶體MC0~MC7的控制閘分別共通地連接於字線WL0~WL7。更具體而言，例如區塊BLK包含4個串單元SU0~SU3。並且，各串單元SU分別包含複數個記憶體單元電晶體MC0。區塊BLK內的複數個記憶體單元電晶體MC0的控制閘共通地連接於1個字線WL0。記憶體單元電晶體MC1~MC7亦同。 串單元SU內的複數個選擇電晶體ST1的閘極共通地連接於1個選擇閘線SGD。更具體而言，串單元SU0內的複數個選擇電晶體ST1的閘極共通地連接於選擇閘線SGD0。串單元SU1內的複數個選擇電晶體ST1的閘極共通地連接於選擇閘線SGD1。串單元SU2內的複數個選擇電晶體ST1的閘極共通地連接於選擇閘線SGD2。串單元SU3內的複數個選擇電晶體ST1的閘極共通地連接於選擇閘線SGD3。 區塊BLK內的複數個選擇電晶體ST2的閘極共通地連接於選擇閘線SGS。 字線WL0~WL7、選擇閘線SGD0~SGD3及選擇閘線SGS分別連接於平面PLN內的橫列解碼器102。 位元線BL共通地連接於各區塊BLK的各串單元SU內的1個NAND串NS。對於連接於1個位元線BL的複數個NAND串NS，分配相同的直行位址。各位元線BL連接於平面PLN內的感測放大器103。 源極線SL例如在複數個區塊BLK間被共有。 在1個串單元SU內連接於共通的字線WL的複數個記憶體單元電晶體MC的集合例如記載為「記憶體單元CU」。例如，記憶體單元電晶體MC記憶1位元資料的情況下，記憶體單元CU的記憶容量定義為「1頁面資料」。記憶體單元CU可基於記憶體單元電晶體MC記憶的資料的位元數而有2頁面資料以上的記憶容量。 2 資料管理 接著，就記憶體系統1中的資料管理進行說明。在本實施方式，於非揮發性記憶體10，使用者區域(使用者資料)與系統區域(管理資料)在區塊BLK的管理方法上不同。 2. 1 使用者資料的管理方法 首先，參照圖4及圖5，就使用者資料的管理的一例進行說明。圖4為就分配給使用者區域及系統區域的區塊BLK的構成的一例進行繪示的圖。圖5為使用者資料用表的一例。 主機裝置在使用者資料的寫入動作中有時指定寫入目的地的通道CH及記憶體晶片CP。如此的情況下，記憶體系統1有時從主機裝置被期待記憶體晶片CP中的最大的處理性能(處理速度)。例如，記憶體晶片CP內的全部的平面PLN並列地執行寫入動作的情況下，記憶體晶片CP中的處理速度成為最大。以下，於記憶體晶片CP，將並列地執行動作的平面PLN的個數記載為「並列度」。為此，記憶體控制器20以可使處理速度為最大的方式將各平面PLN的區塊BLK分配給使用者區域。換言之，在使用者區域，以並列度成為最大的方式而構成區塊管理單位。 如示於圖4，例如記憶體晶片CP包含2個平面PLN0及PLN1的情況下，並列而執行平面PLN0及PLN1的寫入動作。據此，可使記憶體晶片CP中的處理速度成為最大。為此，記憶體控制器20在使用者區域以區塊單元BU為區塊管理單位。區塊單元BU方面，將從記憶體晶片CP內的全部的平面PLN各選擇1個的複數個區塊BLK構成為1個組(群組)。因此，含於1個區塊單元BU中的區塊BLK的個數依存於記憶體晶片CP內的平面PLN的個數。在圖4之例，區塊單元BU包含平面PLN0中的任一區塊BLK與平面PLN1中的任一區塊BLK。此外，例如，記憶體晶片CP包含3個平面PLN的情況下，於1個區塊單元BU包含從各平面PLN收集的3個區塊BLK。記憶體控制器20在構成區塊單元BU之際選擇有效區塊BLK。有效區塊BLK為可正常地執行寫入動作的區塊BLK。另一方面，記憶體控制器20不選擇壞塊BLK作為區塊單元BU。壞塊BLK為因無法正常地執行寫入動作而被無效化的區塊BLK。 記憶體控制器20選擇區塊單元BU而執行使用者資料的寫入動作。據此，於記憶體晶片CP可執行基於最大並列度之並列動作。 另外，各記憶體晶片CP之區塊單元BU的個數為任意，可分別不同。在圖4之例，於各記憶體晶片CP內設有2個區塊單元BU。 如示於圖5，記憶體控制器20於使用者資料用表例如按區塊單元BU分配管理ID。更具體而言，例如，對管理ID_0001，分配了連接於通道CH0的記憶體晶片CP0的平面PLN0的區塊BLK0_0及平面PLN1的區塊BLK0_1。此外，對管理ID_0002，分配了連接於通道CH0的記憶體晶片CP0的平面PLN0的區塊BLK1_0及平面PLN1的區塊BLK1_1。對管理ID_0003，分配了連接於通道CH0的記憶體晶片CP1的平面PLN0的區塊BLK0_0及平面PLN1的區塊BLK0_1。對管理ID_0004，分配了連接於通道CH0的記憶體晶片CP1的平面PLN0的區塊BLK1_0及平面PLN1的區塊BLK1_1。對管理ID_0005，分配了連接於通道CH0的記憶體晶片CP2的平面PLN0的區塊BLK1_0及平面PLN1的區塊BLK0_1。對管理ID_0006，分配了連接於通道CH0的記憶體晶片CP2的平面PLN0的區塊BLK2_0及平面PLN1的區塊BLK1_1。對管理ID_0031，分配了連接於通道CH3的記憶體晶片CP15的平面PLN0的區塊BLK0_0及平面PLN1的區塊BLK0_1。對管理ID_0032，分配了連接於通道CH3的記憶體晶片CP15的平面PLN0的區塊BLK1_0及平面PLN1的區塊BLK1_1。其他管理ID亦同。 記憶體控制器20可在例如壞塊BLK增加的情況等下更新使用者資料用表。更具體而言，例如，區塊單元BU內的有效區塊BLK成為壞塊BLK的情況下，記憶體控制器20使包含壞塊BLK的區塊單元BU從使用者區域轉移至系統區域。此時，記憶體控制器20更新使用者資料用表及管理資料用表。 記憶體控制器20在例如從主機裝置接收到已指定通道CH及記憶體晶片CP的寫入要求的情況下，選擇指定的記憶體晶片CP內的區塊單元BU(管理ID)。並且，記憶體控制器20執行往選擇的區塊單元BU的寫入動作。以下，將選擇的區塊單元BU記載為「選擇區塊單元BU」。更具體而言，例如，記憶體控制器20從主機裝置接收指定了記憶體晶片CP0的寫入要求。此情況下，記憶體控制器20選擇對應於記憶體晶片CP0的管理ID_0001及0002中的任一區塊單元BU。並且，記憶體控制器20執行往選擇區塊單元BU的寫入動作。此外，記憶體控制器20從主機裝置接收無記憶體晶片CP的指定的寫入要求的情況下，選擇任一記憶體晶片CP中的任一區塊單元BU(管理ID)。並且，記憶體控制器20執行往選擇區塊單元BU的寫入動作。 另外，記憶體控制器20可並列地執行複數個通道CH的複數個記憶體晶片CP或1個通道CH的複數個記憶體晶片CP的寫入動作。此情況下，記憶體控制器20可同時選擇複數個區塊單元BU(管理ID)。據此，記憶體控制器20在使用了複數個記憶體晶片CP的寫入動作中獲得最大並列度。 2. 2 管理資料的管理方法 接著，參照圖4及圖6，就管理資料的管理的一例進行說明。圖6為系統區域中的管理資料用表。 管理資料的寫入動作對於基於主機裝置的處理速度的影響小。亦即，管理資料的寫入動作不受基於主機裝置之區塊管理單位(寫入單位)的約束。因此，在系統區域，亦可未構成區塊單元BU。為此，在本實施方式，記憶體控制器20在系統區域執行與使用者區域不同的區塊BLK的管理。 如示於圖4，在記憶體晶片CP內產生壞塊BLK時，記憶體晶片CP內的平面PLN0的有效區塊BLK的個數與平面PLN1的有效區塊BLK的個數變不一致。此結果，在有效區塊BLK的個數多的平面PLN，產生無法用於區塊單元BU的構成的有效區塊BLK。以下，將無法用於區塊單元BU的構成的有效區塊BLK記載為「失業有效區塊BLK」。在本實施方式，記憶體控制器20對系統區域優先分配失業有效區塊BLK及壞塊BLK。例如，將各記憶體晶片CP的各平面PLN的2個區塊BLK分別分配給系統區域。此情況下，在記憶體晶片CP0，平面PLN1的1個壞塊BLK與平面PLN0的1個失業有效區塊BLK被優先被分配給系統區域。並且，在記憶體晶片CP0，進一步分配各平面PLN的1個有效區塊BLK。例如，在記憶體晶片CP1無壞塊BLK。為此，各平面PLN的2個有效區塊BLK被分配給系統區域。在記憶體晶片CP2，在平面PLN0有2個壞塊BLK。為此，平面PLN0的2個壞塊BLK與平面PLN1的2個失業有效區塊BLK被分配給系統區域。在記憶體晶片CP15，在平面PLN0有1個壞塊BLK。為此，平面PLN0的1個壞塊BLK與平面PLN1的1個失業有效區塊BLK被優先分配給系統區域。並且，在記憶體晶片CP15，進一步分配各平面PLN的1個有效區塊BLK。另外，在圖4之例，記憶體控制器20將壞塊BLK分配給系統區域。然而，壞塊BLK為被無效化的區塊BLK。為此，壞塊BLK亦可被從資料區域及系統區域除外。 如示於圖6，記憶體控制器20於管理資料用表例如按區塊BLK分配管理ID。更具體而言，例如，對管理ID_1001分配了連接於通道CH0的記憶體晶片CP0的平面PLN0的區塊BLK2_0。此外，對管理ID_1002，分配了連接於通道CH0的記憶體晶片CP0的平面PLN1的區塊BLK2_1。對管理ID_1003，分配了連接於通道CH0的記憶體晶片CP0的平面PLN0的區塊BLK3_0。對管理ID_1004，分配了連接於通道CH0的記憶體晶片CP0的平面PLN1的壞塊BLK3_1。對管理ID_1005，分配了連接於通道CH0的記憶體晶片CP1的平面PLN0的區塊BLK2_0。對管理ID_1006，分配了連接於通道CH0的記憶體晶片CP1的平面PLN1的區塊BLK2_1。對管理ID_1007，分配了連接於通道CH0的記憶體晶片CP1的平面PLN0的區塊BLK3_0。對管理ID_1008，分配了連接於通道CH0的記憶體晶片CP1的平面PLN1的區塊BLK3_1。對管理ID_1009，分配了連接於通道CH0的記憶體晶片CP2的平面PLN0的壞塊BLK0_0。對管理ID_1010，分配了連接於通道CH0的記憶體晶片CP2的平面PLN1的區塊BLK2_1。對管理ID_1011，分配了連接於通道CH0的記憶體晶片CP2的平面PLN0的壞塊BLK3_0。對管理ID_1012，分配了連接於通道CH0的記憶體晶片CP2的平面PLN1的區塊BLK3_1。此外，對管理ID_1061，分配了連接於通道CH3的記憶體晶片CP15的平面PLN0的區塊BLK2_0。對管理ID_1062，分配了連接於通道CH3的記憶體晶片CP15的平面PLN1的區塊BLK2_1。對管理ID_1063，分配了連接於通道CH3的記憶體晶片CP15的平面PLN0的壞塊BLK3_0。對管理ID_1064，分配了連接於通道CH3的記憶體晶片CP15的平面PLN1的區塊BLK3_1。其他管理ID亦同。 記憶體控制器20可在例如壞塊BLK增加的情況等下更新管理資料用表。 記憶體控制器20可將系統區域整體作為寫入動作的並列單位進行管理。換言之，記憶體控制器20可在執行管理資料的寫入的情況下，選擇複數個區塊BLK(管理ID)而執行寫入動作。據此，記憶體控制器20可在非揮發性記憶體10方面提高並列度而執行寫入動作。例如，記憶體控制器20選擇連接於管理ID_1001的通道CH0的記憶體晶片CP0的平面PLN0的區塊BLK2_0及連接於管理ID_1061的通道CH3的記憶體晶片CP15的平面PLN0的區塊BLK2_0。並且，記憶體控制器20亦可使用選擇的2個區塊BLK而並列地執行寫入動作。選擇複數個記憶體晶片CP而提升寫入動作的並列度，使得可提升處理速度。 3. 寫入動作的流程 接著，參照圖7，就寫入動作的流程的一例進行說明。圖7為寫入動作的流程圖。 如示於圖7，記憶體控制器20首先確認寫入資料是否為使用者資料(S1)。 寫入資料為使用者資料的情況(S1為Yes)下，記憶體控制器20確認從主機裝置是否有寫入目的地的通道CH及記憶體晶片CP的指定(S2)。 有寫入目的地的指定的情況(S2為Yes)下，記憶體控制器20選擇指定的記憶體晶片CP中的任一區塊單元BU。並且，記憶體控制器20執行往指定的記憶體晶片CP的使用者區域的寫入動作(S3)。更具體而言，記憶體控制器20基於使用者資料用表而選擇指定的記憶體晶片CP內的區塊單元BU。接著，記憶體控制器20在選擇區塊單元BU內的各區塊BLK決定記憶體單元CU的位址。記憶體控制器20對選擇的記憶體晶片CP發送寫入指令、位址及使用者資料。例如，記憶體晶片CP包含平面PLN0及PLN1的情況下，於平面PLN0及PLN1並列地執行寫入動作。為此，記憶體控制器20對記憶體晶片CP發送至少2頁面份的使用者資料。因此，記憶體控制器20在收集至少2頁面份的使用者資料後執行寫入動作。在選擇的記憶體晶片CP，基於寫入指令及位址而並列地執行各平面PLN的寫入動作。據此，獲得在記憶體晶片CP之最大的處理速度。 無寫入目的地的指定的情況(S2為No)下，記憶體控制器20基於使用者資料用表而選擇通道CH、記憶體晶片CP及區塊單元BU。並且，記憶體控制器20對選擇的記憶體晶片CP的使用者區域寫入使用者資料(S4)。寫入動作的細節如同S3。 寫入資料非使用者資料的情況(S1為No)下，亦即為管理資料的情況下，記憶體控制器20對任一記憶體晶片CP的系統區域寫入管理資料(S5)。更具體而言，記憶體控制器20基於管理資料用表而選擇至少一個通道CH、記憶體晶片CP、平面PLN及區塊BLK。並且，記憶體控制器20於選擇區塊BLK決定記憶體單元CU的位址。記憶體控制器20對選擇的記憶體晶片CP發送寫入指令、位址及管理資料。在選擇的平面PLN，基於寫入指令及位址而執行寫入動作。 4 涉及本實施方式的功效 依涉及本實施方式的構成時，可提升在記憶體系統之處理能力。就本效果詳述之。 例如，記憶體晶片CP的使用者區域被以區塊單位進行管理的情況下，由於壞塊BLK的影響，使得存在使用者區域內的有效區塊BLK的個數因平面PLN而異的情況。在有效區塊BLK的個數少的平面PLN，可使用於使用者資料的寫入的有效區塊BLK變比其他平面PLN快。如此的情況下，無法從全部的平面PLN選擇有效區塊BLK。為此，變得無法使用記憶體晶片CP內的全部的平面PLN而並列地執行寫入動作。亦即，變得無法以最大並列度而執行寫入動作。為此，寫入動作的處理速度降低。 相對於此，為涉及本實施方式的構成時，可將記憶體晶片CP的使用者區域以區塊單元BU單位進行管理。區塊單元BU各包含1個記憶體晶片CP內的各平面PLN的有效區塊BLK。透過選擇區塊單元BU從而能以最大並列度執行在記憶體晶片CP之使用者資料的寫入動作。據此，可抑制寫入動作的處理速度的降低。 再者，為涉及本實施方式的構成時，可將因壞塊BLK的影響從區塊單元BU的構成失業的有效區塊BLK優先地分配給系統區域。據此，可有效地使用失業有效區塊BLK。為此，可抑制因壞塊BLK導致的記憶體容量的減少的影響。 再者，為涉及本實施方式的構成時，可分使用者區域與系統區域而適用不同的區塊管理方法。例如，系統區域能以區塊單位進行管理。並且，可將系統區域整體作為寫入動作的並列單位進行管理。據此，可在系統區域整體方面選擇複數個記憶體晶片CP而提升寫入動作的並列度。為此，在使用了失業有效區塊BLK的情況下亦可抑制寫入處理速度的降低。 另外，實施方式不限於在上述說明的方式，可進行各種的變形。 上述在實施方式，雖以寫入動作為例就資料的管理方法進行了說明，惟讀取動作的情況亦同。 再者，上述實施方式中的「連接」亦包含使例如電晶體或電阻等其他某物介於之間而間接地連接的狀態。 實施方式為例示，發明的範圍不限定該等實施方式。
1:記憶體系統 2:記憶裝置 10:非揮發性記憶體 20:記憶體控制器 100:記憶體核心部 101:記憶體單元陣列 102:橫列解碼器 103:感測放大器 110:周邊電路部 111:定序器 112:電壓產生電路 210:主機介面電路 220:CPU 230:ROM 240:RAM 250:緩衝記憶體 260:NAND介面電路 BL,BL0~BLn:位元線 BLK,BLK0~BLK3:區塊 BU:區塊單元 CH,CH0~CH3:通道 CP,CP0~CP15:記憶體晶片 CU:記憶體單元 MB:記憶體匯流排 MC,MC0~MC7:記憶體單元電晶體 NB,NB0~NB3:NAND匯流排 NS:NAND串 PLN,PLN0,PLN1:平面 SGD,SGD0~SGD3,SGS:選擇閘線 SL:源極線 ST1,ST2:選擇電晶體 SU,SU0~SU3:儲存單元 WL,WL0~WL7:字線
[圖1]為就涉及實施方式的記憶體系統進行繪示的區塊圖。 [圖2]為就涉及實施方式的記憶體晶片進行繪示的區塊圖。 [圖3]為就涉及實施方式的記憶體單元陣列進行繪示的電路圖。 [圖4]為就涉及實施方式的區塊BLK的構成進行繪示的圖。 [圖5]為涉及實施方式的使用者資料用表。 [圖6]為涉及實施方式的管理資料用表。 [圖7]為涉及實施方式的寫入動作的流程圖。
BLK:區塊
BU:區塊單元
CP0~CP15:記憶體晶片
PLN0,PLN1:平面

Claims (9)

  1. 一種記憶體系統，其具備： 第1記憶體晶片，其含有包含第1記憶體單元陣列的第1平面及包含第2記憶體單元陣列的第2平面，前述第1記憶體單元陣列具有分別包含複數個記憶體單元的第1區塊及第2區塊，前述第2記憶體單元陣列具有分別包含前述複數個記憶體單元的第3區塊及第4區塊； 第2記憶體晶片，其含有包含第3記憶體單元陣列的第3平面及包含第4記憶體單元陣列的第4平面，前述第3記憶體單元陣列具有分別包含前述複數個記憶體單元的第5區塊及第6區塊，前述第4記憶體單元陣列具有分別包含前述複數個記憶體單元的第7區塊及第8區塊；以及 記憶體控制器，其控制前述第1記憶體晶片及第2記憶體晶片； 前述記憶體控制器作為從外部接收的使用者資料的記憶區域而將在前述第1記憶體晶片之前述第1平面的前述第1區塊與前述第2平面的前述第3區塊的組合設定為第1群組，並將在前述第2記憶體晶片之前述第3平面的前述第5區塊與前述第4平面的前述第7區塊的組合設定為第2群組，且作為管理資料的記憶區域方面而設定前述第2區塊、前述第4區塊、前述第6區塊及述第8區塊。
  2. 如請求項1的記憶體系統，其中，前述記憶體控制器將壞塊分配給前述管理資料的前述記憶區域。
  3. 如請求項1或2的記憶體系統，其中，前述記憶體控制器在將前述使用者資料記憶於前述第1群組之際並列地執行在前述第1平面的前述第1區塊的寫入動作與在前述第2平面的前述第3區塊的寫入動作。
  4. 如請求項1或2的記憶體系統，其中，前述記憶體控制器選擇前述第2區塊、前述第4區塊、前述第6區塊及前述第8區塊中的至少一者而記憶前述管理資料。
  5. 如請求項1或2的記憶體系統，其中， 前述第1平面進一步包含連接於前述第1記憶體單元陣列的第1橫列解碼器及第1感測放大器， 前述第2平面進一步包含連接於前述第2記憶體單元陣列的第2橫列解碼器及第2感測放大器。
  6. 一種資料管理方法，其作為從外部接收的使用者資料的記憶區域，在含有包含第1記憶體單元陣列的第1平面與包含第2記憶體單元陣列的第2平面的第1記憶體晶片中設定第1群組，前述第1記憶體單元陣列具有分別包含複數個記憶體單元的第1區塊及第2區塊，前述第2記憶體單元陣列具有分別包含前述複數個記憶體單元的第3區塊及第4區塊，前述第1群組為前述第1平面的前述第1區塊與前述第2平面的前述第3區塊的組合， 作為前述使用者資料的前述記憶區域，在含有包含第3記憶體單元陣列的第3平面與包含第4記憶體單元陣列的第4平面的第2記憶體晶片中設定第2群組，前述第3記憶體單元陣列具有分別包含前述複數個記憶體單元的第5區塊及第6區塊，前述第4記憶體單元陣列具有分別包含前述複數個記憶體單元的第7區塊及第8區塊，前述第2群組為前述第3平面的前述第5區塊與前述第4平面的前述第7區塊的組合， 作為管理資料的記憶區域，設定前述第2區塊、前述第4區塊、前述第6區塊及前述第8區塊。
  7. 如請求項6的資料管理方法，其中，將壞塊分配給前述管理資料的前述記憶區域。
  8. 如請求項6或7的資料管理方法，其中，在將前述使用者資料記憶於前述第1群組之際並列地執行在前述第1平面的前述第1區塊的寫入動作與在前述第2平面的前述第3區塊的寫入動作。
  9. 如請求項6或7的資料管理方法，其中，選擇前述第2區塊、前述第4區塊、前述第6區塊及前述第8區塊中的至少一者而記憶前述管理資料。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6684289B1 (en) * 2000-11-22 2004-01-27 Sandisk Corporation Techniques for operating non-volatile memory systems with data sectors having different sizes than the sizes of the pages and/or blocks of the memory
US6763424B2 (en) * 2001-01-19 2004-07-13 Sandisk Corporation Partial block data programming and reading operations in a non-volatile memory
US7506098B2 (en) * 2006-06-08 2009-03-17 Bitmicro Networks, Inc. Optimized placement policy for solid state storage devices
US8706950B2 (en) 2008-03-01 2014-04-22 Kabushiki Kaisha Toshiba Memory system
US8239614B2 (en) * 2009-03-04 2012-08-07 Micron Technology, Inc. Memory super block allocation
JP2012173778A (ja) * 2011-02-17 2012-09-10 Sony Corp 管理装置、および管理方法
US8924820B2 (en) * 2012-07-27 2014-12-30 Kabushiki Kaisha Toshiba Memory controller, semiconductor memory system, and memory control method
JP5994647B2 (ja) 2013-01-11 2016-09-21 三菱電機株式会社 データ記録装置、及びデータ記録方法
TWI573148B (zh) 2013-08-02 2017-03-01 東芝股份有限公司 A controller, a memory system, and a memory device
TWI726475B (zh) * 2017-09-22 2021-05-01 慧榮科技股份有限公司 快閃記憶體的資料內部搬移方法以及使用該方法的裝置
US11487652B2 (en) * 2018-04-23 2022-11-01 Micron Technology, Inc. Host logical-to-physical information refresh
KR20190128284A (ko) * 2018-05-08 2019-11-18 에스케이하이닉스 주식회사 메모리 시스템 및 메모리 시스템의 동작방법
JP7109992B2 (ja) * 2018-05-22 2022-08-01 キオクシア株式会社 メモリシステムおよび制御方法
US10748462B2 (en) 2018-05-29 2020-08-18 Shenzhen China Star Optoelectronics Technology Co., Ltd. Hardware controller of NAND device, control method and liquid crystal display
TWI684988B (zh) * 2018-10-03 2020-02-11 慧榮科技股份有限公司 錯誤處置方法以及資料儲存裝置及其控制器
TWI752784B (zh) * 2019-03-04 2022-01-11 慧榮科技股份有限公司 非對稱型平面管理方法以及資料儲存裝置及其控制器
US11354231B2 (en) * 2019-05-30 2022-06-07 Silicon Motion, Inc. Method for performing access management of memory device with aid of information arrangement, associated memory device and controller thereof, associated electronic device
US10811075B1 (en) * 2019-08-19 2020-10-20 Silicon Motion, Inc. Method for performing access control regarding quality of service optimization of memory device with aid of machine learning, associated memory device and controller thereof
US11243596B2 (en) * 2019-08-26 2022-02-08 Micron Technology, Inc. Architecture-based power management for a memory device

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