JP7102304B2 - メモリシステム - Google Patents

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Description

実施形態は、概してメモリシステムに関する。
半導体メモリと半導体メモリを制御するコントローラを含んだメモリシステムが知られている。
特許第６２９７２０１号公報
高性能なメモリシステムを提供しようとするものである。
一実施形態によるメモリシステムは、記憶装置とコントローラとを含む。記憶装置は、第１ストリングおよび第２ストリングを含む。上記第１ストリングは、直列接続された第１セルトランジスタおよび第２セルトランジスタと、第１トランジスタと、を含む。上記第２ストリングは、第３セルトランジスタと第２トランジスタとを含む。上記第２トランジスタのゲートは上記第１トランジスタのゲートから独立している。コントローラは、上記第１セルトランジスタを第１目的閾値電圧より低い閾値電圧にする第１書き込みを行い、上記第１書き込みの後に上記第２セルトランジスタを第２目的閾値電圧より高い閾値電圧にする第２書き込みを行い、上記第２書き込みの後に上記第１セルトランジスタを上記第１目的閾値電圧より高い閾値電圧にする第３書き込みを行い、上記第３書き込みの後に上記第３セルトランジスタに第４書き込みを行うように構成されている。上記第１ストリングは、上記第２セルトランジスタに上記第１セルトランジスタの反対側で接続された第４セルトランジスタと、上記第４セルトランジスタに上記第２セルトランジスタの反対側で接続された第５セルトランジスタと、をさらに含む。上記コントローラは、上記第４書き込みの後に、上記第４セルトランジスタに書き込みを行うことなく上記第５セルトランジスタに書き込みを行うように構成されている。
第１実施形態のメモリシステム中の要素および接続、ならびに関連する要素を示すブロック図である。 第１実施形態のメモリセルアレイ中のいくつかの要素および接続の例を示す図である。 第１実施形態のブロックの要素および接続、ならびに関連する要素を示す図である。 第１実施形態のメモリセルトランジスタ当たり４ビットのデータを保持するメモリセルトランジスタの閾値電圧の分布を示す図である。 第１実施形態でのプログラムの間のいくつかの配線に印加される電圧を時間に沿って示す図である。 第１実施形態の第１書き込みによるメモリセルトランジスタの閾値電圧分布の変化を示す図である。 第１実施形態の第２書き込みによるメモリセルトランジスタの閾値電圧分布の変化を示す図である。 １ステップ書き込みによるセルユニットの状態の遷移を示す図である。 第１実施形態の２ステップ書き込みによるセルユニットの状態の遷移を示す図である。 第１実施形態でのデータ書き込みの順序を示す図である。 第１実施形態の書き込みの間にメモリコントローラに保持されている書き込みデータを示す図である。 参考用の例でのデータ書き込みの順序を示す図である。 参考用の例での書き込みの間にメモリコントローラに保持されている書き込みデータを示す図である。 第２実施形態の１ステップ書き込みによるメモリセルトランジスタの閾値電圧の分布の変化を示す図である。 第２実施形態のストリングユニットセットを示す図である。 第２実施形態でのデータ書き込みの方法を示す図である。 第２実施形態でのデータ書き込みの方法を示す図である。 第２実施形態の第１単位書き込みの間の一状態を示す図である。 第２実施形態での書き込み中の１ストリングの一状態を示す図である。 第２実施形態で起こり得るディスターブのタイプを示す図である。 第３実施形態の１ステップ書き込みによるメモリセルトランジスタＭＴの閾値電圧の分布の変化を示す図である。 第３実施形態でのデータ書き込みの方法を示す図である。 第４実施形態でのデータ書き込みの方法を示す図である。 第４実施形態のメモリシステムでのディスターブを示す図である。 第４実施形態の変形例でのデータ書き込み方法を示す図である。
以下に実施形態が図面を参照して記述される。以下の記述において、略同一の機能および構成を有する構成要素は同一符号を付され、繰り返しの説明は省略される場合がある。ある実施形態についての記述は全て、明示的にまたは自明的に排除されない限り、別の実施形態の記述としても当てはまる。
各機能ブロックは、ハードウェア、コンピュータソフトウェアのいずれかまたは両者を組み合わせたものとして実現することができる。このため、各機能ブロックがこれらのいずれでもあることが明確となるように、概してそれらの機能の観点から記述される。各機能ブロックが、以下の例のように区別されていることは必須ではない。例えば、一部の機能が例示の機能ブロックとは別の機能ブロックによって実行されてもよい。さらに、例示の機能ブロックがさらに細かい機能サブブロックに分割されていてもよい。
また、実施形態の方法のフローにおけるいずれのステップも、例示の順序に限定されず、そうでないと示されない限り、例示の順序とは異なる順序でおよび（または）別のステップと並行して起こることが可能である。
本明細書および特許請求の範囲において、ある第１要素が別の第２要素に「接続されている」とは、第１要素が直接的または常時あるいは選択的に導電性となる要素を介して第２要素に接続されていることを含む。
＜第１実施形態＞
＜１．１．構造（構成）＞
図１は、第１実施形態のメモリシステム中の要素および接続、ならびに関連する要素を示す。図１に示されるように、メモリシステム５は、ホスト装置３により制御され、半導体メモリ１およびメモリコントローラ２を含む。メモリシステム５は、例えば、ＳＳＤ（solid state drive）またはＳＤＴＭカード等であることが可能である。
半導体メモリ１は、メモリコントローラ２により制御される。メモリコントローラ２は、ホスト装置３から命令を受け取り、受け取られた命令に基づいて半導体メモリ１を制御する。
＜１．１．１．メモリコントローラ＞
メモリコントローラ２は、ホストインターフェイス２１、ＣＰＵ（central processing unit）２２、ＲＡＭ（random access memory）２３、ＲＯＭ（read only memory）２４、メモリインターフェイス２５、ＥＣＣ（error correction code）回路２６を含む。ＲＯＭ２４に格納されていてＲＡＭ２３上にロードされたファームウェア（プログラム）がＣＰＵ２２によって実行されることによって、メモリコントローラ２は種々の動作、およびホストインターフェイス２１ならびにメモリインターフェイス２５の機能の一部を実行する。ＲＡＭ２３は、さらに、データを一時的に保持し、バッファメモリおよびキャッシュメモリとして機能する。
ホストインターフェイス２１は、バスを介してホスト装置３と接続され、メモリコントローラ２とホスト装置３との通信を司る。メモリインターフェイス２５は、半導体メモリ１と接続され、メモリコントローラ２と半導体メモリ１との通信を司る。
ＥＣＣ回路２６は、半導体メモリ１に書き込まれるデータおよび半導体メモリ１からリードされたデータに対して、誤りの検出および訂正に必要な処理を行う。具体的には、ＥＣＣ回路２６は、半導体メモリ１に書き込まれるデータ（実書き込みデータ）の誤り訂正のための冗長データを生成する。生成された冗長データと実書き込みデータは、書き込みデータとして半導体メモリ１に書き込まれる。また、ＥＣＣ回路２６は、半導体メモリ１からリードされたデータの中の誤りを検出し、誤りがある場合に誤りの訂正を試みる。
＜１．１．２．半導体メモリ＞
半導体メモリ１は、メモリセルアレイ１１、入出力回路１２、シーケンサ１３、ドライバ１５、センスアンプ１６、およびロウデコーダ１９等の要素を含む。
メモリセルアレイ１１は複数のメモリブロック（ブロック）ＢＬＫ（ＢＬＫ０、ＢＬＫ１、…）を含む。各ブロックＢＬＫは複数のストリングユニットＳＵ（ＳＵ０、ＳＵ１、…）の集合である。各ストリングユニットＳＵは複数のＮＡＮＤストリング（ストリング）ＳＴＲ（ＳＴＲ０、ＳＴＲ１、…）（図示せず）の集合である。ストリングＳＴＲは、複数のメモリセルトランジスタＭＴを含む。
入出力回路１２は、ＮＡＮＤバスを介してメモリコントローラ２と接続されている。ＮＡＮＤバスは、複数の制御信号および８ビットの幅の信号ＤＱを伝送する。制御信号は、信号￣ＣＥ、ＣＬＥ、ＡＬＥ、￣ＷＥ、￣ＲＥ、￣ＷＰ、およびデータストローブ信号ＤＱＳならびに￣ＤＱＳを含む。符号「￣」は、反転論理を示す。入出力回路１２は、信号ＤＱを受け取り、信号ＤＱを送信する。入出力回路１２は、メモリコントローラ２から制御信号を受け取り、制御信号に基づいて、信号ＤＱを取り込み、また出力する。信号ＤＱは、コマンド（ＣＭＤ）、書き込みデータまたはリードデータ（ＤＡＴ）、アドレス（ＡＤＤ）、ステータス（ＳＴＡ）等を含む。
シーケンサ１３は、入出力回路１２からコマンドＣＭＤおよびアドレスＡＤＤを受け取り、コマンドＣＭＤおよびアドレスＡＤＤに基づいて、ドライバ１５、センスアンプ１６、およびロウデコーダ１９を制御する。
ドライバ１５は、複数の電位のうちの選択されたものをロウデコーダ１９に供給する。ロウデコーダ１９は、ドライバ１５から種々の電位を受け取り、入出力回路１２からアドレスＡＤＤを受け取り、受け取られたアドレスＡＤＤに基づいて選択された１つのブロックＢＬＫにドライバ１５からの電位を転送する。
センスアンプ１６は、メモリセルトランジスタＭＴの状態をセンスし、センスされた状態に基づいてリードデータを生成し、また、書き込みデータをメモリセルトランジスタＭＴに転送する。
＜１．１．３．メモリセルアレイ＞
図２は、第１実施形態のメモリセルアレイ１１中のいくつかの要素および接続の例を示し、１つのブロックＢＬＫ０の要素および接続、ならびに関連する要素を示す。複数のブロックＢＬＫ、例えば全てのブロックＢＬＫは、みな図２に示される要素および接続を含む。
１つのブロックＢＬＫは、複数（例えば４つ）のストリングユニットＳＵ０～ＳＵ３を含む。
ｐ（ｐは自然数）本のビット線ＢＬ０～ＢＬ（ｐ－１）の各々は、各ブロックＢＬＫにおいて、ストリングユニットＳＵ０～ＳＵ３の各々からの１つのストリングＳＴＲと接続されている。
各ストリングＳＴＲは、１つの選択ゲートトランジスタＳＴ、複数（例えば８つ）のメモリセルトランジスタＭＴ（ＭＴ０～ＭＴ７）、および１つの選択ゲートトランジスタＤＴ（ＤＴ０、ＤＴ１、ＤＴ２、またはＤＴ３）を含む。トランジスタＳＴ、ＭＴ、およびＤＴは、この順で、ソース線ＣＥＬＳＲＣと１つのビット線ＢＬとの間に直列に接続されている。メモリセルトランジスタＭＴは、制御ゲート電極（ワード線ＷＬ）、および周囲から絶縁された電荷蓄積層を含み、電荷蓄積層中の電荷の量に基づいてデータを不揮発に保持することができる。
相違する複数のビット線ＢＬとそれぞれ接続された複数のストリングＳＴＲは１つのストリングユニットＳＵを構成する。各ストリングユニットＳＵにおいて、メモリセルトランジスタＭＴ０～ＭＴ７の制御ゲート電極は、ワード線ＷＬ０～ＷＬ７とそれぞれ接続されている。さらに、各ブロックＢＬＫにおいて、相違するストリングユニットＳＵ中の同じＩＤ（アドレス）のワード線ＷＬも相互に接続されている。１つのストリングユニットＳＵ中でワード線ＷＬを共有するメモリセルトランジスタＭＴの組は、セルユニットＣＵと称される。
トランジスタＤＴ０～ＤＴ３（図２において、ＤＴ２、ＤＴ３は図示せず）はストリングユニットＳＵ０～ＳＵ３にそれぞれ属する。α＝０～３の各々のケースについて、ストリングユニットＳＵαの複数のストリングＳＴＲの各々のトランジスタＤＴαのゲートは選択ゲート線ＳＧＤＬαに接続されている。トランジスタＳＴのゲートは、選択ゲート線ＳＧＳＬに接続されている。
各ブロックＢＬＫは、図３に示される構造を有することができる。図３は、第１実施形態のメモリセルアレイの一部の構造を概略的に示す。図３に示されるように、ストリングユニットＳＵは基板ｓｕｂ上に設けられている。基板ｓｕｂは、ｘｙ面に沿って広がり、表面の領域においてｐ型のウェルｐｗを含む。各ストリングユニットＳＵは、ｘ軸に沿って並ぶ複数のストリングＳＴＲを含む。各ストリングＳＴＲは、半導体の柱（ピラー）ＰＬを含む。柱ＰＬは、ｚ軸に沿って延び、下端においてウェルｐｗと接し、トランジスタＭＴ、ＤＴ、およびＳＴのチャネルが形成されるチャネル領域およびボディとして機能する。柱ＰＬの上端は、導電性のプラグＣＰを介して導電体ＣＴと接続されている。導電体ＣＴはｙ軸に沿って延び、１つのビット線ＢＬとして機能し、ｘ軸上で別の座標に位置する導電体ＣＴと間隔を有する。柱ＰＬの側面はトンネル絶縁体（層）ＩＴにより覆われている。トンネル絶縁体ＩＴは、ウェルｐｗ上にも位置する。トンネル絶縁体ＩＴの側面は、電荷蓄積層ＣＡにより覆われている。電荷蓄積層ＣＡは、絶縁性または導電性であり、側面をブロック絶縁体（層）ＩＢにより覆われている。
各ストリングユニットＳＵにおいて、ウェルｐｗの上方に、１つの導電体ＣＳ、複数（例えば８つ）の導電体ＣＷ、および複数（例えば３つ）の導電体ＣＤが設けられている。複数の導電体ＣＳが設けられていてもよい。導電体ＣＳ、ＣＷ、およびＣＤは、この順で間隔を有してｚ軸に沿って並び、ｘ軸に沿って延び、ブロック絶縁体ＩＢと接している。導電体ＣＳは、また、ウェルｐｗの表面とともにトンネル絶縁体ＩＴを挟む。導電体ＣＳ、ＣＷ、およびＣＤは、それぞれ、選択ゲート線ＳＧＳＬ、ワード線ＷＬ０～ＷＬ７、および選択ゲート線ＳＧＤＬとして機能する。各ストリングユニットＳＵにおいて、導電体ＣＳ、ＣＷ、およびＣＤは、このストリングユニットＳＵ中の全ての柱ＰＬの側面上のブロック絶縁体ＩＢと内部において接している。
柱ＰＬ、トンネル絶縁体ＩＴ、電荷蓄積層ＣＡ、およびブロック絶縁体ＩＢのうちの導電体ＣＳ、ＣＷ、およびＣＤと交わる部分は、それぞれ選択ゲートトランジスタＳＴ、メモリセルトランジスタＭＴ、および選択ゲートトランジスタＤＴとして機能する。柱ＰＬを共有しかつｚ軸に沿って並ぶトランジスタＳＴ、ＭＴ、およびＤＴは、１つのストリングＳＴＲを構成する。
ウェルｐｗの表面内の領域には、ｐ＋型不純物の拡散層Ｄｐが設けられている。拡散層Ｄｐは、導電性のプラグＣＰＷを介して、導電体ＣＣＷと接続されている。プラグＣＰＷは、ｘｚ面に沿って広がる。
ウェルｐｗの表面の領域内には、ｎ＋型不純物の拡散層Ｄｎがさらに設けられている。拡散層Ｄｎは、導電性のプラグＣＰＳを介して、導電体ＣＣＳと接続されている。導電体ＣＣＷは、ソース線ＣＥＬＳＲＣとして機能する。
基板ｓｕｂ上で、導電体ＣＳ、ＣＷ、ＣＤ、ＣＣＳ、およびＣＣＷ、ならびにプラグＣＰＳおよびＣＰＷが設けられていない領域は、絶縁体ＩＩＬ１を設けられている。
＜１．１．４．セルトランジスタ＞
図４を参照して、メモリセルトランジスタＭＴについて記述される。半導体メモリ１は、１つのメモリセルトランジスタＭＴにおいて２ビット以上のデータを保持することができる。図４は、第１実施形態のメモリシステムでのデータ書き込みの結果、１つのメモリセルトランジスタＭＴ当たり４ビットのデータを保持するメモリセルトランジスタＭＴの閾値電圧の分布を示す。各メモリセルトランジスタＭＴの閾値電圧は、保持されるデータに応じた値を有する。メモリセルトランジスタＭＴ当たり４ビットの記憶の場合、各メモリセルトランジスタＭＴは、１６個の閾値電圧のうちのいずれかを有し得る。１６個の閾値電圧は、“１１１１”データ、“１１１０”データ、“１０１０”データ、“１０００”データ、“１００１”データ、“０００１”データ、“００００”データ、“００１０”データ、“０１１０”データ、“０１００”データ、“１１００”データ、“１１０１”データ、“０１０１”データ、“０１１１”データ、“００１１”データ、および“１０１１”データをそれぞれ保持している状態である。“１１１１”データ、“１１１０”データ、“１０１０”データ、“１０００”データ、“１００１”データ、“０００１”データ、“００００”データ、“００１０”データ、“０１１０”データ、“０１００”データ、“１１００”データ、“１１０１”データ、“０１０１”データ、“０１１１”データ、“００１１”データ、および“１０１１”データをそれぞれ保持している状態のメモリセルトランジスタＭＴは、それぞれ、Ｅｒ、Ａ、Ｂ、Ｃ、Ｄ、Ｅ、Ｆ、Ｇ、Ｈ、Ｉ、Ｊ、Ｋ、Ｌ、Ｍ、Ｎ、およびＯステートにあると称される。Ｅｒステート、Ａステート、Ｂステート、Ｃステート、Ｄステート、Ｅステート、Ｆステート、Ｇステート、Ｈステート、Ｉステート、Ｊステート、Ｋステート、Ｌステート、Ｍステート、Ｎステート、およびＯステートにあるメモリセルトランジスタＭＴは、この順でより高い閾値電圧を有する。
ある同じ４ビットデータを保持する複数のメモリセルトランジスタＭＴであっても、メモリセルトランジスタＭＴの特性のばらつき等に起因して、互いに相違する閾値電圧を有し得る。なお、図４および以降の図では、閾値電圧の分布が連続的な曲線で示されているが、実際には、メモリセルトランジスタＭＴの数は、離散的である。
リード対象のメモリセルトランジスタＭＴによって保持されているデータの判別のために、当該メモリセルトランジスタＭＴのステートが判断される。ステートの判断のために、リード電圧ＶＡ、ＶＢ、ＶＣ、ＶＤ、ＶＥ、ＶＦ、ＶＧ、ＶＨ、ＶＩ、ＶＪ、ＶＫ、ＶＬ、ＶＭ、ＶＮ、およびＶＯが用いられる。以下、リード電圧ＶＡ、ＶＢ、ＶＣ、ＶＤ、ＶＥ、ＶＦ、ＶＧ、ＶＨ、ＶＩ、ＶＪ、ＶＫ、ＶＬ、ＶＭ、ＶＮ、およびＶＯを含め、メモリセルトランジスタＭＴのステートの判断のためにリード対象のメモリセルトランジスタＭＴに印加される或る大きさの電圧は、リード電圧ＶＣＧＲと称される場合がある。
リード電圧ＶＡは、Ｅｒステート中のメモリセルトランジスタＭＴの最も高い閾値電圧より高く、書き込まれた直後のＡステート中のメモリセルトランジスタＭＴの最も低い閾値電圧より低い。
リード電圧ＶＢは、書き込まれた直後のＡステート中のメモリセルトランジスタＭＴの最も高い閾値電圧より高く、書き込まれた直後のＢステート中のメモリセルトランジスタＭＴの最も低い閾値電圧より低い。
リード電圧ＶＣは、書き込まれた直後のＢステート中のメモリセルトランジスタＭＴの最も高い閾値電圧より高く、書き込まれた直後のＣステート中のメモリセルトランジスタＭＴの最も低い閾値電圧より低い。
リード電圧ＶＤは、書き込まれた直後のＣステート中のメモリセルトランジスタＭＴの最も高い閾値電圧より高く、書き込まれた直後のＤステート中のメモリセルトランジスタＭＴの最も低い閾値電圧より低い。
リード電圧ＶＥは、書き込まれた直後のＤステート中のメモリセルトランジスタＭＴの最も高い閾値電圧より高く、書き込まれた直後のＥステート中のメモリセルトランジスタＭＴの最も低い閾値電圧より低い。
リード電圧ＶＦは、書き込まれた直後のＥステート中のメモリセルトランジスタＭＴの最も高い閾値電圧より高く、書き込まれた直後のＦステート中のメモリセルトランジスタＭＴの最も低い閾値電圧より低い。
リード電圧ＶＧは、書き込まれた直後のＦステート中のメモリセルトランジスタＭＴの最も高い閾値電圧より高く、書き込まれた直後のＧステート中のメモリセルトランジスタＭＴの最も低い閾値電圧より低い。
リード電圧ＶＨは、書き込まれた直後のＧステート中のメモリセルトランジスタＭＴの最も高い閾値電圧より高く、書き込まれた直後のＨステート中のメモリセルトランジスタＭＴの最も低い閾値電圧より低い。
リード電圧ＶＩは、書き込まれた直後のＨステート中のメモリセルトランジスタＭＴの最も高い閾値電圧より高く、書き込まれた直後のＩステート中のメモリセルトランジスタＭＴの最も低い閾値電圧より低い。
リード電圧ＶＪは、書き込まれた直後のＩステート中のメモリセルトランジスタＭＴの最も高い閾値電圧より高く、書き込まれた直後のＪステート中のメモリセルトランジスタＭＴの最も低い閾値電圧より低い。
リード電圧ＶＫは、書き込まれた直後のＪステート中のメモリセルトランジスタＭＴの最も高い閾値電圧より高く、書き込まれた直後のＫステート中のメモリセルトランジスタＭＴの最も低い閾値電圧より低い。
リード電圧ＶＬは、書き込まれた直後のＫステート中のメモリセルトランジスタＭＴの最も高い閾値電圧より高く、書き込まれた直後のＬステート中のメモリセルトランジスタＭＴの最も低い閾値電圧より低い。
リード電圧ＶＭは、書き込まれた直後のＬステート中のメモリセルトランジスタＭＴの最も高い閾値電圧より高く、書き込まれた直後のＭステート中のメモリセルトランジスタＭＴの最も低い閾値電圧より低い。
リード電圧ＶＮは、書き込まれた直後のＭステート中のメモリセルトランジスタＭＴの最も高い閾値電圧より高く、書き込まれた直後のＮステート中のメモリセルトランジスタＭＴの最も低い閾値電圧より低い。
リード電圧ＶＯは、書き込まれた直後のＮステート中のメモリセルトランジスタＭＴの最も高い閾値電圧より高く、書き込まれた直後のＯステート中のメモリセルトランジスタＭＴの最も低い閾値電圧より低い。
リード電圧ＶＡ、ＶＢ、ＶＣ、ＶＤ、ＶＥ、ＶＦ、ＶＧ、ＶＨ、ＶＩ、ＶＪ、ＶＫ、ＶＬ、ＶＭ、ＶＮ、ＶＯは、例えばデフォルトの電圧である。リード電圧ＶＸ（Ｘは、Ａ、Ｂ、Ｃ、Ｄ、Ｅ、Ｆ、Ｇ、Ｈ、Ｉ、Ｊ、Ｋ、Ｌ、Ｍ、Ｎ、またはＯ）を用いたリードは、Ｘリード（ＸＲ）と称される。
リード対象のメモリセルトランジスタＭＴの閾値電圧がどの範囲にあるかが、このメモリセルトランジスタＭＴのステートの割り出しに用いられる。リード対象のメモリセルトランジスタＭＴの閾値電圧の範囲の割り出しのために、当該リード対象のメモリセルトランジスタＭＴが、或るリード電圧ＶＣＧＲを超えているか否かが判断される。リード電圧ＶＣＧＲ以上の閾値電圧を有するメモリセルトランジスタＭＴは、制御ゲート電極においてリード電圧ＶＣＧＲを受け取ってもオフを維持する。一方、リード電圧ＶＣＧＲ未満の閾値電圧を有するメモリセルトランジスタＭＴは、制御ゲート電極においてリード電圧ＶＣＧＲを受け取っていると、オンしている。電圧ＶＲＥＡＤは、非リード対象のセルユニットＣＵのメモリセルトランジスタＭＴのワード線ＷＬに印加され、いずれのステートにあるメモリセルトランジスタＭＴの閾値電圧よりも高い。
１つのセルユニットＣＵのメモリセルトランジスタＭＴの同じ位置（桁）のビットのデータの組は、１つのページを構成する。各セルユニットＣＵのメモリセルトランジスタＭＴの最上位（１桁目）のビットのデータの組は、トップページと称される。各セルユニットＣＵのメモリセルトランジスタＭＴの最上位から２桁目のビットのデータの組は、アッパーページと称される。各セルユニットＣＵのメモリセルトランジスタＭＴの最上位から３桁目のビットのデータの組は、ミドルページと称される。各セルユニットＣＵのメモリセルトランジスタＭＴの最下位（４桁目）のビットのデータの組は、ロワーページと称される。
各ページのデータは、値の相違する複数のリード電圧ＶＣＧＲを用いたリードにより割り出される。例が以下に示される。ロワーページの各ビットは、Ａリード、Ｄリード、Ｆリード、およびＫリードによって割り出される。ミドルページデータは、Ｃリード、Ｇリード、Ｉリード、およびＭリードによって割り出される。アッパーページデータは、Ｂリード、Ｈリード、およびＮリードによって割り出される。トップページデータは、Ｅリード、Ｊリード、Ｌリード、およびＯリードによって割り出される。
＜１．２．動作＞
メモリシステム５は、書き込み対象のセルユニット（選択セルユニット）ＣＵへのデータ書き込みに２ステップ書き込みを使用する。２ステップ書き込みは、第１書き込みと第２書き込みを含む。第１書き込みおよび第２書き込みのいずれも、複数のプログラムループの繰り返しを含む。
各プログラムループは、プログラムとベリファイを含む。プログラムは、プログラム対象のメモリセルトランジスタＭＴの電荷蓄積層に電子を注入することによってプログラム対象のメモリセルトランジスタＭＴＮＯ閾値電圧を上昇させること、または電子の注入を禁止することで閾値電圧を維持させることを指す。電子を注入されるプログラム対象のメモリセルトランジスタＭＴを含んだストリングＳＴＲはプログラム可能ストリングＳＴＲ（ｐ）と称される場合があり、プログラム可能ストリングＳＴＲ（ｐ）と接続されたビット線ＢＬは、プログラム可能ビット線ＢＬ（ｐ）と称される場合がある。一方、電子を注入されないプログラム対象メモリセルトランジスタＭＴを含んだストリングＳＴＲは、プログラム禁止ストリングＳＴＲ（ｉ）と称される場合があり、プログラム禁止ストリングＳＴＲ（ｉ）と接続されたビット線ＢＬはプログラム禁止ビット線ＢＬ（ｉ）と称される場合がある。
ベリファイは、選択メモリセルトランジスタＭＴからデータをリードし、プログラム対象のメモリセルトランジスタＭＴの閾値電圧が目標のステートに達したか否かを判定することを指す。選択メモリセルトランジスタＭＴの閾値電圧が目標ステートに達したことは「ベリファイをパスした」と称され、目標ステートに達していないことは「ベリファイをフェイルした」と称される。
図５は、第１実施形態でのプログラムの間のいくつかの配線に印加される電圧を時間に沿って示し、１プログラムループ中のプログラムの間の電圧を示す。以下、書き込み対象のセルユニットＣＵは選択セルユニットＣＵと称される場合があり、選択セルユニットＣＵと接続されたワード線ＷＬは選択ワード線ＷＬと称される場合があり、選択ワード線ＷＬと接続されたメモリセルトランジスタＭＴは選択メモリセルトランジスタＭＴと称される場合がある。選択ワード線ＷＬ以外のワード線ＷＬは、非選択ワード線ＷＬと称される場合があり、非選択ワード線ＷＬと接続されたメモリセルトランジスタＭＴは非選択メモリセルトランジスタＭＴと称される場合がある。
図５に示されるように、時刻ｔ１の時点で、シーケンサ１３は、示されている全ての配線に電圧Ｖｓｓを印加している。
シーケンサ１３は、時刻ｔ１から、書き込み対象のストリングユニット（選択ストリングユニット）ＳＵの選択ゲート線ＳＧＤＬ（「選択ＳＧＤＬ」）に電圧ＶＳＧを印加する。電圧ＶＳＧは、選択ゲートトランジスタＤＴをオンさせる大きさを有する。この結果、選択ストリングユニットＳＵでは、選択ゲートトランジスタＤＴはオンする。一方、シーケンサ１３は、非選択のストリングユニット（非選択ストリングユニット）ＳＵの選択ゲート線ＳＧＤＬ（「非選択ＳＧＤＬ」）には、電圧ＶＳＳを印加し続ける。シーケンサ１３は、時刻ｔ１からも、選択ゲート線ＳＧＳＬに電圧ＶＳＳを印加し続ける。シーケンサ１３は、時刻ｔ１から、ソース線ＣＥＬＳＲＣに電圧ＶＣＥＬＳＲＣを印加し、プログラム可能ビット線ＢＬ（ｐ）に電圧ＶＢＬを印加する。
時刻ｔ２から、シーケンサ１３は、選択ストリングユニットＳＵの選択ゲート線ＳＧＤＬに電圧ＶＳＧＤを印加する。電圧ＶＳＧＤは、電圧ＶＳＧおよび電圧ＶＢＬより低く、プログラム可能ストリングＳＴＲＵ（ｐ）中の選択ゲートトランジスタＤＴをオンに維持しつつ、プログラム禁止ストリングＳＴＲ（ｐｉ）中の選択ゲートトランジスタＤＴをオフさせる大きさを有する。電圧ＶＳＧＤの印加により、プログラム禁止ストリングＳＴＲ（ｉ）のチャネルは、対応するプログラム禁止ビット線ＢＬ（ｉ）から切断されて電気的に浮遊する。
時刻ｔ３から、シーケンサ１３は、全ワード線ＷＬに電圧ＶＰＡＳＳを印加する。電圧ＶＰＡＳＳは、プログラム可能ストリングＳＴＲ（ｐ）では、非選択ワード線ＷＬへの誤書き込みを抑制できるほど小さく、プログラム禁止ストリングＳＴＲ（ｉ）では選択ワード線ＷＬと接続された選択メモリセルトランジスタＭＴの閾値上昇を抑制できる程度にカップリングによりチャネルを上昇させることのできるほど大きい。
時刻ｔ４から、シーケンサ１３は、選択ワード線ＷＬにプログラム電圧ＶＰＧＭを印加する。プログラム電圧ＶＰＧＭは、電圧ＶＰＡＳＳより高い。プログラム電圧ＶＰＧＭの印加により、プログラム可能ストリングＳＴＲ（ｐ）において、選択ワード線ＷＬとチャネルとの間にプログラム電圧ＶＰＧＭおよびＶＳＳによる大きな電位差が形成される。この結果、プログラム可能ストリングＳＴＲ（ｐ）の選択メモリセルトランジスタＭＴの電荷蓄積層に電子が注入されて、当該選択メモリセルトランジスタＭＴの閾値電圧が上昇する。
一方、時刻ｔ４からも、シーケンサ１３は、非選択ワード線ＷＬに電圧ＶＰＡＳＳを印加し続ける。電圧ＶＰＡＳＳは、プログラム電圧ＶＰＧＭより十分に小さい。このため、プログラム可能ストリングＳＴＲ（ｐ）においても、非選択ワード線ＷＬとチャネルとの間に電圧ＶＰＡＳＳと電圧ＶＳＳにより形成される電位差は、プログラム電圧ＶＰＧＭと電圧ＶＳＳとの差よりも十分に小さい。このため、プログラム可能ストリングＳＴＲ（ｐ）の非選択メモリセルトランジスタＭＴは、電荷蓄積層に電子をほとんど注入されず、閾値電圧をほぼ維持する。
また、プログラム禁止ストリングＳＴＲ（ｉ）は電気的にフローティングしており、よって、そのチャネルは、ワード線ＷＬとカップリングされており、ワード線ＷＬへのプログラム電圧ＶＰＧＭおよびＶＰＡＳＳの印加によって上昇し、ワード線ＷＬとの間で小さな電位差しか有しない。このため、プログラム電圧ＶＰＧＭの印加によってもプログラム禁止ストリングＳＴＲ（ｉ）の選択メモリセルトランジスタＭＴの電荷蓄積層には電子はほとんど注入されない。
時刻ｔ５から、シーケンサ１３は、選択ワード線ＷＬおよび非選択ワード線ＷＬの電圧を電圧ＶＳＳに戻す。
時刻ｔ６から、シーケンサ１３は、プログラム禁止ビット線ＢＬ（ｐ）、選択ストリングユニットＳＵの選択ゲート線ＳＧＤＬ、ソース線ＣＥＬＳＲＣの電圧をＶＳＳに戻して、プログラムは終了する。
プログラム後にベリファイが行われ、選択メモリセルトランジスタＭＴが目標のステートの閾値電圧まで上昇したかが判断される。こうして、プログラムループが繰り返される。或るプログラムループでベリファイにフェイルしたメモリセルトランジスタＭＴを含んだストリングＳＴＲは、次のプログラムループでもプログラム可能ストリングＳＴＲ（ｐ）として扱われる。一方、或るプログラムループでベリファイにパスしたメモリセルトランジスタＭＴを含んだストリングＳＴＲは、次のプログラムループ以降のプログラムループでは、プログラム禁止ストリングＳＴＲ（ｉ）として扱われる。
次に、図６を参照して、第１実施形態の第１書き込みが記述される。図６は、第１実施形態の第１書き込みによるメモリセルトランジスタＭＴの閾値電圧の分布の変化を示す。
半導体メモリ１は、メモリコントローラ２から４つのページサイズのデータを受け取り、第１書き込みを行う。４つのページサイズデータは、選択セルユニットＣＵのトップ、アッパー、ミドル、およびロワーページに書き込まれ、それぞれ、トップページデータ、アッパーページデータ、ミドルページデータ、およびロワーページデータと称される。シーケンサ１３は、トップ、アッパー、ミドル、およびロワーページデータに基づいて、第１書き込みを行う。第１書き込みは、書き込まれるデータに基づいて、メモリセルトランジスタＭＴの閾値電圧を不完全な形で上昇させる、粗い書き込みを指す。
第１書き込みの実行前のメモリセルトランジスタＭＴはＥｒステートにある。第１書き込みにおいて、シーケンサ１３は、ベリファイのために、ベリファイ電圧ＶＭＡ、ＶＭＢ、ＶＭＣ、ＶＭＤ、ＶＭＥ、ＶＭＦ、ＶＭＧ、ＶＭＨ、ＶＭＩ、ＶＭＪ、ＶＭＫ、ＶＭＬ、ＶＭＭ、ＶＭＮ、およびＶＭＯを使用する。ベリファイ電圧ＶＭＡ、ＶＭＢ、ＶＭＣ、ＶＭＤ、ＶＭＥ、ＶＭＦ、ＶＭＧ、ＶＭＨ、ＶＭＩ、ＶＭＪ、ＶＭＫ、ＶＭＬ、ＶＭＭ、ＶＭＮ、およびＶＭＯは、それぞれ、Ａ、Ｂ、Ｃ、Ｄ、Ｅ、Ｆ、Ｇ、Ｈ、Ｉ、Ｊ、Ｋ、Ｌ、Ｍ、Ｎ、およびＯステートへと書き込まれるメモリセルトランジスタＭＴのベリファイに使用される。すなわち、例えば、Ａステートへと書き込まれるメモリセルトランジスタＭＴの第１書き込みでのベリファイには、ベリファイ電圧ＶＭＡが使用される。そして、Ａステートへと書き込まれるメモリセルトランジスタＭＴは、第１書き込みにおいてベリファイ電圧ＶＭＡ以上の閾値電圧を有すると、第１書き込みのベリファイにパスする。他のステートについても同じである。ベリファイ電圧ＶＭＡ、ＶＭＢ、ＶＭＣ、ＶＭＤ、ＶＭＥ、ＶＭＦ、ＶＭＧ、ＶＭＨ、ＶＭＩ、ＶＭＪ、ＶＭＫ、ＶＭＬ、ＶＭＭ、ＶＭＮ、およびＶＭＯは、以下の大きさを有する。
ＶＭＡ＜ＶＡ
ＶＭＡ＜ＶＭＢ＜ＶＢ
ＶＭＢ＜ＶＭＣ＜ＶＣ
ＶＭＣ＜ＶＭＤ＜ＶＤ
ＶＭＤ＜ＶＭＥ＜ＶＥ
ＶＭＥ＜ＶＭＦ＜ＶＦ
ＶＭＦ＜ＶＭＧ＜ＶＧ
ＶＭＧ＜ＶＭＨ＜ＶＨ
ＶＭＨ＜ＶＭＩ＜ＶＩ
ＶＭＩ＜ＶＭＪ＜ＶＪ
ＶＭＪ＜ＶＭＫ＜ＶＫ
ＶＭＫ＜ＶＭＬ＜ＶＬ
ＶＭＬ＜ＶＭＭ＜ＶＭ
ＶＭＭ＜ＶＭＮ＜ＶＮ
ＶＭＮ＜ＶＭＯ＜ＶＯ。
第１書き込みにより、メモリセルトランジスタＭＴは、ＭＥｒ、ＭＡ、ＭＢ、ＭＣ、ＭＤ、ＭＥ、ＭＦ、ＭＧ、ＭＨ、ＭＩ、ＭＪ、ＭＫ、ＭＬ、ＭＭ、ＭＮ、およびＭＯステートのいずれかへと移る。Ａ、Ｂ、Ｃ、Ｄ、Ｅ、Ｆ、Ｇ、Ｈ、Ｉ、Ｊ、Ｋ、Ｌ、Ｍ、Ｎ、およびＯステートへと書き込まれるメモリセルトランジスタＭＴは、第１書き込みの完了直後、それぞれ、ＭＡ、ＭＢ、ＭＣ、ＭＤ、ＭＥ、ＭＦ、ＭＧ、ＭＨ、ＭＩ、ＭＪ、ＭＫ、ＭＬ、ＭＭ、ＭＮ、およびＭＯステートにある。Ｅｒレベルに維持されるメモリセルトランジスタＭＴは、第１書き込みの間、ＭＥｒステートに維持される。
図７を参照して、第１実施形態の第２書き込みが記述される。図７は、第１実施形態の第２書き込みによるメモリセルトランジスタＭＴの閾値電圧分布の変化を示す。
半導体メモリ１は、メモリコントローラ２から、選択セルユニットＣＵに書き込まれるデータ、すなわち、第１書き込みで使用されたのと同じトップページデータ、アッパーページデータ、ミドルページデータ、およびロワーページデータを受け取る。そして、受け取られたトップページデータ、アッパーページデータ、ミドルページデータ、およびロワーページデータに基づいて、第２書き込みを行う。第２書き込みは、メモリセルトランジスタＭＴの閾値電圧の上昇を完了させて、書き込みを完了させるための、密な書き込みを指す。
第２書き込みにおいて、シーケンサ１３は、ベリファイ電圧ＶＶＡ、ＶＶＢ、ＶＶＣ、ＶＶＤ、ＶＶＥ、ＶＶＦ、ＶＶＧ、ＶＶＨ、ＶＶＩ、ＶＶＪ、ＶＶＫ、ＶＶＬ、ＶＶＭ、ＶＶＮ、およびＶＶＯを使用する。ベリファイ電圧ＶＶＡ、ＶＶＢ、ＶＶＣ、ＶＶＤ、ＶＶＥ、ＶＶＦ、ＶＶＧ、ＶＶＨ、ＶＶＩ、ＶＶＪ、ＶＶＫ、ＶＶＬ、ＶＶＭ、ＶＶＮ、ＶＶ、およびＶＶＯは、それぞれ、Ａ、Ｂ、Ｃ、Ｄ、Ｅ、Ｆ、Ｇ、Ｈ、Ｉ、Ｊ、Ｋ、Ｌ、Ｍ、Ｎ、およびＯステートへと書き込まれるメモリセルトランジスタＭＴのベリファイに使用される。すなわち、例えば、Ａステートへと書き込まれるメモリセルトランジスタＭＴの第２書き込みでのベリファイには、ベリファイ電圧ＶＶＡが使用される。そして、Ａステートへと書き込まれるメモリセルトランジスタＭＴは、第２書き込みにおいてベリファイ電圧ＶＶＡ以上の閾値電圧を有すると、第２書き込みのベリファイにパスする。他のステートについても同じである。ベリファイ電圧ＶＶＡ、ＶＶＢ、ＶＶＣ、ＶＶＤ、ＶＶＥ、ＶＶＦ、ＶＶＧ、ＶＶＨ、ＶＶＩ、ＶＶＪ、ＶＶＫ、ＶＶＬ、ＶＶＭ、ＶＶＮ、ＶＶ、およびＶＶＯは、以下の大きさを有する。
ＶＡ＜ＶＶＡ＜ＶＶＢ
ＶＢ＜ＶＶＢ＜ＶＶＣ
ＶＣ＜ＶＶＣ＜ＶＶＤ
ＶＤ＜ＶＶＤ＜ＶＶＥ
ＶＥ＜ＶＶＥ＜ＶＶＦ
ＶＦ＜ＶＶＦ＜ＶＶＧ
ＶＧ＜ＶＶＧ＜ＶＶＨ
ＶＨ＜ＶＶＨ＜ＶＶＩ
ＶＩ＜ＶＶＩ＜ＶＶＪ
ＶＪ＜ＶＶＪ＜ＶＶＫ
ＶＫ＜ＶＶＫ＜ＶＶＬ
ＶＬ＜ＶＶＬ＜ＶＶＭ
ＶＭ＜ＶＶＭ＜ＶＶＮ
ＶＮ＜ＶＶＮ＜ＶＶＯ
ＶＯ＜ＶＶＯ。
１ステップ書き込みでは、図７の上側の状態を経ずに、図６の上側の状態から図７の下側の状態へとメモリセルトランジスタＭＴの閾値電圧が移される。
２ステップ書き込みの目的の１つは、書き込み完了したセルユニットＣＵのメモリセルトランジスタＭＴの閾値電圧が、続く隣のセルユニットＣＵへの書き込みによって目的のステートとは別のステートに意図せずに移ることを抑制することである。すなわち１ステップ書き込みでは、１回の書き込みでメモリセルトランジスタＭＴは目標のステートまで移され、最も大きな遷移はＥｒレベルからＯレベルへの大きな閾値電圧の遷移である。図８のように、セルユニットＣＵｉ（ｉは０または自然数）への書き込みの後に、セルユニットＣＵ（ｉ＋１）へ１ステップ書き込みが行われると、セルユニット（ｉ＋１）中のメモリセルトランジスタＭＴの閾値電圧の上昇により、セルユニットＣＵｉのメモリセルトランジスタＭＴの閾値電圧が意図せずに上昇し得る。この上昇は、上記のように大きいため、セルユニットＣＵｉに大きく影響し得、すなわち、ディスターブが大きい。この結果、セルユニットＣＵｉのメモリセルトランジスタＭＴが、意図されているステートとは別のステートに移ってしまう恐れがある。
２ステップ書き込みでは、図９に示されるように、セルユニットＣＵｉへの第１書き込み後、セルユニットＣＵ（ｉ＋１）に第１書き込みが行われる。このとき、セルユニットＣＵｉのメモリセルトランジスタＭＴは、セルユニットＣＵ（ｉ＋１）への第１書き込みによって、閾値電圧が上昇し得る。しかし、その後、セルユニットＣＵ（ｉ＋１）への第２書き込みによって、セルユニットＣＵ（ｉ＋１）中のメモリセルトランジスタＭＴの閾値電圧は、目標のステートまで制御されるので、セルユニットＣＵ（ｉ＋１）への第１書き込みによって受けるディスターブは第２書き込みによって吸収される。
セルユニットＣＵ（ｉ＋１）への第２書き込みは、第２書き込みが完了したセルユニットＣＵｉに対してディスターブを与え得る。しかしながら、第２書き込みによる閾値電圧の上昇は、第１書き込みによる閾値電圧より小さいため、書き込み済みのセルユニットＣＵｉに大きくは影響しない。よって、セルユニットＣＵｉのメモリセルトランジスタＭＴが書き込み完了後のステートから意図せずに別のステートに移ることは抑制される。
図１０を参照して、第１実施形態のデータ書き込みが記述される。図１０は、第１実施形態でのデータ書き込みの順序を示し、或る１ブロックＢＬＫでのデータ書き込みの順序を示す。メモリコントローラ２は、図１０を参照して以下に記述されるように選択セルユニットＣＵに第１書き込みおよび第２書き込みを指示する。シーケンサ１３は、指示された第１書き込みおよび第２書き込みを行う。
Ｙ（Ｙは０または自然数）との表記を含んだ行は、セルユニットＣＵＹに関する情報を示す。ＳＵ０、ＳＵ１、ＳＵ２、およびＳＵ３の表記をそれぞれ含んだ列はそれぞれ、ストリングユニットＳＵ０、ＳＵ１、ＳＵ２、およびＳＵ３についての情報を示す。そして、行と列の交差の桝中の数字は、当該桝の対応するストリングユニットＳＵのセルユニットＣＵに第１書き込み（ＷＴ１）および第２書き込み（ＷＴ２）が何番目に行われるかを示す。
図１０に示されるように、メモリコントローラ２は、まずストリングユニットＳＵ０の全てのセルユニットＣＵへの書き込みを行う。ストリングユニットＳＵ０において、メモリコントローラ２は、１番目に、最小のアドレス（ＩＤ）を有するセルユニットＣＵ０に第１書き込みを行う。次いで、２番目に１つ大きいＩＤを有するセルユニットＣＵ１に第１書き込みを行い、３番目にセルユニットＣＵ０に第２書き込みを行う。この後、同様の順序で書き込みがセルユニットＣＵのＩＤの昇順に行われる。すなわち、セルユニットＣＵ（ｉ＋１）への第１書き込み、続くセルユニットＣＵｉへの第２書き込みを１つの組として、このような組がｉを１ずつインクリメントしながら、繰り返される。具体的には、４番目にセルユニットＣＵ２に第１書き込みが行われ、５番目にセルユニットＣＵ１に第２書き込みが行われる。以下、同様である。
メモリコントローラ２は、各セルユニットＣＵについて、当該セルユニットＣＵへの第２書き込みが終わると、当該セルユニットＣＵに書き込まれる４ページサイズのデータを破棄することができる。すなわち、ＲＡＭ２３中の第２書き込みの対象であった４ページサイズデータが保持されていた領域は開放されることができる。
メモリコントローラ２は、ストリングユニットＳＵ０への書き込みが終わると、ストリングユニットＳＵ０での書き込みと同じ書き込みをストリングユニットＳＵ１、ＳＵ２、およびＳＵ３に順に行う。書き込みは、ストリングユニットＳＵのＩＤの昇順に行われなくてもよい。例えば、ストリングユニットＳＵのＩＤの降順であってもよいし、ランダムであってもよい。
図１１は、第１実施形態の書き込みの間にメモリコントローラ２のＲＡＭ２３に保持されている書き込みデータを示す。図１１の各桝は、ページサイズのデータを保持する領域を示す。
メモリコントローラ２は、各セルユニットＣＵに書き込まれる４ページデータを、当該セルユニットＣＵへの第２書き込みが終了するまで保持している必要がある。図１０などを参照して記述された書き込みの間は、図１１に示されるように、保持されている必要のあるデータの大きさは、最大で、２つのセルユニットＣＵのための計８ページの大きさである。すなわち、図１０のセルユニットＣＵ１への２番目の第１書き込みの間、セルユニットＣＵ１に書き込まれる４ページサイズのデータと、未完了のセルユニットＣＵ０への３番目の第２書き込みに備えて、セルユニットＣＵ０に書き込まれる４ページサイズのデータが保持されている必要がある。セルユニットＣＵ０の３番目の第２書き込みが終わると、セルユニットＣＵ０のための書き込みデータは不要になり、代わりに、メモリコントローラ２は、セルユニットＣＵ２への第１書き込みのための４ページサイズデータを保持する必要がある。
このように、セルユニットＣＵｉへの第１書き込みの間、セルユニットＣＵｉのための書き込みデータと、その後のセルユニットＣＵ（ｉ－１）の第２書き込みのためにセルユニットＣＵ（ｉ－１）のための書き込みデータが保持されている必要がある。セルユニットＣＵｉへの第２書き込みの間は、セルユニットＣＵｉのための書き込みデータと、その後のセルユニットＣＵ（ｉ＋１）のための書き込みデータが保持されている必要がある。
よって、どの段階でも、保持されている必要のあるデータのサイズは、８ページのサイズである。
＜１．３．効果＞
第１実施形態によれば、以下に記述されるように、半導体メモリ１へのデータ書き込みの間にメモリコントローラ２のＲＡＭ２３にて保持するデータのサイズを、後述する図１３に示す場合と比較して小さくできる。
第１実施形態のメモリシステム５において、さらなる書き込み性能を目指して、図１２のような順序で２ステップ書き込みを行うことが考えられる。図１２は、図１０と同じ形で、参考用の例でのデータ書き込みの順序を示す。図１２に示されるように、ｋ（ｋは０または自然数）が０～３の各ケースについて、ｋの昇順でのストリングユニットＳＵｋのセルユニットＣＵｉへの第１書き込みの組、ｋの昇順でのストリングユニットＳＵｋのセルユニットＣＵ（ｉ＋１）への第１書き込みの組、ｋの昇順でのストリングユニットＳＵｋのセルユニットＣＵｉへの第２書き込みの組が行われる。このような、ｋの昇順でのストリングユニットＳＵｋのセルユニットＣＵｉへの第１書き込みの組、ストリングユニットＳＵｋのセルユニットＣＵ（ｉ＋１）への第１書き込みの組、ストリングユニットＳＵｋのセルユニットＣＵｉへの第２書き込みの組が、ｉを１ずつインクリメントしながら、繰り返される。
図１２の書き込み方法であると、図１３に示されるように、書き込みの間、ストリングユニットＳＵ０～ＳＵ３の各々についての２つのセルユニットＣＵｉおよびＣＵ（ｉ＋１）の各々のための４ページ分のデータがメモリコントローラ２で保持されている必要がある。すなわち、ストリングユニット数（＝４）×セルユニット数（＝２）×ページ数（＝２）＝１６のページデータが保持されていなければならない。このことは、メモリコントローラ２が非常に大きな容量のＲＡＭ２３を有していることを要求する。
さらに、多くのページデータの保持が必要であることにより、大きな非常用電源を備えることも要求される。メモリコントローラ２は、ホスト装置３から急に電源供給が遮断された場合に、ＲＡＭ２３上の書き込み未完了の書き込みデータを半導体メモリ１に書き込む必要がある。そのために、メモリコントローラ２は、非常用の電源を有しており、急に電源供給が遮断されると、非常用電源を使って、ＲＡＭ２３の書き込み未完了のデータを半導体メモリ１に書き込む。ＲＡＭ２３上に保持されている書き込み未完了の書き込みデータのサイズが大きいと、このようなデータを非常用電源の供給の間に書き込めることを確実にするために、非常用電源が大きな容量を有する必要がある。
第１実施形態によれば、１つのストリングユニットＳＵにおいてセルユニットＣＵ（ｉ＋１）への第１書き込み、続くセルユニットＣＵｉへの第２書き込みを１つの組として、このような組がｉを１ずつインクリメントしながら、繰り返される。そして、１つのストリングユニットＳＵへの書き込みが完了すると、別のストリングユニットＳＵへの書き込みに移る。このため、書き込みの間に保持されている必要のあるデータの大きさは、最大で計８ページの大きさである。よって、ＲＡＭ２３の必要な容量は参考用の例でのものより小さくて済む。同じ理由で、第１実施形態で必要な非常用電源の容量も参考用の例でのものより小さくて済む。
＜第２実施形態＞
第２実施形態は、書き込みの方法の点で第１実施形態と異なる。
第２実施形態のメモリシステム５は、第１実施形態のメモリシステム５と同じ要素および接続を有する。一方、第２実施形態のメモリコントローラ２は、以下に記述される動作を行えるように構成されており、具体的には、ＲＯＭ２４中のファームウェアがメモリコントローラ２に以下に記述される動作を行わせるように構成されている。以下、第１実施形態と異なる点が主に記述される。
第２実施形態では、２ステップ書き込みと１ステップ書き込みの両方が使用される。ただし、１ステップ書き込みは、セルユニットＣＵ当たり４ページ未満のデータの書き込みにおいて使用される。１ステップ書き込みも、第１書き込みおよび第２書き込みと同じく、複数のプログラムループの繰り返しを含む。１ステップ書き込みでは、２ステップ書き込みでの第１書き込みにより得られる中間状態を経ずに、メモリセルトランジスタＭＴがそれぞれの目的のステートまで移される。
図１４は、第２実施形態の１ステップ書き込みによるメモリセルトランジスタＭＴの閾値電圧の分布の変化を示す。図１４は、例として、セルユニットＣＵ当たり３ページのデータの書き込みに関する。３ページの書き込みにより、各メモリセルトランジスタＭＴは、８つの閾値電圧のうちのいずれかを有し得る。８つの閾値電圧は、“１１１” データ、“１１０”データ、“１００”データ、“０００”データ、“０１０”データ、“０１１”データ、“００１”データ、および“１０１”データをそれぞれ保持している状態である。“１１１” データ、“１１０”データ、“１００”データ、“０００”データ、“０１０”データ、“０１１”データ、“００１”データ、および“１０１”データをそれぞれ保持している状態のメモリセルトランジスタＭＴは、Ｅｒ、Ａ、Ｂ、Ｃ、Ｄ、Ｅ、Ｆ、およびＧステートにあると称される。Ｅｒステート、Ａステート、Ｂステート、Ｃステート、Ｄステート、Ｅステート、Ｆステート、およびＧステートにあるメモメモリセルトランジスタＭＴは、この順でより高い閾値電圧を有する。
３ページの書き込みの場合のＥｒ、Ａ、Ｂ、Ｃ、Ｄ、Ｅ、Ｆ、およびＧステートは、４ページの書き込みの場合のＥｒ、Ａ、Ｂ、Ｃ、Ｄ、Ｅ、Ｆ、およびＧステートとは異なる。すなわち、３ページ書き込みの場合、シーケンサ１３は、ベリファイ電圧ＶＶＡＴ、ＶＶＢＴ、ＶＶＣＴ、ＶＶＤＴ、ＶＶＥＴ、ＶＶＦＴ、およびＶＶＧＴを使用する。ベリファイ電圧ＶＶＡＴ、ＶＶＢＴ、ＶＶＣＴ、ＶＶＤＴ、ＶＶＥＴ、ＶＶＦＴ、およびＶＶＧＴは、それぞれ、Ａ、Ｂ、Ｃ、Ｄ、Ｅ、Ｆ、およびＧステートへと書き込まれるメモリセルトランジスタＭＴのベリファイに使用される。
１つのセルユニットＣＵのメモリセルトランジスタＭＴの同じ位置（桁）のビットのデータの組は、１つのページを構成する。各セルユニットＣＵのメモリセルトランジスタＭＴの最上位（１桁目）のビットのデータの組は、アッパーページと称される。各セルユニットＣＵのメモリセルトランジスタＭＴの最上位から２桁目のビットのデータの組は、ミドルページと称される。各セルユニットＣＵのメモリセルトランジスタＭＴの最下位（３桁目）のビットのデータの組は、ロワーページと称される。
図１４と図７の比較から分かるように、セルユニットＣＵ当たりの書き込まれたページ数が少ない方が、閾値電圧の分布の間隔は広く、よって閾値電圧の分布の形状に課される制約はより緩い。
図１５から図１７を参照して、第２実施形態のデータ書き込みが記述される。図１５は、第２実施形態のセルユニットセットを示す。メモリコントローラ２は、図１５に示されるセルユニットセットＣＵＳを用いて書き込みを行う。図１５に示されるように、メモリコントローラ２は、セルユニットセットＣＵＳは、ＩＤの昇順に連続するｗ個のセルユニットＣＵを含む。図１５および以下の記述は、ｗが３の例に基づく。
図１６および図１７は、第１実施形態の図１０と同じ形式で、第２実施形態でのデータ書き込みの方法を示す。メモリコントローラ２は、図１６および図１７を参照して以下に記述されるように、セルユニットセットＣＵＳ中の選択セルユニットＣＵへの第１書き込み、第２書き込み、および３ページの１ステップ書き込みを指示する。シーケンサ１３は、指示された順序で指定された第１書き込み、第２書き込み、１ステップ書き込みを行う。
図１６および図１７に示されるように、メモリコントローラ２は、セルユニットセットＣＵＳごとの書き込みを、複数のストリングユニットＳＵに対して、ストリングユニットＳＵのＩＤの昇順に行う。そして、メモリコントローラ２は、セルユニットセットＣＵＳごとのストリングユニットＳＵの昇順の書き込みを、次のセルユニットセットＣＵＳの組について行う。具体的には、以下の通りである。
メモリコントローラ２は、最もＩＤの小さいストリングユニットＳＵ０のセルユニットＣＵ０、ＣＵ１、およびＣＵ２への書き込みを行う。より具体的には、ストリングユニットＳＵ０において、セルユニットＣＵ０への第１書き込み、セルユニットＣＵ１への第１書き込み、セルユニットＣＵ０への第２書き込みを行う。次いで、メモリコントローラ２は、セルユニットＣＵ２に４ページ未満の１ステップ書き込みを行う。すなわち、メモリコントローラ２は、例えば、セルユニットＣＵ２に図１４のような３ページの１ステップ書き込みを行う。次いで、メモリコントローラ２は、セルユニットＣＵ１に第２書き込みを行う。これで、１つのストリングユニットＳＵの１つのセルユニットセットＣＵＳへの書き込みが完了する。以下、１つのストリングユニットＳＵのセルユニットセットＣＵＳへの書き込みは、第１単位書き込み（１ＵＷＴ）と称される。
第１単位書き込みは、以下のような一般的な記述で特徴付けられる。すなわち、第１単位書き込みは、セルユニットＣＵｉへの第１書き込み、セルユニットＣＵ（ｉ＋１）への第１書き込み、セルユニットＣＵｉへの第２書き込み、セルユニットＣＵ（ｉ＋２）への１ステップ書き込み、およびセルユニットＣＵ（ｉ＋１）への第２書き込み、をこの順で行うことを指す。
次に、メモリコントローラ２は、ストリングユニットＳＵ０で書き込まれたセルユニットセットＣＵＳ中の３つのセルユニットＣＵのＩＤと同じＩＤの、すなわち、セルユニットＣＵ０、ＣＵ１、およびＣＵ２への第１書き込みを、次のストリングユニットＳＵ１において行う。同様にして、メモリコントローラ２は、ストリングユニットＳＵ０で書き込まれたセルユニットセットＣＵＳ中の３つのセルユニットＣＵのＩＤと同じＩＤの、すなわち、セルユニットＣＵ０、ＣＵ１、およびＣＵ２への第１書き込みを、次のストリングユニットＳＵ２において行う。さらに、メモリコントローラ２は、ストリングユニットＳＵ０で書き込まれたセルユニットセットＣＵＳ中の３つのセルユニットＣＵのＩＤと同じＩＤの、すなわち、セルユニットＣＵ０、ＣＵ１、およびＣＵ２への第１書き込みを、次のストリングユニットＳＵ３において行う。これで、同じセルユニットＣＵ０、ＣＵ１、およびＣＵ２の組への第１単位書き込みが、全てのストリングユニットＳＵに対して行われたことになる。このような第１単位書き込みの組は、第２単位書き込み（２ＵＷＴ）と称される。
第２単位書き込みは、以下のような一般的な記述で特徴付けられる。すなわち、第２単位書き込みは、ｉ、ｉ＋１、およびｉ＋２についてのストリングユニットＳＵ０への第１単位書き込み、ｉ、ｉ＋１、およびｉ＋２についてのストリングユニットＳＵ１への第１単位書き込み、ｉ、ｉ＋１、およびｉ＋２についてのストリングユニットＳＵ２への第１単位書き込み、ならびにｉ、ｉ＋１、およびｉ＋２についてのストリングユニットＳＵ３への第１単位書き込みをこの順で行うことを指す。
次に、メモリコントローラ２は、第２単位書き込みを、次のセルユニットＣＵ３、ＣＵ４、およびＣＵ５のセルユニットセットＣＵＳについて行う。同様にして、メモリコントローラ２は、さらに次のセルユニットセットＣＵＳについての第２単位書き込みを行う。こうして、セルユニットＣＵのＩＤの昇順に、第２単位書き込みが行われる。ただし、図１６および図１７および現行の例では、セルユニットＣＵ７が最大のＩＤを持つセルユニットＣＵであり、３回目の第２単位書き込みが行われない。代わりに、３つ１組のセルユニットが作られない場合、メモリコントローラ２は、ストリングユニットＳＵの昇順に、各ストリングユニットＳＵの最後の未書き込みのセルユニットＣＵの組（例えばセルユニットＣＵ６およびＣＵ７）に対して、第３単位書き込み（３ＵＷＴ）を行う。
第３単位書き込みは、図１６および図１７のように２つのセルユニットＣＵが未書き込みの場合、セルユニットＣＵｉへの第１書き込み、セルユニットＣＵ（ｉ＋１）への第１書き込み、セルユニットＣＵｉへの第２書き込み、およびセルユニットＣＵ（ｉ＋１）への第２書き込み、をこの順で行うことを指す。
第３単位書き込みは、１つのセルユニットＣＵが未書き込みの場合、１ステップ書き込みであることが可能である。全ストリングユニットＳＵへの第３単位書き込みにより、書き込みは終了する。
図１７から分かるように、或る第２単位書き込みのときに、当該第２単位書き込みの対象の３つのセルユニットＣＵのＩＤより高いＩＤのセルユニットＣＵには未書き込みである。例えば、セルユニットＣＵ０、ＣＵ１、およびＣＵ２での第２書き込みのとき、ＣＵ３～ＣＵ７には書き込みはまだ行われていない。
書き込みの間、メモリコントローラ２において保持されている必要のあるデータの大きさは、第１実施形態（図１１）と同じく、最大で、２つのセルユニットＣＵのための計８ページの大きさである。すなわち、セルユニットＣＵｉへの第１書き込みの間、セルユニットＣＵｉのための書き込みデータと、その後のセルユニットＣＵ（ｉ－１）の第２書き込みのためにセルユニットＣＵ（ｉ－１）のための書き込みデータが保持されている必要がある。セルユニットＣＵｉへの第２書き込みの間は、セルユニットＣＵｉのための書き込みデータと、その後のセルユニットＣＵ（ｉ＋２）のための書き込みデータが保持されている必要がある。セルユニットＣＵｉに１ステップ書き込みをしている間は、セルユニットＣＵ（ｉ－１）への第２書き込みのためのセルユニットＣＵ（ｉ－１）のための書き込みデータが保持されているだけでよい。
ここまでの記述は、第１単位書き込みの対象であるセルユニットセットＣＵＳが３つのセルユニットＣＵを含む例に関する。しかしながら、セルユニットセットＣＵＳは４つ以上のセルユニットＣＵを含んでいてもよい。すなわち、第１単位書き込みはｗ個のセルユニットに対して行われ、ここまでの記述はｗ＝３の例に関し、ｗは４以上であってもよい。また、相違する第２単位書き込み２ＵＷＴにおいて、相違するｗが用いられてもよい。
図１８から図２０を参照して、第２実施形態の書き込みの間の状態について記述される。図１８は、第２実施形態の第１単位書き込みの間の一状態を示す。図１９は、第２実施形態での書き込み中の１つのストリングＳＴＲの状態を示し、図３の一部についての状態を示す。図１８および図１９は、第１単位書き込みが、３つのセルユニットＣＵに対して行われる例（ｗ＝３）、すなわちセルユニットセットＣＵＳが３つのセルユニットＣＵを含む例に関する。図２０は、第２実施形態で起こり得るディスターブのタイプを示す。
図１８に示されるように、セルユニットセットＣＵＳ中で最大のＩＤを有するセルユニットＣＵ（ＣＵｉ）への書き込みは、１つ大きいＩＤを有するセルユニットＣＵ（ＣＵ（ｉ＋１）への第１書き込み前に完了している。このため、セルユニットＣＵｉは、セルユニットＣＵ（ｉ＋１）への第１書き込みによってディスターブを受け得る。しかしながら、セルユニットＣＵｉには、４ページ未満のデータが書かれており、４ページのデータが書かれる場合よりも閾値電圧の分布の形状に課される制約はより緩い。よって、セルユニットＣＵｉのメモリセルトランジスタＭＴの閾値電圧がディスターブによって上昇しても、閾値電圧が上昇したメモリセルトランジスタＭＴのステートが別のステートに変わることは抑制される。すなわち、セルユニットＣＵｉの誤書き込みは抑制される。
図１９は、図２に対応し、図２と同じくｎ＝７の例を示す。図１９および以下の記述において、ストリングユニットＳＵ０のメモリセルトランジスタＭＴＺ（Ｚは０または自然数）と、ストリングユニットＳＵ１のメモリセルトランジスタＭＴＺが区別される場合、それぞれメモリセルトランジスタＭＴＺ＿０およびＭＴＺ＿１と称される。また、書き込み対象のメモリセルトランジスタＭＴＺを含んだ、第１単位書き込みの対象のメモリセルトランジスタＭＴの組は、メモリセルトランジスタセットと称される。
図１９は、メモリセルトランジスタＭＴ３、ＭＴ４、およびＭＴ５を含んだメモリセルトランジスタセットへの第２単位書き込みの中のストリングユニットＳＵ１への第１単位書き込みの間の一状態を示す。特に、図１９は、ストリングユニットＳＵ１のメモリセルトランジスタＭＴ３＿１への書き込みのときの状態を示す。すなわち、メモリセルトランジスタＭＴ３＿０、ＭＴ４＿０、およびＭＴ５＿０への第１単位書き込みは終わっている。以下、図１９を参照した記述において、単に「第１単位書き込み」と称される場合も、当該第１単位書き込みは、実行中の第２単位書き込み中の第１単位書き込みを指す。
図１９に示されるように、メモリセルトランジスタＭＴ３＿１への書き込みの時点で、全ストリングユニットＳＵのメモリセルトランジスタＭＴ０、ＭＴ１、およびＭＴ２は書き込み済みである。さらに、現在実行中の第２単位書き込みの対象のメモリセルトランジスタＭＴ３、ＭＴ４、およびＭＴ５のうち、第１単位書き込みが終了した全てのストリングユニットＳＵのメモリセルトランジスタＭＴ３、ＭＴ４、およびＭＴ５には書き込みが終了している。現行の例では、メモリセルトランジスタＭＴ３＿０、ＭＴ４＿０、およびＭＴ５＿０は、書き込み済みである。
一方、第１単位書き込みが終了したストリングユニットＳＵ０のメモリセルトランジスタＭＴ５より大きいＩＤを有する全てのメモリセルトランジスタＭＴ、すなわちメモリセルトランジスタＭＴ６＿０、ＭＴ７＿０は、未書き込みである。また、第１単位書き込みの実行中のストリングユニットＳＵ１では、書き込み実行中のメモリセルトランジスタＭＴ３＿１より大きいＩＤを有する全てのメモリセルトランジスタＭＴ、すなわちメモリセルトランジスタＭＴ４＿１、ＭＴ５＿１、ＭＴ６＿１、およびＭＴ７＿１は未書き込みである。第１単位書き込み実行前のストリングユニットＳＵでは、メモリセルトランジスタＭＴ３より大きいＩＤを有する全てのメモリセルトランジスタＭＴ４～ＭＴ７は未書き込みである。
メモリセルトランジスタＭＴ３＿１への書き込みの間、ワード線ＷＬ３にプログラム電圧ＶＰＧＭが印加され、ワード線ＷＬ２に電圧Ｖｓｓ（＝０Ｖ）が印加され、残りのワード線ＷＬに電圧ＶＰＡＳＳが印加される。電圧ＶＰＧＭは、プログラムの対象のメモリセルトランジスタ（選択メモリセルトランジスタ）ＭＴに電子を注入するための高い電圧である。電圧ＶＰＡＳＳは、非選択メモリセルトランジスタＭＴのチャネルの電位を、未書き込みの非選択メモリセルトランジスタＭＴの電荷蓄積層ＣＡに電圧ＶＰＧＭの印加のときのような量の電子が注入されない程度に上昇させる大きさを有する。
電圧ＶＰＡＳＳの印加により、メモリセルトランジスタＭＴ０～ＭＴ７のチャネルの電位がブーストされる。ブーストの程度の違いにより、３つの相違する種類のディスターブ（以下、非選択電圧ディスターブと称される）が起こり得る。
図１９および図２０に示されるように、第１タイプの非選択電圧ディスターブは、第２単位書き込みが完了したメモリセルトランジスタＭＴ０、ＭＴ１、ＭＴ２で起こり得る。書き込み済みの非選択メモリセルトランジスタＭＴは、その電荷蓄積層には電子が注入されているため、書き込み済みの非選択メモリセルトランジスタＭＴのチャネルの電位は、十分にブーストされない。現行の例では、全ストリングユニットＳＵのメモリセルトランジスタＭＴ０およびＭＴ１が書き込み済みのため、これらのメモリセルトランジスタＭＴ０およびＭＴ１のチャネルの電位は、十分にはブーストされない。しかしながら、メモリセルトランジスタＭＴ２がオフしているため、メモリセルトランジスタおよびＭＴ１のチャネルはビット線ＢＬと電気的に分離している。よって、いずれのストリングユニットＳＵにおいても、メモリセルトランジスタＭＴ０およびＭＴ１の電荷蓄積層に電子は注入されない。メモリセルトランジスタＭＴ２も電圧ＶＳＳを印加されているため電子を注入されない。よって、メモリセルトランジスタＭＴｉへの書き込みのとき、メモリセルトランジスタＭＴ０～ＭＴ（ｉ－１）へのディスターブは意図されている程度に十分に抑制されている。
第２タイプの非選択電圧ディスターブは、第１単位書き込み未完了のストリングユニットＳＵの未書き込みのメモリセルトランジスタＭＴで起こり得る。さらに、電圧ＶＰＡＳＳが印加される場合、非選択メモリセルトランジスタＭＴは、書き込まれていないと、その電荷蓄積層には電子は注入されていないため、当該メモリセルトランジスタＭＴのチャネルの電位は十分にブーストされ、当該メモリセルトランジスタＭＴへは電子はほとんど注入されない。すなわち、当該メモリセルトランジスタＭＴへの非選択電圧ディスターブは意図されている程度に十分に抑制される。現行の例では、第１単位書き込み完了済みのストリングユニットＳＵ０以外のいずれのストリングユニットＳＵでも、書き込み対象のメモリセルトランジスタＭＴ３より大きいＩＤのメモリセルトランジスタＭＴ４～ＭＴ７は、未書き込みのため、非選択電圧ディスターブをほとんど受けない。すなわち、第１単位書き込み未完了の全ストリングユニットＳＵにおいて、メモリセルトランジスタＭＴｉへの書き込みのとき、メモリセルトランジスタＭＴ（ｉ＋１）～ＭＴｎへのディスターブは十分に抑制されている。
第３タイプの非選択電圧ディスターブは、第１単位書き込み完了のストリングユニットＳＵ（ＳＵ０）の書き込み中のメモリセルトランジスタＭＴ３のＩＤより大きいＩＤを有するメモリセルトランジスタＭＴ（ＭＴ４～ＭＴ７）で起こり得る。ストリングユニットＳＵ０では、非選択メモリセルトランジスタＭＴ４＿０およびＭＴ５＿０が書き込み済みのため、非選択メモリセルトランジスタＭＴ４＿０およびＭＴ５＿０のチャネルの電位は十分に上がらない。メモリセルトランジスタＭＴ４～ＭＴｎ（＝ＭＴ７）のチャネルの電位は、メモリセルトランジスタＭＴ４～ＭＴｎのそれぞれのチャネルの電位の平均である。このため、ストリングユニットＳＵ０のメモリセルトランジスタＭＴ４～ＭＴｎのチャネルの電位は、第１書き込み未完了のストリングユニットＳＵ（例えばＳＵ１）のメモリセルトランジスタＭＴ４～ＭＴｎのチャネルの電位よりは低い。メモリセルトランジスタＭＴ４～ＭＴｎのチャネルの電位の平均は、メモリセルトランジスタＭＴ４～ＭＴｎのうちの書き込み済みのメモリセルトランジスタＭＴの数に依存し、その数は小さいほど、メモリセルトランジスタＭＴ４～ＭＴｎのチャネルの電位の平均は高い。各第１単位書き込み完了済みストリングユニットＳＵにおいて、メモリセルトランジスタＭＴ４～ＭＴｎのうちの書き込み済みのメモリセルトランジスタＭＴの数は、最大でメモリセルトランジスタセットのメモリセルトランジスタＭＴ数（＝ｗ）－１であり、現行の例では、２である。このため、ストリングユニットＳＵ０のメモリセルトランジスタＭＴ４～ＭＴｎのチャネルの電位は、ストリングユニットＳＵ１のメモリセルトランジスタＭＴ４～ＭＴｎのチャネルの電位より若干低い程度である。すなわち、第１単位書き込み完了済みの全ストリングユニットＳＵにおいて、メモリセルトランジスタＭＴｉへの書き込みのとき、メモリセルトランジスタＭＴ（ｉ＋１）～ＭＴｎへのディスターブは抑制されている。
以上記述されたチャネルの電位の上昇により、メモリセルトランジスタＭＴ３＿１にプログラムが行われ、他のメモリセルトランジスタＭＴの閾値電圧の上昇は、十分に抑制されている。
第２実施形態によれば、以下に記述されるように、書き込みの間にメモリコントローラ２で保持されている必要のあるデータの量は少なく、また、高い書き込み性能を実現できる。
まず、第２実施形態によれば、ｗ（ｗは自然数）個のセルユニットＣＵｉ、…ＣＵ（ｉ＋ｗ）を含んだセルユニットセットＣＵＳのうちのセルユニットＣＵ（ｉ＋ｗ）以外のセルユニットＣＵへの２ステップ書き込みおよびセルユニットＣＵ（ｉ＋ｗ）への１ステップ書き込みを含んだ第１単位書き込みごとに書き込みが行われる。セルユニットＣＵ（ｉ＋ｗ）へは２ステップ書き込みが行われないので、セルユニットＣＵ（ｉ＋ｗ）への書き込みの完了前に、セルユニットＣＵ（ｉ＋ｗ＋１）への書き込み（第１書き込み）が行われる必要が無い。このため、セルユニットセットＣＵＳごとの書き込みが、１ストリングユニットＳＵ中でセルユニットＣＵのＩＤの順に続けて行われる必要は無く、セルユニットセットＣＵＳへの第１単位書き込みの完了後、別のストリングユニットＳＵでの第１単位書き込みが行われることができる。このため、セルユニットＣＵ（ｉ＋ｗ－１）への第２書き込みのときを除いて、実行中の第２単位書き込み中の第１単位書き込み未完了のいずれのストリングユニットＳＵにおいても、セルユニットＣＵ（ｉ＋ｗ＋１）～ＣＵｎにデータは書き込まれていない。このため、セルユニットＣＵｉへの書き込みによって、第１単位書き込み未完了のストリングユニットＳＵにおいて、書き込み済みのセルユニットＣＵに電圧ＶＰＡＳＳの印加によるディスターブが生じることがない。
また、実行中の第２単位書き込み中の第１単位書き込み完了済みのいずれのストリングユニットＳＵにおいても、セルユニットＣＵ（ｉ＋ｗ＋１）～ＣＵｎのうちで、書き込み済みのセルユニットＣＵの数は最大で２である。このため、セルユニットＣＵ（ｉ＋ｗ＋１）～ＣＵｎのチャネルの電位が、書き込み済みのセルユニットＣＵを含まない第１単位書き込み完了済みのストリングユニットＳＵでのセルユニットＣＵ（ｉ＋ｗ＋１）～ＣＵｎのチャネルの電位より大きく低下することは抑制される。よって、実行中の第２単位書き込み中の第１単位書き込み完了済みのいずれのストリングユニットＳＵにおいても、セルユニットＣＵ（ｉ＋ｗ＋１）～ＣＵｎに電圧ＶＰＡＳＳの印加によるディスターブ（第２タイプの非選択電圧ディスターブ）は十分に抑制される。よって、書き込み済みのセルユニットＣＵへの電圧ＶＰＡＳＳの印加が原因の誤書き込みは抑制されることができる。
なお、セルユニットＣＵ（ｉ＋ｗ－１）への第２書き込みは、書き込み済みのセルユニットＣＵ（ｉ＋ｗ）にディスターブを与え得る。しかしながら、セルユニットＣＵ（ｉ＋ｗ）には４ページ未満でデータが書かれているため、セルユニットＣＵ（ｉ＋ｗ）のメモリセルトランジスタＭＴの閾値が上昇したとしても、当該メモリセルトランジスタＭＴのステートが別のステートに変わることは抑制されるか起こらない。
さらに、第２実施形態によれば、ここまで記述されたように誤書き込みが抑制されつつ、図１１を参照して記述されたように、書き込みの間に保持されている必要のあるデータの大きさは、最大で計８ページの大きさである。よって、ＲＡＭ２３の必要な容量は参考用の例（図１３）でのものより小さくて済む。このため、第２実施形態によれば、書き込みの間にメモリコントローラ２で保持されている必要のあるデータの量の抑制と、高い書き込み性能の両方が実現されることができる。
＜第３実施形態＞
第３実施形態は、書き込みの方法の点で第２実施形態と異なる。
第３実施形態のメモリシステム５は、第１実施形態のメモリシステム５と同じ要素および接続を有する。一方、第３実施形態のメモリコントローラ２は、以下に記述される動作を行えるように構成されており、具体的には、ＲＯＭ２４中のファームウェアがメモリコントローラ２に以下に記述される動作を行わせるように構成されている。そして、第３実施形態は第２実施形態に類似する。以下、第２実施形態と異なる点が主に記述される。
例えば、構造上の理由により、１または複数のセルユニットＣＵがデータの保持に使用されない場合がある。第３実施形態は、このような例に関し、第２実施形態に基づいている。
第３実施形態では、ワード線ＷＬの数は１７（ｎ＝１６）である。ただし、そのうち１つのワード線ＷＬはダミーワード線ＷＬ（ＤＷＬ）であり、データの書き込みには、ワード線ＷＬ０～ＷＬ１５が使用される。ダミーワード線ＷＬは、ワード線ＷＬ７とＷＬ８の間に位置する。各ストリングユニットＳＵにおいてダミーワード線ＤＷＬと接続されたセルユニットＣＵにはデータは書き込まれない。ワード線ＷＬ０～ＷＬ１５とそれぞれ接続されたセルユニットＣＵ０～ＣＵ１５にデータが書き込まれる。
図２１は、第３実施形態の１ステップ書き込みによるメモリセルトランジスタＭＴの閾値電圧の分布の変化を示す。図２１は、セルユニットＣＵ当たり４ページのデータの書き込みに関する。４ページの２ステップ書き込み（図６および図７）と異なり、１ステップにより、図７の下側のような中間状態を経ずに、目標のステートへと移される。
図２２は、第１実施形態の図１０と同じ形式で、第３実施形態でのデータ書き込みの方法を示す。メモリコントローラ２は、第２実施形態と同様にして、第１単位書き込み１ＵＷＴを相違するストリングユニットＳＵに対して繰り返して第２単位書き込み２ＵＷＴを行い、第２単位書き込み２ＵＷＴを相違する層に対して繰り返す。ただし、第３実施形態では、セルユニットセットＣＵＳ、すなわち、第１単位書き込みが行われる対象は、第２実施形態と異なり得る。この点は、後述される。
メモリコントローラ２は、第１単位書き込み１ＵＷＴにおいて、データを書き込まれるとともにより大きいＩＤを有する隣接セルユニット（上側隣接セルユニット）ＣＵを有しないセルユニットＣＵに対しては、４ページを１ステップで書き込む。現行の例では、ダミーワード線ＤＷＬの隣のワード線ＷＬ７と接続されたセルユニットＣＵ７に４ページを１ステップで書き込む。これに代えて、またはこれに加えて、メモリコントローラ２は、最大のＩＤを有するワード線ＷＬ１５と接続されたセルユニットＣＵ１５に４ページを１ステップで書き込む。すなわち、第１単位書き込み中の１ステップ書き込みが、次にデータを書き込まれる上側隣接セルユニットを有しないセルユニットＣＵに対して４ページで行われる。
一方、データを書き込まれる上側隣接セルユニットＣＵを有するセルユニットＣＵ（例えば、ＣＵ３およびＣＵ１１）に対しては、第２実施形態と同じく、４ページ未満のデータを１ステップで書き込む。
このような書き込みとワード線ＷＬの数に従って、セルユニットセットＣＵＳ中のセルユニットＣＵの数が決定されることができる。現行の例では、各セルユニットセットＣＵＳは４つのセルユニットＣＵを含む。
ダミーワード線ＤＷＬおよび（または）最大のＩＤを有するワード線ＷＬ（ＷＬ１５）と接続されるセルユニットＣＵ（ＣＵ７および（または）ＣＵ１５）は、自身に書き込まれた後にデータを書き込まれる上側隣接セルユニットＣＵを有しない。このため、セルユニットＣＵ７および（または）ＣＵ１５が書き込み後に隣接セルユニットＣＵへの書き込みによってディスターブを受ける状態が生じない。よって、セルユニットＣＵ７および（または）ＣＵ１５には４ページが１ステップで書き込まれることができる。
第３実施形態によれば、第２実施形態と同じく、ｗ個のセルユニットＣＵｉ、…ＣＵ（ｉ＋ｗ）を含んだセルユニットセットＣＵＳのうちのセルユニットＣＵ（ｉ＋ｗ）以外のセルユニットＣＵへの２ステップ書き込みおよびセルユニットＣＵ（ｉ＋ｗ）への１ステップ書き込みを含んだ第１単位書き込みごとに書き込みが行われ、その後、別の第１単位書き込みが別のストリングユニットＳＵで行われる。このため、第２実施形態と同じ利点を得られる。
また、第３実施形態によれば、上側隣接セルユニットＣＵを有しないセルユニットＣＵには、第１単位書き込みにおいて４ページが１ステップで書き込まれる。このため、第１単位書き込みが行われても、第１単位書き込みの対象のセルユニットセットＣＵＳには、可能な最大の数のページのデータが書き込まれることができる。よって、容量の大きいメモリシステム５が実現されることができる。
＜第４実施形態＞
第４実施形態は、書き込みの方法の点で第２実施形態と異なる。
第４実施形態のメモリシステム５は、第１実施形態のメモリシステム５と同じ要素および接続を有する。一方、第４実施形態のメモリコントローラ２は、以下に記述される動作を行えるように構成されており、具体的には、ＲＯＭ２４中のファームウェアがメモリコントローラ２に以下に記述される動作を行わせるように構成されている。そして、第４実施形態は第２実施形態に類似する。以下、第２実施形態と異なる点が主に記述される。
図２３は、第１実施形態の図１０と同じ形式で、第４実施形態でのデータ書き込みの方法を示す。図２３は、ストリングユニットＳＵ０およびＳＵ３のセルユニットセットＣＵＳが８つのセルユニットＣＵおよび４つのセルユニットＣＵを含み、且つストリングユニットＳＵ１およびＳＵ２のセルユニットセットＣＵＳが４つのセルユニットＣＵを含む例に関する。
図２３に示されるように、メモリコントローラ２は、ストリングユニットＳＵ０のセルユニットＣＵ０を含んだセルユニットセットＣＵＳに対して第１単位書き込みを行う。４つのセルユニットＣＵ（ｗ＝４）を含むセルユニットセットＣＵＳは、セルユニットＣＵ０、ＣＵ１、ＣＵ２、およびＣＵ３を含み、セルユニットＣＵ３に４ページ未満のデータが１ステップで書き込まれる。以下、セルユニットＣＵ０、ＣＵ１、ＣＵ２、およびＣＵ３の層に対する書き込みが継続する。以下、セルユニットＣＵ０、ＣＵ１、ＣＵ２、およびＣＵ３のセルユニットセットＣＵＳは、第１層のセルユニットセットＣＵＳと称される。
メモリコントローラ２は、ストリングユニットＳＵのアドレスの昇順に、すなわち、現行の例では、ストリングユニットＳＵ１およびＳＵ２の第１層のセルユニットセットＣＵＳ、すなわちセルユニットＣＵ０、ＣＵ１、ＣＵ２、およびＣＵ３に第１単位書き込みを行う。
メモリコントローラ２は、最大のＩＤを有するストリングユニットＳＵ、すなわちＳＵ３に対して、第１層のセルユニットセットＣＵＳを含むセルユニットセットＣＵＳに対して第１単位書き込みを行う。ストリングユニットＳＵ３での第１単位書き込みは、ストリングユニットＳＵ０、ＳＵ１、およびＳＵ２での第１単位書き込み１ＵＷＴと異なるｗを有し、第１単位書き込み１ＵＷＴ＿２と称される。ｗ＝４の第１単位書き込みは、以下、第１タイプ第１単位書き込み１ＵＷＴ＿１と称される。
第１単位書き込み１ＵＷＴ＿２のｗは第１単位書き込み１ＵＷＴ＿１のｗ（＝４）×２（＝８）である。よって、ストリングユニットＳＵ３での第１単位書き込み１ＵＷＴ＿２は、セルユニットＣＵ０からＣＵ７を対象とし、セルユニットＣＵ７に対して４未満のページのデータが１ステップで書き込まれる。
次いで、メモリコントローラ２は、第１層の１つ上のＩＤの連続する４つのセルユニットＣＵ、すなわち、セルユニットＣＵ４、ＣＵ５、ＣＵ６、およびＣＵ７を含んだ第２層のセルユニットセットＣＵＳに対して第１単位書き込みを行う。具体的には、メモリコントローラ２は、ストリングユニットＳＵのＩＤの降順に、すなわち現行の例では、ストリングユニットＳＵ２およびＳＵ１の第２層のセルユニットセットＣＵＳに第１単位書き込み１ＵＷＴ＿１を行う。
メモリコントローラ２は、最小のＩＤを有するストリングユニットＳＵ０に、第２層のセルユニットセットＣＵＳを含むセルユニットセットＣＵＳに対して、第１単位書き込み１ＵＷＴ＿２を行う。すなわち、ストリングユニットＳＵ０において、セルユニットＣＵ４からＣＵ１１を対象とする第１単位書き込み１ＵＷＴが行われ、セルユニットＣＵ１１に対して４未満のページのデータが１ステップで書き込まれる。
以下、ストリングユニットＳＵ１からの第１層のセルユニットセットＣＵＳへの第１単位書き込み１ＵＷＴ＿１から、ストリングユニットＳＵ０への第１単位書き込み１ＵＷＴ＿２までの書き込みを１周期として、次の周期が、ストリングユニットＳＵ１の第２層の１つ上のＩＤの連続する４つのセルユニットＣＵ、すなわち、セルユニットＣＵ８、ＣＵ９、ＣＵ１０、およびＣＵ１１を含んだ第３層のセルユニットセットＣＵＳから開始する。以下、同様に周期が繰り返される。ただし、最大のＩＤを有するワード線ＷＬ、すなわち現行の例でのワード線ＷＬ１５では、その上のワード線ＷＬがないため、４ページ未満の１ステップ書き込みは行われる必要がない。よって、ワード線ＷＬ１５に対しては、４ページのデータが２ステップで書き込まれることができる。すなわち、各層のセルユニットセットＣＵＳへの全ストリングユニットＳＵでの第１単位書き込みのうち、１つのストリングユニットＳＵでは、４ページ未満の１ステップ書き込みが行われない。そして、或る第１層のセルユニットセットＣＵＳへの書き込みにおいて１つのストリングユニットＳＵでは、第１層と第２層のセルユニットセットＣＵＳに対して第１単位書き込み１ＵＷＴ＿２が行われる。
図２４は、第４実施形態のメモリシステムでのディスターブを示す。図２４に示されるように、或る同じ層のセルユニットセットＣＵＳに対する複数のストリングユニットＳＵでの第１単位書き込みにおいて、或るストリングユニットＳＵでの書き込みによって、書き込み済みのストリングユニットＳＵはディスターブを受ける。このディスターブは、例えばプログラム電圧ＶＰＧＭの印加によるものである。書き込み済みのストリングユニットＳＵは、別のストリングユニットＳＵへの書き込みの度に、ディスターブを受ける。このため、４つのストリングユニットＳＵの例では、最初に書き込まれたストリングユニットＳＵは、３回のディスターブを受ける。よって、いずれの層のセルユニットセットＣＵＳでも、書き込まれるストリングユニットＳＵの順番が同じであると、いずれの層のセルユニットセットＣＵＳでも同じストリングユニットＳＵが最大のディスターブを受ける。例えば、いずれの層のセルユニットセットＣＵＳでもストリングユニットＳＵのＩＤの昇順に書き込まれる場合、ストリングユニットＳＵ０がいずれの層のセルユニットセットＣＵＳでも最大のディスターブを受ける。
第４実施形態では、セルユニットセットＣＵＳの相違する層では、書き込まれるストリングユニットＳＵの順番が相違する。
第４実施形態によれば、第２実施形態と同じく、ｗ個の並んだセルユニットＣＵｉ、…ＣＵ（ｉ＋ｗ）を含んだセルユニットセットＣＵＳのうちのセルユニットＣＵ（ｉ＋ｗ）以外のセルユニットＣＵへの２ステップ書き込みおよびセルユニットＣＵ（ｉ＋ｗ）への１ステップ書き込みを含んだ第１単位書き込みごとに書き込みが行われ、その後、別の第１単位書き込みが別のストリングユニットＳＵで行われる。このため、第２実施形態と同じ利点を得られる。
また、第４実施形態によれば、セルユニットセットＣＵＳの相違する層では、書き込まれるストリングユニットＳＵの順番が相違する。このため、最大のディスターブを受けるストリングユニットＳＵが分散され、特定のストリングユニットＳＵだけが他のストリングユニットＳＵより低い信頼性を有するということが抑制される。
＜変形例＞
第４実施形態は第３実施形態と組み合わせられることができる。第４実施形態の変形例が図２５を参照して記述される。以下、第４実施形態の図２３と異なる点が主に記述される。
変形例では、ワード線ＷＬの数は、２１である。ただし、そのうち１つのワード線ＷＬはダミーワード線ＤＷＬであり、データの書き込みには、ワード線ＷＬ０～ＷＬ１５、およびワード線ＷＬ１６～１９とそれぞれ接続されたセルユニットＣＵ０～ＣＵ１９が使用される。ダミーワード線ＤＷＬは、ワード線ＷＬ１５とＷＬ１６の間に位置する。
第４実施形態の基本の形態（以下、単に第４実施形態と称される場合がある）の図２３と異なり、セルユニットＣＵ１５は、データを書き込まれる上側隣接セルユニットを有しない。このため、メモリコントローラ２は、第３実施形態の図２２のセルユニットＣＵ７での書き込みと同じく、ストリングユニットＳＵ０～ＳＵ３のセルユニットＣＵ１５に４ページのデータを１ステップで書き込む。
また、メモリコントローラ２は、最大のＩＤを有するワード線ＷＬ（ＷＬ１９）と接続されたセルユニットＣＵ１９に対しても、４ページの１ステップ書き込みを行う。
第４実施形態の変形例によれば、第４実施形態と第３実施形態の両方の利点を得られる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
１…半導体メモリ、２…メモリコントローラ、３…ホスト装置、５…メモリシステム、１１…メモリセルアレイ、１２…入出力回路、１３…シーケンサ、１５…ドライバ、１６…センスアンプ、１９…ロウデコーダ、２１…ホストインターフェイス、２２…ＣＰＵ、２３…ＲＡＭ、２４…ＲＯＭ、２５…メモリインターフェイス、２６…ＥＣＣ回路。

Claims (6)

  1. 直列接続された第１セルトランジスタおよび第２セルトランジスタと、第１トランジスタと、を含む第１ストリングと、
    第３セルトランジスタと第２トランジスタとを含む第２ストリングであって、前記第２トランジスタのゲートは前記第１トランジスタのゲートから独立している、第２ストリングと、
    を備える記憶装置と、
    前記第１セルトランジスタを第１目的閾値電圧より低い閾値電圧にする第１書き込みを行い、
    前記第１書き込みの後に前記第２セルトランジスタを第２目的閾値電圧より高い閾値電圧にする第２書き込みを行い、
    前記第２書き込みの後に前記第１セルトランジスタを前記第１目的閾値電圧より高い閾値電圧にする第３書き込みを行い、
    前記第３書き込みの後に前記第３セルトランジスタに第４書き込みを行う、
    ように構成されたコントローラと、
    を備え、
    前記第１ストリングは、
    前記第２セルトランジスタに前記第１セルトランジスタの反対側で接続された第４セルトランジスタと、
    前記第４セルトランジスタに前記第２セルトランジスタの反対側で接続された第５セルトランジスタと、
    をさらに含み、
    前記コントローラは、前記第４書き込みの後に、前記第４セルトランジスタに書き込みを行うことなく前記第５セルトランジスタに書き込みを行うように構成されている、
    メモリシステム。
  2. 前記記憶装置は、前記第３セルトランジスタと前記第２トランジスタの間の第６セルトランジスタをさらに含み、
    前記コントローラは、前記第４書き込みの後に前記第６セルトランジスタに第５書き込みを行うようにさらに構成されている、
    請求項１のメモリシステム。
  3. 直列接続された第１セルトランジスタおよび第２セルトランジスタと、第１トランジスタと、を含む第１ストリングと、
    第３セルトランジスタと第２トランジスタとを含む第２ストリングであって、前記第２トランジスタのゲートは前記第１トランジスタのゲートから独立している、第２ストリングと、
    を備える記憶装置と、
    前記第１セルトランジスタを第１目的閾値電圧より低い閾値電圧にする第１書き込みを行い、
    前記第１書き込みの後に前記第２セルトランジスタを第２目的閾値電圧より高い閾値電圧にする第２書き込みを行い、
    前記第２書き込みの後に前記第１セルトランジスタを前記第１目的閾値電圧より高い閾値電圧にする第３書き込みを行い、
    前記第３書き込みの後に前記第３セルトランジスタに第４書き込みを行う、
    ように構成されたコントローラと、
    を備え、
    前記第２ストリングは、前記第３セルトランジスタと直列接続された第４セルトランジスタをさらに含み、
    前記第３セルトランジスタのゲートは前記第２セルトランジスタのゲートと接続されており、
    前記第４書き込みは、前記第３セルトランジスタを第３目的閾値電圧より低い閾値電圧にし、
    前記コントローラは、
    前記第４書き込みの後に前記第４セルトランジスタを第４目的閾値電圧より低い閾値電圧にする第５書き込みを行い、
    前記第５書き込みの後に前記第３セルトランジスタを前記第３目的閾値電圧より高い閾値電圧にする第６書き込みを行う、
    ようにさらに構成されている、
    メモリシステム。
  4. 各々が直列接続された第１セルトランジスタおよび第２セルトランジスタを含む第１ストリング乃至第ｓ（ｓは２以上の自然数）ストリングを含む記憶装置であって、前記第１ストリング乃至第ｓストリングの第１セルトランジスタは互いに接続されており、前記第１ストリング乃至第ｓストリングの第２セルトランジスタは互いに接続されており、前記第１ストリングは第３セルトランジスタをさらに含む、記憶装置と、
    前記第１ストリング乃至第ｓストリングの１つずつに第１乃至第ｓストリングの全てに対して、前記第１セルトランジスタを第１目的閾値電圧より低い閾値電圧にする第１書き込みを行うことと、前記第１書き込みの後に前記第２セルトランジスタを第２目的閾値電圧より高い閾値電圧にする第２書き込みを行うことと、前記第２書き込みの後に前記第１セルトランジスタを前記第１目的閾値電圧より高い閾値電圧にする第３書き込みを行うことと、を含む第１単位書き込みを行い、
    前記第１ストリング乃至第ｓストリングの全てに対して前記第１単位書き込みを行った後に、前記第３セルトランジスタに第４書き込みを行う、
    ように構成されたコントローラと、
    を備え、
    前記第１ストリングは、前記第２セルトランジスタに前記第１セルトランジスタと反対側で接続された第４セルトランジスタをさらに含み、
    前記コントローラは、前記第１ストリング乃至第ｓストリングの全てに対して前記第１単位書き込みを行った後に前記第４セルトランジスタに書き込みを行うことなく、前記第４書き込みを行うように構成されている、
    メモリシステム。
  5. 前記第１目的閾値電圧は、２ｍ個（ｍは２以上の自然数）の閾値電圧のうちの１つであり、
    前記第２目的閾値電圧は、２ｐ個（ｐはｍ未満の自然数）の閾値電圧の１つである、
    請求項１または請求項４のメモリシステム。
  6. 前記ｍは４である、
    請求項５のメモリシステム。
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