KR20080018827A - 불휘발성 반도체 기억 장치 및 그 데이터 판독 방법과메모리 카드 - Google Patents

불휘발성 반도체 기억 장치 및 그 데이터 판독 방법과메모리 카드 Download PDF

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Abstract

고신뢰성이면서 고속 판독의 불휘발성 반도체 기억 장치 및 그 데이터의 판독 방법 및 그 불휘발성 반도체 기억 장치를 탑재한 메모리 카드를 제공하는 것을 과제로 한다. 본 발명은, 복수의 메모리 셀과, 제1 및 제2 선택 트랜지스터를 구비하는 NAND 메모리 셀 유닛을 복수 갖는 메모리 셀 어레이와, 복수의 워드선 및 복수의 비트선과, 데이터 판독 제어부를 구비하고, 데이터 판독 제어부는 메모리 셀 중의 1개를 선택하여 데이터를 판독할 때에 그 선택 메모리 셀 이외의 비선택 메모리 셀에 판독 패스 전압을 인가한 후 제1 또는 제2 선택 트랜지스터의 제어 게이트에 인가되어 있는 전압을 승압할 때에, 그 승압에 따른 제1 또는 제2 선택 트랜지스터에 적어도 1개는 인접한 비선택 메모리 셀에 인가하는 워드선의 판독 패스 전압을 다른 비선택 메모리 셀에 인가하는 워드선의 판독 패스 전압보다 낮게 한다.
메모리 셀, 선택, 비선택, 승압, 메모리 카드, 신뢰성, 판독 제어, 제어 게이트

Description

불휘발성 반도체 기억 장치 및 그 데이터 판독 방법과 메모리 카드{NONVOLATILE SEMICONDUCTOR MEMORY DEVICE AND DATA READING METHOD THEREOF, AND MEMORY CARD}
본 발명은, 전기적으로 재기입 가능한 복수의 메모리 셀이 매트릭스 형상으로 배치되어 있는 메모리 셀 어레이를 구비하는 불휘발성 반도체 기억 장치 및 그 데이터 판독 방법과 그와 같은 불휘발성 반도체 기억 장치를 탑재한 메모리 카드에 관한 것이다.
최근, 소형이고 대용량의 불휘발성 반도체 기억 장치의 수요가 급증하고, 그 중에서도 종래의 NOR형 플래시 메모리에 비하여, 고집적화, 대용량화를 기대할 수 있는 NAND형 플래시 메모리가 주목받아 오고 있다.
NAND형 플래시 메모리는, 소스/드레인을 공통으로 하는 형으로 직렬로 접속된 복수의 메모리 셀과, 이들 복수의 메모리 셀의 드레인측에 접속된 드레인측 선택 트랜지스터와, 이들 복수의 메모리 셀의 소스측에 접속된 소스측 선택 트랜지스터를 구비한 NAND셀 유닛이 복수 배치되어서, 메모리 셀 어레이가 구성되어 있다.
메모리 셀 어레이에는, 복수의 워드선이 병렬로 형성되어 있고, 이 워드선 방향으로 배열하는 메모리 셀의 게이트 전극을 공통으로 접속하고 있다. 또한, 워드선 방향으로 배열하는 소스측 선택 트랜지스터의 각각의 게이트 전극은, 소스측 선택 게이트선에 의해 공통으로 접속되어 있다. 또한, 워드선 방향으로 교차하는 방향으로, 복수의 비트선이 병렬로 형성되어 있고, 각 비트선은 드레인측 선택 트랜지스터를 통하여, 대응하는 NAND셀 유닛에 접속되어 있다. 그리고, 데이터 판독 제어부는, 복수의 워드선 및 복수의 비트선을 선택하여 전압을 인가하고, 복수의 메모리 셀에 대하여 데이터의 판독을 행한다.
[특허 문헌1] 일본 특개 2006-107577호 공보
이와 같은 NAND형 플래시 메모리에서, 메모리 셀로부터 데이터를 판독할 때의 동작은, 예를 들면, 다음과 같이 행해진다.
도 10을 참조한다. 도 10은, 메모리 셀의 데이터를 판독하는 경우의 일반적인 동작 타이밍차트이다. 우선, 타이밍 t1에서, 데이터 판독 제어부가 드레인측 선택 게이트선 SGD에 전압 Vsgd(예를 들면, 4V 정도의 전압)를 인가한다. 다음으로, 타이밍 t2에서, 데이터 판독 제어부가 비트선 BL에 전압 Vbl(예를 들면, 1V 정도의 전압)을 인가한다. 다음으로, 타이밍 t3에서, 데이터 판독 제어부가, 워드선 WL0∼WLi에 소정의 전압을 인가한다. 즉, 데이터를 판독할 메모리 셀(선택 메모리 셀)이 접속되어 있는 워드선(선택 워드선) WLn에 판독 전압 Vcgrv(예를 들면, 0V 정도의 전압)를 인가하고, 그 이외의 워드선(비선택 워드선)에는 판독 패스 전압 Vread(예를 들면, 5V 정도의 전압)를 인가한다. 다음으로, 타이밍 t4에서, 데이터 판독 제어부가 소스측 선택 게이트선 SGS에 전압 Vsgs(예를 들면, 4V 정도의 전압)를 인가한다. 또한, 이들 일련의 판독 동작중, 데이터 판독 제어부는 공통 소스선 SOURCE 및 웰 CPWELL에 접지 전위 VSS를 인가한다.
데이터 판독 제어부가 각 배선에 이와 같은 전압을 인가하고, 선택 메모리 셀 및 비선택 워드선에 접속된 비선택 메모리 셀을 온시킨다. 그 때에 생기는 비트선의 전위 변화를 검출함으로써, 판독할 메모리 셀에 "0" 데이터가 저장되어 있는지, 그렇지않으면, "1" 데이터가 저장되어 있는지를, 센스 앰프 회로가 판정한다. 구체적으로는, 예를 들면, 플로팅 게이트에 전자가 주입되어, 메모리 셀의 임계값이 높게 된 상태를 "0" 데이터로 정의하고, 반대로, 플로팅 게이트로부터 전자가 뽑아내어져서, 메모리 셀의 임계값이 낮아진 상태를 "1" 데이터로 미리 정의해 두면 된다.
그러나, 전술한 판독 동작에서는, 소스측 선택 게이트선 SGS가 승압될 때에, 비선택 워드선 WL0에서, 도 10의 화살표 A로 나타낸 바와 같이 소스측 선택 게이트선 SGS로부터의 커플링 노이즈를 받아서 오버슈트 전압이 발생한다. 이 오버슈트 전압에 의해, 기판(웰 CPWELL)과 비선택 워드선 WL0 간의 전위차가 커져서, 비선택 워드선 WL0에 접속된 메모리 셀 MC0이 약한 기입 상태로 된다. 이에 의해, 판독 동작 중에 메모리 셀 MC0의 임계값 전압이 상승하는, 소위 리드 디스터브가 발생하는 경우가 있다.
최근, 미세화가 진행하는 반도체 기억 장치에 있어서, 워드선이나 선택 게이 트선 SGS, SGD에 이용되는 게이트 배선 재료는, 저저항화가 요구되어, 박막화가 곤란해지는 한편, 게이트 배선 간의 스페이스는 좁아져, 게이트 배선 간의 커플링 노이즈는 커져 있다. 또한, 메모리 셀 MC의 신뢰성, 내구성의 관점으로부터, 메모리 셀 MC의 터널 절연막의 박막화는 곤란하게 되어 오고 있어, 워드선이나 선택 게이트선 SGS, SGD의 용량 중에서, 배선간 용량이 차지하는 비율이 높게 되어 오고 있다. 그 때문에, 게이트 배선간의 커플링 노이즈는 점점 커져 오고 있어, 이 커플링 노이즈에 의한 오버슈트 전압의 영향을 저감하여, 리드 디스터브의 발생을 회피하는 것 없이, 고신뢰성의 반도체 기억 장치를 실현하는 것은 곤란하게 되어 있다.
따라서, 본 발명은, 이와 같은 커플링 노이즈에 의한 오버슈트 전압 및 이것에 수반하는 리드 디스터브를 방지하는 것을 가능하게 하는 불휘발성 반도체 기억 장치 및 그 데이터 판독 방법과 그와 같은 불휘발성 반도체 기억 장치를 탑재한 메모리 카드를 제공하는 것을 목적으로 한다.
본 발명의 일 실시 형태에 따르면, 직렬로 접속되어 있는 복수의 메모리 셀과, 상기 복수의 메모리 셀의 직렬 접속체의 양단부에 각각 접속되어 있는 제1 선택 트랜지스터 및 제2 선택 트랜지스터를 구비하는 NAND 메모리 셀 유닛을 복수 갖는 메모리 셀 어레이와, 상기 복수의 메모리 셀에 접속되어 있는 복수의 워드선 및 복수의 비트선과, 상기 복수의 메모리 셀에 대하여 데이터의 판독을 행할 때에 상기 워드선 및 상기 비트선에 전압을 인가하는 데이터 판독 제어부를 포함하고, 상기 데이터 판독 제어부는, 상기 복수의 메모리 셀 중의 1개를 선택하여 데이터를 판독할 때에 그 선택된 메모리 셀 이외의 비선택의 메모리 셀에 판독 패스 전압을 인가한 후로서 상기 제1 선택 트랜지스터 또는 상기 제2 선택 트랜지스터의 제어 게이트에 인가되어 있는 게이트 인가 전압을 승압할 때에, 그 승압에 따른 상기 제1 선택 트랜지스터 또는 상기 제2 선택 트랜지스터에 적어도 1개는 인접한 상기 비선택의 메모리 셀에 인가하는 상기 워드선의 상기 판독 패스 전압을 다른 상기 비선택의 메모리 셀에 인가하는 상기 워드선의 상기 판독 패스 전압보다 낮게 하는 것을 특징으로 하는 불휘발성 반도체 기억 장치가 제공된다.
본 발명의 일 실시 형태에 따른 불휘발성 반도체 기억 장치에 따르면, 선택 게이트선에 인접하는 비선택 워드선에서, 선택 게이트선의 승압에 수반하는 커플링 노이즈를 받아서 발생하는 오버슈트 전압의 피크 값이 저감된다. 이에 의해, 그 비선택 워드선에 접속되는 메모리 셀의 리드 디스터브를 방지하는 것이 가능하게 된다. 또한, 선택 게이트선의 승압의 타이밍을 빠르게 할 수 있기 때문에, 메모리 셀의 데이터의 판독 속도를 향상하는 것이 가능하게 된다.
전술한 커플링 노이즈에 의한 오버슈트 전압의 영향을 저감하기 위해, 특허 문헌 1에 기재한 바와 같은 기술이 개시되어 있다. 도 11을 참조한다. 도 11은, 특허 문헌 1의 기술을 이용하여 메모리 셀 MCn의 데이터를 판독하는 경우의 동작 타이밍차트이다.
드레인측 선택 게이트선 SGD와 소스측 선택 게이트선 SGS의 승압 순서를 변 경한 이외에는, 도 11과 도 10에서 판독 동작은 마찬가지이다. 즉, 도 11에서 나타낸 바와 같이, 특허 문헌 1의 기술에서는, 타이밍 t1에서, 데이터 판독 제어부는 소스측 선택 게이트선 SGS에 전압 Vsgs(예를 들면, 4V 정도)를 인가하고, 타이밍 t4에서, 데이터 판독 제어부는 드레인측 선택 게이트선 SGD에 전압 Vsgd(예를 들면, 4V 정도)를 인가한다. 이에 따르면, 타이밍 t4에서 판독 동작을 개시할 때에, 비선택 워드선 WL0은, 선택 게이트선 SGD로부터의 커플링 노이즈의 영향을 받지 않기 때문에, 오버슈트 전압 및 이것에 수반하는 리드 디스터브를 방지할 수 있다.
그러나, 이 기술에 의해서도, 타이밍 t4에서, 드레인측 선택 게이트선 SGD가 승압될 때에, 도 11의 화살표 B로 나타낸 바와 같이, 드레인측 선택 게이트선 SGD에 인접하는 비선택 워드선 WLi에서, 드레인측 선택 게이트선 SGD로부터의 커플링 노이즈를 받아서 오버슈트 전압이 발생한다는 문제가 남는다.
이와 같은 선택 게이트선 SGS, SGD와 이들에 인접하는 비선택 워드선 WL0, WLi 사이에서 생기는 커플링 노이즈에 의한 오버슈트 전압의 발생은, 선택 게이트선 SGD, SGS를 승압하는 타이밍을 지연시킴으로써 회피하는 것도 가능하다. 그러나, 선택 게이트선 SGD, SGS를 승압하는 타이밍을 지연시키면, 데이터의 판독 속도도 늦어져서, 최근의 퍼포먼스(판독 속도) 고속화의 요청에 반하는 것으로 되기 때문에, 반드시 실효성이 있는 해결 수단이라고는 할 수 없다.
따라서, 본 발명자는, 선택 게이트선 SGD, SGS 중, 후에 승압되는 선택 게이트선에 인접하는 비선택 워드선에, 다른 비선택 워드선에 인가되는 판독 패스 전압보다도 낮은 전압의 판독 패스 전압을 인가함으로써, 선택 게이트선으로부터의 커 플링 노이즈를 받아서 발생하는 오버슈트 전압의 피크 값을 저감하여 리드 디스터브를 방지하고, 또한, 데이터의 판독 속도를 향상하는 것이 가능하게 되는 것을 발견했다.
이하, 본 발명의 일 실시 형태에 따른 불휘발성 반도체 기억 장치 및 그 판독 방법과 그와 같은 불휘발성 반도체 기억 장치를 탑재한 메모리 카드에 대하여, 도면을 참조하면서 상세하게 설명한다. 또한, 이하의 실시 형태에서는, 본 발명의 불휘발성 반도체 기억 장치 및 그 데이터 판독 방법과 그와 같은 불휘발성 반도체 기억 장치를 탑재한 메모리 카드의 예를 나타내고 있고, 본 발명의 불휘발성 반도체 기억 장치 및 그 데이터 판독 방법과 그와 같은 불휘발성 반도체 기억 장치를 탑재한 메모리 카드는, 그들 실시 형태에 한정되는 것은 아니다.
(실시 형태 1)
도 1은, 본 실시 형태 l에 따른 불휘발성 반도체 기억 장치(100)의 구성을 도시하는 블록도이다. 도 1에 도시한 바와 같이 본 실시 형태 1에 따른 불휘발성 반도체 기억 장치(100)는, 메모리 셀 어레이(101), 로우 제어 회로(102), 컬럼 제어 회로(103), 센스 앰프 회로(104), 선택 회로(105), 주제어 회로(106), 데이터 레지스터(109) 및 인터페이스 회로(110)를 구비하고 있다.
인터페이스 회로(110)는, 외부 기기와 데이터 및 컨트롤 신호(커맨드 및 클럭 신호 등)의 송수신을 행한다. 인터페이스 회로(110)는, 외부 기기로부터의 데이터 및 컨트롤 신호를 받아서 소정의 처리를 하여 주제어 회로(106), 데이터 레지스터(109)에 공급한다.
주제어 회로(106)는, 인터페이스 회로(110)로부터의 제어 신호에 기초하여, 로우 제어 회로(102), 컬럼 제어 회로(103), 센스 앰프 회로(104), 선택 회로(105) 및 데이터 레지스터(109)를 제어한다.
주제어 회로(106)는, 로우 제어 회로(102) 및 컬럼 제어 회로(103)에 메모리 셀 어레이(101)의 메모리 셀에 대한 액세스 정보를 공급한다. 로우 제어 회로(102) 및 컬럼 제어 회로(103)는, 그 액세스 정보 및 데이터에 기초하여 센스 앰프 회로(104) 및 선택 회로(105)를 제어하여 메모리 셀에 대하여 데이터의 판독, 기입 또는 소거를 행한다.
센스 앰프 회로(104)는, 복수의 센스 앰프 회로를 갖고, 메모리 셀 어레이(101)의 비트선에 선택 회로(105)를 통하여 접속되고, 비트선에 데이터를 공급하고, 또한, 비트선의 전위를 검출하여 데이터 캐쉬에서 유지한다. 주제어 회로(106)는, 컬럼 제어 회로(103)에 의해 제어된 센스 앰프 회로(104)에 의해 메모리 셀로부터 판독된 데이터를 데이터 레지스터(109) 및 인터페이스 회로(110)를 통하여 외부 기기에 공급한다. 선택 회로(105)는, 센스 앰프 회로(104)를 구성하는 복수의 데이터 캐쉬 중 비트선에 접속하는 데이터 캐쉬의 선택을 행한다.
또한, 본 실시 형태 1의 불휘발성 반도체 기억 장치(100)에서는, 로우 제어 회로(102)와, 컬럼 제어 회로(103)와, 센스 앰프 회로(104)와, 선택 회로(105)와, 주제어 회로(106)가 데이터 판독 제어부(120)를 구성하고, 메모리 셀의 데이터의 판독을 행할 때에 워드선 및 비트선에 전압을 인가한다.
다음으로, 본 실시 형태 1에 따른 불휘발성 반도체 기억 장치(100)의 메모리 셀 어레이(101)의 일례에 대하여, 도면을 참조하여 상세하게 설명한다.
도 2는, 본 실시 형태 1의 메모리 셀 어레이(101)의 일례를 도시하는 블록도이다. 도 2에 도시한 바와 같이 본 실시 형태 1의 메모리 셀 어레이(101)는, 분할되어 있는 m개의 블록 BLOCK1, BLOCK2, BLOCK3,…, BLOCKi,…, BLOCKm을 구비하고 있다. 여기에서, 「블록」이란, 데이터의 일괄 소거의 최소 단위이다. 블록 BLOCK1, BLOCK2, BLOCK3,…, BLOCKi,…, BLOCKm은, 동일한 구성을 갖고 있다.
도 3은, 본 실시 형태 1의 메모리 셀 어레이(101)의 1개의 블록 BLOCKi의 구성을 도시하는 회로도이다. 본 실시 형태 1의 메모리 셀 어레이(101)에서는, 각 블록 BLOCK0∼BLOCKm은, 도 3에 대표적으로 나타내는 블록 BLOCKi와 같이, 각각 (k+1)개의 NAND셀 유닛0∼k으로 구성된다. 또한, 각 NAND셀 유닛은, 32개의 메모리 셀 MC0∼MC31이 소스/드레인 영역을 공통으로 하는 형태로 직렬로 접속되어 구성되고, 그 일단은 선택 게이트선 SGD에 접속된 선택 게이트 트랜지스터 S2를 통하여 비트선 BL(BL_0, BL_1,…, BL_i,…, BL_j-1, BL_j)에, 타단은 선택 게이트선 SGS에 접속된 선택 게이트 트랜지스터 S1을 통하여 공통 소스선 SOURCE에 접속되어 있다. 이와 같은 구성에 의해, 비트선 BL로부터, 드레인측 선택 트랜지스터 S2, 메모리 셀 MC31,…, 메모리 셀 MC0, 소스측 선택 트랜지스터 S1을 통하여, 공통 소스선 SOURCE까지의 전류 경로가 형성된다. 또한, 각각의 메모리 셀 MC의 제어 게이트는, 워드선 WL(WL0∼WL31)에 접속되어 있다. 1개의 워드선 WL에 접속되는 (k+1)개의 각 메모리 셀 MC는 1비트의 데이터를 기억하고, 이들 (k+1)개의 메모리 셀 MC가 「페이지」라고 하는 단위를 구성한다.
또한, 본 실시 형태 1에서는, 메모리 셀 어레이를 구성하는 블록의 수를 m개로 하고, 또한 1개의 블록이, 32개의 메모리 셀 MC로 이루어지는 NAND셀 유닛을 (k+1)개 포함하도록 했지만, 이것에 한정되는 것은 아니고, 원하는 용량에 따라서 블록의 수, 메모리 셀 MC의 수 및 NAND셀 유닛의 수를 변경하면 된다. 또한, 본 실시 형태 1에서는, 각 메모리 셀 MC가 1비트의 데이터를 기억하도록 했지만, 각 메모리 셀 MC가 전자 주입량에 따른 복수 비트의 데이터(다치 비트 데이터)를 기억하도록 하여도 된다. 또한, 본 실시 형태 1에서는, 1개의 NAND셀 유닛이 1개의 비트선 BL에 접속된 불휘발성 반도체 기억 장치의 예에 대하여 설명하고 있지만, 본 발명의 불휘발성 반도체 기억 장치(100)를, 도 4에서 도시한 바와 같은, 복수의 NAND셀 유닛이 1개의 비트선 BL을 공유하는 소위 셰어드 비트선(Shared Bit Line)형의 불휘발성 반도체 기억 장치에 적용하도록 하여도 된다.
본 실시 형태 1의 메모리 셀 MC0∼MC31의 각각의 제어 게이트는, 워드선 WL(WL0∼WL31)에 접속되어 있다. 비트선 BL_0, BL_1,…, BLi, …, BL_j-1, BL_j는, 서로 독립적으로 데이터의 기입과 판독이 행하여진다. (k+1)개의 메모리 셀 MC 각각은, 1비트의 데이터를 기억한다. 이들 (k+1)개의 메모리 셀 MC는, 「페이지」라고 하는 단위를 구성한다.
센스 앰프 회로(104)는, 도시 생략된 복수의 센스 앰프 회로(1041)를 구비하고 있다. 도시 생략된 복수의 센스 앰프 회로(1041)의 각각은, 선택 회로(105)를 통하여 비트선 BL_0, BL_1,…, BL_i,…, BL_j-1, BL_j 중 어느 1개에 선택적으로 접속된다. 이 센스 앰프 회로(1041)는, 비트선 실드형의 센스 앰프 회로라고 불리 고 있다.
선택 회로(105)는, 선택 정보에 기초하여, 비트선 중의 1개를 선택하여 도시 생략된 센스 앰프 회로(1041)에 접속하고, 또한, 그 밖의 비트선을 비선택으로 하여 도시 생략된 센스 앰프 회로(1041)에 접속하지 않는다. 이 경우에는, 선택 회로(105)는, 데이터의 판독 시에는 비선택측의 비트선을 접지함으로써 인접한 비트선 사이의 결합 노이즈를 저감하고 있다. 또한, 선택 회로(105)는, 프로그램 동작에서는, 비선택측의 비트선에 VDD를 인가하는 것에 의해 메모리 셀 MC에 데이터가 기입되지 않도록 한다.
또한, 본 발명의 불휘발성 반도체 기억 장치는, 기술한 본 실시 형태 1에 한정되는 것은 아니고, 필요에 따라서 블록의 수, NAND셀 유닛의 수 및 메모리 셀의 수를 변경하여도 된다. 또한, 본 실시 형태 1의 불휘발성 반도체 기억 장치에서는, 각 메모리 셀 MC가 1비트의 데이터를 기억하도록 했지만, 각 메모리 셀 MC가 전자 주입량에 따른 복수의 비트의 데이터(다치 비트 데이터)를 기억하도록 하여도 된다.
다음으로, 본 실시 형태 1의 불휘발성 반도체 기억 장치(100)에서, 메모리 셀로부터 데이터를 판독하는 동작에 대하여 설명한다. 도 5 및 도 6을 참조한다. 도 5는, 블록 BLOCKi 내에서의 1개의 NAND셀 유닛i의 구성을 도시하는 회로도이다. 또한, 도 6은, 메모리 셀 MCn의 데이터를 판독하는 경우의 동작 타이밍차트이다.
도 6에 도시한 바와 같이 본 실시 형태 1의 불휘발성 반도체 기억 장치(100)에서는, 우선, 타이밍 t1에서, 데이터 판독 제어부(120)가 드레인측 선택 게이트선 SGD에 전압 Vsgd(예를 들면, 4V 정도의 전압)를 인가한다. 다음으로, 타이밍 t2에서, 데이터 판독 제어부(120)가 비트선 BL0에 전압 Vbl(예를 들면, 1V 정도의 전압)을 인가한다.
다음으로, 타이밍 t3에서, 데이터 판독 제어부(120)가 워드선 WL0∼WL31에 소정의 전압을 인가한다. 구체적으로는, 데이터 판독 제어부(120)가, 판독할 메모리 셀 MCn에 접속된 선택 워드선 WLn에 판독 전압 Vcgrv(예를 들면, 0V 정도의 전압)를 인가하고, 소스측 선택 게이트선 SGS에 인접하는 비선택 워드선 WL0에 판독 패스 전압 VreadL(예를 들면, 4.5V 정도의 전압)을 인가하고, 그 밖의 비선택 워드선 WL1∼WLn-1 및 WLn+1∼WL31에는 판독 패스 전압 Vread(예를 들면, 5V 정도의 전압)를 인가한다.
판독 패스 전압 VreadL은, 판독 패스 전압 Vread보다도 전압이 낮게 설정된다. 즉, 판독 패스 전압 VreadL은, 셀 전류를 충분히 확보할 수 있는 전압을 하한으로 하고, 구체적으로는 판독 패스 전압 Vread보다도 0.1∼0.5V 정도 낮게 설정된다.
다음으로, 타이밍 t4에서, 데이터 판독 제어부(120)가 소스측 선택 게이트선 SGS에 전압 Vsgs(예를 들면, 4V 정도의 전압)를 인가한다.
타이밍 t4에서, 소스측 선택 게이트선 SGS가 승압될 때, 비선택 워드선 WL0에서는, 커플링 노이즈를 받아서 도 6의 화살표C로 나타낸 바와 같은 오버슈트 전압이 발생한다. 그러나, 본 실시 형태 1의 비선택 워드선 WL0에는 미리 전압이 낮은 판독 패스 전압 VreadL이 인가되어 있기 때문에, 오버슈트 전압의 피크 값이 저 감되어, 리드 디스터브의 발생을 방지할 수 있다. 구체적으로는, 비선택 워드선 WL0에 판독 패스 전압 Vread(예를 들면, 5V 정도)가 인가된 경우, 오버슈트 전압의 피크 값이 5.5V 정도까지 상승하여, 비선택 워드선 WL0에 접속된 메모리 셀 MC0의 임계값이 상승하게 되는 것에 대해, 본 실시 형태 1의 비선택 워드선 WL0에서는, 판독 패스 전압 Vread보다도 전압이 낮은 판독 패스 전압 VreadL(예를 들면, 4.5V 정도)이 인가되어, 오버슈트 전압의 피크 값을 5V 정도로 억제하는 것이 가능하게 된다.
또한, 본 실시 형태 1의 불휘발성 반도체 기억 장치(100)에서는, 후에 승압되는 소스측 선택 게이트선 SGS의 승압의 타이밍을 빠르게 하는 것도 가능하게 되기 때문에, 메모리 셀 MC의 데이터의 판독 속도를 향상하는 것이 가능하게 된다.
이상과 같은 전압을 가함으로써, 메모리 셀 MC에 저장된 데이터를 판독한다. 즉, 불휘발성의 메모리 셀 MC에서는, 예를 들면, 메모리 셀 MC의 플로팅 게이트에 전자가 주입되어, 메모리 셀 MC의 임계값이 높게 된 상태를 "0" 데이터로 정의하고, 플로팅 게이트로부터 전자가 뽑아내어져서, 메모리 셀 MC의 임계값이 낮아진 상태를 "1" 데이터로 정의한다. 따라서, 선택 워드선에 원하는 판독 전압 Vcgrv를 인가한 경우, 판독할 메모리 셀 MC가 "1" 데이터이면, 그 NAND셀 유닛에서는 비트선 BL로부터 공통 소스선 SOURCE에 도통하여, 비트선 BL의 전압이 낮아진다. 판독할 메모리 셀 MC가 "0" 데이터이면, 그 NAND셀 유닛은 도통하지 않고, 비트선 BL의 전압은 낮아지지 않는다. 이와 같이, 비트선 BL의 전압이 셀의 데이터에 의해 변동하므로, 비트선 BL의 전압이 낮아질 것인가 여부에 의해, 메모리 셀 MC의 데이터 판독을 행할 수 있다.
또한, 도 6에 도시하는 타이밍차트에서, 드레인측 선택 게이트선 SGD에 인접하는 비선택 워드선 WL31은, 드레인측 선택 게이트선 SGD의 승압 후에 판독 패스 전압 Vread를 인가하므로, 커플링 노이즈를 받은 오버슈트 전압이 발생하지 않는다. 그 때문에, 드레인측 선택 게이트선 SGD에 인접하는 비선택 워드선 WL31에 판독 패스 전압 VreadL을 인가할 필요는 없다.
이 판독이 종료한 후, 타이밍 t5에서, 드레인측 선택 게이트선 SGD와, 워드선 WL0∼WL31과, 소스측 선택 게이트선 SGS의 전압을 0V로 방전함과 함께, 모든 비트선 BL0∼BLj를 쇼트한다. 다음으로, 타이밍 t6에서, 모두 동일 전위로 된 비트선 BL0∼BLj를 0V로 방전한다.
또한, 미세 가공 기술이 진보함에 따라서, 소스측 선택 게이트선 SGS에 인접하는 워드선 WL0뿐만 아니라, 그 다음 인접하는 워드선 WL1도, 소스측 선택 게이트선 SGS로부터의 커플링 노이즈의 영향을 받는 것도 고려된다. 이와 같은 경우에는, 인접하는 워드선 WL0뿐만 아니라, 그 다음 인접하는 워드선 WL1에 대해서도, VreadL을 인가하도록 하면 된다.
또한, 소스측 선택 게이트선 SGS에 인접하는 비선택 워드선 WL0에 판독 패스 전압 VreadL을 인가하는 경우에는, 드레인측 선택 게이트선 SGD를 승압한 후에 소스측 선택 게이트선 SGS를 승압하면 충분하고, 그 이외의 승압 순서는 임의로 변경할 수 있다.
이상으로 설명한 바와 같이, 본 실시 형태 1에 따른 불휘발성 반도체 기억 장치(100)에 따르면, 비선택 워드선 WL0에서, 소스측 선택 게이트선 SGS의 승압에 수반하는 커플링 노이즈를 받아서 발생하는 오버슈트 전압의 피크 값이 저감된다. 이에 의해, 비선택 워드선 WL0에 접속되는 메모리 셀 MC0의 리드 디스터브를 방지하는 것이 가능하게 된다. 또한, 선택 게이트선의 승압의 타이밍을 빠르게 할 수 있기 때문에, 메모리 셀의 데이터의 판독 속도를 향상하는 것이 가능하게 된다.
(실시 형태 2)
실시 형태 1에서는, 선택 게이트선 SGD, SGS 중, 후에 승압되는 소스측 선택 게이트선 SGS에 인접하는 비선택 워드선 WL0에 대하여, 소스측 선택 게이트선 SGS로부터의 커플링 노이즈에 의해 발생하는 오버슈트 전압의 피크 값을 저감하여, 리드 디스터브를 방지하는 것을 가능하게 하는 데이터의 판독 동작에 대하여 설명했다. 본 실시 형태 2에서는, 선택 게이트선 SGD, SGS 중, 후에 승압되는 드레인측 선택 게이트선 SGD에 인접하는 비선택 워드선 WL31에 대하여, 드레인측 선택 게이트선 SGD로부터의 커플링 노이즈에 의해 발생하는 오버슈트 전압의 피크 값을 저감하여, 리드 디스터브를 방지하는 것을 가능하게 하는 데이터의 판독 동작에 대하여, 도면을 참조하면서 상세하게 설명한다.
본 실시 형태 2에 따른 불휘발성 반도체 기억 장치(100)의 구성을 도시하는 블록도인 도 1, 메모리 셀 어레이(101)의 일례를 도시하는 블록도인 도 2, 메모리 셀 어레이(101)의 1개의 블록 BLOCKi의 구성의 일례를 도시하는 회로도인 도 3 및 도 4에 대해서는, 실시 형태 1과 마찬가지이기 때문에, 본 실시 형태 2에서는, 설명을 생략한다.
도 7 및 도 8을 참조한다. 도 7은, 본 실시 형태 2의 불휘발성 반도체 기억 장치(100)의 블록 BLOCKi 내에서의 1개의 NAND셀 유닛i의 구성을 도시하는 회로도이다. 또한, 도 8은, 본 실시 형태 2의 메모리 셀 MCn의 데이터를 판독하는 경우의 동작을 타이밍차트로 도시한 도면이다.
도 7과 도 5에서는, WL0 및 WL31에 인가되는 판독 패스 전압이 Vread인지 VreadL인지를 제외하고, 그 나머지는 마찬가지이다. 또한, 도 8과 도 6에서는, 소스측 선택 게이트선 SGS 및 드레인측 선택 게이트선 SGD의 승압 타이밍이 서로 다른 점 및 판독 패스 전압 VreadL이 인가되는 비선택 워드선이 워드선 WL31인 점을 제외하고, 전압을 인가하는 기본적인 타이밍 등에 대해서는 마찬가지이다.
즉, 도 8에 도시한 바와 같이 본 실시 형태 2의 불휘발성 반도체 기억 장치(100)에서는, 우선, 타이밍 t1에서, 데이터 판독 제어부(120)가 소스측 선택 게이트선 SGS에 전압 Vsgs(예를 들면, 4V 정도의 전압)를 인가한다. 다음으로, 타이밍 t2에서, 데이터 판독 제어부(120)가 비트선 BL0에 전압 Vbl(예를 들면, 1V 정도의 전압)을 인가한다.
다음으로, 타이밍 t3에서, 데이터 판독 제어부(120)가 워드선 WL0∼WLi에 소정의 전압을 인가한다. 구체적으로는, 데이터 판독 제어부(120)는, 판독할 메모리 셀 MCn에 접속된 선택 워드선 WLn에 판독 전압 Vcgrv(예를 들면, 0V 정도의 전압)를 인가하고, 드레인측 선택 게이트선 SGD에 인접하는 비선택 워드선 WL31에 판독 패스 전압 VreadL(예를 들면, 4.5V 정도의 전압)을 인가하고, 그 밖의 비선택 워드선 WL0∼WLn-1 및 WLn+1∼WL30에는 판독 패스 전압 Vread(예를 들면, 5V 정도의 전 압)를 인가한다.
본 실시 형태 2의 판독 패스 전압 VreadL은, 실시 형태 1와 마찬가지로, 판독 패스 전압 Vread보다도 전압이 낮게 설정된다. 즉, 판독 패스 전압 VreadL은, 셀 전류를 충분히 확보할 수 있는 전압을 하한으로 하고, 구체적으로는 판독 패스 전압 Vread보다도 0.1∼0.5V 정도 낮게 설정된다.
다음으로, 타이밍 t4에서, 데이터 판독 제어부(120)가 드레인측 선택 게이트선 SGD에 전압 Vsgd(예를 들면, 4V 정도의 전압)를 인가한다.
타이밍 t4에서, 드레인측 선택 게이트선 SGD가 승압될 때, 비선택 워드선 WL31에서는, 커플링 노이즈를 받아서 도 8의 화살표D로 나타낸 바와 같은 오버슈트 전압이 발생한다. 그러나, 본 실시 형태 2에서는, 비선택 워드선 WL31에 미리 전압이 낮은 판독 패스 전압 VreadL이 인가되어 있기 때문에, 오버슈트 전압의 피크 값이 저감되어, 리드 디스터브의 발생을 방지할 수 있다. 구체적으로는, 비선택 워드선 WL31에 판독 패스 전압 Vread(예를 들면, 5V 정도)가 인가되었을 경우, 오버슈트 전압의 피크 값이 5.5V 정도까지 상승하여, 비선택 워드선 WL31에 접속된 메모리 셀의 임계값이 상승하게 되는 것에 대해, 본 실시 형태 2에서는, 판독 패스 전압 Vread보다도 전압이 낮은 판독 패스 전압 VreadL(예를 들면, 4.5V 정도)을 비선택 워드선 WL31에 인가함으로써, 오버슈트 전압의 피크 값을 5V 정도로 억제하는 것이 가능하게 된다.
또한, 본 실시 형태 2의 불휘발성 반도체 기억 장치(100)에서는, 후에 승압되는 드레인측 선택 게이트선 SGD의 승압의 타이밍을 빠르게 하는 것도 가능하게 되기 때문에, 메모리 셀 MC의 데이터의 판독 속도를 향상하는 것이 가능하게 된다.
또한, 도 8에 나타내는 타이밍차트에서, 소스측 선택 게이트선 SGS에 인접하는 비선택 워드선 WL0은, 소스측 선택 게이트선 SGS의 승압 후에 판독 패스 전압 Vread가 인가되므로, 커플링 노이즈를 받은 오버슈트 전압이 발생하지 않는다. 그 때문에, 본 실시 형태 2의 데이터 판독 제어부(120)는, 소스측 선택 게이트선 SGS에 인접하는 비선택 워드선 WL0에 판독 패스 전압 VreadL을 인가할 필요는 없다.
타이밍 t5 이후의 동작에 대해서는, 실시 형태 1과 마찬가지이기 때문에, 본 실시 형태 2에서는 설명을 생략한다.
또한, 본 실시 형태 2에서도, 미세 가공 기술이 진보함에 따라서, 드레인측 선택 게이트선 SGD에 인접하는 워드선 WL31뿐만 아니라, 그 다음 인접하는 워드선 WL30도, 드레인측 선택 게이트선 SGD로부터의 커플링 노이즈의 영향을 받는 것도 고려된다. 이와 같은 경우에는, 인접하는 워드선 WL31뿐만 아니라, 그 다음 인접하는 워드선 WL30에 대해서도, VreadL을 인가하도록 하면 된다.
또한, 드레인측 선택 게이트선 SGD에 인접하는 비선택 워드선 WL31에 판독 패스 전압 VreadL을 인가하는 경우에는, 소스측 선택 게이트선 SGS를 승압한 후에 드레인측 선택 게이트선 SGD를 승압하면 충분하고, 그 이외의 승압 순서는, 임의로 변경할 수 있다.
이상으로 설명한 바와 같이, 본 실시 형태 2에 따른 불휘발성 반도체 기억 장치에 따르면, 비선택 워드선 WL31에서, 드레인측 선택 게이트선 SGD의 승압에 수반하는 커플링 노이즈를 받아서 발생하는 오버슈트 전압의 피크 값이 저감된다. 이에 의해, 비선택 워드선 WL31에 접속되는 메모리 셀 MC31의 리드 디스터브를 방지하는 것이 가능하게 된다. 또한, 선택 게이트선의 승압의 타이밍을 빠르게 할 수 있기 때문에, 메모리 셀의 데이터의 판독 속도를 향상하는 것이 가능하게 된다.
(실시 형태 3)
본 발명은, 상기 실시 형태에 한정되지 않고 여러 가지로 변형 가능하다. 예를 들면, 전술한 실시 형태 1 및 실시 형태 2에 따른 불휘발성 반도체 기억 장치(100)는, 도 9에 도시한 바와 같이 메모리 카드(10)에 탑재하는 것이 가능하다. 즉, 불휘발성 반도체 기억 장치(100)와, 이 불휘발성 반도체 기억 장치(100)를 컨트롤하는 컨트롤러(30)를 탑재하고, 메모리 카드(10)를 구성하는 것도 가능하다.
또한, 본 발명의 일 실시 형태에 따르면, 직렬로 접속되어 있는 복수의 메모리 셀과, 상기 복수의 메모리 셀의 직렬 접속체의 양단부에 각각 접속되어 있는 제1 선택 트랜지스터 및 제2 선택 트랜지스터를 구비하는 NAND 메모리 셀 유닛을 복수 갖는 메모리 셀 어레이와, 상기 복수의 메모리 셀에 접속되어 있는 복수의 워드선 및 복수의 비트선과, 상기 복수의 메모리 셀에 대하여 데이터의 판독을 행할 때에 상기 워드선 및 상기 비트선에 전압을 인가하는 데이터 판독 제어부를 포함하고, 상기 데이터 판독 제어부는, 상기 메모리 셀 어레이의 상기 제1 선택 트랜지스터에 가까운 측의 제1군의 메모리 셀과 상기 제1 선택 트랜지스터로부터 먼 측의 제2군의 메모리 셀의 데이터를 서로 다른 시간에 판독할 때에 상기 제1 선택 트랜지스터와 상기 제2 선택 트랜지스터의 제어 게이트에 인가되어 있는 게이트 인가 전압을 승압하는 순서가 서로 다르도록 제어하는 경우에, 상기 복수의 메모리 셀 중의 1개를 선택하여 데이터를 판독할 때에 그 선택된 메모리 셀 이외의 비선택의 메모리 셀에 판독 패스 전압을 인가한 후로서 상기 제1 선택 트랜지스터 또는 상기 제2 선택 트랜지스터의 제어 게이트에 인가되어 있는 게이트 인가 전압을 승압할 때에, 그 승압에 따른 상기 제1 선택 트랜지스터 또는 상기 제2 선택 트랜지스터에 적어도 1개는 인접한 상기 비선택의 메모리 셀에 인가하는 상기 워드선의 상기 판독 패스 전압보다 낮게 하는 것을 특징으로 하는 불휘발성 반도체 기억 장치가 제공된다.
이에 따르면, 선택 게이트선에 인접하는 비선택 워드선에서, 선택 게이트선의 승압에 수반하는 커플링 노이즈를 받아서 발생하는 오버슈트 전압의 피크 값이 저감된다. 이에 의해, 그 비선택 워드선에 접속되는 메모리 셀의 리드 디스터브를 방지하는 것이 가능하게 된다. 또한, 선택 게이트선의 승압의 타이밍을 빠르게 할 수 있기 때문에, 메모리 셀의 데이터의 판독 속도를 향상하는 것이 가능하게 된다.
도 1은 본 발명의 일 실시 형태에 따른 불휘발성 반도체 기억 장치(100)의 구성을 도시하는 블록도.
도 2는 메모리 셀 어레이(101)의 일례를 도시하는 블록도.
도 3은 메모리 셀 어레이(101)의 1개의 블록 BLOCKi의 구성의 일례를 도시하는 회로도.
도 4는 메모리 셀 어레이(101)의 1개의 블록 BLOCKi의 구성의 일례를 도시하는 회로도.
도 5는 블록 BLOCKi의 1개의 메모리 셀 유닛의 구성을 도시하는 회로도.
도 6은 메모리 셀 MCn으로부터 데이터를 판독하는 경우의 동작 타이밍차트.
도 7은 블록 BLOCKi의 1개의 메모리 셀 유닛의 구성을 도시하는 회로도.
도 8은 메모리 셀 MCn으로부터 데이터를 판독하는 경우의 동작 타이밍차트.
도 9는 각 실시 형태에서의 불휘발성 반도체 기억 장치를 탑재한 메모리 카드의 구성을 도시하는 블록도.
도 10은 메모리 셀의 데이터를 판독하는 경우의 일반적인 동작 타이밍차트.
도 11은 특허 문헌 1의 기술을 이용하여 메모리 셀의 데이터를 판독하는 경우의 동작 타이밍차트.
<도면의 주요 부분에 대한 부호의 설명>
BL, BL0∼BLj : 비트선 WL, WL0∼WL31 : 워드선
SGS : 소스측 선택 게이트선 SGD : 드레인측 선택 게이트선
MC, MC0∼MCi : 메모리 셀 SOURCE : 공통 소스선
10 : 메모리 카드 30 : 컨트롤러
100 : 불휘발성 반도체 기억 장치 101 : 메모리 셀 어레이
102 : 로우 제어 회로 103 : 컬럼 제어 회로
104 : 센스 앰프 회로 105 : 선택 회로
106 : 주제어 회로 109 : 데이터 레지스터
110 : 인터페이스 회로 120 : 데이터 판독 제어부

Claims (5)

  1. 직렬로 접속되어 있는 복수의 메모리 셀과, 상기 복수의 메모리 셀의 직렬 접속체의 양단부에 각각 접속되어 있는 제1 선택 트랜지스터 및 제2 선택 트랜지스터를 구비하는 NAND 메모리 셀 유닛을 복수 갖는 메모리 셀 어레이와, 상기 복수의 메모리 셀에 접속되어 있는 복수의 워드선 및 복수의 비트선과, 상기 복수의 메모리 셀에 대하여 데이터의 판독을 행할 때에 상기 워드선 및 상기 비트선에 전압을 인가하는 데이터 판독 제어부를 포함하고,
    상기 데이터 판독 제어부는, 상기 복수의 메모리 셀 중의 1개를 선택하여 데이터를 판독할 때에 그 선택된 메모리 셀 이외의 비선택의 메모리 셀에 판독 패스 전압을 인가한 후로서 상기 제1 선택 트랜지스터 또는 상기 제2 선택 트랜지스터의 제어 게이트에 인가되어 있는 게이트 인가 전압을 승압할 때에, 그 승압에 따른 상기 제1 선택 트랜지스터 또는 상기 제2 선택 트랜지스터에 적어도 1개는 인접한 상기 비선택의 메모리 셀에 인가하는 상기 워드선의 상기 판독 패스 전압을 다른 상기 비선택의 메모리 셀에 인가하는 상기 워드선의 상기 판독 패스 전압보다 낮게 하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  2. 직렬로 접속되어 있는 복수의 메모리 셀과, 상기 복수의 메모리 셀의 직렬 접속체의 양단부에 각각 접속되어 있는 제1 선택 트랜지스터 및 제2 선택 트랜지스터를 구비하는 NAND 메모리 셀 유닛을 복수 갖는 메모리 셀 어레이와, 상기 복수의 메모리 셀에 접속되어 있는 복수의 워드선 및 복수의 비트선과, 상기 복수의 메모리 셀에 대하여 데이터의 판독을 행할 때에 상기 워드선 및 상기 비트선에 전압을 인가하는 데이터 판독 제어부를 포함하고,
    상기 데이터 판독 제어부는, 상기 제1 선택 트랜지스터의 제어 게이트에 전압을 인가하고 상기 메모리 셀에 접속되어 있는 상기 워드선에 전압을 인가하고 다음으로 상기 제2 선택 트랜지스터의 제어 게이트에 전압을 인가할 때에 상기 제2 선택 트랜지스터에 적어도 1개는 인접한 상기 비선택의 메모리 셀에 인가하는 상기 워드선의 상기 판독 패스 전압을 다른 상기 비선택의 메모리 셀에 인가하는 상기 워드선의 상기 판독 패스 전압보다 낮게 하거나, 또는 상기 제2 선택 트랜지스터의 제어 게이트에 전압을 인가하고 상기 메모리 셀에 접속되어 있는 상기 워드선에 전압을 인가하고 다음으로 상기 제1 선택 트랜지스터의 제어 게이트에 전압을 인가할 때에 상기 제1 선택 트랜지스터에 적어도 1개는 인접한 상기 비선택의 메모리 셀에 인가하는 상기 워드선의 상기 판독 패스 전압을 다른 상기 비선택의 메모리 셀에 인가하는 상기 워드선의 상기 판독 패스 전압보다 낮게 하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  3. 직렬로 접속되어 있는 복수의 메모리 셀과, 상기 복수의 메모리 셀의 직렬 접속체의 양단부에 각각 접속되어 있는 제1 선택 트랜지스터 및 제2 선택 트랜지스터를 구비하는 NAND 메모리 셀 유닛을 복수 갖는 메모리 셀 어레이와, 상기 복수의 메모리 셀에 접속되어 있는 복수의 워드선 및 복수의 비트선과, 상기 복수의 메모 리 셀에 대하여 데이터의 판독을 행할 때에 상기 워드선 및 상기 비트선에 전압을 인가하는 데이터 판독 제어부를 포함하고,
    상기 데이터 판독 제어부는, 상기 메모리 셀 어레이의 상기 제1 선택 트랜지스터에 가까운 측의 제1군의 메모리 셀과 상기 제1 선택 트랜지스터로부터 먼 측의 제2군의 메모리 셀의 데이터를 서로 다른 시간에 판독할 때에 상기 제1 선택 트랜지스터와 상기 제2 선택 트랜지스터의 제어 게이트에 인가되어 있는 게이트 인가 전압을 승압하는 순서가 서로 다르도록 제어하는 경우에, 상기 복수의 메모리 셀 중의 1개를 선택하여 데이터를 판독할 때에 그 선택된 메모리 셀 이외의 비선택의 메모리 셀에 판독 패스 전압을 인가한 후로서 상기 제1 선택 트랜지스터 또는 상기 제2 선택 트랜지스터의 제어 게이트에 인가되어 있는 게이트 인가 전압을 승압할 때에, 그 승압에 따른 상기 제1 선택 트랜지스터 또는 상기 제2 선택 트랜지스터에 적어도 1개는 인접한 상기 비선택의 메모리 셀에 인가하는 상기 워드선의 상기 판독 패스 전압보다 낮게 하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  4. 직렬로 접속되어 있는 복수의 메모리 셀과, 상기 복수의 메모리 셀의 직렬 접속체의 양단부에 각각 접속되어 있는 제1 선택 트랜지스터 및 제2 선택 트랜지스터를 구비하는 NAND 메모리 셀 유닛을 복수 갖는 메모리 셀 어레이와, 상기 복수의 메모리 셀에 접속되어 있는 복수의 워드선 및 복수의 비트선과, 상기 복수의 메모리 셀에 대하여 데이터의 판독을 행할 때에 상기 워드선 및 상기 비트선에 전압을 인가하는 데이터 판독 제어부를 포함하는 불휘발성 반도체 기억 장치의 데이터 판 독 방법으로서,
    상기 데이터 판독 제어부는, 상기 복수의 메모리 셀 중의 1개를 선택하여 데이터를 판독할 때에 그 선택된 메모리 셀 이외의 비선택의 메모리 셀에 판독 패스 전압을 인가한 후로서 상기 제1 선택 트랜지스터 또는 상기 제2 선택 트랜지스터의 제어 게이트에 인가되어 있는 게이트 인가 전압을 승압할 때에 그 승압에 따른 상기 제1 선택 트랜지스터 또는 상기 제2 선택 트랜지스터에 적어도 1개는 인접한 상기 비선택의 메모리 셀에 인가하는 상기 워드선의 상기 판독 패스 전압을 다른 상기 비선택의 메모리 셀에 인가하는 상기 워드선의 상기 판독 패스 전압보다 낮게 하는 것을 특징으로 하는 불휘발성 반도체 기억 장치의 데이터 판독 방법.
  5. 직렬로 접속되어 있는 복수의 메모리 셀과, 상기 복수의 메모리 셀의 직렬 접속체의 양단부에 각각 접속되어 있는 제1 선택 트랜지스터 및 제2 선택 트랜지스터를 구비하는 NAND 메모리 셀 유닛을 복수 갖는 메모리 셀 어레이와, 상기 복수의 메모리 셀에 접속되어 있는 복수의 워드선 및 복수의 비트선과, 상기 복수의 메모리 셀에 대하여 데이터의 판독을 행할 때에 상기 워드선 및 상기 비트선에 전압을 인가하는 데이터 판독 제어부를 포함하고,
    상기 데이터 판독 제어부는, 상기 복수의 메모리 셀 중의 1개를 선택하여 데이터를 판독할 때에 그 선택된 메모리 셀 이외의 비선택의 메모리 셀에 판독 패스 전압을 인가한 후로서 상기 제1 선택 트랜지스터 또는 상기 제2 선택 트랜지스터의 제어 게이트에 인가되어 있는 게이트 인가 전압을 승압할 때에, 그 승압에 따른 상 기 제1 선택 트랜지스터 또는 상기 제2 선택 트랜지스터에 적어도 1개는 인접한 상기 비선택의 메모리 셀에 인가하는 상기 워드선의 상기 판독 패스 전압을 다른 상기 비선택의 메모리 셀에 인가하는 상기 워드선의 상기 판독 패스 전압보다 낮게 하는 것을 특징으로 하는 불휘발성 반도체 기억 장치를 탑재하는 메모리 카드.
KR1020070084976A 2006-08-24 2007-08-23 불휘발성 반도체 기억 장치 및 그 데이터 판독 방법과메모리 카드 KR100936856B1 (ko)

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