CN108648777B - 双分离栅闪存的编程时序电路及方法 - Google Patents

双分离栅闪存的编程时序电路及方法 Download PDF

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Abstract

本发明公开了一种双分离栅闪存的编程时序电路，双分离栅闪存的存储单元包括包括排列源区和漏区之间的第一至第三栅极结构；第一和第三栅极结构具有浮栅，第一栅极结构作为信息存储位，编程时对第一栅极结构的浮栅进行注入编程，编程时序电路提供在编程时具有分段结构的第一控制栅极线信号和源极线信号，第一控制栅极线信号和源极信号线的多个分段之间的电压大小依次增加。本发明还公开了一种双分离栅闪存的编程方法。本发明能降低编程位的浮栅的峰值电压，减少编程位的浮栅底部的栅介质层的应力，提高器件的可靠性。

Description

双分离栅闪存的编程时序电路及方法
技术领域
本发明涉及半导体集成电路领域，特别是涉及一种双分离栅闪存的编程时序电路。本发明还涉及一种双分离栅闪存的编程方法。
背景技术
如图1所示，是现有双分离栅闪存的存储单元的结构图；各存储单元包括：第一栅极结构104、第二栅极结构105、第三栅极结构106、源区102和漏区103。
所述第一栅极结构104由形成于半导体衬底101表面的第一栅介质层107、浮栅(Floating Gate，FG)108、第二栅介质层109和多晶硅控制栅110叠加而成。源区102和漏区103通常为N+掺杂，半导体衬底101为P型掺杂的硅衬底。
所述第二栅极结构105由形成于半导体衬底101表面的第三栅介质层111和多晶硅栅112组成。
所述第三栅极结构106由形成于半导体衬底101表面的第一栅介质层107、浮栅108、第二栅介质层109和多晶硅控制栅110叠加而成。
由位于所述源区102和所述漏区103之间的所述半导体衬底101组成沟道区。
所述第一栅极结构104、所述第二栅极结构105和所述第三栅极结构106排列在所述源区102和所述漏区103之间的所述沟道区表面上，由所述第一栅极结构104、所述第二栅极结构105和所述第三栅极结构106共同控制所述沟道区表面的沟道的形成。
所述第一栅极结构104的多晶硅控制栅110连接第一控制栅极线CG101；所述第三栅极结构106的多晶硅控制栅110连接第二控制栅极线CG102；所述第二栅极结构105的多晶硅栅112连接字线WL。
所述第一栅极结构104作为信息存储位(storage bit)，所述第三栅极结构106作为导通栅极(pass gate)；所述第二栅极结构105的多晶硅栅112作为所述存储单元的选择栅(select gate)。
源区102连接到源极线SL，漏区103连接到位线BL。
所述第一栅极结构104为信息存储位也即在编程中对应需要注入电子的编程位，现有方法中，编程时需要将存储电荷即电子注入到所述第一栅极结构104的浮栅108中，编程的电压为：
字线WL为1.5V，这会使第二栅极结构105底部的沟道形成；
第二控制栅极线CG102为5V，这会使第三栅极结构106底部的沟道形成；
位线BL提供一编程电流，大小如2μA；
源极线SL加5.5V电压，第一控制栅极线CG101加8V电压，源极线SL和第一控制栅极线CG101的电压会使所述第一栅极结构104底部产生较大耗尽区，电子通过沟道从位线BL一侧流入到所述第一栅极结构104底部的耗尽区后会注入到所述第一栅极结构104的浮栅108中，实现编程，这种编程的电子注入方式称为源端热电子注入(SSI)，采用较小的编程电流即可实现。
如图2A所示，是现有方法中对双分离栅闪存的存储单元进行编程时源极线和第一控制栅极线的电压信号时序图；图2A中，CG101表示第一控制栅极线的电压信号时序图，SL表示源极线的电压信号时序图；编程时，电压信号CG101会从5V上升到8V，并在8V保持6μs，编程完成后电压信号CG101再降低到5V；电压信号SL则会从0V上升到5.5V并保持6μs，编程完成后电压信号SL再降低到0V。
如图2B所示，是图2A对应的源极线和第一控制栅极线的电压信号下的第一栅极结构104的浮栅108的电位随时间变化图，图2B中FG表示第一栅极结构104的浮栅108的电位信号，第一栅极结构104的浮栅108是不外接电位的，第一栅极结构104的浮栅108的电位是通过对电压信号CG101的感应得到，编程开始时，电压信号CG101上升到8V，第一栅极结构104的浮栅108还没有注入电子，这时第一栅极结构104的浮栅108的电压最大，如图2B中的电压V101所示；随着电子的注入，第一栅极结构104的浮栅108的电压会逐渐降低。由图2B所示可知，电压V101为第一栅极结构104的浮栅108的电位的峰值，该峰值电压V101过大时会对所述第一栅极结构104的第一栅介质层107产生较大的应力，从而降低器件的可靠性。
发明内容
本发明所要解决的技术问题是提供一种双分离栅闪存的编程时序电路，能降低编程位的浮栅的峰值电压，减少编程位的浮栅底部的栅介质层的应力，提高器件的可靠性。为此，本发明还提供一种双分离栅闪存的编程方法。
为解决上述技术问题，本发明提供的双分离栅闪存的编程时序电路的双分离栅闪存的存储单元包括：第一栅极结构、第二栅极结构、第三栅极结构、源区和漏区。
所述第一栅极结构由形成于半导体衬底表面的第一栅介质层、浮栅、第二栅介质层和多晶硅控制栅叠加而成。
所述第二栅极结构由形成于半导体衬底表面的第三栅介质层和多晶硅栅组成。
所述第三栅极结构由形成于半导体衬底表面的第一栅介质层、浮栅、第二栅介质层和多晶硅控制栅叠加而成。
由位于所述源区和所述漏区之间的所述半导体衬底组成沟道区。
所述第一栅极结构、所述第二栅极结构和所述第三栅极结构排列在所述源区和所述漏区之间的所述沟道区表面上，由所述第一栅极结构、所述第二栅极结构和所述第三栅极结构共同控制所述沟道区表面的沟道的形成。
所述第一栅极结构作为信息存储位，所述第三栅极结构作为导通栅极；所述第二栅极结构的多晶硅栅作为所述存储单元的选择栅。
所述第一栅极结构的多晶硅栅连接到对应的第一控制栅极线，所述第三栅极结构的多晶硅栅连接到对应的第二控制栅极线，所述第二栅极结构的多晶硅栅连接到字线。
所述源区连接到源极线，所述漏区连接到位线。
编程时序电路为所述存储单元的编程提供编程信号，所述编程信号包括字线信号、位线信号、第二控制栅极线信号、第一控制栅极线信号和源极线信号。
所述字线信号连接到所述字线并使所述第二栅极结构底部的所述沟道区表面形成沟道。
所述第二控制栅极线信号连接到所述第二控制栅极线并使所述第三栅极结构底部的所述沟道区表面形成沟道。
所述位线信号提供一编程电流。
所述第一控制栅极线信号连接到所述第一控制栅极线，所述源极线信号连接到所述源极线，所述第一控制栅极线信号和所述源极线信号使电子注入到所述第一栅极结构的浮栅中实现对所述存储单元的编程。
所述第一控制栅极线信号和所述源极线信号具有多个分段结构，所述第一控制栅极线信号的多个分段之间的电压大小依次增加，使所述第一控制栅线信号的最初阶段值小于最大的最终阶段值，降低在编程的最初阶段在所述第一控制栅极的浮栅中形成的电压尖峰值；所述源极线信号的多个分段之间的电压大小也依次增加。
进一步的改进是，所述编程时序电路包括：
多个修调寄存器，一个多路选择器和多个脉冲产生器。
所述修调寄存器的个数以及所述脉冲产生器的个数都等于所述第一控制栅极线信号和所述源极线信号的分段的个数。
多个所述修调寄存器中分别存储有所述第一控制栅极线信号和所述源极线信号在多个分段结构中所具有的值。
每个所述脉冲产生器产生一个脉冲信号并控制所述多路选择器选择一个对应的所述修调寄存器所存储的所述第一控制栅极线信号和所述源极线信号输出；且通过所述脉冲产生器形成的脉冲信号控制各分段结构中的所述第一控制栅极线信号和所述源极线信号的大小和延续时间。
进一步的改进是，所述半导体衬底为硅衬底。
进一步的改进是，所述源区和所述漏区都由N+区组成，所述半导体衬底为P型掺杂。
进一步的改进是，所述浮栅为多晶硅浮栅。
进一步的改进是，所述第一栅介质层的材料为氧化层，所述第二栅介质层的材料为氧化层，所述第三栅介质层的材料为氧化层。
进一步的改进是，所述第一控制栅极线信号和所述源极线信号具有2个分段结构。
进一步的改进是，所述第一控制栅极线信号的第一阶段的大小为6.5V以及延续时间为1微秒，所述源极线信号的第一阶段的大小为4.5V以及延续时间为1微秒。
所述第一控制栅极线信号的第二阶段的大小为8V以及延续时间为5微秒，所述源极线信号的第二阶段的大小为5.5V以及延续时间为5微秒。
进一步的改进是，所述字线信号的大小为1.5V。
所述第二控制栅极线信号的大小为5V。
所述位线信号的编程电流大小为2μA。
为解决上述技术问题，本发明提供的双分离栅闪存的编程方法包括步骤：
将所述第一控制栅极线信号和所述源极线信号在时间上分成多个分段结构加入，所述第一控制栅极线信号的多个分段之间的电压大小依次增加，使所述第一控制栅线信号的最初阶段值小于最大的最终阶段值，降低在编程的最初阶段在所述第一控制栅极的浮栅中形成的电压尖峰值；所述源极线信号的多个分段之间的电压大小也依次增加。
进一步的改进是，所述编程时序电路包括：
多个修调寄存器，一个多路选择器和多个脉冲产生器。
所述修调寄存器的个数以及所述脉冲产生器的个数都等于所述第一控制栅极线信号和所述源极线信号的分段的个数。
多个所述修调寄存器中分别存储有所述第一控制栅极线信号和所述源极线信号在多个分段结构中所具有的值。
每个所述脉冲产生器产生一个脉冲信号并控制所述多路选择器选择一个对应的所述修调寄存器所存储的所述第一控制栅极线信号和所述源极线信号输出；且通过所述脉冲产生器形成的脉冲信号控制各分段结构中的所述第一控制栅极线信号和所述源极线信号的大小和延续时间。
进一步的改进是，所述半导体衬底为硅衬底。
所述源区和所述漏区都由N+区组成，所述半导体衬底为P型掺杂。
所述浮栅为多晶硅浮栅。
所述第一栅介质层的材料为氧化层，所述第二栅介质层的材料为氧化层，所述第三栅介质层的材料为氧化层。
进一步的改进是，所述第一控制栅极线信号和所述源极线信号具有2个分段结构。
进一步的改进是，所述第一控制栅极线信号的第一阶段的大小为6.5V以及延续时间为1微秒，所述源极线信号的第一阶段的大小为4.5V以及延续时间为1微秒。
所述第一控制栅极线信号的第二阶段的大小为8V以及延续时间为5微秒，所述源极线信号的第二阶段的大小为5.5V以及延续时间为5微秒。
进一步的改进是，所述字线信号的大小为1.5V；所述第二控制栅极线信号的大小为5V；所述位线信号的编程电流大小为2μA。
本发明通过对信息存储位即编程位对应的第一控制栅极线信号和源极线信号的电压进行分段且多个分段之间的电压大小依次增加，这样能够将第一控制栅线信号的最初阶段值降低到最大的最终阶段值以下，由于编程的最初阶段时第一控制栅极的浮栅中的电子开始慢慢注入，第一控制栅极的浮栅的电压受到第一控制栅极线信号的电压较大的影响而具有一个初始峰值，本发明通过降低第一控制栅极线信号的最初阶段值能就降低第一控制栅极的浮栅的电压的初始峰值；在第一控制栅极的浮栅中注入电子之后，随着注入电子的增加，第一控制栅极的浮栅的电压受第一控制栅极线信号的电压的影响会变小从而会逐渐降低，这时再增加第一控制栅极线信号的电压，会在第一控制栅极线信号的电压的切换处产生一个第一控制栅极的浮栅的电压的中间峰值，该中间峰值很容易调节到小于初始峰值，所以最后能够降低编程位的浮栅的峰值电压，从而能减少编程位的浮栅底部的栅介质层的应力，提高器件的可靠性。
附图说明
下面结合附图和具体实施方式对本发明作进一步详细的说明：
图1是现有双分离栅闪存的存储单元的结构图；
图2A是现有方法中对双分离栅闪存的存储单元进行编程时源极线和第一控制栅极线的电压信号时序图；
图2B是图2A对应的源极线和第一控制栅极线的电压信号下的第一栅极结构的浮栅的电位随时间变化图；
图3A是本发明实施例中对双分离栅闪存的存储单元进行编程时源极线和第一控制栅极线的电压信号时序图；
图3B是图3A对应的源极线和第一控制栅极线的电压信号下的第一栅极结构的浮栅的电位随时间变化图；
图4是本发明实施例双分离栅闪存的编程时序电路的结构图。
具体实施方式
本发明实施例双分离栅闪存的存储单元的结构采用图1所示的结构；如图3A所示，是本发明实施例中对双分离栅闪存的存储单元进行编程时源极线SL和第一控制栅极线CG101的电压信号时序图；图3B是图3A对应的源极线SL和第一控制栅极线CG101的电压信号下的第一栅极结构104的浮栅108的电位随时间变化图；图4是本发明实施例双分离栅闪存的编程时序电路的结构图，本发明实施例双分离栅闪存的编程时序电路的双分离栅闪存的存储单元包括：第一栅极结构104、第二栅极结构105、第三栅极结构106、源区102和漏区103。
所述第一栅极结构104由形成于半导体衬底101表面的第一栅介质层107、浮栅108、第二栅介质层109和多晶硅控制栅110叠加而成。
所述第二栅极结构105由形成于半导体衬底101表面的第三栅介质层111和多晶硅栅112组成。
所述第三栅极结构106由形成于半导体衬底101表面的第一栅介质层107、浮栅108、第二栅介质层109和多晶硅控制栅110叠加而成。
由位于所述源区102和所述漏区103之间的所述半导体衬底101组成沟道区。
本发明实施例中，所述半导体衬底101为硅衬底。所述源区102和所述漏区103都由N+区组成，所述半导体衬底101为P型掺杂。所述浮栅108为多晶硅浮栅108。所述第一栅介质层107的材料为氧化层，所述第二栅介质层109的材料为氧化层，所述第三栅介质层111的材料为氧化层。
所述第一栅极结构104、所述第二栅极结构105和所述第三栅极结构106排列在所述源区102和所述漏区103之间的所述沟道区表面上，由所述第一栅极结构104、所述第二栅极结构105和所述第三栅极结构106共同控制所述沟道区表面的沟道的形成。
所述第一栅极结构104作为信息存储位，所述第三栅极结构106作为导通栅极；所述第二栅极结构105的多晶硅栅112作为所述存储单元的选择栅。
所述第一栅极结构104的多晶硅栅112连接到对应的第一控制栅极线CG101，所述第三栅极结构106的多晶硅栅112连接到对应的第二控制栅极线CG102，所述第二栅极结构105的多晶硅栅112连接到字线WL。
所述源区102连接到源极线SL，所述漏区103连接到位线BL。
编程时序电路为所述存储单元的编程提供编程信号，所述编程信号包括字线WL信号、位线BL信号、第二控制栅极线CG102信号、第一控制栅极线CG101信号和源极线SL信号。
所述字线WL信号连接到所述字线WL并使所述第二栅极结构105底部的所述沟道区表面形成沟道。
所述第二控制栅极线CG102信号连接到所述第二控制栅极线CG102并使所述第三栅极结构106底部的所述沟道区表面形成沟道。
所述位线BL信号提供一编程电流。
所述第一控制栅极线CG101信号连接到所述第一控制栅极线CG101，所述源极线SL信号连接到所述源极线SL，所述第一控制栅极线CG101信号和所述源极线SL信号使电子注入到所述第一栅极结构104的浮栅108中实现对所述存储单元的编程。
所述第一控制栅极线CG101信号和所述源极线SL信号具有多个分段结构，所述第一控制栅极线CG101信号的多个分段之间的电压大小依次增加，使所述第一控制栅线信号的最初阶段值小于最大的最终阶段值，降低在编程的最初阶段在所述第一控制栅极的浮栅108中形成的电压尖峰值；所述源极线SL信号的多个分段之间的电压大小也依次增加。
如图4所示，所述编程时序电路包括：
多个修调寄存器202，一个多路选择器201和多个脉冲产生器。图4中显示了2个修调寄存器202。
所述修调寄存器202的个数以及所述脉冲产生器的个数都等于所述第一控制栅极线CG101信号和所述源极线SL信号的分段的个数。
多个所述修调寄存器202中分别存储有所述第一控制栅极线CG101信号和所述源极线SL信号在多个分段结构中所具有的值。
每个所述脉冲产生器产生一个脉冲信号，图4中显示了2各脉冲信号分别为脉冲信号PROGEN1和PROGEN2；各脉冲信号控制所述多路选择器201选择一个对应的所述修调寄存器202所存储的所述第一控制栅极线CG101信号和所述源极线SL信号输出，即所述多路选择器201的输出信号OUT中包括了所述第一控制栅极线CG101信号和所述源极线SL信号；且通过所述脉冲产生器形成的脉冲信号控制各分段结构中的所述第一控制栅极线CG101信号和所述源极线SL信号的大小和延续时间。例如：
当脉冲信号PROGEN1的高电平到来时，所述多路选择器201选择其中一个对应的所述修调寄存器202所存储的所述第一控制栅极线CG101信号和所述源极线SL信号输出，延续时间由脉冲信号PROGEN1的高电平决定，脉冲信号PROGEN1的高电平时的所述多路选择器201的输出信号OUT对应于初始阶段也即第一阶段的所述第一控制栅极线CG101信号和所述源极线SL信号；
当脉冲信号PROGEN2的高电平到来时，所述多路选择器201选择另一个对应的所述修调寄存器202所存储的所述第一控制栅极线CG101信号和所述源极线SL信号输出，延续时间由脉冲信号PROGEN2的高电平决定，脉冲信号PROGEN2的高电平时的所述多路选择器201的输出信号OUT对应于第二阶段的所述第一控制栅极线CG101信号和所述源极线SL信号。
本发明实施例中，所述第一控制栅极线CG101信号和所述源极线SL信号具有2个分段结构。
如图4所示，所述第一控制栅极线CG101信号的第一阶段的大小为6.5V以及延续时间为1微秒，所述源极线SL信号的第一阶段的大小为4.5V以及延续时间为1微秒。
所述第一控制栅极线CG101信号的第二阶段的大小为8V以及延续时间为5微秒，所述源极线SL信号的第二阶段的大小为5.5V以及延续时间为5微秒。
所述字线WL信号的大小为1.5V。
所述第二控制栅极线CG102信号的大小为5V。
所述位线BL信号的编程电流大小为2μA。
本发明实施例通过对信息存储位即编程位对应的第一控制栅极线CG101信号和源极线SL信号的电压进行分段且多个分段之间的电压大小依次增加，这样能够将第一控制栅线信号的最初阶段值降低到最大的最终阶段值以下，由于编程的最初阶段时第一控制栅极的浮栅108中的电子开始慢慢注入，第一控制栅极的浮栅108的电压受到第一控制栅极线CG101信号的电压较大的影响而具有一个初始峰值，初始峰值如图3B中的V201所示，本发明实施例通过降低第一控制栅极线CG101信号的最初阶段值能就降低第一控制栅极的浮栅108的初始峰值V201；在第一控制栅极的浮栅108中注入电子之后，随着注入电子的增加，第一控制栅极的浮栅108的电压受第一控制栅极线CG101信号的电压的影响会变小从而会逐渐降低，这时再增加第一控制栅极线CG101信号的电压，会在第一控制栅极线CG101信号的电压的切换处产生一个第一控制栅极的浮栅108的中间峰值，中间峰值如图3B中的V202所示，该中间峰值V202很容易调节到小于初始峰值V201，所以最后能够降低编程位的浮栅108的峰值电压，即本发明实施例的峰值电压V201和V202都低于图2B所示的峰值电压V101，从而能减少编程位的浮栅108底部的栅介质层的应力，提高器件的可靠性。
本发明实施例双分离栅闪存的编程方法包括步骤：
将所述第一控制栅极线CG101信号和所述源极线SL信号在时间上分成多个分段结构加入，所述第一控制栅极线CG101信号的多个分段之间的电压大小依次增加，使所述第一控制栅线信号的最初阶段值小于最大的最终阶段值，降低在编程的最初阶段在所述第一控制栅极的浮栅108中形成的电压尖峰值；所述源极线SL信号的多个分段之间的电压大小也依次增加。
所述第一控制栅极线CG101信号和所述源极线SL信号具有2个分段结构。
所述第一控制栅极线CG101信号的第一阶段的大小为6.5V以及延续时间为1微秒，所述源极线SL信号的第一阶段的大小为4.5V以及延续时间为1微秒。
所述第一控制栅极线CG101信号的第二阶段的大小为8V以及延续时间为5微秒，所述源极线SL信号的第二阶段的大小为5.5V以及延续时间为5微秒。
所述字线WL信号的大小为1.5V；所述第二控制栅极线CG102信号的大小为5V；所述位线BL信号的编程电流大小为2μA。
以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。

Claims (15)

1.一种双分离栅闪存的编程时序电路，其特征在于：双分离栅闪存的存储单元包括：第一栅极结构、第二栅极结构、第三栅极结构、源区和漏区；
所述第一栅极结构由形成于半导体衬底表面的第一栅介质层、浮栅、第二栅介质层和多晶硅控制栅叠加而成；
所述第二栅极结构由形成于半导体衬底表面的第三栅介质层和多晶硅栅组成；
所述第三栅极结构由形成于半导体衬底表面的第一栅介质层、浮栅、第二栅介质层和多晶硅控制栅叠加而成；
由位于所述源区和所述漏区之间的所述半导体衬底组成沟道区；
所述第一栅极结构、所述第二栅极结构和所述第三栅极结构排列在所述源区和所述漏区之间的所述沟道区表面上，由所述第一栅极结构、所述第二栅极结构和所述第三栅极结构共同控制所述沟道区表面的沟道的形成；
所述第一栅极结构作为信息存储位，所述第三栅极结构作为导通栅极；所述第二栅极结构的多晶硅栅作为所述存储单元的选择栅；
所述第一栅极结构的多晶硅栅连接到对应的第一控制栅极线，所述第三栅极结构的多晶硅栅连接到对应的第二控制栅极线，所述第二栅极结构的多晶硅栅连接到字线；
所述源区连接到源极线，所述漏区连接到位线；
编程时序电路为所述存储单元的编程提供编程信号，所述编程信号包括字线信号、位线信号、第二控制栅极线信号、第一控制栅极线信号和源极线信号；
所述字线信号连接到所述字线并使所述第二栅极结构底部的所述沟道区表面形成沟道；
所述第二控制栅极线信号连接到所述第二控制栅极线并使所述第三栅极结构底部的所述沟道区表面形成沟道；
所述位线信号提供一编程电流；
所述第一控制栅极线信号连接到所述第一控制栅极线，所述源极线信号连接到所述源极线，所述第一控制栅极线信号和所述源极线信号使电子注入到所述第一栅极结构的浮栅中实现对所述存储单元的编程；
所述第一控制栅极线信号和所述源极线信号具有多个分段结构，所述第一控制栅极线信号的多个分段之间的电压大小依次增加，使所述第一控制栅线信号的最初阶段值小于最大的最终阶段值，降低在编程的最初阶段在所述第一控制栅极的浮栅中形成的电压尖峰值；所述源极线信号的多个分段之间的电压大小也依次增加。
2.如权利要求1所述的双分离栅闪存的编程时序电路，其特征在于：所述编程时序电路包括：
多个修调寄存器，一个多路选择器和多个脉冲产生器；
所述修调寄存器的个数以及所述脉冲产生器的个数都等于所述第一控制栅极线信号和所述源极线信号的分段的个数；
多个所述修调寄存器中分别存储有所述第一控制栅极线信号和所述源极线信号在多个分段结构中所具有的值；
每个所述脉冲产生器产生一个脉冲信号并控制所述多路选择器选择一个对应的所述修调寄存器所存储的所述第一控制栅极线信号和所述源极线信号输出；且通过所述脉冲产生器形成的脉冲信号控制各分段结构中的所述第一控制栅极线信号和所述源极线信号的大小和延续时间。
3.如权利要求2所述的双分离栅闪存的编程时序电路，其特征在于：所述半导体衬底为硅衬底。
4.如权利要求3所述的双分离栅闪存的编程时序电路，其特征在于：所述源区和所述漏区都由N+区组成，所述半导体衬底为P型掺杂。
5.如权利要求4所述的双分离栅闪存的编程时序电路，其特征在于：所述浮栅为多晶硅浮栅。
6.如权利要求5所述的双分离栅闪存的编程时序电路，其特征在于：所述第一栅介质层的材料为氧化层，所述第二栅介质层的材料为氧化层，所述第三栅介质层的材料为氧化层。
7.如权利要求5所述的双分离栅闪存的编程时序电路，其特征在于：所述第一控制栅极线信号和所述源极线信号具有2个分段结构。
8.如权利要求7所述的双分离栅闪存的编程时序电路，其特征在于：所述第一控制栅极线信号的第一阶段的大小为6.5V以及延续时间为1微秒，所述源极线信号的第一阶段的大小为4.5V以及延续时间为1微秒；
所述第一控制栅极线信号的第二阶段的大小为8V以及延续时间为5微秒，所述源极线信号的第二阶段的大小为5.5V以及延续时间为5微秒。
9.如权利要求7或8所述的双分离栅闪存的编程时序电路，其特征在于：所述字线信号的大小为1.5V；
所述第二控制栅极线信号的大小为5V；
所述位线信号的编程电流大小为2μA。
10.如权利要求1所述的双分离栅闪存的编程时序电路的编程方法，其特征在于，包括步骤：
将所述第一控制栅极线信号和所述源极线信号在时间上分成多个分段结构加入，所述第一控制栅极线信号的多个分段之间的电压大小依次增加，使所述第一控制栅线信号的最初阶段值小于最大的最终阶段值，降低在编程的最初阶段在所述第一控制栅极的浮栅中形成的电压尖峰值；所述源极线信号的多个分段之间的电压大小也依次增加。
11.如权利要求10所述的双分离栅闪存的编程时序电路的编程方法，其特征在于：所述编程时序电路包括：
多个修调寄存器，一个多路选择器和多个脉冲产生器；
所述修调寄存器的个数以及所述脉冲产生器的个数都等于所述第一控制栅极线信号和所述源极线信号的分段的个数；
多个所述修调寄存器中分别存储有所述第一控制栅极线信号和所述源极线信号在多个分段结构中所具有的值；
每个所述脉冲产生器产生一个脉冲信号并控制所述多路选择器选择一个对应的所述修调寄存器所存储的所述第一控制栅极线信号和所述源极线信号输出；且通过所述脉冲产生器形成的脉冲信号控制各分段结构中的所述第一控制栅极线信号和所述源极线信号的大小和延续时间。
12.如权利要求11所述的双分离栅闪存的编程时序电路的编程方法，其特征在于：所述半导体衬底为硅衬底；
所述源区和所述漏区都由N+区组成，所述半导体衬底为P型掺杂；
所述浮栅为多晶硅浮栅；
所述第一栅介质层的材料为氧化层，所述第二栅介质层的材料为氧化层，所述第三栅介质层的材料为氧化层。
13.如权利要求12所述的双分离栅闪存的编程时序电路的编程方法，其特征在于：所述第一控制栅极线信号和所述源极线信号具有2个分段结构。
14.如权利要求13所述的双分离栅闪存的编程时序电路的编程方法，其特征在于：所述第一控制栅极线信号的第一阶段的大小为6.5V以及延续时间为1微秒，所述源极线信号的第一阶段的大小为4.5V以及延续时间为1微秒；
所述第一控制栅极线信号的第二阶段的大小为8V以及延续时间为5微秒，所述源极线信号的第二阶段的大小为5.5V以及延续时间为5微秒。
15.如权利要求13或14所述的双分离栅闪存的编程时序电路的编程方法，其特征在于：所述字线信号的大小为1.5V；
所述第二控制栅极线信号的大小为5V；
所述位线信号的编程电流大小为2μA。
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