TW201401283A

TW201401283A - Nand快閃記憶體偏壓操作

Info

Publication number: TW201401283A
Application number: TW102100006A
Authority: TW
Inventors: Ti-Wen Chen; Hang-Ting Lue; Shuo-Nan Hung; Shih-Lin Huang; Chih-Chang Hsieh; Kuo-Pin Chang
Original assignee: Macronix Int Co Ltd
Priority date: 2012-06-20
Filing date: 2013-01-02
Publication date: 2014-01-01
Also published as: CN103514952B; CN103514952A; TWI488185B; US20130343130A1; US8760928B2

Abstract

電荷儲存記憶體係被設計於一NAND陣列中，並包括經由串列選擇開關耦接至位元線之多個NAND串列且包括多條字元線。一控制器產生一偏壓，用於針對NAND陣列之一選定晶胞執行一操作。此偏壓包括，在串列選擇開關被導通時，充電此位元線，以不將由充電位元線所導致的雜訊傳入串列中。位於耦接至一選定字元線之NAND串列中的記憶體晶胞之兩側上之記憶體晶胞中的半導體本體區域係耦接至參考電壓，以使它們被預充電，而此陣列中之串列之字元線係在操作期間轉態至各種電壓。

Description

NAND快閃記憶體偏壓操作

【相關申請案的交互參照資料】

本申請案主張2012年6月20日提出申請之美國臨時申請案第61/661,852號之優先權。

本發明是有關於快閃記憶體技術，且特別是有關於適合高密度實施之快閃記憶體。

快閃記憶體是一種非揮發性積體電路記憶體技術。傳統的快閃記憶體採用浮接閘記憶體晶胞。用於快閃記憶體之另一種型式之記憶體晶胞被稱為電荷補捉記憶體晶胞，其使用一介電電荷補捉層以取代浮接閘。

典型的快閃記憶體晶胞是由一場效電晶體FET結構所構成，場效電晶體FET結構具有被一通道隔開之一源極和一汲極，以及與通道隔開了一電荷儲存構造之一閘極，電荷儲存構造包括一隧道介電層、電荷儲存層(浮接閘或介電材料)以及一阻擋介電層。依據早期習知之被稱為SONOS裝置之電荷補捉記憶體設計，源極、汲極及通道是形成於一矽基板(S)中，隧道介電層是由氧化矽(O)所組成，電荷儲存層是由氮化矽(N)所組成，阻擋介電層是由氧化矽(O)所組成，且閘極包括多晶體(S)。

資料是藉由控制電荷儲存構造所捕捉之電荷數量而儲存於一快閃記憶體裝置中。所儲存的電荷量設定為快閃記憶體裝置之記憶體晶胞之臨限電壓，其允許資料被感測。

因為目標臨限電壓數值對於低電壓應用更嚴格以及在單一晶胞儲存多重位元之應用，在多個資料感測周期期間，電荷保存將出現問題。具體言之，問題因下列原因而起，晶胞雜訊效應最小化以及因其他晶胞之操作來避免不必要的電荷穿隧進入記憶體晶胞。

關於針對多串列之記憶體晶胞執行感測操作，可應用偏壓技術以限制傳進入晶胞中之雜訊效應，雜訊係在準備感測記憶體晶胞中之位元時由位元線之充電所導致。舉例而言，當位元線正被充電時，這些串列之記憶體晶胞可以藉由將這些串列連接至位元線之串列選擇開關斷開(open)而與位元線隔離。

雖然在位元線設定期間斷開串列選擇開關之這種技術可限制記憶體晶胞上之雜訊效應，但這會產生另一種問題，亦即不必要的晶胞內電荷穿隧，其經由記憶體晶胞之晶胞內的自感應電容提升而產生。舉例而言，如果串列選擇開關被斷開以避免電流從串列流至位元線，則當低於高臨限電壓位準之一電壓係被施加至處於高臨限電壓狀態之一選定記憶體晶胞時，遍及串列中之記憶體晶胞之整個半導體本體之電流路徑係於選定晶胞被損壞。這使在選定晶胞與串列選擇開關之間的區段(section)為浮接。具有浮接半導體本體之記憶體晶胞上之通過電壓之電壓轉態導致電容式升壓。這種升壓因而建立電場，導致不必要的電荷譬如經由熱載子注入而穿隧進入選定晶胞或其他晶胞中。

因此，期望提供一種新記憶體技術，其減少電容式升壓，同時仍然限制經由位元線之充電被傳入至晶胞之雜訊量。

本發明說明一種包括快閃記憶體之積體電路，其被設計成用於施加一偏壓配置，包括：(1)施加電壓至記憶體晶胞之一選定串列中之未選定及選定字元線，(2)藉由將位在選定字元線之兩側上之記憶體晶胞之半導體本體區域耦接至一參考電壓，來預充電多串列之記憶體晶胞之半導體本體區域，及(3)將感測節點充電至一感測電壓，而在串列與感測節點之間的開關被斷開，俾能使串列隔離於由設定感測節點上之電壓所導致的雜訊。因為在串列與感測節點之隔離期間，未選定的字元線上的轉態結果，電容式升壓在那段時間之某些或全部期間藉由將半導體本體耦接至參考電壓而被減少或避免。可用以達成此種條件之偏壓配置可被施加在單一層，及多重層(例如3D)記憶體陣列中。

本發明說明一種記憶體裝置，其包括複數個串聯配置在半導體本體中之記憶體晶胞以及在一NAND陣列中之一NAND串列，此NAND陣列具有複數條耦接至對應的記憶體晶胞之字元線。依據前述的偏壓配置，控制電路耦接至複數條字元線且耦接至半導體本體，因為其閾值低於一某個電壓位準之結果，適合於用於決定電流是否在一選定目標記憶體晶胞中流動。

本發明之其他實施樣態及優點可從圖式、詳細說明與申請專利範圍中了解。

BLPRECHG．．．信號

BLPWR．．．位元線功率信號

CS．．．共源極線

CSL．．．共源極線

DLIB．．．資料線

GBL．．．全域位元線

GND．．．接地

GSL．．．選擇接線

M1．．．箝位電晶體

M2．．．預充電電晶體

M3．．．致電電晶體

ML1、ML2、ML3．．．金屬層

PBEN．．．控制信號

SSL．．．串列選擇線

V1、V-BL、VPASS、V-GSL、V-SSL、V-CS、V-UNSEL、V-SEL．．．電壓

WL．．．字元線

7、8．．．閘極介電材料

9．．．電荷補捉構造

10．．．半導體本體

11~19．．．接點

13~17．．．接點

21．．．接地選擇線(GSL)

22、23、25、26、27．．．字元線

28．．．串列選擇線SSL

30．．．共源極線

31．．．位元線

33．．．半導體本體區域

200．．．選定NAND串列

202、204．．．記憶體晶胞

206．．．接地選擇開關

208．．．串列選擇開關

210．．．感測節點

212．．．參考節點

214~224．．．線

226~236．．．期間

300．．．NAND串列

302．．．感測節點

304．．．參考節點

306．．．串列選擇開關

308．．．接地選擇開關

310．．．記憶體晶胞

312．．．記憶體晶胞

314~324．．．線

326~346．．．期間

400、402．．．線

404~412．．．期間

500~514．．．線

516~542．．．期間

600~614．．．線

618~634．．．期間

700~704．．．期間

800~802．．．部分

902、903、904、905．．．半導體條

902B、903B、904B、905B．．．階梯構造

909．．．SSL閘極構造

912、913、914、915．．．半導體條

912A、913A、914A、915A．．．階梯構造

919．．．SSL閘極構造

925．．．字元線

926、927．．．接地選擇線

928．．．源極線

1000．．．列解碼器

1002．．．局部位元線

1004、1006．．．局部位元線

1008、1010、1012．．．記憶體晶胞

1016．．．群組解碼器

1018、1020、1022．．．串列選擇電晶體

1024~1028．．．延伸部

1030．．．接觸焊墊

1032．．．垂直連接器

1034．．．頁面緩衝器

1036．．．接觸焊墊

1038．．．垂直連接器

1040．．．接觸焊墊

1042．．．垂直連接器

1044．．．區塊選擇電晶體

1100~1104．．．NAND串列

1106、1108、1110、1112．．．串列選擇開關

1114、1116．．．接地選擇開關

1118~1122．．．記憶體晶胞

1200~1204．．．記憶體晶胞

1206．．．區塊選擇電晶體

1208．．．共源極線

1210．．．位元線

1210．．．局部位元線

1212．．．串列選擇電晶體

1214．．．接觸焊墊

1216．．．垂直連接器

1218．．．串列選擇線

1220．．．全域位元線

1230．．．感測電路

1240．．．閂鎖式感測放大電路

1252．．．可控制電壓源

1253．．．控制電路

1254．．．控制邏輯

1300．．．積體電路記憶體

1302．．．NAND記憶體陣列

1304．．．列解碼器

1306．．．字元線

1308．．．行解碼器

1310．．．頁面緩衝器

1312．．．資料匯流排

1314．．．全域位元線

1316．．．匯流排

1318．．．資料輸入線

1320．．．電路

1322．．．控制器

1324．．．方塊

1402、1404、1406、1408、1410、1412．．．步驟

第1圖顯示一偏壓配置之一選定NAND串列之簡化剖面圖。

第2A及2B圖係為依據第1圖之具有一施加偏壓配置之一選定NAND串列之簡化電路圖以及時序圖。

第3A及3B圖係為具有一施加偏壓配置之一選定NAND串列之簡化電路圖以及偏壓配置時序圖，其中在選定晶胞之兩側上的半導體本體區域係在位元線設定期間耦接至一參考電壓。

第4圖係為顯示未選定的NAND串列偏壓，其如同顯示於第3B圖中之偏壓配置時序圖。

第5圖係為一替代偏壓配置時序圖。

第6圖係為另一種替代偏壓配置時序圖。

第7圖係為另一種替代偏壓配置時序圖。

第8圖係為另一種替代偏壓配置時序圖。

第9圖係為一示範3D NAND記憶體陣列構造之圖例，其可使於此所討論之各種偏壓配置及時序。

第10圖係為一記憶體陣列之一部分之示意圖，其用於顯示第9圖之3D NAND記憶體陣列構造之一區塊的記憶體晶胞之三層記憶體晶胞。

第11圖係為第9圖所顯示之3D NAND記憶體陣列構造之一層記憶體晶胞之一部分之交插串列組態之簡化電路圖。

第12圖係為第9圖所顯示之3D NAND記憶體陣列構造之佈局視圖。

第13圖係為顯示依據一個實施例之示範偏壓配置之佈局視圖。

第14圖係為顯示依據另一實施例之偏壓配置之一例子之佈局視圖。

第15圖係為顯示依據另一實施例之偏壓配置之一例子之佈局視圖。

第16圖係為顯示依據另一實施例之偏壓配置之一例子之佈局視圖。

第17圖顯示耦接至一NAND串列之位元線設定及感測電路之一例子，其類似於在一3D陣列(類似於第9圖)中之一層記憶體晶胞。

第18圖係為依據本發明之實施例之採用記憶體晶胞及偏壓電路之積體電路記憶體之方塊圖。

第19圖係為顯示在執行於此所說明之操作中，由顯示於第18圖中的控制器所執行之邏輯之流程圖。

以下參考第1-14圖詳細說明本發明之實施例。

第1圖顯示一偏壓配置之一選定NAND串列之簡化剖面圖。NAND串列包括複數個串聯配置之快閃記憶體晶胞。使用能帶隙工程(bandgap engineered)SONOS (BE-SONOS)電荷補捉技術來實施NAND快閃記憶體之另一種技術係說明於Lue之美國專利第7,315,474號，其整體於此併入作參考。NAND串列可利用各種組態(包括finFET技術、淺溝槽隔離技術、垂直NAND技術及其他)而被實施。又另一種3D NAND架構係說明於共同審理中的美國專利申請號13/239,760 (現在為美國專利公開第2012-0182802號)中，名稱為"具有位元線電容之改善的均勻性之3D陣列之記憶體架構(Memory Architecture of 3D Array With Improved Uniformity of Bit Line Capacitances)"，此申請案整體於此併入作參考，且此申請案在此申請案發明時以及在目前都是與本案為共同擁有。使用導電浮接閘之浮接閘記憶體晶胞同樣地可在NAND架構中被實施。

參見第1圖，記憶體晶胞係形成於一個半導體本體10中。對n通道記憶體晶胞而言，半導體本體10可以是在半導體晶片中之較深n井之內的隔離p井。或者，半導體本體10可以被一絕緣層或其他所隔離。

此些快閃記憶體晶胞係朝垂直於字元線之一位元線方向延伸而被配置成一串列。字元線22-27延伸橫越過一些平行NAND串列。接點12-18係藉由半導體本體10中之n型區域(對n通道裝置而言)而形成，並作為記憶體晶胞之源極/汲極區域。由MOS電晶體(亦即，第一開關電晶體)所形成之一第一開關在一接地選擇線GSL 21中具有一閘極，此第一開關係連接於對應於第一字元線22的記憶體晶胞與藉由半導體本體10中之一n型區域而形成之接點11之間。接點11係連接至一共源極線30。接點11於此亦可為"參考節點"之例子。當NAND串列陣列之每個NAND串列具有連接至一共源極線之單獨接點時，此陣列之NAND串列包括複數個參考節點。由一MOS電晶體(亦即，第二開關電晶體)而形成之一第二開關在一串列選擇線SSL 28中具有一閘極，第二開關電晶體係連接於對應於最終字元線27之記憶體晶胞與藉由半導體本體10中之一n型區域所形成之接點19之間。接點19係連接至一感測節點(例如位元線31)。位元線31於此為"感測節點"之例子。對所顯示的實施例而言，位元線31作為一感測節點，共源極線30作為一參考節點。然而，吾人可明白，在另一實施例中，共源極線30可作為感測節點，而位元線31可作為參考節點。在所顯示的實施例中之第一與第二開關係為MOS電晶體，其具有藉由譬如二氧化矽而形成之閘極介電層7及8。

於此圖例中，為簡化之便，在此串列中有六個記憶體晶胞。在典型的實施例中，一NAND串列可包括串聯配置之32、64或更多記憶體晶胞。對應於字元線22-27之記憶體晶胞的電荷補捉構造9位於半導體本體10中之字元線與通道區之間。記憶體晶胞中之電荷補捉構造9可以是介電電荷補捉構造、浮接閘電荷補捉構造，或其他適合於程式化之快閃記憶體構造。又，已發展無接面之NAND快閃記憶體構造之實施例，於此可能從此構造省略掉接點13-17，及可選擇地省略接點12及18。

在第1圖所顯示之偏壓機制中，具有第一偏壓(V1)之電壓係施加至選定記憶體晶胞之字元線WL24。接地選擇線(GSL)21，其耦接至在選定NAND串列與CSL 30之間的接地選擇開關，係被設定為V-GSL1電壓位準。V-GSL1係使第一開關導通(close)。當接點11為接地時，開關之啟動將半導體本體區域連接至共源極線30，此半導體本體區域位在藉由在選定記憶體晶胞之間的WL 22與23而形成之記憶體晶胞之下。通過電壓偏壓(V-PASS)係施加至未選定的記憶體晶胞之字元線22、23、25、26以及27。記憶體晶胞具有對應於記憶體晶胞資料之最高特定臨限電壓，V-PASS仍足以允許電流流經記憶體晶胞。串列選擇偏壓(V-SSL1)係施加至選定NAND串列之選擇串列選擇線SSL 28，以控制第二開關之操作。此陣列之記憶體晶胞包括複數個彼此平行之NAND串列，從而使每個NAND串列具有一對應的單獨串列選擇線，其係耦接至每個NAND串列的對應單獨串列選擇開關(例如第二開關)。第三期間內，施加的偏壓V-SSL1轉態SSL 28之電壓位準，用以導致第二開關及其他在此陣列之內的串列選擇開關導通，以決定選定晶胞之臨限電壓位準。如將在第2A及2B圖中更詳細顯示的，在第三期間之V-SSL1之轉態(其可用於決定選定晶胞之閾值)晚於V-GSL1、V-PASS及V1之轉態時間。延遲SSL上之V-SSL1的轉態可降低由逐漸增加之位元線電壓(V-BL)所導致的雜訊之影響。

當相對於V-GSL、V-PASS及V1之轉態時間，延遲V-SSL1之轉態可降低選定晶胞上之位元線設定雜訊，其亦可導致下述狀況：使不必要的電荷穿隧進入晶胞中。具體言之，當選定記憶體晶胞的高臨限電壓在V-1之上時，此晶胞為"高VT 晶胞"，如顯示於第1圖中。高VT晶胞在偏壓之下維持不導通(off)，且在形成於選定記憶體晶胞及第二開關之間的記憶體晶胞下方的半導體本體10之區域33中的電流路徑係被阻擋。因此，在這這記憶體晶胞下方的區域33中的半導體本體10維持浮接。因此，當位於字元線WL 25、26及27之V-PASS轉態時，在這些記憶體晶胞下方的半導體本體區域33上的電壓可經由電容提升而被升壓。這種電容式升壓可導致電場"E"形成於選定記憶體晶胞以及於此陣列中之其他記憶體晶胞，其可經由熱載子注入或其他電荷穿隧機構導致不必要的電荷穿隧。這種不必要的電荷穿隧不利於資料保存。

第2A及2B圖係具有依據第1圖之偏壓配置之選定NAND串列之簡化電路圖以及其施加偏壓配置時序圖。第2A圖顯示選定NAND串列200之電路圖，其剖面圖如顯示於第1圖。選定NAND串列200包括選定記憶體晶胞202以及在接地選擇開關206與串列選擇開關208之間的未選定的記憶體晶胞(例如204)。選定NAND串列係被配置在一感測節點210與一參考節點212之間。選定記憶體晶胞202係耦接至一選定字元線，而未選定的記憶體晶胞204係耦接至未選定的字元線。選定NAND串列係經由串列選擇開關208耦接至一感測節點210。串列選擇開關208係耦接至一選定串列選擇線。感測節點210係為一條位元線。選定NAND串列係經由一接地選擇開關206耦接至參考節點212。接地選擇開關206係耦接至一接地選擇線。參考節點212係為一共源極線。

第2B圖係為施加至選定NAND串列之偏壓配置之時序圖。時序圖包括一在t1與t2之間的初始期間、一在t2與t3之間的中間期間以及一在t3之後的最後期間。未選定的字元線(V-UNSEL WLs)上之電壓之電壓位準之軌跡係以線214表示。接地選擇線(V-GSL)上之電壓位準之軌跡係以線216表示。選定串列選擇線(V-SEL SSL)上之電壓位準之軌跡係以線218表示。選定字元線(V-SEL WL)上之電壓位準之軌跡係以線220表示。位元線(V-BL)上之電壓位準之軌跡係以線222表示。共源極線(V-CS)上之電壓位準之軌跡係以線224表示。

在初始期間，V-UNSEL WLs係於226處轉態至V-PASS電壓。V-GSL係於228處轉態至V-GSL1電壓。V-SEL WL係於230處轉態至V1電壓。V-PASS係大於NAND串列中之任何晶胞(其係處於一高臨限電壓狀態)之臨限電壓。V-PASS譬如可以是6V。V-GSL1譬如同樣可以是6V。V1係介於高臨限電壓狀態晶胞之臨限電壓與低臨限電壓狀態晶胞之臨限電壓之間。V1譬如可以是3V。如以前所討論的，在這種偏壓機制之下，V-UNSEL WLs於226處轉態至V-PASS以及V-SEL WL於230處轉態至V1，可使在選定記憶體晶胞202與串列選擇開關208之間的記憶體晶胞下方之半導體本體區域維持浮接。這種浮接因而導致自感應電容提升。

遍及初始期間之期間，V-SEL SSL及V-BL維持於一固定低電壓(例如接地)。此外，整個初始期間之期間，V-CS維持於一固定參考電壓(例如接地)。發生於226、228及230之電壓位準轉態可於初始期間內同時或不同時間發生。於228之電壓位準轉態導致接地選擇開關206導通，俾能使選定NAND串列200直接耦接至參考節點212。

在中間期間，V-UNSEL WLs、V-GSL以及V-SEL WL同樣維持於相同電壓位準。此外，在第二期間，感測節點V-BL上之電壓係於232處轉態至一設定電壓。設定電壓用以允許決定選定晶胞之臨限電壓。在整個中間期間內且進入最後期間，V-BL維持於設定電壓位準。此外，在中間期間，V-SEL SSL維持於一固定低電壓位準(例如接地)。如此，選定NAND串列之串列選擇開關208維持斷開，而V-BL係於232轉態。

在最後期間，V-SEL SSL係於234 轉態至V-SSL1電壓。V-SSL1係使串列選擇開關208導通俾能使NAND串列直接地耦接至感測節點210。於第三期間之期間236內，V-SEL SSL維持於V-SSL1電壓位準，以決定選定記憶體晶胞202之臨限電壓。依據儲存於選定記憶體晶胞202中之資料之邏輯位準，NAND串列直接耦合至感測節點210導致V-BL維持於設定電壓或減少。具體言之，如果選定記憶體晶胞處於低臨限電壓狀態，則電流流動且V-BL降至一低電壓位準。或者，如果選定記憶體晶胞處於高臨限電壓狀態，則V-BL維持於設定電壓。在最後期間，V-BL上之電壓位準被感測以藉由外部電路(未顯示)決定選定記憶體晶胞之邏輯位準。在第三期間中決定選定記憶體晶胞之邏輯位準之後，V-UNSEL WLs、V-GSL以及V-SEL WL上之電壓轉態返回至一低電壓位準(例如接地)。

第3A及3B圖係為具有一施加偏壓配置之一選定NAND串列之簡化電路圖以及其偏壓配置時序圖，其中，在選定晶胞之兩側上的半導體本體區域係在位元線設定期間耦接至一參考電壓。具體言之，當在選定記憶體晶胞之兩側上的記憶體晶胞下方的半導體本體區域耦接至一參考電壓時，這些半導體區域被預充電。這種參考電壓可以是共源極線電壓、位元線電壓，或在記憶體晶胞陣列與對應的積體電路之內的源極電壓之任何組合。

第3A圖所顯示之電路圖表示記憶體晶胞之一選定NAND串列300。選定NAND串列300包括一選定記憶體晶胞310，選定記憶體晶胞之臨限電壓係在偏壓操作期間被決定。選定NAND串列300亦包括未選定的記憶體晶胞312。選定NAND串列係被配置在一感測節點302與一參考節點304之間。在顯示的實施例中，感測節點302係為一位元線。在一替代實施例中，共源極線可作為感測節點，而位元線可作為參考節點。一串列選擇開關306係耦接在NAND串列300與感測節點302之間。串列選擇開關306係耦接至一串列選擇線。一接地選擇開關308係耦接在參考節點304與選定NAND串列300之間。接地選擇開關308係耦接至一接地選擇線。

第3B圖顯示在一施加偏壓配置期間之NAND串列之第3A圖元件的電壓位準。施加偏壓配置期間包括一第一期間、一第二期間以及一第三期間。第一期間係在t1與t2之間。第二期間係在t2與t3之間。第三期間係在t3之後。

V-UNSEL WLs上之電壓位準之軌跡係以線314表示。V-GSL上之電壓位準之軌跡係以線316表示。V-SEL SSL上之電壓位準之軌跡係以線318表示。V-SEL WL上之電壓位準之軌跡係以線320表示。V-BL上之電壓位準之軌跡係以線322表示。V-CS上之電壓位準之軌跡係以線324表示。

在第一期間，V-UNSEL WLs係於326轉態至一V-PASS電壓。在326轉態之後的第一期間之剩餘期間內，V-UNSEL WLs維持於V-PASS電壓位準。在第一期間，V-GSL係於328轉態至一V-GSL1電壓。在328轉態之後的第一期間之剩餘期間內，V-GSL維持於V-GSL1電壓位準。在整個第一期間內，V-BL及V-CS維持於一固定參考電壓位準。具體言之，在整個第一期間內，V-BL可以是處於一低電壓位準(例如接地)。再者，在第一期間，V-SEL WL係於330轉態至一V1電壓。V1可為使選定記憶體晶胞之臨限電壓可被決定之電壓位準。所決定的臨限電壓可以是包括高電壓位準或低電壓位準之任何電壓位準。V-PASS可以是6V，而V1可以是3V或0V以下。

此外，在第一期間之一部分期間334內，V-SEL SSL係於332轉態至V-SSL1電壓。在部分期間334之期間內，V-SEL SSL係為V-SSL1電壓位準而V-BL維持於一低電壓位準(例如接地)。在顯示實施例中，V-SEL SSL可在第一期間於336轉態回至一低電壓位準(例如接地)。在一替代實施例(未顯示)中，第一期間之剩餘期間內，V-SEL SSL可在轉態332後保持於V-SSL1；於第二期間之初期(在t2之後)，V-SEL SSL轉態回至低電壓位準，在V-BL於轉態340處增加至設定電壓之前。

在第二期間，在t2與t3之間，V-UNSEL WLs維持於V-PASS電壓位準，V-GSL維持於V-GSL1電壓位準，且V-SEL WL維持於V1電壓位準。此外，在第二期間內，V-SEL SSL上之電壓位準位於一低電壓位準(例如接地)，V-BL係於轉態340處增加至一設定電壓。V-SEL SSL位於一低電壓位準且V-BL於340處轉態至設定電壓，使得選定NAND串列300在轉態340期間與感測節點302隔離。

在第三期間，在t3之後，V-SEL SSL上之電壓係於342轉態回至V-SSL1。因此，串列選擇開關306導通，俾能使選定NAND串列300耦接至感測節點302。V-BL依據選定晶胞是否處於一高或低臨限電壓狀態而改變。在第三期間，於第三期間之期間344內，V-SEL SSL轉態至V-SSL1然後，於346處回至一低電壓位準。第三期間之期間344(於其中V-SEL SSL轉態至一V-SSL1電壓位準)係長到足以導致選定記憶體晶胞被感測。在V-BL上之電壓被感測或V-SEL SSL上之電壓係於344轉態至一低電壓位準之後，V-UNSEL WLs、V-GSL及V-SEL WL上之電壓位準可被降至一低電壓位準。

在第一期間，於332處使V-SEL SSL轉態至V-SSL1，選定NAND串列之串列選擇開關被導通。因此，NAND串列不僅耦接至具有V-CS之電壓之參考節點304，而且耦接至具有V-BL之電壓之感測節點302。V-BL可在第一期間被設定到一參考位準，俾能使在選定記憶體晶胞310與串列選擇開關306之間的記憶體晶胞耦接至一參考電壓。此外，在選定記憶體晶胞310與接地選擇開關308之間的記憶體晶胞係耦接至V-CS上之參考電壓位準。因此，在第一期間，當V-UNSEL WLS於326轉態至V-PASS且V-SEL WL於330轉態至V1時，位於選定記憶體晶胞310之兩側上的記憶體晶胞312係耦接至一參考電壓。因此，在選定記憶體晶胞310之兩側上的記憶體晶胞在第一期間並未維持浮接，俾能限制因V-UNSEL WLs轉態至V-PASS電壓位準以及V-SEL WL轉態至V1電壓位準所導致的自感應電容提升。

第4圖係為更進一步顯示未選定的NAND串列偏壓之之偏壓配置時序圖，類似第3B圖。具體言之，在t1與t2之間的第一期間內、在t2與t3之間的第二期間內以及在t3之後的第三期間內，此時序圖所顯示之軌跡相同於第3B圖中相同的元件之電壓位準之軌跡。第4圖亦顯示一陣列之NAND串列中的未選定串列選擇線上之電壓位準V-UNSEL SSLs與選定NAND串列之通道之電壓位準V-CHANNEL之軌跡。V-UNSEL SSLs之電壓位準係以線400表示，而V-CHANNEL之電壓位準係以線402表示。

在第一期間之一部分期間404，V-UNSEL SSLs係於406轉態至V-SSL1電壓。在第一期間之部分期間404之後，V-UNSEL SSLs係於408轉態至V-SSL UNSEL1電壓。於408之轉態如所顯示可發生在第一期間，或在第二期間之初期。於期間410內，V-UNSEL SSLs維持於V-SSL UNSEL1電壓。這種期間410如所顯示可延伸進入第三期間中，直到感測到選定晶胞之後為止。在期間410之後，在V-UNSEL SSLs係位於V-SSL UNSEL1電壓，V-UNSEL SSLs可於412轉態回至電壓(例如接地)，此電壓係於第一期間之初期，在406處轉態之前的V-UNSEL SSLs電壓。這種轉態可以與V-SEL SSL於346之轉態同時發生。

與V-SEL SSL於332之轉態至V-SSL1一樣，V-UNSEL SSLs於406轉態至一V-SSL1電壓，導致未選定的NAND串列之串列選擇開關導通。因此，在整個第一期間內，未選定的NAND串列耦接至具有一電壓V-BL之感測節點，其具有一固定參考電壓。再者因為未選定的NAND串列之接地選擇開關可被耦接至與選定NAND串列相同的接地選擇線，所以V-GSL於328轉態至V-GSL1電壓，導致未選定的NAND串列之接地選擇開關導通。因此，未選定的NAND串列變成耦接至參考節點。因為於406與328之轉態之結果，未選定的NAND串列中之半導體本體區域之所有部分係在第一期間內耦接至一參考電壓且未浮接。

V-SSL UNSEL1係用以導致未選定的NAND串列之串列選擇開關能於期間410內維持斷開。當決定選定記憶體晶胞之臨限電壓位準時，這有助於確保與選定NAND串列共同相同感測節點之未選定NAND串列不會耦接至感測節點。此外，V-SEL SSL於326之轉態導致V-CHANNEL在第三期間增加至V-BL上之設定電壓位準。基於選定晶胞之臨限電壓位準，V-CHANNEL接著不是維持於設定電壓位準就是減少。

第5圖係為另一偏壓配置時序圖。時序圖包括在t1與t2之間的第一期間、在t2與t3之間的第二期間以及在t3之後的第三期間。

V-UNSEL WLs上之電壓位準之軌跡係以時序圖中之線500表示。V-GSL上之電壓位準之軌跡係以線502表示。V-SEL SSL上之電壓位準之軌跡係以線504表示。V-UNSEL SSLs上之電壓位準之軌跡係以線506表示。V-SEL WL上之電壓位準之軌跡係以線508表示。V-BL之電壓位準之軌跡係以線510表示。V-CHANNEL上之電壓位準之軌跡係以線512表示。V-CS之電壓位準之軌跡係以線514表示。

在第一期間，V-UNSEL WLs係於516轉態至一V-PASS電壓。於第一期間之剩餘期間，整個第二期間且第三期間之開始中，V-UNSEL WLs維持於V-PASS電壓位準。又在第一期間，V-GSL係於518轉態至V-GSL1。於第一期間之剩餘期間，整個第二期間且第三期間之開始中，V-GSL維持於V-GSL1。在第一與第二期間內，V-SEL SSL維持於一固定低電壓位準。V-BL及V-CS兩者在整個第一期間內維持於一固定低電壓位準。

此外，在第一期間之一部分期間522內，V-SEL WL係於520轉態至V-PASS。在此部分期間522之後，V-SEL WL係於524轉態至V1。在部分期間522之後的第一期間之剩餘期間及整個第二期間內，V-SEL WL維持於V1。V-UNSEL SSLs係於526轉態至V-SSL UNSEL1。在轉態526之後的第一期間之剩餘期間及整個第二期間內，V-UNSEL SSLs維持於V-SSL UNSEL1。在第二期間，V-BL係於528轉態至一設定電壓，俾能使選定記憶體晶胞之臨限電壓可在第三期間被決定。

在第三期間之部分期間532內，V-SEL SSL係於530轉態至V-SSL1。於530之轉態導致選定NAND串列變成耦接至感測節點。此外，於530之轉態導致V-CHANNEL在第三期間增加至V-BL之設定電壓位準。基於選定晶胞之臨限電壓位準，V-CHANNEL接著不是維持於設定電壓位準就是減少。第三期間之部分期間532長到足夠俾能使V-BL改變或並未改變，以回應於選定記憶體晶胞中之資料邏輯位準。在第三期間之部分期間532之後，V-SEL SSL可於534轉態回至一低電壓位準。此外，在第三期間之部分期間532之後，V-UNSEL WLs及V-GSL可能全部於536及538轉態回至一低電壓位準，例如於第一期間之初期下之V-UNSEL WLs及V-GSL之電壓位準。於第一期間之初期，V-UNSEL SSLs係於540從V-SSL UNSEL1轉態回至V-UNSEL SSLs上之相同電壓位準。轉態540發生在第三期間之部分期間532之後。在V-BL依據儲存於選定記憶體晶胞中之資料之邏輯位準而反應後，V-SEL WL可於542轉態回至一低電壓位準。

V-SEL WL於520之轉態至V-PASS，允許電流流經選定及未選定的NAND串列兩者之整個半導體本體區域，選定及未選定的NAND串列共用相同的字元線及共源極線並具有耦接至相同的接地選擇線之接地選擇開關。具體言之，在第一期間內，這是因為V-PASS係被施加至選定及未選定串列中之所有晶胞而發生。V-GSL於518之轉態至V-GSL1電壓會導通選定及未選定的NAND串列之接地選擇開關。因此，共用選定字元線之記憶體晶胞之兩側上的記憶體晶胞下方的選定及未選定的NAND串列之半導體本體區域係在第一期間耦接至一參考電壓、電壓V-CS。因此，在未選定及選定NAND串列中之記憶體晶胞下方的半導體本體區域並非維持浮接，俾能使自感應電容提升受限制。

第6圖係為另一種偏壓配置時序圖。偏壓配置時序圖包括在t1與t2之間的第一期間、在t2與t3之間的第二期間，以及在t3之後的第三期間，其相同於以前說明的偏壓配置時序圖。

V-UNSEL WLs上之電壓位準之軌跡係以時序圖中之線600表示。V-GSL上之電壓位準之軌跡係以線602表示。V-SEL SSL上之電壓位準之軌跡係以線604表示。V-UNSEL SSLs上之電壓位準之軌跡係以線606表示。V-SEL WL上之電壓位準之軌跡係以線608表示。V-BL上之電壓位準之軌跡係以線610表示。V-CHANNEL上之電壓位準之軌跡係以線612表示。V-CS上之電壓位準之軌跡係以線614表示。

與以前顯示的偏壓配置一樣，V-UNSEL WLs係在第一期間轉態至V-PASS，並維持於V-PASS電壓位準到進入第三期間。又，V-GSL係在第一期間轉態至V-GSL1，並維持於V-GSL1電壓位準到進入感測期間。V-BL係在第二期間轉態至設定電壓位準，然後在V-SEL SSL在第三期間於616轉態至V-SSL1之後，V-BL對應於儲存於選定記憶體晶胞中之資料之邏輯值而改變或並未改變。此外，V-SEL SSL於616之轉態導致V-CHANNEL在第三期間增加至V-BL上之設定電壓位準。基於選定晶胞之臨限電壓位準，V-CHANNEL接著不是維持於設定電壓位準就是減少。再者，於整個所顯示的偏壓配置時序，V-CS係被保持於一固定參考電壓位準(例如接地)。

與第3B及4圖所顯示之偏壓配置一樣，於第一期間之一部分期間620內，V-SEL SSL係於618轉態至V-SSL1。在第一期間之此部分期間620之後，V-SEL SSL係於622轉態返回至一低電壓位準。在V-BL轉態至一設定電壓位準之前，於622之轉態可在第一期間或在第二期間發生。此外，在第一期間之一部分期間626，V-UNSEL SSLs係於624轉態至V-SSL1。第一期間之部分期間626可以與在V-SEL SSL位於電壓位準V-SSL1的第一期間之部分期間620相同。在第一期間之部分期間626之後，V-UNSEL SSLs係於628轉態至一V-SSL UNSEL1電壓。在V-BL轉態至一設定電壓之前，於628之轉態可發生在第二期間。V-UNSEL SSLs係在進入第三期間中被維持於V-SSL UNSEL1電壓位準，直到決定選定記憶體晶胞之臨限電壓位準後為止。

與顯示於第5圖中之偏壓配置一樣，於第一期間之一部分期間632，V-SEL WL係於630轉態至V-PASS電壓位準。在第一期間之部分期間632之後，V-PASS係於634轉態至V1。在位元線係轉態至一設定電壓之前，轉態634可發生在第二期間。V-SEL在進入第三期間中維持於V1電壓位準，直到決定選定記憶體晶胞之邏輯值後為止。

V-SEL SSL及V-UNSEL SSLs於轉態618及624處轉態至V-SSL1，導致選定及未選定串列之串列選擇開關被導通，俾能使選定及未選定串列係在第一期間之部分期間620及626內耦接至感測節點。此外，選定及未選定的NAND串列係在第一期間經由V-GSL之轉態至V-GSL1電壓而耦接至具有一V-CS電壓之共源極線，俾能使選定及未選定串列之接地選擇開關被導通。再者，V-UNSEL WLs及V-SEL WL轉態至V-PASS電壓可允許電流流經選定及未選定的NAND串列中之所有記憶體晶胞。因此，在耦接至選定字元線之記憶體晶胞之兩側上的選定及未選定串列中之記憶體晶胞之下的半導體本體區域係耦接至一參考電壓且並未維持浮接。

第7圖係為另一種替代偏壓配置時序圖。顯示於第7圖中之偏壓配置時序圖係類似第3B及4圖所顯示之偏壓配置時序圖，俾能達到如在關於第3B及4圖之附屬說明中所說明之相同益處。然而，如第7圖所示，於第一期間之初期，V-GSL及V-SEL SSL係於700及702而從V-GSL1及V-SSL1之電壓轉態至低於V-GSL及V-SEL SSL上之電壓的電壓。這種低電壓位準確保即使當開關之臨限電壓位準小於0V時，串列選擇及接地選擇的開關仍是斷開的。在700及702之後的V-GSL及V-SEL SSL上之低電壓可在t3之後被維持持續第三期間之一部分期間704。在點700及702之後的V-GSL及V-SEL SSL之一例子電壓位準可以是-3V。再者，顯示於第7圖中之在第三期間的相同的偏壓配置亦可被施加至顯示於第5及6圖中之偏壓配置時序圖。

第8圖係為另一種偏壓配置時序圖。顯示於第8圖中之偏壓配置時序圖係類似顯示於第3B及4圖中之偏壓配置時序圖。此外，在t3之後，在第三期間被施加之偏壓配置，對於V-GSL與V-SEL SSL，其係相同於第7圖。然而，在顯示於第8圖中之偏壓機制之下，於第一期間之初期，亦即於時間t1，V-UNSEL SSLs於800轉態至小於V-UNSEL SSLs上之電壓之電壓位準。與第7圖所顯示之偏壓配置一樣，即使當串列選擇開關具有一小於0V之臨限電壓位準時，轉態至這個電壓仍確保未選定串列之串列選擇開關是斷開的。於第三期間之一部分802，低電壓位準係被維持在V-UNSEL SSLs。V-UNSEL SSLs於800所轉態至的電壓之一例子電壓位準可以是-3V。再者，顯示於第8圖中之在第三期間之相同的偏壓配置亦可被施加至顯示於第5及6圖中之偏壓配置時序圖。

第9圖係為一3D NAND記憶體陣列構造之例，此3D NAND記憶體陣列構造具有平行於半導體材料條之縱向取向之連續高金屬層之串列選擇線、平行於字元線之橫向方位之串列選擇線以及平行於半導體材料條之縱向取向之位元線。當半導體材料條全部耦接至相同的字元線時，在偏壓機制之下，會出現半導體材料條所形成之NAND串列的自感應電容提升問題。顯示於第3-8圖中的各種偏壓機制可以在第9圖所顯示之3D NAND記憶體陣列構造之記憶體晶胞執行一操作中被施加，俾能使在此陣列之多重NAND串列之記憶體晶胞之下的半導體本體區域耦接至一參考電壓且不維持浮接。

多層陣列係形成於一絕緣層上，並包括形狀符合於複數個脊形堆疊(ridge-shaped stack)的複數條字元線925-1、...、925-n-1、925-n，其作為字元線WLn、WLn-1、...WL1。這些脊形堆疊包括半導體條912、913、914、915。相同平面中的半導體條係藉由階梯構造而電性耦接在一起。

階梯構造912A、913A、914A、915A終結半導體條，例如半導體條912、913、914、915。如所顯示，這些階梯構造912A、913A、914A、915A係電連接至不同的位元線以供連接至解碼電路，用以選擇在此陣列內的平面。這些階梯構造912A、913A、914A、915A可以於界定複數個脊形堆疊之同時被圖案化。

階梯構造902B、903B、904B、905B終止於半導體條，例如半導體條902、903、904、905。如所顯示，這些階梯構造902B、903B、904B、905B係電性連接至不同的位元線以連接至解碼電路，用以選擇在此陣列之內的平面。於界定複數個脊形堆疊之同時，這些階梯構造902B、903B、904B、905B可以被圖案化。

任何既定堆疊之半導體條係耦接至階梯構造912A、913A、914A、915A或階梯構造902B、903B、904B、905B，但非耦接至兩者。一疊半導體條具有位元線端至源極線端方位或源極線端至位元線端方位之兩個相反方位之其中一個。舉例而言，此堆疊之半導體條912、913、914、915具有位元線端至源極線端方位；而此堆疊之半導體條902、903、904、905具有源極線端至位元線端方位。

此堆疊之半導體條912、913、914、915之一端終止於階梯構造912A、913A、914A、915A，通過SSL閘極構造919、GSL 926、字元線925-1 WL至925-N WL、GSL 927，其另一端終止於源極線928。此堆疊之半導體條912、913、914、915並未到達階梯構造902B、903B、904B、905B。

此堆疊之半導體條902、903、904、905之一端終止於階梯構造902B、903B、904B、905B，通過SSL閘極構造909、GSL 927、字元線925-N WL至925-1 WL、GSL 926，，其另一端終止於一源極線(被圖之其他部分所遮蔽)。此堆疊之半導體條902、903、904、905並未到達階梯構造912A、913A、914A、915A。

記憶體材料層使字元線925-1至925-n與半導體條912-915及902-905分離。接地選擇線GSL 926及GSL 927係與複數個脊形堆疊之形狀相符，類似於字元線。

每個堆疊之半導體條之一端終止於階梯構造，其另一端終止於源極線。舉例而言，此堆疊之半導體條912、913、914、915之一端終止於階梯構造912A、913A、914A、915A，其另一端終止於源極線928。於此圖之近端，每隔一個堆疊之半導體條係終止於階梯構造902B、903B、904B、905B；且每隔一個堆疊之半導體條係終止於分離源極線。於此圖之遠端，每隔一個堆疊之半導體條係終止於階梯構造912A、913A、914A、915A；以及每隔一個堆疊之半導體條係終止於分離源極線。

位元線及串列選擇線係形成於金屬層ML1、ML2及ML3。

電晶體係形成於階梯構造912A、913A、914A與字元線925-1之間。在這些電晶體中，半導體條(例如913)作為此裝置之通道區。SSL閘極構造(例如919、909)係在界定字元線925-1至925-n之相同步驟期間被圖案化。矽化物層可沿著字元線之上表面、接地選擇線並遍及閘極構造。作為一記憶體元件之介電材料可作為電晶體之閘極介電材料。這些電晶體作為耦接至解碼電路之串列選擇閘極，用於選擇此陣列中之特定脊形堆疊。

一第一金屬層ML1包括平行於半導體材料條之縱向取向之多條串列選擇線。這些ML1串列選擇線係藉由短通道而連接至不同的SSL閘極構造(例如909、919)。一第二金屬層ML2包括平行於字元線之橫向方位之多條串列選擇線。這些ML2串列選擇線係藉由短通道而連接至不同的ML1串列選擇線。在組合時，這些ML1串列選擇線與ML2串列選擇線允許一串列選擇線信號選擇一特定堆疊之半導體條。

第一金屬層ML1亦包括兩條源極線，其平行於字元線之橫向方位。這種源極線可作為參考節點，俾能在此陣列中存在有複數個參考節點。

不同的位元線係電連接至不同階之階梯構造912A、913A、914A、915A以及902B、903B、904B、905B。這種位元線可作為3D陣列之NAND串列中之複數個感測節點。這些位元線允許一位元線信號選擇一特定水平平面之半導體條。

因為一條特定字元線允許一條字元線選擇一特定列平面之記憶體晶胞，所以字元線信號、位元線信號以及串列選擇線信號之三重組合係足以從3D陣列之記憶體晶胞選擇一特定記憶體晶胞。

第10圖係為一記憶體陣列之一部分之示意圖，其顯示第9圖所顯示之3D NAND記憶體陣列構造之一區塊的記憶體晶胞之三層記憶體晶胞。為清楚的目的起見，第10圖省略顯示於第9圖中之NAND串列之交插構造。包括字元線WLn-1、WLn、WLn+1之複數條字元線沿著一方向平行延伸。字元線係與列解碼器1000電性連通。字元線係連接至串聯被配置成NAND串列之記憶體晶胞之閘極。字元線WLn係代表多條字元線。字元線WLn係垂直地連接至位於字元線WLn之下的各層中的記憶體晶胞之閘極。

複數條局部位元線係沿著行被配置以在記憶體陣列中之各層形成一疊NAND串列。此陣列包括位於第三層上之局部位元線BL 1002、位於第二層上之局部位元線BL 1004以及位於第一層上之局部位元線BL 1006。這種位元線可在針對相對應的NAND串列中之記憶體晶胞執行之操作期間作為感測節點。記憶體晶胞具有在相對應的字元線與相對應的局部位元線之間的介電電荷補捉構造。於此圖例中，為簡化之便，在一NAND串列中有三個記憶體晶胞。舉例而言，藉由局部位元線BL 1002而在第三層上形成之一NAND串列包括記憶體晶胞1008、1010以及1012。在一典型實施例中，一NAND串列可包括16、32或更多記憶體晶胞。

包括串列選擇線SSLn-1、SSln、SSln+1之複數條串列選擇線係與群組解碼器1016(其可能是列解碼器1000之一部分)電性連通，其選擇一群組之串列。串列選擇線係連接至配置於記憶體晶胞NAND串列之第一端之串列選擇電晶體之閘極。每一條串列選擇線係垂直地連接至各層之一行串列選擇電晶體之閘極。舉例而言，串列選擇線SSLn+1係連接至在三層中之串列選擇電晶體1018、1020及1022之閘極。

位於某一層上之局部位元線係藉由對應的串列選擇電晶體而選擇性地耦接至此層上之一延伸部。舉例而言，第三層上之局部位元線係藉由在同一層中之對應的串列選擇電晶體而選擇性地耦接至延伸部1024。同樣地，第二層上之局部位元線係選擇性地耦接至延伸部1026，而第一層上之局部位元線係選擇性地耦接至延伸部1028。

每一個層上之延伸部包括一對應的接觸焊墊，以與耦接至一對應的全域位元線之一垂直連接器接觸。舉例而言，在第三層中之延伸部1024係經由接觸焊墊1030及垂直連接器1032而耦接至一全域位元線GBLn-1。第二層上之延伸部1026係經由接觸焊墊1036及垂直連接器1038耦接至一全域位元線GBLn。第一層上之延伸部1028係經由接觸焊墊1040及垂直連接器1042耦接至一全域位元線GBLn+1。

全域位元線GBLn-1、GBLn及GBLn+1係耦接至此陣列中之額外區塊(未顯示)並延伸至頁面緩衝器1034。依此方式，建立一3D解碼網路，於其中一頁之選定記憶體晶胞係藉由使用一條字元線，所有或某些位元線以及一條串列選擇線而被存取。

區塊選擇電晶體係被配置於NAND串列之第二端。區塊選擇電晶體可具有與形成NAND串列之記憶體晶胞相同的閘極介電構造。區塊選擇電晶體1044係被配置於藉由記憶體晶胞1008、1010以及1012而形成之NAND串列之第二端。一接地選擇線GSL係連接至區塊選擇電晶體之閘極。接地選擇線GSL係與列解碼器1000電性連通，用以在操作期間接收偏壓。這種操作可包括各種偏壓配置及定時機制，其避免如於此說明的自感應升壓。

區塊選擇電晶體係用於選擇性將區塊中之所有NAND串列之第二端耦接至位於一共源極線CSL上之參考電壓。共源極線CSL在操作期間接收來自偏壓電路(未顯示)之偏壓。CSL可在相對應的NAND串列中之記憶體晶胞執行之操作期間作為參考節點。在某些操作中，CSL係被偏壓至一參考電壓(其高於一條耦接至一NAND串列之相反側之位元線之電壓)，而非接地或靠近接地之傳統的"源極"角色。

說明於本發明說明書中之各種偏壓配置可被施加至多個堆疊之NAND串列之記憶體陣列之部分，其係概要顯示在第10圖中。具體言之，於一實施例中，在決定記憶體晶胞1010(藉由局部位元線1002而形成之NAND串列之一部分)之臨限電壓位準中，SSLn+1上之電壓係轉態至V-SSL1，於一第一偏壓期間之一部分期間。這可使串列選擇電晶體1022導通，俾能使藉由局部位元線1002而形成之NAND串列直接耦接至GBLn-1。GBLn-1係被設定於一參考電壓(例如接地)，於SSLn+1位於V-SSL1之第一偏壓期間之部分期間。再者，在這種第一期間，GSL上之電壓轉態至V-GSL1，俾能使區塊選擇電晶體1044導通，以使藉由局部位元線1002而形成之NAND串列直接耦接至CSL。因此，在選定記憶體晶胞1010之兩側之下的半導體本體區域係耦接至一參考電壓，從而沒有維持浮接，如與各式各樣說明的實施例相符。

藉由局部位元線1004及1006而形成之NAND串列兩者係經由耦接至與區塊選擇電晶體1044相同的GSL之區塊選擇電晶體而耦接至相同的CSL。此外，這種NAND串列係經由串列選擇電晶體1018及1020而耦接至相同的SSLn+1。因此，藉由局部位元線1004及1006而形成之NAND串列中的半導體本體區域又耦接至一參考電壓且沒有維持浮接。

此外，在第一偏壓期間之一部分期間，SSLn及SSLn-1之電壓可轉態至V-SSL1，而GBLn及GBLn-1維持於一參考電壓(例如接地)。因此，此些堆疊之NAND串列(其經由耦接至GSL之具有閘極之區塊選擇電晶體而耦接至SSLn及SSLn-1線兩者以及CSL)之所有未選定的NAND串列中之半導體本體區域係耦接至一參考電壓且沒有維持浮接。

在另一種實施例中，在決定記憶體晶胞1010之臨限電壓位準中，WLn上之電壓轉態至V-PASS，於第一偏壓期間之一部分期間內，如顯示於第5圖。此外，WLn-1及WLn+1上之電壓亦在第一期間轉態至V-PASS。GSL上之電壓轉態至V-GSL1，俾能使所顯示的NAND串列之區塊選擇電晶體被導通。因此，所顯示的NAND串列(包括藉由局部位元線1002而形成之NAND串列)係直接耦接至CSL。因此，在NAND串列中之選定記憶體晶胞1010之兩側上的記憶體晶胞之下的部分半導體本體區域係全部耦接至存在於CSL上之參考電壓。此外，當所顯示的NAND串列係耦接至相同的字元線且這種NAND串列之區塊選擇電晶體係耦接至相同的GSL時，這種偏壓配置導致剩下的未選定的NAND串列之半導體本體區域被耦接至一參考電壓且沒有維持浮接。

在另一種實施例中，可以結合以前討論的偏壓配置。透過這種組合，在決定記憶體晶胞1010之臨限電壓位準時，於第一偏壓期間之一部分期間內，WLn上之電壓轉態至V-PASS。又，於第一偏壓期間之另一個部分之期間內，SSLn+1上之電壓轉態至V-SSL1，藉以導致串列選擇電晶體1022導通。因此，藉由局部位元線1002而形成之NAND串列係直接耦接至GBLn-1。WLn轉態至V-PASS之期間與SSLn+1之電壓轉態至V-SSL1之期間可以是不同、相同或重疊的。於第一期間之一部分期間，SSLn+1上之電壓轉態至V-SSL1而GBLn-1上之電壓係被設定於一參考電壓(例如接地)。因為SSLn+1上之電壓之轉態至V-SSL1以及WLn上之電壓之轉態至V-PASS之結果，在藉由局部位元線1006而形成之在NAND串列中之選定記憶體晶胞之兩側上的記憶體晶胞之下的半導體本體區域係耦接至一參考電壓且沒有維持浮接。此外，於一第一期間之一部分期間，耦接至多個具有未選定的NAND串列之堆疊之NAND串列之SSLn-1及SSLn上之電壓可轉態至V-SSL1，俾能使在這種未選定的NAND串列中之半導體本體區域耦接至一參考電壓，而使未選定的字元線上之電壓轉態至V-PASS。

第11圖係為第9圖所顯示之3D NAND記憶體陣列構造之一層記憶體晶胞之部分交插串列組態之簡化電路圖。因為交插串列係耦接相同的字元線，所以自感應電容提升之問題會影響交插串列。說明於本申請案中之各種偏壓配置及對應的定時機制可被應用至第11圖中之電路圖所顯示之此位準之記憶體晶胞之部分。交插串列組態係由鄰接於串列1100的串列1102及1104所建立，串列1102及1104所耦接之位元線焊墊不同於串列1100所耦接之位元線焊墊。位元線焊墊可作為感測節點或參考節點。具體言之，串列1102及1104係耦接至BL PAD-ODD，而串列1100係耦接至BL PAD-EVEN。耦接至其中一個相對應的位元線焊墊之所有串列在此3D陣列中形成一頁之記憶體晶胞。串列係經由串列選擇開關1106、1108、1110及1112而耦接至對應的位元線焊墊。串列選擇開關1106、1108、1110及1112係耦接至對應的串列選擇線SSL(0)、SSL(1)、SSL(2)及SSL(3)。經由這種串列選擇開關，交插串列組態中之每個NAND串列可個別地被選擇並具有針對其執行之操作。

耦接至相同位元線焊墊之串列係經由每個NAND串列之對應的接地選擇開關而耦接至一共源極線。每個NAND串列之相對應的接地選擇開關係耦接至一接地選擇線。舉例而言，耦接至BL PAD-ODD之串列1102及1104係經由接地選擇開關1114及1116而耦接至CSL-O。接地選擇開關係耦接至GSL-O，以在操作期間使一電壓可被施加至GSL-O，俾能使接地選擇開關1114及1116導通，而使NAND串列1102及1104直接耦接至CSL-O。

在陣列之此層之所示部分的NAND串列之記憶體晶胞係耦接至字元線WL(0)-WL(N-1)，以使多列之記憶體晶胞從NAND串列被建立在此陣列之內。具體言之，鄰近NAND串列中之鄰近記憶體晶胞共用相同的字元線。舉例而言，NAND串列1100中之記憶體晶胞1118共用與在鄰近NAND串列1102及1104中之記憶體晶胞1120及1122相同的字元線WL(i+1)。

因為多重NAND串列共用3D組態中之字元線、位元線焊墊以及共源極線，所以透過偏壓配置所觀察到的問題亦會發生於未選定的NAND串列中，未選定的NAND串列係耦接至與選定NAND串列相同的字元線、位元線焊墊以及共源極線。如此，將發生由使未選定的NAND串列中之半導體本體區域浮接所導致的自感應電容提升。這種升壓會導致不必要的電荷穿隧進入一未選定的NAND串列之記憶體晶胞中。

說明於本發明說明書中之偏壓配置可被應用至第11圖中之不同堆疊串列層之鄰近交插NAND串列之記憶體陣列。具體言之，在決定NAND串列1104之記憶體晶胞1120中的臨限電壓位準，於偏壓配置之一第一期間之一部分期間內，SSL(3)上之電壓可轉態至V-SSL1，以使串列選擇開關1112被導通且使NAND串列1104直接耦接至BL PAD-ODD。在SSL(3)之電壓轉態之第一期間之這種部分期間內，BL PAD-ODD係被設定於一參考電壓。此外，在第一期間，GSL-O上之電壓轉態至GSL1，俾能使對應的NAND串列1102及1104之接地選擇開關1114及1116被導通。如此，NAND串列1102及1104係直接耦接至CSL-O。因此，在NAND串列1104中之記憶體晶胞1120之兩側上之記憶體晶胞之下的半導體本體區域係耦接至一參考電壓且沒有維持浮接。

於第一期間之一部分期間，未選定的NAND串列1102之未選定串列線SSL(1)上之電壓可轉態至V-SSL1。因此，在第一期間之這種部分期間內，串列選擇開關1110被導通，而未選定的NAND串列係直接耦接至BL PAD-ODD。未選定的NAND串列1102之接地選擇開關1116係耦接至與選定NAND串列1104之接地選擇開關1114相同的GSL-O，且因此在接地選擇開關1114被導通時，其亦導通。因此，在未選定的NAND串列1102中之記憶體晶胞之下的部分半導體本體區域係耦接至一參考電壓且沒有維持浮接。

在一替代實施例中，耦接至記憶體晶胞1120之WL(i+1)上的電壓可在第一期間之一部分期間轉態至V-PASS。如此，電流可流動遍及選定NAND串列1104之半導體本體區域。當電流可流經選定NAND串列1104之半導體本體區域時，以及當GSL-O上之電壓轉態至V-GSL1時，選定NAND串列1104中之記憶體晶胞之半導體本體區域之所有部分係耦接至CSL-O上之參考電壓且沒有維持浮接。此外，因為未選定的NAND串列1102係耦接至相同的字元線並具有一接地選擇開關1116(其耦接至與選定NAND串列1104相同的GSL-O)，所以這種偏壓配置導致未選定的NAND串列1102之整個半導體本體區域被耦接至一參考電壓，從而沒有維持浮接。

在一替代實施例中，可結合上述偏壓配置。具體言之，於第一期間之一部分期間，耦接至選定記憶體晶胞之字元線上的電壓可轉態至一V-PASS電壓位準，且於第一期間之一部分期間，SSL(1)及SSL(3)上之電壓可個別地或兩者都轉態至V-SSL1，俾能使選定及未選定的NAND串列兩者之半導體本體區域之所有部分耦接至BL PAD-EVEN或BL PAD-ODD之一，以耦接至一參考電壓且沒有維持浮接。

此外，上述偏壓機制可被應用至耦接至BL PAD之NAND串列，此BL PAD並非是在交插構造中耦接選定NAND串列之BL PAD。

第12圖係為第9圖所顯示之3D NAND記憶體陣列構造之佈局視圖。

在第12圖之佈局視圖中，這些堆疊之半導體條係顯示為具有點劃線邊緣之垂直條。鄰近堆疊之半導體條在相反方向間交替，位元線端至源極線端之方向以及源極線端至位元線端之方向。每隔一個堆疊之半導體條從位於頂端之位元線構造走向位於底部之源極線。每隔一個堆疊之半導體條從位於頂端之源極線走向位於底部之位元線構造。

覆蓋於這些堆疊之半導體條上的是水平字元線與水平接地選擇線GSL(偶數)及GSL(奇數)。又覆蓋於這些堆疊之半導體條上的是SSL閘極構造。SSL閘極構造覆蓋在位於半導體條之頂端之每隔一個堆疊之半導體條上面，並覆蓋在位於半導體條之底端之每隔一個堆疊之半導體條上面。在任一情況下，SSL閘極構造控制在任何堆疊之半導體條與堆疊之對應的位元線接觸構造之間的電性連接。

所顯示的字元線編號(從圖之上端前進至圖之底部從1遞增至N)應用至偶數記憶體頁面。對奇數記憶體頁面而言，字元線編號從圖之上端前進至圖之底部從N遞減至1。

覆蓋於字元線、接地選擇線以及SSL閘極構造上的是垂直走向之ML1 SSL串列選擇線。覆蓋於ML1 SSL串列選擇線上的是水平走向之ML2 SSL串列選擇線。雖然為便於觀看此構造，ML2 SSL串列選擇線係顯示為終結於對應的ML1 SSL串列選擇線，但ML2 SSL串列選擇線可能水平地走向更長。ML2 SSL串列選擇線傳送來自解碼器之信號，且ML1 SSL串列選擇線將這些解碼器信號耦接至特定的SSL閘極構造以選擇特定堆疊之半導體條。

又覆蓋於ML1 SSL串列選擇線上的是偶數及奇數源極線。

又，覆蓋於ML2 SSL串列選擇線上的是ML3位元線(未顯示)，其於頂端與底部連接至階梯狀接觸構造。經由這些階梯狀接觸構造，位元線選擇特定平面之半導體條。

第13圖之佈局視圖顯示依據實施例之一偏壓配置。特定位元線(因而電連接至不同平面之半導體條)係被偏壓於Vcc (抑制)或0V。選定堆疊之半導體條之SSL係位於Vcc，且所有其他SSL’s是0V。對"奇數"堆疊中之這個半導體條而言，當GSL(偶數)為Vcc，其導通以允許位元線偏壓通過，而當GSL(奇數)為0V，其不導通以切斷源極線(奇數)。當源極線(偶數)為Vcc，其自我升壓以避免擾亂鄰近偶數頁面。除了經歷ISPP至20V之選定字元線以外，字元線係位於Vpass電壓。

所顯示的記憶體單元係向上及向下被重複，藉以共享相同位元線。這些重複的單元具有同時施加至它們的相同的偏壓配置，一般是與所顯示的記憶體單元之平面相同的平面。

如果以其他方式選擇"偶數"堆疊中之半導體條，則切換奇數及偶數信號。

第14圖之佈局視圖顯示依據另一種實施例之一偏壓配置之一例子。特定位元線(因而電連接至不同平面之半導體條)係位於一偏壓，例如預充電至1V。選定堆疊之半導體條之SSL係位於Vcc，而所有其他SSL’s係為0V。關於被選擇之"奇數"堆疊之這個半導體條，GSL(偶數)係於Vcc時導通，以允許位元線偏壓通過，且GSL(奇數)係於Vcc時導通，以連接源極線(奇數)。源極線(偶數)及源極線(奇數)兩者於0V時不導通。除了位於Vref之選定字元線以外，字元線係位於Vpass電壓。

所顯示的記憶體單元係向上及向下被重複，藉以共享相同位元線。這些重複的單元亦具有同時施加至它們的相同偏壓配置。

第15圖之佈局視圖顯示依據另一種實施例之一偏壓配置之一例子。源極線(偶數及奇數)係位於+13V。位元線(因而電連接至不同平面之半導體條)是浮接的且被升壓至13V。字元線全部位於0V。所有SSL，以及偶數及奇數GSL兩者係位於一中間電壓(例如6V)以避免不必要的電荷穿隧。

所顯示的記憶體單元係向上及向下被重複，藉以共享相同位元線。

第16圖之佈局視圖顯示依據另一種實施例之一偏壓配置之一例子。字元線全部位於-13V，且源極線是浮接的。

第17圖係為顯示耦接至一NAND串列之位元線設定及感測電路之一例子之電路示意圖。第17圖之電路係只被提供作為例子以顯示位元線設定操作。從這個例子中，可瞭解到，在設定期間，要讓選定串列與位元線隔離。選定記憶體晶胞1200係為藉由一特定位準之陣列中的局部位元線BL 1210而形成之一NAND串列之一部分。NAND串列又包括記憶體晶胞1202及記憶體晶胞1204。串列選擇電晶體1212選擇性地將位元線1210經由接觸焊墊1214及垂直連接器1216耦接至全域位元線1220。串列選擇電晶體1212之閘極係連接至串列選擇線SSL 1218。

區塊選擇電晶體1206選擇性地將NAND串列之第二端耦接至共源極線CSL 1208。

全域位元線1220係藉由行解碼器電路(未顯示)而經由全域位元線1220之一頁面緩衝電路耦接至感測電路1230。信號BLCLAMP、VBOOST、BLPWR、BLPRECHG及PBEN係由電壓源與控制邏輯所提供，電壓源與控制邏輯用於依據於此所說明之各種偏壓配置及定時機制控制包括一第一期間、一第二期間及一第三期間之操作時序及性能。一晶胞位置解碼器係用於提供晶胞位置資訊，以基於一特定位準或此陣列之其他區段或段中的選定晶胞之位置，用於產生如下所述之VBOOST信號與BLCLAMP信號。在某些實施例中，晶胞位置解碼器係為與用於一3D陣列之平面解碼相同的電路。

箝位電晶體M1係耦接在全域位元線1220與資料線DLIB之間。信號BLCLAMP係連接至箝位電晶體M1之閘極。

預充電電晶體M2具有一連接至資料線DLIB之第一接點、一耦接至位元線功率信號BLPWR之第二接點，以及一耦接至信號BLPRECHG之閘極。可控制電壓源1252施加BLPWR信號，其取決於控制順序之電壓位準及時序。控制電路1253施加BLPRECHG信號，其取決於控制順序之電壓位準及時序。

一致能電晶體M3係被配置在資料線DLIB及閂鎖式感測放大電路1240之間。控制信號PBEN係連接至致能電晶體M3之閘極。控制邏輯1254施加PBEN信號，其取決於控制順序之電壓位準及時序。

第18圖係為依據具有一NAND記憶體陣列1302(具有如於此所說明的變化操作邏輯)之本發明實施例之採用記憶體晶胞及偏壓電路的一積體電路記憶體1300之方塊圖。在某些實施例中，NAND記憶體陣列1302可包括配置在多重NAND串列中之多重位準之晶胞。一列解碼器1304係耦接至複數條沿著NAND記憶體陣列1302中之列配置之字元線1306。方塊1308中之行解碼器係耦接至一組頁面緩衝器1310，於此例子是經由資料匯流排1312。全域位元線1314係耦接至沿著NAND記憶體陣列1302中之行配置之局部位元線(未顯示)。位址是在匯流排1316上被提供至行解碼器(方塊1308)及列解碼器(方塊1304)。資料係經由資料輸入線1318從積體電路上之其他電路1320 (包括譬如輸入/輸出埠)被提供，例如一通用處理器或特殊用途應用電路，或提供被NAND記憶體陣列1302所支持之系統單晶片功能性之模組之組合。資料係經由線1318被提供至輸入/輸出埠或至積體電路記憶體1300內部或外部之其他資料目標。

譬如實施為狀態機器之一控制器1322提供信號，以控制經由方塊1324之電壓源所產生或提供之偏壓配置電源電壓之施加，以執行於此所說明之各種操作。這些操作如於此所說明的限制電容式升壓。控制器可藉由使用如習知技藝已知的特殊用途邏輯電路而被實施。在替代實施例中，控制器包括一通用處理器，其可能在相同的積體電路(其執行一電腦程式以控制裝置之操作)上被實施。在又其他實施例中，一特殊用途邏輯電路及一通用處理器之組合可能利用來實施控制器。

第19圖係為顯示在執行於此所說明之操作中由控制器所執行之邏輯之流程圖。此邏輯包括使記憶體晶胞之選定串列中的未選定的字元線之V-UNSEL WLs 1400轉態至一V-PASS電壓位準。於步驟1402，耦接至記憶體晶胞之選定串列中的選定記憶體晶胞之字元線之V-SEL WL轉態至一V1電壓位準。於步驟1404，串列中之記憶體晶胞之半導體本體區域(其係位於耦接至SEL WL之串列中的記憶體晶胞之兩側上)係耦接至一參考電壓。吾人可明白步驟1400、1402及1404可交替地或彼此同時執行。於步驟1406，在選定及未選定的NAND串列兩者中之記憶體晶胞之半導體本體區域(位在耦接至選定字元線之記憶體晶胞之兩側上)被預充電，俾能限制在這些串列之記憶體晶胞之內的自感應電容提升。

於步驟1408，當成記憶體晶胞選定串列的感測節點之位元線係被設定來感測。這種位元線之充電時，選定串列之串列選擇開關是斷開的，以便限制雜訊之傳入選定串列。於步驟1410，選定串列之串列選擇開關被導通，俾能使選定串列耦接至位元線。於步驟1412，感測節點上之電壓係被感測以決定記憶體晶胞之選定串列之選定晶胞之邏輯狀態。

雖然本發明係參考上面詳述之較佳實施例及例子被揭露，但吾人應理解到這些例子係意圖呈現例示而非以限制的意義。吾人考慮到熟習本項技藝者將輕易想起修改及組合，其修改及組合將落在本發明之精神以及以下申請專利範圍之內。