KR102081749B1 - 메모리 시스템 및 그것의 프로그램 방법 - Google Patents

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Abstract

본 발명에 따른 메모리 시스템은, 하나의 비트라인에 연결되는 복수의 스트링들이 기판에 수직한 방향으로 형성되는 메모리 블록들을 포함하는 적어도 하나의 비휘발성 메모리 장치; 및 상기 적어도 하나의 비휘발성 메모리 장치를 제어하는 메모리 제어기를 포함하고, 상기 적어도 하나의 비휘발성 메모리 장치는 프리 펄스 모드 정보에 따라 프리 펄스를 제어하는 프리 펄스 제어기를 포함한다.

Description

메모리 시스템 및 그것의 프로그램 방법{MEMORY SYSTEM AND PROGRAMMING METHOD THEREOF}
본 발명은 메모리 시스템 및 그것의 프로그램 방법에 관한 것이다.
반도체 메모리 장치는 크게 휘발성 반도체 메모리 장치와 비휘발성 반도체 메모리 장치로 나누어진다. 비휘발성 반도체 메모리 장치는 전원이 차단되어도 데이터를 저장할 수 있다. 비휘발성 메모리에 저장되는 데이터는 메모리 제조 기술에 따라 영구적이거나 재프로그램 가능하다. 비휘발성 반도체 메모리 장치는 컴퓨터, 항공 전자 공학, 통신, 및 소비자 전자 기술 산업과 같은 넓은 범위의 응용에서 사용자 데이터 저장, 프로그램 및 마이크로 코드의 저장을 위해서 사용된다.
본 발명의 목적은 향상된 프로그램 동작의 성능을 갖는 메모리 시스템 및 그것의 프로그램 방법을 제공하는데 있다.
본 발명의 실시 예에 따른 하나의 비트라인에 복수의 스트링들이 연결되고, 상기 복수의 스트링들 각각은 적어도 하나의 스트링 선택 트랜지스터, 복수의 메모리 셀들, 및 적어도 하나의 접지 선택 트랜지스터로 상기 기판에 수직한 방향으로 구성되는 비휘발성 메모리 장치의 프로그램 방법에 있어서: 상기 복수의 스트링들 중 선택된 스트링에 속하는 메모리 셀에 프로그램 동작을 수행하는 단계; 동작 모드가 프리 펄스 모드인 지를 판별하는 단계; 상기 동작 모드가 프리 펄스 모드일 때, 복수의 스트링들 중 적어도 하나의 비선택된 스트링의 스트링 선택 트랜지스터의 게이트에 연결된 스트링 선택 라인으로 사전에 결정된 시간 동안에 사전에 결정된 레벨을 갖는 프리 펄스를 인가하는 단계; 및 상기 프로그램된 메모리 셀에 검증 동작을 수행하는 단계를 포함한다.
실시 예에 있어서, 상기 복수의 스트링들 각각은 상기 비트라인과 공통 소스 라인에 사이에 연결되고 상기 기판과 수직한 방향으로 형성되고, 상기 사전에 결정된 레벨은 읽기 패스 전압의 레벨과 동일하다.
실시 예에 있어서, 상기 동작 모드가 상기 프리 펄스 모드인 지에 대한 정보는 외부로부터 전송된다.
실시 예에 있어서, 사용자의 요청에 의해 읽기 동작시 데이터 신뢰성을 확보하고자 할 때, 상기 동작 모드는 상기 프리 펄스 모드라고 결정된다.
실시 예에 있어서, 프로그램 속도를 빠르게 하고자 할 때, 상기 동작 모드는 상기 프리 펄스 모드가 아니라고 결정된다.
실시 예에 있어서, 프로그램 루프 회수를 이용하여 프리 펄스 모드가 결정된다.
실시 예에 있어서, 이전 검증 동작에서의 오프 셀의 검출 여부에 따라 프리 펄스 모드가 결정된다.
실시 예에 있어서, 상기 메모리 셀의 타겟 상태에 따라 프리 펄스가 인가되는 시간이 가변된다.
본 발명의 실시 예에 따른 메모리 시스템은, 하나의 비트라인에 연결되는 복수의 스트링들이 기판에 수직한 방향으로 형성되는 메모리 블록들을 포함하는 적어도 하나의 비휘발성 메모리 장치; 및 상기 적어도 하나의 비휘발성 메모리 장치를 제어하는 메모리 제어기를 포함하고, 상기 적어도 하나의 비휘발성 메모리 장치는 프리 펄스 모드 정보에 따라 프리 펄스를 제어하는 프리 펄스 제어기를 포함하고, 상기 프리 펄스는 상기 복수의 스트링들 중에서 비선택된 스트링들의 부스팅 전하들을 제거하기 위하여 비선택 스트링 선택 라인들에 사전에 결정된 시간 동안 인가된다.
실시 예에 있어서, 상기 프리 펄스 모드 정보는 상기 비휘발성 메모리 장치의 내부에서 발생된다.
실시 예에 있어서, 상기 프리 펄스 모드 정보는 메모리 제어기에서 발생된다.
실시 예에 있어서, 상기 프리 펄스 제어기는 프로그램 동작 모드에서 검증 동작시 상기 프리 펄스를 인가하지 않는다.
실시 예에 있어서, 상기 프리 펄스 제어기는 프로그램 동작 모드에서 검증 동작시 프로그램 루프의 회수가 사전에 결정된 값 이상일 때 상기 프리 펄스를 상기 비선택 스트링 선택 라인들로 인가한다.
실시 예에 있어서, 상기 프리 펄스 제어기는 읽기 동작 모드에서 상기 프리 펄스를 상기 비선택 스트링 선택 라인들로 인가한다.
실시 예에 있어서, 상기 프리 펄스 제어기는 프로그램 동작 혹은 읽기 동작에서 타켓 상태에 따라 상기 프리 펄스가 인가되는 시간을 조절한다.
상술한 바와 같이 본 발명에 따른 비휘발성 메모리 장치는 프리 펄스를 제어함으로써 최적화된 읽기 혹은 프로그램 동작을 수행할 수 있다.
도 1은 본 발명의 실시 예에 따른 비휘발성 메모리 장치를 예시적으로 보여주는 도면이다.
도 2는 도 1에 도시된 메모리 블록을 예시적으로 보여주는 도면이다.
도 3은 본 발명의 실시 예에 따른 비휘발성 메모리 장치에서 읽기 동작시 프리 펄스를 통하여 부스팅 전하를 제거하는 것을 개념적으로 설명하기 위한 도면이다.
도 4는 본 발명의 실시 예에 따른 비휘발성 메모리 장치의 프로그램 방법을 예시적으로 보여주는 흐름도이다.
도 5는 프로그램 루프 관점에서 본 발명의 실시 예에 따른 비휘발성 메모리 장치의 프로그램 방법을 보여주는 도면이다.
도 6은 본 발명의 실시 예에 따른 비휘발성 메모리 장치의 읽기 방법을 예시적으로 보여주는 흐름도이다.
도 7은 본 발명의 실시 예에 따른 메모리 시스템(10)을 예시적으로 보여주는 도면이다.
도 8은 본 발명의 실시 예에 따른 SSD를 예시적으로 보여주는 블록도이다.
도 9는 본 발명에 따른 eMMC를 예시적으로 보여주는 블록도이다.
도 10은 본 발명의 실시 예에 따른 UFS 시스템을 예시적으로 보여주는 블록도이다.
아래에서는 도면들을 이용하여 본 발명의 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있을 정도로 본 발명의 내용을 명확하고 상세하게 기재할 것이다.
도 1은 본 발명의 실시 예에 따른 비휘발성 메모리 장치(100)를 예시적으로 보여주는 도면이다. 도 1을 참조하면, 비휘발성 메모리 장치(100)는 메모리 셀 어레이(110), 어드레스 디코더(120), 입출력 회로(130), 및 제어 로직(140)을 포함한다.
메모리 셀 어레이(110)는 워드라인들(WLs), 적어도 하나의 스트링 선택 라인(SSL) 및 적어도 하나의 접지 선택 라인(GSL)을 통해 어드레스 디코더(120)에 연결되고, 비트라인들(BLs)을 통해 입출력 회로(130)에 연결된다. 메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다.
복수의 메모리 블록들(BLK1~BLKz) 각각은 기판 상에서 제 1 방향 및 제 2 방향(제 1 방향과 다름)에 따라 배열되고, 제 3 방향(제 1 방향과 제 2 방향으로 형성된 평면에 수직한 방향)으로 배열되는 3차원 구조의 복수의 스트링들(strings)을 포함한다. 여기서 복수의 스트링들 각각은, 적어도 하나의 스트링 선택 트랜지스터, 복수의 메모리 셀들, 적어도 하나의 접지 선택 트랜지스터들로 기판에 수직한 방향으로 구성된다. 여기서 복수의 메모리 셀들 각각은 적어도 한 비트를 저장할 수 있다.
어드레스 디코더(120)는 워드라인들(WLs), 적어도 하나의 스트링 선택 라인(SSL) 및 적어도 하나의 접지 선택 라인(GSL)을 통해 메모리 셀 어레이(110)에 연결된다. 어드레스 디코더(120)는 디코딩된 로우(row) 어드레스를 이용하여 워드라인들(WLs), 스트링 선택 라인(SSL), 접지 선택 라인(GSL)을 선택한다. 또한, 어드레스 디코더(120)는 입력된 어드레스(ADDR) 중 컬럼(column) 어드레스를 디코딩할 수 있다. 여기서 디코딩된 컬럼 어드레스(DCA)는 입출력 회로(130)에 전달될 것이다. 실시 예에 있어서, 어드레스 디코더(120)는 로우 디코더, 컬럼 디코더, 어드레스 버퍼 등을 포함할 것이다.
입출력 회로(130)는 비트라인들(BLs)을 통해 메모리 셀 어레이(110)에 연결된다. 입출력 회로(130)는 어드레스 디코더(120)로부터 디코딩된 컬럼 어드레스(DCA)를 입력 받도록 구현될 것이다. 입출력 회로(130)는 디코딩된 컬럼 어드레스(DCA)를 이용하여 비트라인들(BLs)을 선택할 것이다.
입출력 회로(130)는 외부로부터(예를 들어, 메모리 제어기) 데이터를 입력 받고, 입력된 데이터를 메모리 셀 어레이(110)에 저장한다. 또한, 입출력 회로(130)는 메모리 셀 어레이(110)로부터 데이터를 읽고, 읽혀진 데이터를 외부로 출력할 것이다. 한편, 입출력 회로(130)는 메모리 셀 어레이(110)의 제 1 영역으로부터 데이터를 읽고, 읽혀진 데이터를 메모리 셀 어레이(110)의 제 2 영역으로 저장할 수도 있다. 예를 들어, 입출력 회로(130)는 카피-백(copy-back)을 수행하도록 구현될 수 있다.
제어 로직(140)은 비휘발성 메모리 장치(100)의 전반적인 동작(프로그램/읽기/소거 등)을 제어한다. 제어 로직(140)은 외부로부터 입력된 제어 신호들(CTRL) 혹은 명령에 응답하여 동작할 것이다. 본 발명의 제어 로직(140)은 프리 펄스(pre-pulse)를 제어하는 프리 펄스 제어기(142)를 포함한다. 프리 펄스(pre-pulse)는 읽기 혹은 검증 동작시 비선택된 스트링의 부스팅 전하(boosting charge)를 제거하기 위하여 비선택된 스트링의 스트링 선택 트랜지스터의 게이트에 연결된 스트링 선택 라인으로 사전에 결정된 시간 동안 사전에 결정된 레벨을 가지면서 인가될 것이다. 비선택된 스트링의 부스팅 전하는 핫 캐리어 인젝션(hot carrier injection)을 유발시킴으로써, 읽기 혹은 검증 동작시 읽기 디스터번스(read disturbance)가 발생될 수 있다.
프리 펄스 제어기(142)는 프리 펄스의 인가 여부 및 프리 펄스를 인가하는 시간을 결정할 것이다. 실시 예에 있어서, 프리 펄스 제어기(142)는 모드에 따라 프리 펄스를 인가하도록 구현될 수 있다. 이를 위하여 프리 펄스 제어기(142)는 프리 펄스 인가를 지시하는 모드를 저장하는 모드 레지스터를 더 포함할 수 있다. 실시 예에 있어서, 프리 펄스 제어기(142)는 읽기 레벨 혹은 검증 레벨에 따라 프리 펄스 인가 시간을 가변/조정/조절/제어하도록 구현될 수 있다. 예를 들어, 읽기 레벨 혹은 검증 레벨이 상대적으로 높은 경우에는 그렇지 않은 경우보다 프리 펄스 인가 시간이 길어질 수 있다.
본 발명의 실시 예에 따른 비휘발성 메모리 장치(100)는 프리 펄스를 제어함으로써 최적화된 읽기 혹은 검증 동작(혹은, 프로그램 동작)을 수행할 수 있다.
도 2는 도 1에 도시된 메모리 블록(BLKi, i는 1~z 어느 하나)을 예시적으로 보여주는 도면이다. 도 2를 참조하면, 기판 위에 4개의 서브 블록들이 형성된다. 각각의 서브 블록들은 기판 위에 워드라인 컷들 사이에 적어도 하나의 접지 선택 라인(GSL), 복수의 워드라인들(WLs), 적어도 하나의 스트링 선택 라인(SSL)이 판 형태로 적층됨으로써 형성된다. 여기서 적어도 하나의 스트링 선택 라인(SSL)은 스트링 선택 라인 컷으로 분리된다. 여기서 각각의 워드라인 컷들은, 도시되지 않았지만 공통 소스 라인(Common Source Line: CSL)을 포함한다. 실시 예에 있어서, 각각의 워드라인 컷에 포함된 공통 소스 라인(CSL)은 공통으로 연결된다. 비트라인에 연결된 필라가 적어도 하나의 접지 선택 라인(GSL), 복수의 워드라인들(WLs), 적어도 하나의 스트링 선택 라인(SSL)을 관통함으로써, 스트링이 형성된다.
도 2에서는 워드라인 컷들 사이의 대상을 서브 블록으로 도시하였는데, 본 발명이 반드시 여기에 제한되지 않는다. 본 발명의 서브 블록은 워드라인 컷과 스트링 선택 라인 컷 사이의 대상을 서브 블록으로 명명할 수 있다.
본 발명의 실시 예에 따른 블록(BLKi)은 두 개의 워드라인들이 하나로 병합된 구조, 다른 말로 워드라인 병합 구조(merged wordline structure)로 구현될 수 있다.
도 3은 본 발명에 따른 비휘발성 메모리 장치(100)에서 읽기 동작시 프리 펄스를 통하여 부스팅 전하를 제거하는 것을 개념적으로 설명하기 위한 도면이다. 도 3에서는 워드라인(WLm-3) 및 스트링 선택 라인(SSL1)에 대응하는 메모리 셀들에 대한 읽기 동작을 도시한다. 설명의 편의를 위하여 도 3에 도시된 바와 같이 하나의 비트라인(BLi)에 4개의 스트링들(ST1, ST2, ST3, ST4)이 연결된다고 가정하겠다. 여기서 스트링(ST1)은 선택 스트링이고, 나머지 스트링들(ST2, ST3, ST4)은 비선택 스트링들이다. 감지 동작을 수행하기 전에 비선택된 스트링들(ST2, ST3, ST4)의 부스팅 전하들(회색 부분)은 크게 비트라인 방향으로 제거되거나 공통 소스 라인 방향으로 제거될 것이다.
부스팅 전하들의 비트라인 방향 제거 동작은 프리 펄스(pre-pulse)에 의해 수행될 것이다. 도 3에 도시된 프리 펄스는 스트링 선택 라인들(SSL2, SSL3, SSL4)을 소정의 시간 동안 읽기 패스 전압(Vread)을 인가하는 것이다. 스트링들(ST2, ST3, ST3)의 스트링 선택 트랜지스터들(SST2, SST3, SST4)이 소정의 시간 동안 턴온됨으로써, 스트링 채널의 부스팅 전하들은 비트라인(BLi)로 방전될 수 있다. 비트라인 방향으로 부스팅 전하들이 제거된 후, 스트링들(ST2, ST3, ST4)을 비트라인(BLi)으로부터 전기적으로 차단시키기 위하여 스트링 선택 라인들(SSL2, SSL3, SSL4)에 접지 전압(GND)이 인가될 것이다. 도 3에서 프리 펄스의 레벨은 읽기 패스 전압(Vread)의 레벨과 동일하다. 그러나 본 발명의 프리 펄스의 레벨이 여기에 제한될 필요는 없다.
부스팅 전하들의 공동 소스 라인 방향 제거 동작은 스트링들(ST2, ST3, ST3)의 접지 선택 트랜지스터들(GST2, GST3, GST4)을 턴온시킴으로써 수행될 것이다. 즉, 접지 선택 트랜지스터들(GST2, GST3, GST4)의 게이트들에 공통 연결된 접지 선택 라인(GSL)으로 읽기 패스 전압(Vread)이 인가됨으로써, 부스팅 전하들은 공동 소스 라인(CSL)으로 방전될 수 있다.
상술 된 바와 같이, 부스팅 전하들이 제거된 후에 비트라인들(BLi, BLi+1)을 프리차지시키고, 선택된 워드라인(WLm-3)으로 읽기 전압(Vr)이 인가되고, 나머지 워드라인들(WL0 ~ WLm-4, WLm-2 ~ WLm)으로 읽기 패스 전압(Vread)을 인가시킨 후, 선택된 워드라인(WLm-3) 및 선택된 스트링 선택 라인(SSL1)에 대응하는 메모리 셀들의 온/오프를 감지하는 감지 동작이 수행될 것이다.
본 발명의 실시 예에 따른 읽기 동작은 프리 펄스에 의해 비선택된 스트링들(예를 들어, ST2, ST3, ST4)의 부스팅 전하들을 제거할 수 있다.
한편, 본 발명의 프리 펄스에 의한 부스팅 전하 제거 방법은 읽기 동작에 제한되지 않으며, 프로그램 동작의 검증 동작에도 적용될 수 있다.
도 4는 본 발명의 실시 예에 따른 비휘발성 메모리 장치(100)의 프로그램 방법을 예시적으로 보여주는 흐름도이다. 도 1 내지 도 4를 참조하면, 프로그램 방법은 다음과 같이 진행된다. 선택된 워드라인 및 선택된 스트링에 대응하는 메모리 셀들에 프로그램 동작이 수행된다(S110). 동작 모드가 프리 펄스 모드인지 판별된다(S120). 여기서 프리 펄스 모드는 모드 레지스터의 저장된 값에 의해 결정될 수 잇다. 예를 들어, 데이터의 신뢰성이 요구되는(읽기 디스터번스를 줄이는) 경우에는 프리 펄스 모드가 진행되도록 모드 레지스터가 설정될 수 있다. 사용자가 읽기 동작시 데이터의 신뢰성을 요청할 때, 이러한 요청에 응답하여 모드 레지스터가 설정될 수 있다. 반면에, 프로그램 시간을 단축할 필요가 있는 경우에는 프리 펄스 모드가 진행되지 않도록 모드 레지스터가 설정될 수 있다.
동작 모드가 프리 펄스 모드가 아니라면, 프리 펄스 인가없이 프로그램될 메모리 셀들에 대한 검증 동작이 수행될 것이(S130). 반면에 동작 모드가 프리 펄스 모드라면, 프리 펄스 인가와 함께 프로그램될 메모리 셀들에 대한 검증 동작이 수행될 것이다(S135).
본 발명의 실시 예에 따른 프로그램 방법은, 사용자의 필요 혹은 메모리 제어기의 선택에 따라 프리 펄스 인가하거나 스킵(skip)하는 검증 동작을 수행할 수 있다.
한편, 본 발명은 어느 하나의 프로그램 루프에서 사전에 결정된 조건에 의하여 프리 펄스 인가 여부를 결정할 수 있다.
도 5는 프로그램 루프 관점에서 본 발명의 실시 예에 따른 비휘발성 메모리 장치(100)의 프로그램 방법을 보여주는 도면이다. 도 5를 참조하면, 제 1 N-1 프로그램 루프(Loop N-1)에서 프리 펄스 인가 여부가 결정된다. 여기서 프리 펄스의 인가 여부는 프로그램 루프의 회수(Loop #)가 소정의 값을 초과하였는지 혹은 검증 동작(VRFY)에서 오프 셀이 존재하는지에 따라 결정될 수 있다. 만일, 제 1 N-1 프로그램 루프(Loop N-1)에서 프리 펄스 인가가 결정되면, 다음 프로그램 루프(Loop N, Loop N+1, ...)부터는 프로그램 동작(PGM) 이후 프리 펄스를 인가한 후(PP)에 검증 동작이 수행될 것이다.
한편, 본 발명의 실시 예에 따른 비휘발성 메모리 장치(100)는 읽기/검증 동작시 프리 펄스가 인가되는 시간(이하, 프리 펄스 시간)을 가변시킬 수 있다.
도 6은 본 발명의 실시 예에 따른 비휘발성 메모리 장치(100)의 읽기 방법을 예시적으로 보여주는 흐름도이다. 도 1 및 도 6을 참조하면, 읽기 동작은 다음과 같이 진행될 것이다. 도 1에 도시된 프리 펄스 제어기(142)는 비선택 스트링 선택 라인들(도 3 참조, SSL2, SSL3, SSL4)에 프리 펄스를 인가할 지 여부를 결정한다(S210). 프리 펄스 인가가 인가될 경우, 프리 펄스 제어기(142)는 읽기/검증 동작을 수행할 타겟 셀의 상태에 따라 프리 펄스 시간을 결정할 것이다. 예를 들어, 타겟 셀의 상태가 최상위 프로그램 상태(2 비트 프로그램 동작에서 P3 상태)에 가까울수록 프리 펄스 시간은, 그렇지 않은 상태와 비교하여 길어질 수 있다(S220). 프리 펄스가 인가된 후에 선택된 워드라인(도 3 참조, WLm-3)에 읽기/검증 전압(Vr)을 인가함으로써, 읽기/검증 동작이 수행될 것이다(S230).
본 발명의 실시 예에 따른 비휘발성 메모리 장치(100)는 타겟 셀의 상태에 따라 프리 펄스 시간을 가변하는 읽기/검증 동작을 수행할 수 있다.
한편, 도 6에서는 읽기/검증 동작의 타겟 셀의 상태에 따라 프리 펄스 시간이 가변되었다. 하지만 본 발명이 반드시 여기에 제한될 필요는 없다. 본 발명은 읽기/검증 동작시 타겟 셀의 상태에 따라 프리 펄스 레벨이 가변될 수도 있다.
한편, 도 1에 도시된 프리 펄스 제어기(142)는 외부(예를 들어, 메모리 제어기)로부터 프리 펄스 모드 정보를 입력 받고, 입력된 프리 펄스 모드 정보에 근거로 하여 프리 펄스를 제어할 수 있다.
도 7은 본 발명의 실시 예에 따른 메모리 시스템(10)을 예시적으로 보여주는 도면이다. 도 7를 참조하면, 메모리 시스템(10)은 비휘발성 메모리 장치(100) 및 그것을 제어하는 메모리 제어기(200)를 포함한다. 메모리 제어기(200)는 읽기/검증 동작시 프리 펄스 모드로 진행할지를 결정하고, 결정된 프리 펄스 모드 정보(PPMI)를 비휘발성 메모리 장치(100)로 전송할 것이다. 비휘발성 메모리 장치(100)의 프리 펄스 제어기(142)는 프리 펄스 모드 정보(PPMI)에 근거로 하여 프리 펄스 인가 여부 및 프리 펄스 시간 가변 정도를 제어할 것이다.
본 발명은 SSD(solid state drive)에 적용 가능하다.
도 8은 본 발명의 실시 예에 따른 SSD를 예시적으로 보여주는 블록도이다. 도 8을 참조하면, SSD(1000)는 복수의 플래시 메모리 장치들(1100) 및 SSD 제어기(1200)를 포함한다. 플래시 메모리 장치들(1100)은 외부 고전압(Vpp)을 제공받도록 구현될 수 있다. 플래시 메모리 장치들(1100) 각각은 도 1 내지 도 7에 설명된 프리 펄스 제어 방법으로 구현될 것이다. SSD 제어기(1200)는 복수의 채널들(CH1~CHi, i는 2 이상의 정수)을 통하여 플래시 메모리 장치들(1100)에 연결된다. SSD 제어기(1200)는 적어도 하나의 중앙처리장치(1210), 버퍼 메모리(1220), 호스트 인터페이스(1250) 및 플래시 인터페이스(1260)를 포함한다.
본 발명에 따른 SSD(1000)는 프로그램 동작 및 읽기 동작시 프리 펄스를 제어함으로써 필요에 따라 최적으로 구동될 수 있다.
본 발명은 eMMC(embedded)에 적용 가능하다.
도 9는 본 발명에 따른 eMMC를 예시적으로 보여주는 블록도이다. 도 9를 참조하면, eMMC(2000)는 적어도 하나의 낸드 플래시 메모리 장치(2100) 및 제어기(2200)를 포함할 수 있다. 낸드 플래시 메모리 장치(2100)는 SDR(single data rate) 낸드 혹은 DDR(double data rate) 낸드, toggle NAND일 수 있다. 실시 예에 있어서, 낸드 플래시 메모리 장치(2100)는 단품의 낸드 플래시 메모리 장치들을 포함할 수 있다. 여기서, 단품의 낸드 플래시 메모리 장치들은 하나의 패키지(예를 들어, FBGA, Fine-pitch Ball Grid Array)에 적층 되어 구현될 수 있다. 여기서 낸드 플래시 메모리 장치들 각각은, 도 1 내지 도 7에서 프리 펄스 제어 방법으로 구현될 것이다.
메모리 제어기(2200)는 복수의 채널들을 통하여 플래시 메모리 장치(2100)에 연결된다. 제어기(2200)는 적어도 하나의 제어기 코어(2210), 호스트 인터페이스(2250) 및 낸드 인터페이스(2260)를 포함한다. 적어도 하나의 제어기 코어(2210)는 eMMC(2000)의 전반적인 동작을 제어한다. 호스트 인터페이스(2250)는 제어기(2210)와 호스트의 인터페이싱을 수행한다. 낸드 인터페이스(2260)는 낸드 플래시 메모리 장치(2100)와 제어기(2200)의 인터페이싱을 수행한다. 실시 예에 있어서, 호스트 인터페이스(2250)는 병렬 인터페이스(예를 들어, MMC 인터페이스)일 수 있다. 다른 실시 예에 있어서, eMMC(2000)의 호스트 인터페이스(2250)는 직렬 인터페이스(예를 들어, UHS-II, UFS 인터페이스)일 수 있다.
eMMC(3000)는 호스트로부터 전원 전압들(Vcc, Vccq)을 제공받는다. 여기서, 제 1 전원 전압(Vcc: 3.3V)은 낸드 플래시 메모리 장치(2100) 및 낸드 인터페이스(2260)에 제공되고, 제 2 전원 전압(Vccq: 1.8V/3.3V)은 제어기(2200)에 제공된다.
본 발명의 실시 예에 따른 eMMC(2000)는 소형 및 저전력이 요구되는 모바일 제품(예를 들어, 갤럭시S 시리즈, 갤럭시노트 시리즈, 아이폰, 아이패드, 넥서스, 패블릿(Phablet) 등)에 응용 가능하다.
본 발명은 UFS(uiversal flash storage)에도 적용 가능하다.
도 10은 본 발명의 실시 예에 따른 UFS 시스템(3000)을 예시적으로 보여주는 블록도이다. 도 10을 참조하면, UFS 시스템(3000)은 UFS 호스트(3100), UFS 장치들(3200, 3300), 임베디드 UFS 장치(3300), 착탈형 UFS 카드(3400)를 포함할 수 있다. UFS 호스트(3100)는 모바일 장치의 어플리케이션 프로세서일 수 있다. UFS 호스트(3100), UFS 장치들(3200, 3300), 임베디드 UFS 장치(3300), 및 착탈형 UFS 카드(3400) 각각은 UFS 프로토콜에 의하여 외부의 장치들과 통신할 수 있다. UFS 장치들(3200, 3300), 임베디드 UFS 장치(3300), 및 착탈형 UFS 카드(3400) 중 적어도 하나는 도 1에 도시된 비휘발성 메모리 장치를 포함할 수 있다.
한편, 임베디드 UFS 장치(3300)와 착탈형 UFS 카드(3400)는 UFS 프로토콜이 아닌 다른 프로토콜에 의해 통신할 수 있다. UFS 호스트(3100)와 착탈형 UFS 카드(3400)는 다양한 카드 프로토콜(예를 들어, UFDs, MMC,SD(secure digital), mini SD, Micro SD 등)에 의해 통신할 수 있다.
한편, 상술 된 본 발명의 내용은 발명을 실시하기 위한 구체적인 실시 예들에 불과하다. 본 발명은 구체적이고 실제로 이용할 수 있는 수단 자체뿐 아니라, 장차 기술로 활용할 수 있는 추상적이고 개념적인 아이디어인 기술적 사상을 포함할 것이다.
10: 메모리 시스템
100: 비휘발성 메모리 장치
110: 메모리 셀 어레이
120: 어드레스 디코더
130: 입출력 회로
140: 제어 로직
142: 프리 펄스 제어기
PPMI: 프리 펄스 모드 정보

Claims (10)

  1. 하나의 비트라인에 복수의 스트링들이 연결되고, 상기 복수의 스트링들 각각은 적어도 하나의 스트링 선택 트랜지스터, 복수의 메모리 셀들, 및 적어도 하나의 접지 선택 트랜지스터로 기판에 수직한 방향으로 구성되는 비휘발성 메모리 장치의 동작 방법에 있어서:
    동작 모드가 프리 펄스 모드인 지를 판별하는 단계;
    상기 동작 모드가 상기 프리 펄스 모드일 때, 상기 복수의 스트링들 중에서 적어도 하나의 비선택된 스트링의 스트링 선택 트랜지스터의 게이트에 연결된 스트링 선택 라인으로 사전에 결정된 시간 동안에 사전에 결정된 레벨을 갖는 프리 펄스를 인가하는 단계;
    상기 동작 모드가 상기 프리 펄스 모드일 때, 상기 프리 펄스를 인가하는 동안 상기 복수의 메모리 셀들 중 적어도 하나의 메모리 셀에 읽기 동작 또는 프로그램 검증 동작을 수행하는 단계; 및
    상기 동작 모드가 상기 프리 펄스 모드가 아닐 때, 상기 프리 펄스의 인가 없이 상기 복수의 메모리 셀들 중 상기 적어도 하나의 메모리 셀에 상기 읽기 동작 또는 상기 프로그램 검증 동작을 수행하는 단계를 포함하는 방법.
  2. 제 1 항에 있어서,
    상기 복수의 스트링들 각각은 상기 비트라인과 공통 소스 라인에 사이에 연결되고 상기 기판과 수직한 방향으로 형성되고,
    상기 사전에 결정된 레벨은 읽기 패스 전압의 레벨과 동일한 방법.
  3. 제 1 항에 있어서,
    상기 동작 모드가 상기 프리 펄스 모드인 지에 대한 정보는 외부로부터 전송되는 방법.
  4. 제 1 항에 있어서,
    프로그램 루프 회수를 이용하여 상기 프리 펄스 모드가 결정되는 방법.
  5. 제 1 항에 있어서,
    이전 검증 동작에서의 오프 셀의 검출 여부에 따라 상기 프리 펄스 모드가 결정되는 방법.
  6. 제 1 항에 있어서,
    상기 메모리 셀의 타겟 상태에 따라 상기 프리 펄스가 인가되는 상기 사전에 결정된 시간이 가변되는 방법.
  7. 하나의 비트라인에 연결되는 복수의 스트링들이 기판에 수직한 방향으로 형성되는 메모리 블록들을 포함하는 적어도 하나의 비휘발성 메모리 장치; 및
    상기 적어도 하나의 비휘발성 메모리 장치를 제어하고, 프리 펄스 모드 정보를 생성하는 메모리 제어기를 포함하고,
    상기 적어도 하나의 비휘발성 메모리 장치는 상기 프리 펄스 모드 정보에 따라 프리 펄스를 제어하는 프리 펄스 제어기를 포함하고,
    상기 프리 펄스는 상기 복수의 스트링들 중에서 비선택된 스트링들의 부스팅 전하들을 제거하기 위하여 비선택 스트링 선택 라인들에 사전에 결정된 시간 동안 인가되는 메모리 시스템.
  8. 삭제
  9. 제 7 항에 있어서,
    상기 프리 펄스 제어기는 프로그램 동작 모드에서 검증 동작시 프로그램 루프의 회수가 사전에 결정된 값 이상일 때 상기 프리 펄스를 상기 비선택 스트링 선택 라인들로 인가하는 메모리 시스템.
  10. 제 7 항에 있어서,
    상기 프리 펄스 제어기는 읽기 동작 모드에서 상기 프리 펄스를 상기 비선택 스트링 선택 라인들로 인가하는 메모리 시스템.
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