KR102318415B1 - 불휘발성 메모리 장치 및 그것의 읽기 방법 - Google Patents

불휘발성 메모리 장치 및 그것의 읽기 방법 Download PDF

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Abstract

본 발명에 따른 불휘발성 메모리 장치는 복수의 메모리 셀들을 포함하는 메모리 셀 어레이, 상기 메모리 셀들과 복수의 워드 라인들을 통해 연결되고, 상기 워드 라인들에 선택 또는 비선택 읽기 전압들을 제공하는 어드레스 디코더, 그리고 연속 읽기 모드 시 복수의 읽기 시퀀스들을 수행하도록 상기 어드레스 디코더를 제어하고, 상기 읽기 시퀀스들 중 적어도 하나에서 상기 선택 또는 비선택 읽기 전압들을 상기 워드 라인들에 제공하기 시작하는 워드 라인 셋업 시점을 조절하는 제어 로직을 포함한다.

Description

불휘발성 메모리 장치 및 그것의 읽기 방법{NONVOLATILE MEMORY DEVICE AND READING METHOD THEREOF}
본 발명은 반도체 메모리에 관한 것으로, 좀 더 구체적으로는 불휘발성 메모리 장치 및 그것의 읽기 방법에 관한 것이다.
반도체 메모리 장치는 크게 휘발성 반도체 메모리 장치(volatile semiconductor memory device)와 불휘발성 반도체 메모리 장치(non-volatile semiconductor memory device)로 구분된다.
휘발성 반도체 메모리 장치는 읽고 쓰는 속도가 빠르지만 외부 전원 공급이 끊기면 저장된 내용이 사라져 버리는 단점이 있다. 반면에 불휘발성 반도체 메모리 장치는 외부 전원 공급이 중단되더라도 그 내용을 보존한다. 그러므로, 불휘발성 반도체 메모리 장치는 전원이 공급되었는지의 여부에 관계없이 보존되어야 할 내용을 기억시키는 데 쓰인다. 불휘발성 반도체 메모리 장치로는 마스크 롬(mask read-only memory, MROM), 프로그램 가능한 롬(programmable read-only memory, PROM), 소거 및 프로그램 가능한 롬(erasable programmable read-only memory, EPROM), 전기적으로 소거 및 프로그램 가능한 롬(electrically erasable programmable read-only memory, EEPROM) 등이 있다.
플래시 메모리 장치는, 각각의 메모리 셀에 저장되는 비트 수에 따라서 각각의 메모리 셀에 저장 가능한 데이터 상태가 결정된다. 하나의 메모리 셀에 1-비트 데이터를 저장하는 메모리 셀을 단일 비트 셀(single-bit cell) 또는 단일 레벨 셀(single-level cell ; SLC)이라 한다. 그리고 하나의 메모리 셀에 멀티-비트 데이터(예를 들면, 2 비트 이상)를 저장하는 멀티 비트 셀(multi-bit cell), 멀티 레벨 셀(multi-level cell ; MLC), 또는 멀티 스테이트 셀(multi-state cell)이라 한다. 최근 들어, 메모리 장치에 대한 고집적 요구가 높아짐에 따라, 하나의 메모리 셀에 멀티-비트 데이터를 저장하는 멀티 레벨 플래시 메모리에 대한 연구가 활발히 진행되고 있다.
본 발명의 목적은 연속 읽기 모드 시 읽기 속도를 향상시키는 불휘발성 메모리 장치 및 그것의 읽기 방법을 제공하는 데 있다.
상기 목적을 달성하기 위한 본 발명의 실시 예에 따른 불휘발성 메모리 장치는 복수의 메모리 셀들을 포함하는 메모리 셀 어레이, 상기 메모리 셀들과 복수의 워드 라인들을 통해 연결되고, 상기 워드 라인들에 선택 또는 비선택 읽기 전압들을 제공하는 어드레스 디코더, 그리고 연속 읽기 모드 시 복수의 읽기 시퀀스들을 수행하도록 상기 어드레스 디코더를 제어하고, 상기 읽기 시퀀스들 중 적어도 하나에서 상기 선택 또는 비선택 읽기 전압들을 상기 워드 라인들에 제공하기 시작하는 워드 라인 셋업 시점을 조절하는 제어 로직을 포함한다.
상기 목적을 달성하기 위한 본 발명의 실시 예에 따른 불휘발성 메모리 장치는 복수의 메모리 셀들을 포함하는 메모리 셀 어레이, 상기 메모리 셀들과 복수의 워드 라인들을 통해 연결되고, 상기 워드 라인들에 선택 또는 비선택 읽기 전압들을 제공하는 어드레스 디코더, 그리고 읽기 명령에 기초하여 단일 읽기 모드 또는 연속 읽기 모드 여부를 판별하는 제어 로직을 포함하되, 상기 제어 로직은 상기 연속 읽기 모드 시 복수의 읽기 시퀀스들을 수행하도록 상기 어드레스 디코더를 제어하고, 상기 읽기 시퀀스들 중 적어도 하나에서 상기 선택 또는 비선택 읽기 전압들을 상기 워드 라인들에 제공하기 시작하는 워드 라인 셋업 시점을 상기 단일 읽기 모드와 다르게 조절한다.
본 발명의 실시 예에 따르면, 연속 읽기 모드 시 적어도 하나의 읽기 시퀀스에서 워드 라인 셋업 시점을 제어하여 읽기 속도를 향상시키는 불휘발성 메모리 장치 및 그것의 읽기 방법을 제공할 수 있다.
도 1은 본 발명에 따른 불휘발성 메모리 장치를 보여주는 블록도이다.
도 2는 본 발명의 실시 예에 따른 단일 읽기 모드 시의 읽기 시퀀스를 보여주는 타이밍도이다.
도 3은 본 발명의 실시 예에 따른 연속 읽기 모드 시의 읽기 시퀀스들을 보여주는 타이밍도이다.
도 4는 본 발명의 다른 실시 예에 따른 연속 읽기 모드 시의 읽기 시퀀스들을 보여주는 도면이다.
도 5는 도 1의 메모리 셀 어레이(110)의 메모리 블록들 중 하나(BLKi)를 보여주는 회로도이다.
도 6은 도 5의 메모리 블록(BLKi)에 대응하는 구조의 실시 예를 보여주는 사시도이다.
도 7은 본 발명의 실시 예에 따른 솔리드 스테이트 드라이브(Soild State Drive)를 예시적으로 보여주는 블록도이다.
도 8은 본 발명의 실시 예에 따른 eMMC를 예시적으로 보여주는 블록도이다.
앞의 일반적인 설명 및 다음의 상세한 설명 모두 예시적이라는 것이 이해되어야 하며, 청구된 발명의 부가적인 설명이 제공되는 것으로 여겨져야 한다. 참조부호들이 본 발명의 바람직한 실시 예들에 상세히 표시되어 있으며, 그것의 예들이 참조 도면들에 표시되어 있다. 가능한 어떤 경우에도, 동일한 참조 번호들이 동일한 또는 유사한 부분을 참조하기 위해서 설명 및 도면들에 사용된다.
이하에서는, 불휘발성 메모리 장치가 본 발명의 특징 및 기능을 설명하기 위한 저장 장치 또는 전자 장치의 한 예로서 사용될 것이다. 하지만, 이 기술 분야에 정통한 사람은 여기에 기재된 내용에 따라 본 발명의 다른 이점들 및 성능을 쉽게 이해할 수 있을 것이다. 또한, 본 발명은 다른 실시 예들을 통해 구현되거나 적용될 수 있을 것이다. 게다가, 상세한 설명은 본 발명의 범위, 기술적 사상 그리고 다른 목적으로부터 상당히 벗어나지 않고, 관점 및 응용에 따라 수정되거나 변경될 수 있다.
본 발명의 개념에 따른 실시 예로서, 3차원 메모리 어레이가 제공된다. 3차원 메모리 어레이는, 실리콘 기판 및 메모리 셀들의 동작에 연관된 회로의 위에 배치되는 활성 영역을 갖는 메모리 셀들의 어레이들의 하나 또는 그 이상의 물리 레벨들에 모놀리식으로(monolithically) 형성될 수 있다. 메모리 셀들의 동작에 연관된 회로는 기판 내에 또는 기판 위에 위치할 수 있다. 모놀리식(monolithical)이란 용어는, 3차원 어레이의 각 레벨의 층들이 3차원 어레이의 하위 레벨의 층들 위에 직접 증착됨을 의미한다.
본 발명의 개념에 따른 실시 예로서, 3차원 메모리 어레이는 수직의 방향성을 가져, 적어도 하나의 메모리 셀이 다른 하나의 메모리 셀 위에 위치하는 수직 NAND 스트링들을 포함한다. 적어도 하나의 메모리 셀은 전하 트랩 층을 포함한다. 각각의 수직 NAND 스트링은 메모리 셀들 위에 위치하는 적어도 하나의 선택 트랜지스터를 포함할 수 있다. 적어도 하나의 선택 트랜지스터는 메모리 셀들과 동일한 구조를 갖고, 메모리 셀들과 함께 모놀리식으로 형성될 수 있다.
3차원 메모리 어레이가 복수의 레벨들로 구성되고, 레벨들 사이에 공유된 워드 라인들 또는 비트 라인들을 갖고, 3차원 메모리 어레이에 적합한 구성은 미국등록특허공보 제7,679,133호, 미국등록특허공보 제8,553,466호, 미국등록특허공보 제8,654,587호, 미국등록특허공보 제8,559,235호, 그리고 미국공개특허공보 제2011/0233648호에 개시되어 있으며, 본 발명의 레퍼런스로 포함된다.
도 1은 본 발명에 따른 불휘발성 메모리 장치를 보여주는 블록도이다. 도 1를 참조하면, 불휘발성 메모리 장치(100)는 메모리 셀 어레이(110), 어드레스 디코더(120), 전압 발생기(130), 입출력 회로(140), 및 제어 로직(150)을 포함할 수 있다.
메모리 셀 어레이(110)는 스트링 선택 라인들(String Select Line, SSL), 워드 라인들(Word Line, WL) 및 접지 선택 라인들(Ground Select Line, GSL)을 통해 어드레스 디코더(120)에 연결되고, 비트 라인들(Bit Line, BL)을 통해 입출력 회로(140)에 연결된다. 메모리 셀 어레이(110)는 복수의 메모리 블록들을 포함할 수 있다. 각 메모리 블록의 메모리 셀들은 2차원 구조를 형성할 수 있다. 또한, 각 메모리 블록의 메모리 셀들은 기판과 수직한 방향으로 적층되어 3차원 구조를 형성할 수 있다. 각 메모리 블록은 복수의 메모리 셀들 및 복수의 선택 트랜지스터들을 포함할 수 있다. 메모리 셀들은 워드 라인들(WL)에 연결되고, 선택 트랜지스터들은 스트링 선택 라인들(SSL) 또는 접지 선택 라인들(GSL)에 연결될 수 있다. 각 메모리 블록의 메모리 셀들은 하나 또는 그 이상의 비트를 저장할 수 있다.
어드레스 디코더(120)는 스트링 선택 라인들(SSL), 워드 라인들(WL) 및 접지 선택 라인들(GSL)을 통해 메모리 셀 어레이(110)에 연결된다. 어드레스 디코더(120)는 제어 로직(150)의 제어에 응답하여 동작하도록 구성된다. 어드레스 디코더(120)는 외부로부터 어드레스(ADDR)를 수신한다.
어드레스 디코더(120)는 수신된 어드레스(ADDR) 중 행 어드레스를 디코딩하도록 구성된다. 디코딩된 행 어드레스를 이용하여, 어드레스 디코더(120)는 스트링 선택 라인들(SSL), 워드 라인들(WL) 및 접지 선택 라인들(GSL)을 선택한다. 어드레스 디코더(120)는 전압 발생기(130)로부터 다양한 전압들을 수신하고, 수신된 전압들을 선택 및 비선택된 스트링 선택 라인들(SSL), 워드 라인들(WL) 및 접지 선택 라인들(GSL)에 각각 전달할 수 있다.
어드레스 디코더(120)는 전달된 어드레스(ADDR) 중 열 어드레스를 디코딩하도록 구성될 수 있다. 디코딩된 열 어드레스는 입출력 회로(140)에 전달될 수 있다. 예시적으로, 어드레스 디코더(120)는 행 디코더, 열 디코더, 어드레스 버퍼 등과 같은 구성 요소들을 포함할 수 있다.
전압 발생기(130)는 불휘발성 메모리 장치(100)에서 요구되는 다양한 전압들을 생성하도록 구성된다. 예를 들어, 전압 발생기(130)는 복수의 프로그램 전압들, 복수의 패스 전압들, 복수의 검증 전압들, 복수의 선택 읽기 전압들, 및 복수의 비선택 읽기 전압들을 생성할 수 있다.
입출력 회로(140)는 비트 라인들(BL)을 통해 메모리 셀 어레이(110)에 연결되고, 외부와 데이터(DATA)를 교환할 수 있다. 입출력 회로(140)는 제어 로직(150)의 제어에 응답하여 동작한다.
예시적으로, 입출력 회로(140)는 외부로부터 데이터(DATA)를 수신하고, 수신된 데이터(DATA)를 메모리 셀 어레이(110)에 기입한다. 입출력 회로(140)는 메모리 셀 어레이(110)로부터 데이터(DATA)를 읽고, 읽어진 데이터(DATA)를 외부에 전달한다. 입출력 회로(140)는 메모리 셀 어레이(110)의 제 1 저장 영역으로부터 데이터를 읽고, 읽어진 데이터를 메모리 셀 어레이(110)의 제 2 저장 영역에 기입할 수 있다. 예를 들면, 입출력 회로(140)는 카피-백(copy-back) 동작을 수행하도록 구성될 수 있다.
예시적으로, 입출력 회로(140)는 페이지 버퍼(또는 페이지 레지스터), 열 선택 회로, 데이터 버퍼 등과 같은 구성 요소들을 포함할 수 있다. 다른 예로서, 입출력 회로(140)는 감지 증폭기, 쓰기 드라이버, 열 선택 회로, 데이터 버퍼 등과 같은 구성 요소들을 포함할 수 있다.
제어 로직(150)은 어드레스 디코더(120), 전압 발생기(130), 그리고 입출력 회로(140)에 연결될 수 있다. 제어 로직(150)은 불휘발성 메모리 장치(100)의 제반 동작을 제어하도록 구성된다. 제어 로직(150)은 컨트롤러(미도시)로부터 전달되는 제어 신호 및 명령(CTRL, CMD)에 응답하여 동작한다. 읽기 동작 시, 제어 로직(150)은 수신된 명령(CMD)에 기초하여 단일 읽기 모드 또는 연속 읽기 모드를 판별할 수 있다. 예를 들면, 제어 로직(150)은 판별 결과에 따라 단일 읽기 모드 또는 연속 읽기 모드에서 동작하도록 불휘발성 메모리 장치(100)의 제반 동작을 제어할 수 있다.
단일 읽기 모드 시, 불휘발성 메모리 장치(100)는 하나의 읽기 시퀀스에 따라 수신된 명령(CMD)에 대응하는 데이터(DATA)를 출력할 수 있다. 예를 들면, 단일 읽기 모드 시 읽기 시퀀스는 페이지 버퍼 초기화(Page Buffer Initialization) 구간, 읽기 동작(Read Operation) 구간, 리커버리(Recovery) 구간 및 덤핑(Dumping) 구간을 포함할 수 있다. 단일 읽기 모드 시, 불휘발성 메모리 장치(100)는 페이지 버퍼 초기화 구간의 시작 시점에 워드 라인들의 셋업을 시작할 수 있다. 예를 들면, 워드 라인 셋업(WL Setup)은 선택 워드 라인에 선택 읽기 전압을, 비선택 워드 라인에 비선택 워드 라인을 인가하기 시작하는 것을 말한다.
연속 읽기 모드 시, 불휘발성 메모리 장치(100)는 복수의 읽기 시퀀스들에 따라 수신된 복수의 명령(CMD)들에 대응하는 데이터(DATA)를 출력할 수 있다. 예를 들면, 연속 읽기 모드 시 각 읽기 시퀀스는 페이지 버퍼 초기화 구간, 읽기 동작 구간, 리커버리 구간 및 덤핑 구간을 포함할 수 있다. 본 발명에 따른 불휘발성 메모리 장치(100)는 연속 읽기 모드 시 적어도 하나의 읽기 시퀀스에서 워드 라인 셋업(WL Setup)을 단일 읽기 모드 시보다 빨리 시작하도록 제어할 수 있다. 따라서, 불휘발성 메모리 장치(100)는 적어도 하나의 읽기 시퀀스에서 페이지 버퍼 초기화 시간을 단축할 수 있다. 결국, 불휘발성 메모리 장치(100)는 연속 읽기 모드 시 읽기 속도를 향상시킬 수 있다.
도 2는 본 발명의 실시 예에 따른 단일 읽기 모드 시 읽기 시퀀스를 보여주는 타이밍도이다. 도 2를 참조하면, 불휘발성 메모리 장치(100)는 읽기 명령(RCMD)을 수신하여 읽기 명령(RCMD)에 대응하는 데이터(DOUT)를 출력할 수 있다. 예를 들면, 하나의 읽기 시퀀스는 페이지 버퍼 초기화 구간(PBI), 읽기 동작 구간(ROP), 리커버리 구간(RCVY) 및 덤핑 구간(DUMP)을 포함할 수 있다.
불휘발성 메모리 장치(100)는 페이지 버퍼 초기화 구간(PBI) 동안에 페이지 버퍼의 전압 레벨을 특정 레벨로 초기화할 수 있다. 예를 들면, 불휘발성 메모리 장치(100)는 페이지 버퍼를 접지 전압으로 초기화할 수 있다. 또한, 불휘발성 메모리 장치(100)는 비트 라인(BL)들을 프리차지할 수 있다.
불휘발성 메모리 장치(100)는 읽기 동작 구간(ROP) 동안에 선택된 메모리 셀의 데이터를 읽을 수 있다. 예를 들면, 불휘발성 메모리 장치(100)는 선택된 스트링 선택 라인(SSL) 및 접지 선택 라인(GSL)에 비선택 읽기 전압(Vread)을 인가할 수 있다. 또한, 불휘발성 메모리 장치(100)는 비선택 워드 라인(Unsel. WL)들에 비선택 읽기 전압(Vread)을 인가할 수 있다. 따라서, 선택된 스트링에 채널이 형성될 것이다. 이때 불휘발성 메모리 장치(100)는 선택된 워드 라인(Sel. WL)에 선택 읽기 전압(Vr)을 인가할 수 있다. 불휘발성 메모리 장치(100)는 선택 읽기 전압(Vr)에 따라 메모리 셀에 저장된 데이터(DOUT)를 읽을 수 있다. 불휘발성 메모리 장치(100)는 읽어진 데이터(DOUT)를 페이지 버퍼의 데이터 래치에 저장할 수 있다.
불휘발성 메모리 장치(100)는 리커버리 구간(RCVY) 동안에 전압 펌프 및 워드 라인(WL)들을 초기화할 수 있다. 예를 들면, 불휘발성 메모리 장치(100)는 전압 펌프의 전압 레벨을 접지 전압으로 변경할 수 있다. 불휘발성 메모리 장치(100)는 워드 라인(WL)들의 전압 레벨을 접지 전압으로 변경할 수 있다.
불휘발성 메모리 장치(100)는 덤핑 구간(DUMP) 동안에 데이터(DOUT)를 페이지 버퍼의 데이터 래치(Data Latch)에서 캐시 래치(Cache Latch)로 이동시킬 수 있다. 불휘발성 메모리 장치(100)는 덤핑 구간(DUMP) 이후에 캐시 래치로 이동된 데이터(DOUT)를 출력할 수 있다.
알앤비 신호(RnB)는 불휘발성 메모리 장치(100)에 신호가 입출력되는 동안 하이 레벨을 가질 수 있다. 예를 들면, 알앤비 신호(RnB)는 읽기 명령(RCMD)을 수신하는 동안 하이 레벨을 가질 수 있다. 알앤비 신호(RnB)는 데이터(DOUT)를 출력하는 동안 하이 레벨을 가질 수 있다. 알앤비 신호(RnB)는 페이지 버퍼 초기화 구간(PBI), 읽기 동작 구간(ROP), 리커버리 구간(RCVY) 및 덤핑 구간(DUMP) 동안 로우 레벨을 가질 수 있다.
이때 선택 및 비선택 워드 라인들(Sel. WL, Unsel. WL)에 전압을 인가하기 시작하는 워드 라인 셋업(WL Setup) 시점은 페이지 버퍼 초기화 구간(PBI)의 시작 시점과 동일할 수 있다. 또한, 읽기 동작 구간(ROP)은 선택 및 비선택 워드 라인들의 전압들이 선택 및 비선택 읽기 전압들(Vr, Vread)로 상승 완료된 후 시작될 수 있다. 즉, 페이지 버퍼 초기화 구간(PBI)은 선택 및 비선택 워드 라인들(Sel. WL, Unsel. WL)의 전압들이 선택 및 비선택 읽기 전압들(Vr, Vread)로 상승 완료될 때까지 유지될 수 있다.
도 3은 본 발명의 실시 예에 따른 연속 읽기 모드 시의 읽기 시퀀스들을 보여주는 타이밍도이다. 도 3을 참조하면, 불휘발성 메모리 장치(100)는 복수의 읽기 명령들(RCMD1~RCMD4)을 수신하여 복수의 읽기 명령들(RCMD1~RCMD4) 각각에 대응하는 데이터(DOUT1~DOUT4)를 출력할 수 있다. 불휘발성 메모리 장치(100)는 연속 읽기 모드 시 복수의 읽기 시퀀스들에 따라 데이터(DOUT1~DOUT4)를 출력할 수 있다. 예를 들면, 제 1 읽기 시퀀스는 제 1 페이지 버퍼 초기화 구간(PBI1), 제 1 읽기 동작 구간(ROP1), 제 1 리커버리 구간(RCVY1) 및 제 1 덤핑 구간(DUMP1)을 포함할 수 있다. 제 2 읽기 시퀀스는 제 2 페이지 버퍼 초기화 구간(PBI2), 제 2 읽기 동작 구간(ROP2), 제 2 리커버리 구간(RCVY2) 및 제 2 덤핑 구간(DUMP2)을 포함할 수 있다. 제 3 읽기 시퀀스는 제 3 페이지 버퍼 초기화 구간(PBI3), 제 3 읽기 동작 구간(ROP3), 제 3 리커버리 구간(RCVY3) 및 제 3 덤핑 구간(DUMP3)을 포함할 수 있다. 제 4 읽기 시퀀스는 제 4 페이지 버퍼 초기화 구간(PBI4), 제 4 읽기 동작 구간(ROP4), 제 4 리커버리 구간(RCVY4) 및 제 4 덤핑 구간(DUMP4)을 포함할 수 있다. 도 3에서 예시적으로 불휘발성 메모리 장치(100)는 연속 읽기 모드 시 4개의 읽기 명령들을 처리하는 것을 보여준다. 하지만, 연속 읽기 모드는 이것에 제한되지 않는다. 불휘발성 메모리 장치(100)는 연속 읽기 모드 시 적어도 둘 이상의 읽기 시퀀스들을 연속으로 수행할 수 있다.
불휘발성 메모리 장치(100)는 제 1 읽기 명령(RCMD1)을 수신할 수 있다. 불휘발성 메모리 장치(100)는 제 1 읽기 명령(RCMD1)에 대응하는 제 1 읽기 시퀀스 중에 제 2 읽기 명령(RCMD2)을 수신할 수 있다. 예를 들면, 불휘발성 메모리 장치(100)는 제 1 리커버리 구간(RCVY1) 동안에 제 2 읽기 명령(RCMD2)을 수신할 수 있다. 불휘발성 메모리 장치(100)는 제 1 덤핑 구간(DUMP1) 이후에 제 1 데이터(DOUT1)를 출력할 수 있다. 불휘발성 메모리 장치(100)는 제 1 데이터(DOUT1)를 출력한 이후에 제 3 읽기 명령(RCMD3)을 수신할 수 있다. 예를 들면, 불휘발성 메모리 장치(100)는 제 2 읽기 동작 구간(ROP2)에 제 3 읽기 명령(RCMD3)을 수신할 수 있다. 불휘발성 메모리 장치(100)는 제 2 덤핑 구간(DUMP2) 이후에 제 2 데이터(DOUT2)를 출력할 수 있다. 불휘발성 메모리 장치(100)는 제 2 데이터(DOUT2)를 출력한 이후에 제 4 읽기 명령(RCMD4)을 수신할 수 있다. 예를 들면, 불휘발성 메모리 장치(100)는 제 3 읽기 동작 구간(ROP3)에 제 4 읽기 명령(RCMD4)을 수신할 수 있다. 불휘발성 메모리 장치(100)는 제 3 덤핑 구간(DUMP3) 이후에 제 3 데이터(DOUT3)를 출력할 수 있다. 불휘발성 메모리 장치(100)는 제 3 데이터(DOUT3)를 출력한 이후에 종료 명령(END)을 수신할 수 있다. 예를 들면, 불휘발성 메모리 장치(100)는 제 4 읽기 동작 구간(ROP3)에 종료 명령(END)을 수신할 수 있다. 불휘발성 메모리 장치(100)는 종료 명령(END)에 따라 연속 읽기 모드에 따른 읽기 시퀀스를 종료할 수 있다. 예를 들면, 불휘발성 메모리 장치(100)는 종료 명령(END)에 따라 제 4 덤핑 구간(DUMP4) 이후에 제 4 데이터(DOUT4)를 출력할 수 있다.
알앤비 신호(RnB)는 불휘발성 메모리 장치(100)에 신호가 입출력되는 동안 하이 레벨을 가질 수 있다. 예를 들면, 알앤비 신호(RnB)는 읽기 명령들(RCMD1~RCMD4)을 수신하는 동안 하이 레벨을 가질 수 있다. 알앤비 신호(RnB)는 데이터(DOUT1~DOUT4)를 출력하는 동안 하이 레벨을 가질 수 있다. 알앤비 신호(RnB)는 종료 명령(END)을 수신하는 동안 하이 레벨을 가질 수 있다. 알앤비 신호(RnB)는 페이지 버퍼 초기화 구간(PBI), 읽기 동작 구간(ROP), 리커버리 구간(RCVY) 및 덤핑 구간(DUMP) 동안 로우 레벨을 가질 수 있다.
제 1 읽기 시퀀스에서, 워드 라인 셋업(WL Setup)은 제 1 페이지 버퍼 초기화 구간(PBI1)의 시작 시점에 시작될 수 있다. 따라서, 제 1 페이지 버퍼 초기화 구간(PBI1)은 제 1 시간(T1) 동안 수행될 수 있다. 반면에 제 2 내지 제 4 읽기 시퀀스들에서, 워드 라인 셋업(WL Setup)은 제 1 내지 제 3 덤핑(DUMP1~DUMP3) 구간들 각각의 시작 시점에 시작될 수 있다. 따라서, 제 2 내지 제 4 페이지 버퍼 초기화(PBI2~PBI4) 구간들 각각은 제 2 시간(T2) 동안 수행될 수 있다. 제 2 시간(T2)은 제 1 시간(T1)보다 짧다.
본 발명에 따른 불휘발성 메모리 장치(100)는 연속 읽기 모드 시 적어도 하나의 읽기 시퀀스에서 워드 라인 셋업(WL Setup)을 단일 읽기 모드 시보다 빨리 시작하도록 제어할 수 있다. 따라서, 불휘발성 메모리 장치(100)는 적어도 하나의 읽기 시퀀스에서 페이지 버퍼 초기화 시간을 단축할 수 있다. 결국, 불휘발성 메모리 장치(100)는 연속 읽기 모드 시 읽기 속도를 향상시킬 수 있다.
도 4는 본 발명의 다른 실시 예에 따른 연속 읽기 모드 시의 읽기 시퀀스들을 보여주는 도면이다. 도 4를 참조하면, 불휘발성 메모리 장치(100)는 복수의 읽기 명령들(RCMD1~RCMD4)을 수신하여 복수의 읽기 명령들(RCMD1~RCMD4) 각각에 대응하는 데이터(DOUT1~DOUT4)를 출력할 수 있다. 불휘발성 메모리 장치(100)는 연속 읽기 모드 시 복수의 읽기 시퀀스들에 따라 데이터(DOUT1~DOUT4)를 출력할 수 있다. 도 4의 읽기 시퀀스들은 도 3의 읽기 시퀀스들과 대부분 유사하다. 따라서, 유사한 부분의 설명은 생략한다.
제 1 읽기 시퀀스에서, 워드 라인 셋업(WL Setup)은 제 1 페이지 버퍼 초기화 구간(PBI1)의 시작 시점에 시작될 수 있다. 따라서, 제 1 페이지 버퍼 초기화 구간(PBI1)은 제 1 시간(T1) 동안 수행될 수 있다. 반면에 제 2 내지 제 4 읽기 시퀀스들에서, 워드 라인 셋업(WL Setup)은 제 1 내지 제 3 리커버리(RCVY1~RCVY3) 구간들 각각 내에서 시작될 수 있다. 따라서, 제 2 내지 제 4 페이지 버퍼 초기화(PBI2~PBI4) 구간들 각각은 제 3 시간(T3) 동안 수행될 수 있다. 제 3 시간(T3)은 제 1 시간(T1)보다 짧다. 또한, 제 3 시간(T3)은 도 3에서 설명된 제 2 시간(T2)보다 짧다. 따라서, 도 4의 읽기 시퀀스들에 따라 데이터 읽기를 수행하는 경우, 불휘발성 메모리 장치(100)는 도 3의 읽기 시퀀스에 따라 데이터 읽기를 수행하는 경우보다 더욱 읽기 시간을 단축할 수 있다.
본 발명에 따른 불휘발성 메모리 장치(100)는 연속 읽기 모드 시 적어도 하나의 읽기 시퀀스에서 워드 라인 셋업(WL Setup)을 단일 읽기 모드 시보다 빨리 시작하도록 제어할 수 있다. 따라서, 불휘발성 메모리 장치(100)는 적어도 하나의 읽기 시퀀스에서 페이지 버퍼 초기화 시간을 단축할 수 있다. 결국, 불휘발성 메모리 장치(100)는 연속 읽기 모드 시 읽기 속도를 향상시킬 수 있다.
도 5는 도 1의 메모리 셀 어레이(110)의 메모리 블록들 중 하나(BLKi)를 보여주는 회로도이다. 도 5를 참조하면, 메모리 블록(BLKi)은 3차원 구조를 가질 수 있다. 예를 들면, 제 1 비트 라인(BL1) 및 공통 소스 라인(CSL) 사이에 낸드 스트링들(NS11~NS31)이 제공될 수 있다. 제 2 비트 라인(BL2) 및 공통 소스 라인(CSL) 사이에 낸드 스트링들(NS12, NS22, NS32)이 제공될 수 있다. 제 3 비트 라인(BL3) 및 공통 소스 라인(CSL) 사이에, 낸드 스트링들(NS13, NS23. NS33)이 제공될 수 있다.
각 낸드 스트링(NS)은 스트링 선택 트랜지스터(SST), 접지 선택 트랜지스터(GST), 그리고 스트링 선택 트랜지스터(SST) 및 접지 선택 트랜지스터(GST) 사이에 연결된 복수의 메모리 셀들(MC)을 포함할 수 있다. 각 낸드 스트링(NS)의 스트링 선택 트랜지스터(SST)는 대응하는 비트 라인(BL)과 연결될 수 있다. 각 낸드 스트링(NS)의 접지 선택 트랜지스터(GST)는 공통 소스 라인(CSL)과 연결될 수 있다.
이하에서, 행 및 열 단위로 낸드 스트링들(NS)을 정의한다. 하나의 비트 라인(BL)에 공통으로 연결된 낸드 스트링들(NS)은 하나의 열을 형성한다. 예를 들면, 제 1 비트 라인(BL1)에 연결된 낸드 스트링들(NS11~NS31)은 제 1 열에 대응할 것이다. 제 2 비트 라인(BL2)에 연결된 낸드 스트링들(NS12~NS32)은 제 2 열에 대응할 것이다. 제 3 비트 라인(BL3)에 연결된 낸드 스트링들(NS13~NS33)은 제 3 열에 대응할 것이다.
하나의 스트링 선택 라인(SSL)에 연결되는 낸드 스트링들(NS)은 하나의 행을 형성한다. 예를 들면, 제 1 스트링 선택 라인(SSL1)에 연결된 낸드 스트링들(NS11~NS13)은 제 1 행을 형성한다. 제 2 스트링 선택 라인(SSL2)에 연결된 낸드 스트링들(NS21~NS23)은 제 2 행을 형성한다. 제 3 스트링 선택 라인(SSL3)에 연결된 낸드 스트링들(NS31~NS33)은 제 3 행을 형성한다.
각 낸드 스트링(NS)에서, 높이가 정의된다. 예시적으로, 각 낸드 스트링(NS)에서, 접지 선택 트랜지스터(GST)에 인접한 메모리 셀(MC1)의 높이는 1이다. 각 낸드 스트링(NS)에서, 스트링 선택 트랜지스터(SST)에 인접할수록 메모리 셀의 높이는 증가한다. 각 낸드 스트링(NS)에서, 스트링 선택 트랜지스터(SST)에 인접한 메모리 셀(MC7)의 높이는 7이다.
동일한 행의 낸드 스트링들(NS)은 스트링 선택 라인(SSL)을 공유한다. 상이한 행의 낸드 스트링들(NS)은 상이한 스트링 선택 라인(SSL)에 연결된다. 낸드 스트링들(NS11~NS13, NS21~NS22, NS31~NS33)은 접지 선택 라인(GSL)을 공유한다. 동일한 행의 낸드 스트링들(NS)의 동일한 높이의 메모리 셀들은 워드 라인을 공유한다. 동일한 높이에서, 상이한 행의 낸드 스트링들(NS)의 워드 라인들(WL)은 공통으로 연결된다. 공통 소스 라인(CSL)은 낸드 스트링들(NS)에 공통으로 연결된다.
도 5에 도시된 바와 같이, 동일 높이의 워드 라인들(WL)은 공통으로 연결되어 있다. 따라서, 특정 워드 라인(WL)이 선택될 때, 특정 워드 라인(WL)에 연결된 모든 낸드 스트링들(NS)이 선택될 것이다. 상이한 행의 낸드 스트링들(NS)은 상이한 스트링 선택 라인(SSL)에 연결되어 있다. 따라서, 스트링 선택 라인들(SSL1~SSL3)을 선택함으로써, 동일 워드 라인(WL)에 연결된 낸드 스트링들(NS) 중 비선택 행의 낸드 스트링들(NS)이 비트 라인들(BL1~BL3)로부터 분리될 수 있다. 즉, 스트링 선택 라인들(SSL1~SSL3)을 선택함으로써, 낸드 스트링들(NS)의 행이 선택될 수 있다. 그리고 비트 라인들(BL1~BL3)을 선택함으로써, 선택 행의 낸드 스트링들(NS)이 열 단위로 선택될 수 있다.
도 6은 도 5의 메모리 블록(BLKi)에 대응하는 구조의 실시 예를 보여주는 사시도이다. 도 6을 참조하면, 메모리 블록(BLKi)은 기판(SUB)과 수직 방향으로 형성될 수 있다. 기판(SUB)에는 n+ 도핑 영역이 형성될 수 있다.
기판(SUB) 위에는 게이트 전극막(gate electrode layer)과 절연막(insulation layer)이 교대로 증착될 수 있다. 게이트 전극막(gate electrode layer)과 절연막(insulation layer) 사이에는 정보 저장막(information storage layer)이 형성될 수 있다. 게이트 전극막과 절연막을 수직 방향으로 패터닝(vertical patterning)하면, V자 모양의 필라(pillar)가 형성될 수 있다. 필라는 게이트 전극막과 절연막을 관통하여 기판(SUB)과 연결될 수 있다. 필라(pillar)의 내부는 충전 유전 패턴(filling dielectric pattern)으로 실리콘 산화물(Silicon Oxide)과 같은 절연 물질로 구성될 수 있다. 필라의 외부는 수직 활성 패턴(vertical active pattern)으로 채널 반도체로 구성될 수 있다.
메모리 블록(BLKi)의 게이트 전극막(gate electrode layer)은 접지 선택 라인(GSL), 복수의 워드 라인들(WL1 ~ WL7), 그리고 스트링 선택 라인(SSL)에 연결될 수 있다. 그리고 메모리 블록(BLKi)의 필라(pillar)는 복수의 비트 라인들(BL1 ~ BL3)과 연결될 수 있다. 도 8에서는, 하나의 메모리 블록(BLKi)이 2개의 선택 라인(GSL, SSL), 7개의 워드 라인(WL1 ~ WL7), 그리고 3개의 비트 라인(BL1 ~ BL3)을 갖는 것으로 도시되어 있으나, 실제로는 이것들보다 더 많거나 적을 수 있다.
도 7은 본 발명의 실시 예에 따른 솔리드 스테이트 드라이브(Soild State Drive, 이하 SSD)를 예시적으로 보여주는 블록도이다. 도 7을 참조하면, SSD(1000)는 복수의 불휘발성 메모리 장치들(1100) 및 SSD 제어기(1200)를 포함할 수 있다.
불휘발성 메모리 장치들(1100)은 선택적으로 외부 고전압(VPPx)을 제공받도록 구현될 수 있다. 불휘발성 메모리 장치들(1100) 각각은 도 1 내지 도 6에서 설명된 바와 같이 연속 읽기 모드 시 적어도 하나의 읽기 시퀀스에서 워드 라인 셋업(WL Setup) 시점을 조절하여 데이터 읽기 시간을 단축할 수 있다.
SSD 제어기(1200)는 복수의 채널들(CH1 ~ CHi, i는 2 이상의 정수)을 통하여 불휘발성 메모리 장치들(1100)에 연결될 수 있다. SSD 제어기(1200)는 적어도 하나의 프로세서(1210), 버퍼 메모리(1220), 에러 정정 회로(1230), 호스트 인터페이스(1240) 및 불휘발성 메모리 인터페이스(1250)를 포함할 수 있다.
버퍼 메모리(1220)는 메모리 제어기(1200)의 구동에 필요한 데이터를 임시로 저장할 것이다. 버퍼 메모리(1220)는 데이터 혹은 명령을 저장하는 복수의 메모리 라인들을 포함할 수 있다.
에러 정정 회로(1230)는 쓰기 동작에서 프로그램될 데이터의 에러 정정 코드 값을 계산하고, 읽기 동작에서 읽혀진 데이터를 에러 정정 코드 값에 근거로 하여 에러 정정하고, 데이터 복구 동작에서 불휘발성 메모리 장치(1100)로부터 복구된 데이터의 에러를 정정할 수 있다. 도시되지 않았지만, 메모리 제어기(1200)를 구동하는 데 필요한 코드 데이터를 저장하는 코드 메모리가 더 포함될 수 있다. 코드 메모리는 불휘발성 메모리 장치로 구현될 수 있다.
호스트 인터페이스(1240)는 외부의 장치와 인터페이스 기능을 제공할 수 있다. 여기서 호스트 인터페이스(1240)는 낸드 인터페이스일 수 있다. 불휘발성 메모리 인터페이스(1250)는 불휘발성 메모리 장치(1100)와 인터페이스 기능을 제공할 수 있다.
도 8은 본 발명의 실시 예에 따른 eMMC를 예시적으로 보여주는 블록도이다. 도 8을 참조하면, eMMC(2000)는 적어도 하나의 낸드 플래시 메모리 장치(2100) 및 제어기(2200)를 포함할 수 있다.
낸드 플래시 메모리 장치(2100)는 SDR(Single Data Rate) 낸드 혹은 DDR(Double Data Rate) 낸드일 수 있다. 혹은 낸드 플래시 메모리 장치(2100)는 수직형 낸드 플래시 메모리 장치(Vertical NAND; VNAND)일 수 있다. 낸드 플래시 메모리 장치(2100)는 도 1 내지 도 6에서 설명된 바와 같이 연속 읽기 모드 시 적어도 하나의 읽기 시퀀스에서 워드 라인 셋업(WL Setup) 시점을 조절하여 데이터 읽기 시간을 단축할 수 있다.
제어기(2200)는 복수의 채널들을 통하여 낸드 플래시 메모리 장치(2100)에 연결될 수 있다. 제어기(2200)는 적어도 하나의 제어기 코어(2210), 호스트 인터페이스(2240) 및 낸드 인터페이스(2250)를 포함할 수 있다. 적어도 하나의 제어기 코어(2210)는 eMMC(2000)의 전반적인 동작을 제어할 수 있다. 호스트 인터페이스(2240)는 제어기(2210)와 호스트의 인터페이싱을 수행할 수 있다. 낸드 인터페이스(2250)는 낸드 플래시 메모리 장치(2100)와 제어기(2200)의 인터페이싱을 수행한다. 실시 예에 있어서, 호스트 인터페이스(2240)는 병렬 인터페이스(예를 들어, MMC 인터페이스)일 수 있다. 다른 실시 예에 있어서, eMMC(2000)의 호스트 인터페이스(2240)는 직렬 인터페이스(예를 들어, UHS-II, UFS 인터페이스)일 수 있다.
eMMC(2000)는 호스트로부터 전원 전압들(Vcc, Vccq)을 제공받을 수 있다. 여기서, 제 1 전원 전압(Vcc, 예를 들어 3.3V)은 낸드 플래시 메모리 장치(2100) 및 낸드 인터페이스(2250)에 제공되고, 제 2 전원 전압(Vccq, 예를 들어 1.8V/3.3V)은 제어기(2200)에 제공될 수 있다. 실시 예에 있어서, eMMC(2000)는 외부 고전압(VPPx)을 선택적으로 제공받을 수 있다.
이상에서와 같이 도면과 명세서에서 실시 예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허 청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허 청구범위의 기술적 사상에 의해 정해져야 할 것이다.
100 : 불휘발성 메모리 장치
110 : 메모리 셀 어레이
120 : 어드레스 디코더
130 : 전압 발생기
140 : 입출력 회로
150 : 제어 로직
1000 : SSD
2000 : eMMC

Claims (10)

  1. 복수의 메모리 셀들을 포함하는 메모리 셀 어레이;
    상기 메모리 셀들과 복수의 워드 라인들을 통해 연결되고, 상기 워드 라인들에 선택 또는 비선택 읽기 전압들을 제공하는 어드레스 디코더; 그리고
    연속 읽기 모드 시 복수의 읽기 시퀀스들을 수행하도록 상기 어드레스 디코더를 제어하고, 상기 읽기 시퀀스들 중 적어도 하나에서 상기 선택 또는 비선택 읽기 전압들을 상기 워드 라인들에 제공하기 시작하는 워드 라인 셋업 시점을 조절하는 제어 로직을 포함하는 불휘발성 메모리 장치.
  2. 제 1 항에 있어서,
    상기 읽기 시퀀스들은 제 1 읽기 시퀀스 및 상기 제 1 읽기 시퀀스 이후에 수행되는 제 2 읽기 시퀀스를 포함하고,
    상기 제 2 읽기 시퀀스의 워드 라인 셋업은 상기 제 1 읽기 시퀀스가 완료되기 전에 시작되는 불휘발성 메모리 장치.
  3. 제 1 항에 있어서,
    상기 읽기 시퀀스들은 제 1 읽기 시퀀스 및 상기 제 1 읽기 시퀀스 이후에 수행되는 제 2 읽기 시퀀스를 포함하고,
    상기 제 1 읽기 시퀀스는 제 1 페이지 버퍼 초기화 구간, 제 1 읽기 동작 구간, 제 1 리커버리 구간 및 제 1 덤핑 구간을 포함하고,
    상기 제 2 읽기 시퀀스는 제 2 페이지 버퍼 초기화 구간, 제 2 읽기 동작 구간, 제 2 리커버리 구간 및 제 2 덤핑 구간을 포함하는 불휘발성 메모리 장치.
  4. 제 3 항에 있어서,
    상기 제 2 읽기 시퀀스의 워드 라인 셋업은 상기 제 1 덤핑 구간 내에 시작되는 불휘발성 메모리 장치.
  5. 제 3 항에 있어서,
    상기 제 2 읽기 시퀀스의 워드 라인 셋업은 상기 제 1 리커버리 구간 내에 시작되는 불휘발성 메모리 장치.
  6. 제 5 항에 있어서,
    상기 제 2 읽기 시퀀스의 워드 라인 셋업은 상기 제 1 읽기 동작 구간 동안 상기 선택 및 비선택 읽기 전압들까지 상승된 워드 라인들의 전압 레벨이 접지 전압으로 하강한 이후에 시작되는 불휘발성 메모리 장치.
  7. 제 3 항에 있어서,
    상기 제 1 페이지 버퍼 초기화 구간은 제 1 시간 동안 수행되고,
    상기 제 2 페이지 버퍼 초기화 구간은 상기 제 1 시간보다 짧은 제 2 시간 동안 수행되는 불휘발성 메모리 장치.
  8. 제 7 항에 있어서,
    상기 제어 로직은 읽기 명령에 따라 단일 읽기 모드 또는 연속 읽기 모드를 선택하는 불휘발성 메모리 장치.
  9. 제 8 항에 있어서,
    상기 단일 읽기 모드 시 페이지 버퍼 초기화 구간은 상기 제 1 시간 동안 수행되는 불휘발성 메모리 장치.
  10. 복수의 메모리 셀들을 포함하는 메모리 셀 어레이;
    상기 메모리 셀들과 복수의 워드 라인들을 통해 연결되고, 상기 워드 라인들에 선택 또는 비선택 읽기 전압들을 제공하는 어드레스 디코더; 그리고
    읽기 명령에 기초하여 단일 읽기 모드 또는 연속 읽기 모드 여부를 판별하는 제어 로직을 포함하되,
    상기 제어 로직은 상기 연속 읽기 모드 시 복수의 읽기 시퀀스들을 수행하도록 상기 어드레스 디코더를 제어하고, 상기 읽기 시퀀스들 중 적어도 하나에서 상기 선택 또는 비선택 읽기 전압들을 상기 워드 라인들에 제공하기 시작하는 워드 라인 셋업 시점을 상기 단일 읽기 모드와 다르게 조절하는 불휘발성 메모리 장치.
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