CN108288488B - 非易失性存储器装置及其编程方法 - Google Patents

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Abstract

本发明涉及一种非易失性存储器装置和存储器系统，该非易失性存储器装置包括：存储器单元阵列，其包括连接至多条字线和多条位线的多个存储器单元；行解码器，其构造为选择性地控制所述多条字线；页缓冲器，其包括分别对应于所述多条位线的多个锁存器；以及控制电路，其构造为响应于在编程循环的运行操作期间产生的挂起请求，在所述多个存储器单元的编程操作的编程循环的验证操作终止之后，控制非易失性存储器装置进入挂起状态。

Description

非易失性存储器装置及其编程方法
相关申请的交叉引用
本申请要求于2017年1月9日在韩国知识产权局提交的韩国专利申请No.10-2017-0002922的优先权，该申请的整个内容以引用方式并入本文中。
技术领域
本公开涉及一种非易失性存储器装置及其编程方法。
背景技术
通常可将半导体存储器装置分为易失性存储器装置和非易失性存储器装置。响应于功率停止，非易失性存储器装置可保持存储的数据而不丢失数据，并且其可用作系统的数据存储装置或者存储器。非易失性存储器装置中的闪速存储器装置可广泛用作替代硬盘的数据存储装置。
当在编程操作中想要执行读操作时，闪速存储器装置可将当前执行的编程操作挂起，执行请求的读操作，然后恢复挂起的编程操作。因此，程序的挂起状态与恢复状态之间的时间间隔可导致编程阈电压分布变差。因此，需要用于防止在程序挂起-恢复操作中编程阈电压分布变差或者降低其变差的可能性的技术。
发明内容
提出实施例以致力于提供一种非易失性存储器装置及其编程方法，所述非易失性存储器装置能够防止编程阈电压分布由于程序挂起-恢复操作而变差或者降低编程阈电压分布变差的可能性。
在本发明构思的一个示例实施例中，提供了一种非易失性存储器装置，该非易失性存储器装置包括：存储器单元阵列，其包括连接至多条字线和多条位线的多个存储器单元；行解码器，其构造为选择性地控制所述多条字线；页缓冲器，其包括分别对应于所述多条位线的多个锁存器；以及控制电路，其构造为响应于在所述多个存储器单元的编程操作的编程循环的运行操作期间产生的挂起请求，在所述编程循环的验证操作终止之后，控制非易失性存储器装置进入挂起状态。
在本发明构思的一个示例实施例中，提供了一种非易失性存储器装置，所述非易失性存储器装置包括：存储器单元阵列，其包括连接至多条字线和多条位线的多个存储器单元；行解码器，其构造为选择性地控制所述多条字线；页缓冲器，其包括分别对应于所述多条位线的多个锁存器；以及控制电路，其构造为：响应于在编程操作的第N编程循环的运行操作期间产生的挂起请求，控制非易失性存储器装置在完成所述运行操作之后进入挂起状态，控制电路构造为：响应于编程操作在进入挂起状态之后被恢复，控制执行第N编程循环的验证操作，并且控制电路构造为：控制第N+1编程循环的编程电压与第N+2编程循环的编程电压之间的差小于第N编程循环的编程电压与第N+1编程循环的编程电压之间的差，其中N是自然数。
在本发明构思的一个示例实施例中，提供了一种对包括多个存储器单元的非易失性存储器装置编程的方法，所述方法包括步骤：对多个对应的存储器单元执行编程操作的第N编程循环；接收挂起请求；验证第N编程循环；以及进入挂起状态，其中N是自然数。
在本发明构思的一个示例实施例中，提供了一种非易失性存储器装置，该非易失性存储器装置包括存储器单元的第一块和存储器单元的第二块，所述非易失性存储器装置构造为：在编程循环的验证操作终止之后，进入挂起状态，非易失性存储器装置响应于在针对存储器单元的第一块的编程操作的运行操作期间产生的挂起请求而进入挂起状态；以及存储器控制器，其构造为控制非易失性存储器装置。
根据示例实施例，可提供所述非易失性存储器装置及其编程方法，所述非易失性存储器装置能够降低编程阈电压分布由于程序挂起-恢复操作而变差的可能性。
附图说明
图1是描述非易失性存储器装置的示图。
图2是详细地描述根据示例实施例的存储器块的示图。
图3是详细地描述根据示例实施例的包括3D存储器单元阵列的存储器块的示图。
图4是根据示例实施例的包括3D存储器单元阵列的存储器块的电路图。
图5是详细地描述根据示例实施例的页缓冲器的示图。
图6是详细地描述根据示例实施例的页缓冲器的示图。
图7是描述在编程操作期间根据存储器单元的阈电压的页缓冲器锁存值的示图。
图8是描述包括多个编程循环的编程操作的示图。
图9是描述在编程操作期间的字线和位线的电压的示图。
图10是描述现有技术中在编程操作期间的挂起-恢复操作的示图。
图11A是描述现有技术中在编程操作期间通过挂起-恢复操作的编程阈电压分布变差的示图。
图11B是描述现有技术中在编程操作期间在通过P2之后通过挂起-恢复操作的编程阈电压分布变差的示图。
图12是描述根据示例实施例的在编程操作期间的挂起-恢复操作的示图。
图13和图14是用于描述根据示例实施例的在编程操作期间的挂起-恢复操作的示图；
图15是描述根据示例实施例的在编程操作期间用于挂起-恢复操作的页缓冲器的操作的示图。
图16和图17是描述根据示例实施例的在编程操作期间的挂起-
恢复操作的示图。
图18是描述根据示例实施例的在编程操作期间的挂起-恢复操作的示图。
图19是描述根据示例实施例的在编程操作期间的挂起-恢复操作的示图。
图20是描述根据示例实施例的根据编程操作期间的存储器单元的阈电压的页缓冲器锁存值的示图。
图21是描述根据示例实施例的在编程操作期间用于挂起-恢复操作的页缓冲器的操作的示图。
图22是描述存储器系统的示图。
具体实施方式
在下面的详细描述中，仅简单地通过示出的方式示出和描述了本发明构思的特定示例实施例。在不脱离本发明构思的精神或范围的情况下，可按照各种不同方式修改描述的实施例。因此，附图和说明应该实际上被看作是示出性而非限制性的。相同的附图标记在整个说明书中可指代相同元件。
图1是描述非易失性存储器装置的示图。
参照图1，非易失性存储器装置100包括存储器单元阵列110、行解码器120、数据输入/输出电路(数据I/O电路)130、控制电路140和电压发生器150。
存储器单元阵列110可包括多个存储器块BLK1至BLKz。存储器块可通过字线WL、串选择线SSL、地选择线GSL和公共源极线连接至行解码器120。存储器单元阵列110可通过位线BL连接至数据I/O电路130。存储器单元阵列110可为所述多个存储器单元按照二维方式形成在衬底上的二维存储器单元阵列。此外，存储器单元阵列110可为所述多个存储器单元在竖直方向上堆叠在衬底上的三维存储器单元阵列。存储器单元阵列110的存储器单元中的每一个或至少一些可为在一个单元中存储1比特的单层单元SLC。可替换地或附加地，存储器单元中的每一个或至少一些可为在一个单元中存储2比特或更多的多层单元MLC。
电压发生器150可响应于控制电路140的控制产生将被提供至行解码器120的操作电压Vop。例如，在编程操作期间，电压发生器150可响应于控制电路140的控制产生编程电压、编程通过电压、编程验证电压和编程验证通过电压，并且可将产生的操作电压提供至行解码器120。作为另一示例，在读操作期间，电压发生器150可响应于控制电路140的控制产生读电压和读通过电压，并且可将产生的操作电压提供至行解码器120。行解码器120可在控制电路140的控制下将接收到的操作电压选择性地施加至字线WL。此外，电压发生器150可响应于控制电路140的控制在编程操作期间和读操作期间产生施加至串选择线SSL、地选择线GSL和公共源极线CSL的电压，并且可将产生的电压提供至行解码器120。
行解码器120可响应于从外部接收的或者在非易失性存储器装置100内产生的地址ADDR而选择连接至存储器单元阵列的多条字线WL中的任一条。行解码器120可从电压发生器150接收操作电压Vop，并且可发送提供至选择的字线的操作电压Vop。
在编程操作期间，行解码器120可选择一条字线，并且可将编程电压和编程验证电压发送至选择的字线(选择的WL)。行解码器120可在将编程电压发送至选择的字线的过程期间将编程通过电压(pass voltage)发送至未选择的字线(未选择的WL)。行解码器120可在将编程验证电压发送至选择的字线的过程期间将编程验证通过电压发送至未选择的字线。在读操作期间，行解码器120可选择一条字线，并且将读电压发送至选择的字线。行解码器120可将读通过电压发送至未选择的字线。
数据I/O电路130可包括页缓冲器单元135，并且可通过位线BL从外部接收数据DATA并且将接收到的数据存储在存储器单元阵列110中。数据I/O电路130可在编程操作期间基于从外部接收到的数据和存储器单元的阈电压来控制位线电压。数据I/O电路130可通过位线BL接收存储在存储器单元阵列110中的数据DATA，并且可将接收到的数据输出至外部。图1示出了页缓冲器单元135包括在数据I/O电路130中，但是页缓冲器单元135可在数据I/O电路130之外分离地形成。
控制电路140可从外部接收命令CMD和地址ADDR，并且可控制非易失性存储器装置100的一般的读操作、编程操作和擦除操作。例如，控制电路140可从外部接收编程命令并且控制非易失性存储器装置100的一般的编程操作。可替换地或附加地，控制电路140可从外部接收读命令，并且控制非易失性存储器装置100的一般的读操作。
此外，例如，当在将数据写入存储器单元阵列110的第一存储器块BLK1的编程操作期间对第二存储器块BLK2作出读请求时，控制电路140可挂起非易失性存储器装置100对第一存储器块BLK1执行的编程操作。此外，控制电路140可在挂起对第一存储器块BLK1的编程操作之后控制非易失性存储器装置100对第二存储器块BLK2执行请求的读操作。在完成请求的读操作之后，控制电路140可控制非易失性存储器装置100恢复挂起的针对第一存储器块BLK1的编程操作。
如上所述，可在控制电路140的控制下执行在非易失性存储器装置的挂起和恢复过程期间的编程操作。下面将参照图12至图21描述详细的内容。
存储器块111中的每一个或至少一些可独立地连接至所述多条字线WL、一条或多条串选择线SSL以及一条或多条地选择线GSL。在图1中，“111”表示所述多个存储器块中的至少两个存储器块。例如，第一存储器块BLK1可连接至第一字线、第一串选择线和第一地选择线，第二存储器块BLK2可连接至第二字线、第二串选择线和第二地选择线。
当选择第一存储器块时或者如果选择了第一存储器块，可将串选择电压和地选择电压施加至第一串选择线和第一地选择线。当未选择第二存储器块时或者如果未选择第二存储器块，可将串未选择电压和地未选择电压施加至第二串选择线和第二地选择线。公共源极线CSL可共同地连接至包括在存储器单元阵列110中的所述多个存储器块。
图2是详细地描述根据示例实施例的存储器块的示图。
参照图2，存储器块1111中的每一个或至少一些可包括多个存储器单元串1111。此外，所述多个存储器单元串1111中的每一个或至少一些可包括多个串联的存储器单元MC，并且可连接至对应的位线BL。所述多个存储器单元串1111中的每一个或至少一些可包括在所述多个串联的存储器单元MC与位线BL之间的一个串选择晶体管SST。在图2中，示出了一个串选择晶体管SST，但是存储器单元串可包括在所述多个串联的存储器单元MC与位线BL之间的两个或更多个串联的串选择晶体管SST。
所述多个存储器单元串1111可包括在所述多个串联的存储器单元MC与公共源极线CSL之间的一个地选择晶体管GST。在图2中，示出了一个地选择晶体管GST，但是存储器单元串可包括在所述多个串联的存储器单元MC与公共源极线之间的两个或更多个串联的地选择晶体管GST。
包括在存储器块111中的所述多个存储器单元中的一些可共同地连接至一条字线。对共同地连接至一条字线的存储器单元中的一些或全部同时编程，并且将这组同时编程的存储器单元称作物理页。
如果非易失性存储器100构造为包括单层单元(SLC)，则一个物理页可存储逻辑页数据的一个元素。如果非易失性存储器100构造为包括多层单元(MLC)，则一个物理页可存储逻辑页数据的两个或更多个元素。
图3是详细地描述根据示例实施例的包括3D存储器单元阵列的存储器块的示图。
参照图3，存储器块111中的每一个可包括通过按照三维(3D)结构将存储器单元竖直地层叠或堆叠在衬底上形成的存储器单元串。存储器块111中的每一个可包括在彼此垂直的多个方向x、y和z上延伸的结构。为了形成存储器块111，首先制备衬底201。例如，衬底201可由通过注入或植入诸如硼(B)的V族元素形成的P阱形成。另外，衬底201可形成在设置在N阱中的小型P阱(pocket P-wel l)中。下文中，假设衬底201是P阱。然而，衬底201不限于P阱。衬底201可形成为平行于xy板(平面)，并且垂直于z轴方向。
可在衬底201上形成多个掺杂区311至314。例如，所述多个掺杂区311至314可由与衬底201不同的n型导体形成。下文中，将基于示例实施例的第一掺杂区311至第四掺杂区314具有n型的情况进行描述，但是本发明构思不限于此。
在第一掺杂区311与第二掺杂区312之间的衬底201的区上，在z轴方向上按次序设置在y轴方向上延伸的多个绝缘材料112。例如，所述多个绝缘材料112可在z轴方向上形成，同时彼此间隔开特定距离。例如，绝缘材料112可包括诸如氧化硅的绝缘材料。
穿过绝缘材料112的柱113可在第一掺杂区311与第二掺杂区312之间形成在衬底201上。例如，柱113可穿过绝缘材料112，并且与衬底201连接。这里，柱113也可形成在第二掺杂区312与第三掺杂区313之间的衬底上，以及第三掺杂区313与第四掺杂区314之间的衬底上。柱113可在存储器单元串的读操作或编程验证操作期间形成沟道。
沟道孔的直径可随着靠近衬底201而减小。此外，沟道孔的直径可先随着远离衬底而增大然后从特定位置开始又减小，像罐形一样。例如，沟道孔还可形成为使得沟道孔的中心部分是凸出的。
柱113可由多种材料形成。例如，每个柱113的表面层114可包括具有第一类型的硅材料。例如，柱113的表面层114可包括与衬底201具有相同类型的硅材料。下文中，将基于柱113的表面层114包括p型硅的假设描述本发明构思。然而，本发明构思不限于柱113的表面层114包括p型硅的特征。
柱113的内层115可由绝缘材料形成。例如，柱113的内层115可包括绝缘材料，诸如氧化硅。可替换地或附加地，柱113的内层115可包括气体间隙。
可在第一掺杂区311与第二掺杂区312之间的区中沿着绝缘材料112、柱113和衬底201的暴露的表面设置绝缘层116。例如，可将在z轴方向上设置在在z轴方向上设置的最后一层绝缘材料112的暴露的表面上的绝缘层116去除。可将第一导电材料211至291设置在第一掺杂区311与第二掺杂区312之间的区中的绝缘层116的暴露的表面上。例如，在y轴方向上延伸的第一导电材料211设置在邻近于衬底201的绝缘材料112与衬底201之间。例如，在y轴方向上延伸的第一导电材料211设置在邻近于衬底201的绝缘材料112的下表面上的绝缘层116与衬底201之间。
在y轴方向上延伸的第一导电材料可设置在绝缘材料112之间。例如，在y轴方向上延伸的第一导电材料221至281设置在位于相邻的两个绝缘材料112之间的下端的绝缘材料112的上表面上的绝缘层116与位于上端的绝缘材料112的下表面的绝缘层116之间。第一导电材料211至291可为或者可包括金属材料和/或诸如多晶硅或掺杂的多晶硅的导电材料。
可在第二掺杂区312与第三掺杂区313以及第三区313与第四区314之间的区中设置与第一掺杂区311和第二掺杂区312上的结构相同的结构。
可在多个柱113上分别设置漏极320。在漏极320上设置在x轴方向上延伸的第二导电材料331至333。第二导电材料331至333可在y轴方向上布置，例如按次序布置。第二导电材料331至333可分别连接至对应的区中的漏极320。例如，漏极320和在x轴方向上延伸的第二导电材料333可分别通过接触插塞连接。例如，第二导电材料331至333可为或可包括金属材料和/或诸如多晶硅或掺杂的多晶硅的导电材料。
图4是根据示例实施例的包括3D存储器单元阵列的存储器块的电路图。
图4是示出包括参照图3描述的3D结构的存储器块的等效电路的电路图。存储器单元串ST11、ST21和ST31可连接在位线0BL0与公共源极线CSL之间。位线0BL0可对应于在x轴方向上延伸的第二导电材料331。存储器单元串ST12、ST22和ST32连接在位线1BL1与公共源极线CSL之间。位线1BL1对应于在x轴方向上延伸的第二导电材料332。存储器单元串ST13、ST23和ST33可连接在位线2BL2与公共源极线CSL之间。位线2BL2可对应于在x轴方向上延伸的第二导电材料333。
所述多个存储器单元串ST11至ST31、ST12至ST32和ST13至ST33中的每一个或至少一些可包括多个串联的存储器单元MC0至MC4。下文中，当提及存储器单元串ST11至ST31、ST12至ST32和ST13至ST33中的至少一个时，将这个用“ST”来表示。多个存储器单元MC0至MC4可在竖直方向上堆叠在衬底201上。存储器单元MC0至MC4中的每一个或至少一些可通过具有电荷俘获层的电荷俘获闪速存储器单元(CTF)实施。可替换地或附加地，存储器单元MC0至MC4中的每一个或至少一些还可通过具有浮栅的浮栅存储器单元实施。
存储器单元串ST可包括连接在所述多个串联的存储器单元MC0至MC4与对应的位线BL之间的一个或多个串选择晶体管。存储器单元串ST可包括如图4所示的两个串联的串选择晶体管SST0和SST1。下文中，当提及SST0和SST1中的至少一个时，将这个用“SST”来表示。串选择晶体管SST可通过与存储器单元MC具有相同形式的存储器单元来实施。
存储器单元串ST可包括连接在所述多个串联的存储器单元MC0至MC4与公共源极线CSL之间的一个或多个地选择晶体管。存储器单元串ST中的每一个可包括如图4所示的两个串联的地选择晶体管GST0和GST1。下文中，当提及GST0和GST1中的至少一个时，可将这个用“GST”来表示。地选择晶体管GST也可通过与存储器单元MC具有相同形式的存储器单元来实施，或者也可按照不具有电荷俘获层或者浮栅的一般MOS晶体管的形式实施。
可通过按照行或列为单位划分所述多个存储器单元串ST来限定所述多个存储器单元串ST。
共同地连接至一条位线的存储器单元串ST形成一列。例如，连接至位线0BL0的存储器单元串ST11至ST31对应于第一列。连接至位线1BL1的存储器单元串ST12至ST32对应于第二列。连接至位线2BL2的存储器单元串ST13至ST33对应于第三列。
连接至一条串选择线SSL的存储器单元串ST可形成一行。例如，连接至第一串选择线SSL10的存储器单元串ST11、ST12和ST13形成第一行。连接至第二串选择线SSL11的存储器单元串ST21、ST22和ST23形成第二行。连接至第三串选择线SSL13的存储器单元串ST31、ST32和ST33形成第三行。
在存储器单元串ST中，可限定所述多个存储器单元MC0至MC4中的每一个的高度。例如，在存储器单元串ST中邻近于第二地选择晶体管GST1的存储器单元MC0相对于衬底的高度可为1。在每个存储器单元串ST中，当存储器单元邻近于串选择晶体管SST时，存储器单元的高度增加。邻近于第二串选择晶体管SST1的存储器单元MC4相对于衬底的高度可为5。
同一行中的存储器单元串ST可共享串选择线SSL。不同行中的存储器单元串ST可分别连接至不同的串选择线。包括在同一行中的存储器单元串ST中的具有相同高度的存储器单元可共享字线WL。在相同的高度，不同行中的存储器单元串ST的字线WL共同地连接。连接至相同高度的多行中的存储器单元串的字线可在存储器块的一侧的端部彼此连接。此外，连接至相同高度的多行中的存储器单元串的字线可在存储器块的两侧的端部彼此连接。
同一行中的存储器单元串ST可共享地选择线GSL。不同行中的存储器单元串ST可共享地选择线GSL。例如，存储器单元串ST11至ST13、ST21至ST23和ST31至ST33可共同地连接至地选择线GSL。此外，与串选择线相似，存储器单元串ST可以行为单位连接至分离的地选择线GSL。公共源极线CSL可共同地连接至各个存储器单元串ST。
相同高度的字线WL可共同地连接。当选择特定字线WL时，可选择连接至所述特定字线WL的所有存储器单元串ST。
不同行中的存储器单元串ST可连接至不同的串选择线SSL。通过在第一串选择线SSL10至SSL12和第二串选择线SSL20至SSL22中选择对应的第一串选择线和第二串选择线，连接至相同的字线WL的存储器单元串ST中的未选择的行中的存储器单元串ST可与对应的位线分离。此外，可通过选择位线BL0至BL2以列为单位在选择的行中选择存储器单元串ST。
在示例实施例中，在编程操作期间，可将编程电压或编程验证电压施加至选择的行中的选择的字线。
图5是详细地描述根据示例实施例的页缓冲器的示图。
页缓冲器单元135可包括多个页缓冲器，并且图5示出了所述多个页缓冲器中的一个。
在读操作或编程验证操作期间，可感测到存储在存储器单元中的数据或者存储器单元的阈电压。页缓冲器131可包括用于存储感测的结果的感测锁存器(S-Latch)1311。此外，在编程运行操作期间，可利用感测锁存器1311来将编程位线电压Vprogram_BL或者编程抑制电压Vinhibit施加至位线。
页缓冲器131可包括用于在编程操作期间改进编程阈电压分布的力锁存器(F-Latch)1312。在编程操作期间，力锁存器1312的值可根据存储器单元的阈电压而改变，并且在编程运行期间，位线的电压可根据力锁存器1312的值而变化。下面将更详细地描述这一点。
页缓冲器131可包括用于在编程操作期间存储从外部输入的程序数据的高位锁存器(M-Latch)1313、低位锁存器(L-Latch)1314和高速缓存锁存器(C-Latch)1315。当在一个存储器单元中编程3比特数据时，页缓冲器131可利用高位锁存器1313、低位锁存器1314和高速缓存锁存器1315存储从外部输入的3比特程序数据。在完成存储器单元的编程之前，高位锁存器1313、低位锁存器1314和高速缓存锁存器1315可保持存储的程序数据。此外，高速缓存锁存器1315可从感测锁存器1311接收在读操作期间从存储器单元中读的数据，并且可通过数据输出线Data-out将该数据输出至页缓冲器131的外部。高位锁存器1313、低位锁存器1314和高速缓存锁存器1315通常被称作数据锁存器。
页缓冲器131可包括控制位线BL与感测锁存器1311和数据锁存器1313至1315之间的连接的关断晶体管1316。通过位线关断信号BLSHF控制关断晶体管1316。例如，当从存储器单元读数据时或者如果从存储器单元读数据，将关断晶体管1316导通，以将位线与感测锁存器1311电连接。此外，关断晶体管1316可将存储在感测锁存器1311中的数据发送至高速缓存锁存器1315，或者关断晶体管1316可响应于存储在高速缓存锁存器1315中的数据被发送至力锁存器1312而截止。
图6是详细地描述根据示例实施例的页缓冲器的示图。
参照图6，页缓冲器131可额外包括挂起-恢复锁存器(SR-Latch)1317。例如，当在一个存储器单元中执行编程3比特数据的操作时，页缓冲器131可利用高位锁存器1313、低位锁存器1314和高速缓存锁存器1315存储3比特程序数据。此外，为了改进编程阈电压分布，页缓冲器131可存储关于对应于力锁存器1312的存储器单元的编程阈电压的信息。
当非易失性存储器装置100在编程操作期间进入挂起状态时或者如果非易失性存储器装置100在编程操作期间进入挂起状态，首先，可将存储在高速缓存锁存器1315中的程序数据发送至挂起-恢复锁存器1317，然后可使高速缓存锁存器1315变得可用。然后，执行请求的读操作，并且感测锁存器1311读取并存储被存储在对其执行了请求的读操作的存储器单元中的数据。可将存储在感测锁存器1311中的读取的数据发送至高速缓存锁存器1315，并且可通过数据输出线Data-out将其输出至外部。在完成数据的输出之后，可再次将存储在挂起-恢复锁存器1317中的程序数据发送至高速缓存锁存器1315，并且可恢复挂起的编程操作。
图7是描述在编程操作期间根据存储器单元的阈电压的页缓冲器锁存值的示图。
图7示出了当在一个存储器单元中编程3比特数据时根据存储器单元的阈电压和程序数据的包括在页缓冲器131中的各锁存器的值。以上是用于描述根据示例实施例的编程操作的示例，并且本发明构思不限于此。
首先，将从外部输入的3比特程序数据分别以1比特存储在高位锁存器(M-Latch)1313、低位锁存器(L-Latch)1314和高速缓存锁存器(C-Latch)1315中。例如，当程序数据为“110”时，目标编程阈电压区为P1，并且可将“1”存储在高位锁存器1313中，可将“1”存储在低位锁存器1314中，并且可将“0”存储在高速缓存锁存器1315中。
高位锁存器(M-Latch)1313、低位锁存器(L-Latch)1314和高速缓存锁存器(C-Latch)1315的值在存储器单元的阈电压进入目标区之前可保持为从外部输入的程序数据值，并且当存储器单元的阈电压进入目标区时可全部改变为值“1”。例如，在程序数据为“110”的情况下，当存储器单元的阈电压进入第一区或者第二区时，高位锁存器(M-Latch)1313、低位锁存器(L-Latch)1314和高速缓存锁存器(C-Latch)1315的值可保持为原始程序数据值“110”。当存储器单元的阈电压进入第三区时，高位锁存器(M-Latch)1313、低位锁存器(L-Latch)1314和高速缓存锁存器(C-Latch)1315的所有值可改变为“1”。
力锁存器(F-Latch)1312存储力数据。在将力数据初始设置为“1”之后，并且当存储器单元的阈电压进入未达到目标区的特定(或者可替换地，预定)区时，力数据可反转为“0”。例如，当程序数据为“110”时，当存储器单元的阈电压进入第二区时，力锁存器1312的值可从“1”反转为“0”。通过利用力数据，可在编程运行操作期间控制位线的电压，并且编程分布可形成为更窄。下面将详细地描述这一点。
图7示出了用于一种编程状态P1的第一区至第三区，但是可基于针对另一编程状态的目标区划分第一区至第三区。
图8是描述包括多个编程循环的编程操作的示图。
图8表示了当在一个存储器单元中编程3比特程序数据时的编程操作作为示例。编程操作可包括多个编程循环1N至21N，并且每个编程循环可包括编程运行操作和编程验证操作。如果非易失性存储器100的单元构造为每单元存储三个(3)比特，则编程状态的数量为包括编程状态P1至编程状态P7的总共7个，如图7所示。编程验证操作可包括对应于编程状态P1的P1编程验证操作至对应于编程状态P7的P7编程验证操作中的一个或多个。
根据所述多个编程循环的处理，存储器单元逐个编程通过。编程通过(programpass)可对应于进入目标阈电压区的存储器单元。参照图8，以具有最低目标阈电压的编程状态P1为目标的所有存储器单元可在编程循环7N中编程通过。例如，从编程循环8N开始，不存在页缓冲器131的例如高位锁存器(M-Latch)1313、低位锁存器(L-Latch)1314和高速缓存锁存器(C-Latch)1315的数据锁存器存储对应于编程状态P1的“110”的情况。对应于编程状态P1的高位锁存器(M-Latch)1313、低位锁存器(L-Latch)1314和高速缓存锁存器(C-Latch)1315所有值可改变为“1”。
在具有最高目标阈电压区的编程状态P7编程通过之后，编程操作最终终止。
图9是描述在编程操作期间的字线和位线的电压的示图。
如上所述，每个编程循环可包括编程运行操作和编程验证操作，并且编程验证操作可包括对应于编程状态P1的P1编程验证操作至对应于编程状态P7的P7编程验证操作中的一个或多个。此外，通常，在P1编程验证操作至P7编程验证操作期间施加至选择的字线的编程验证电压的大小可不同，或者彼此不同。
当执行第(N-1)次循环的编程运行操作时，可将编程电压VPGM施加至选择的字线Sel.WL。因此，当选择的存储器单元的阈电压存在于第一区中时(见图7)，高位锁存器(M-Latch)1313、低位锁存器(L-Latch)1314和高速缓存锁存器(C-Latch)1315可保持初始程序数据而不改变，并且力锁存器1312的值可为“1”。结果，可将编程位线电压Vprogram_BL施加至位线。编程位线电压Vprogram_BL可通常为地电压。此外，在编程运行操作之后，执行编程验证操作，并且编程验证操作可包括P1编程验证操作至P7编程验证操作中的一个或多个，并且可将具有一个或多个大小的编程验证电压VFY施加至选择的字线。
在第N次循环的编程运行操作期间，可将比第(N-1)次循环的电压高ISPP的电压(VPGM+ISPP)施加至选择的字线Sel.WL。通常，将在编程循环进行时均匀地增大施加至选择的字线的编程电压的编程方法称作增量步进脉冲编程方法。此外，当选择的存储器单元的阈电压存在于第二区中时(见图7)，力锁存器1312的值可为例如相对于初始值反转的值“0”，结果，可将编程力电压(program force voltage)VFORCE施加至连接至选择的存储器单元的位线。编程力电压VFORCE可高于地电压并且低于编程抑制电压Vinhibit。可利用编程力电压将编程阈电压分布的大小控制为较窄。
在第(N+1)次循环中的编程运行操作期间，通过增量步进脉冲编程方法，可将比第N次循环的电压高ISPP的电压(VPGM+2ISPP)施加至选择的字线Sel.WL。此外，当在第三区中存在选择的存储器单元的阈电压时(见图7)，对应于选择的存储器单元的页缓冲器131的所有数据锁存器可具有值“1”，结果，可将编程抑制电压Vinhibit施加至连接至选择的存储器单元的位线。编程抑制电压Vinhibit通常为内电源电压VCC。
图10是描述现有技术中在编程操作期间的挂起-恢复操作的示图。
当在第N次循环的编程运行操作期间输入挂起命令时，在完成了当前执行的编程运行操作之后，非易失性存储器装置100可进入挂起状态。然后，可执行请求的读操作，随后可恢复挂起的编程操作。恢复的编程操作可接着先前执行的第N次循环的编程运行操作从第N次循环的编程验证操作开始。
因此，与其它编程循环不同，在与其它编程循环不同的第N次循环的编程运行操作与编程验证操作之间产生了由请求的读操作的执行所导致的时间间隔。在该时间间隔期间，可产生电荷丢失现象，其中存在于存储器单元的浮栅或电荷俘获层中的电荷被释放至外部，并且存储器单元的阈电压可降低。
例如，当存储器单元的阈电压通过第N次循环的编程运行操作基本上进入图7的第三区，并且在编程执行之后立即执行编程验证操作而没有挂起-恢复操作时，可确定存储器单元编程通过。然而，当非易失性存储器装置100通过挂起命令在编程运行操作之后进入编程挂起操作时，在挂起与恢复之间的时间，通过电荷丢失现象，存储器单元的阈电压可降至第二区。因此，通过在编程恢复之后执行的编程验证操作，会将阈电压确定为第二区。结果，在第(N+1)次循环中再次对对应的存储器单元执行编程运行操作，并且阈电压会形成为高于目标。
图11A是描述现有技术中通过挂起-恢复操作编程阈电压分布变差的示图。
如图11A中的虚线所示，编程阈电压分布可通过过编程(over program)扩宽至右侧。编程阈电压分布的变差在3D闪速存储器装置中可更严重，其中在存储器单元中应用电荷俘获层而非浮栅作为用于存储电荷的空间。此外，在编程操作结束之后的读操作执行过程期间编程阈电压分布的变差可导致读故障，从而降低了闪速存储器装置的可靠性。
图11B是描述现有技术中在编程操作期间在通过P2之后通过挂起-恢复操作的编程阈电压分布变差的示图。
如图11B所示，P1和P2中的编程阈电压分布不受挂起-恢复操作影响。然而，在通过P2之后，P3、P4、P5、P6和P7中的编程阈电压分布通过挂起-恢复操作扩宽至右侧。将编程阈电压分布扩宽至右侧的程度可为P3＞P4＞P5＞P6＞P7。因此，在P5、P6和P7中将编程阈电压分布扩宽至右侧的程度可基本上相同。
图12是描述根据示例实施例的在编程操作期间的挂起-恢复操作的示图。
如图12所示，当在第N次循环的编程运行操作期间输入挂起命令时，非易失性存储器装置100可至多在完成第N次循环的编程验证操作之后进入挂起状态，而不是在完成编程运行操作之后立即进入挂起状态。例如，在P1编程验证操作至P7编程验证操作当中指明要在第N次循环执行的所有编程验证操作完成之后，非易失性存储器装置100可进入挂起状态。
可在非易失性存储器装置100进入挂起状态之后执行请求的读操作，并且在读操作终止之后，可恢复挂起的编程操作。恢复的编程操作可从第(N+1)次循环的编程运行操作开始，并且施加至选择的字线的编程电压可为比第N次循环的编程电压高ISPP的VPGM+2ISPP。
在进入挂起状态之后的读操作的执行过程期间，如参照图6的描述，首先可将存储在高速缓存锁存器1315中的程序数据发送至挂起-恢复锁存器1317，并且可将对其执行了读操作的存储器单元的数据暂时存储在感测锁存器1311中，并且随后可将其发送至高速缓存锁存器1315并可将其输出至外部。然后，可再次将发送至挂起-恢复锁存器1317的程序数据发送至高速缓存锁存器1315，并且可恢复挂起的编程操作。
图13和图14是用于描述根据示例实施例的在编程操作期间的挂起-恢复操作的示图。
参照图13，当在第N次循环的编程运行操作期间输入挂起命令时，非易失性存储器装置100可在完成编程运行操作之后立即进入挂起状态而不执行编程验证操作。可在进入挂起状态之后执行请求的读操作，并且在读操作的执行完成之后恢复挂起的编程操作。因此，恢复的编程操作可从第N次循环的编程验证操作开始。因此，需要考虑参照图10和图11描述的编程阈电压分布变差的问题。因此，在第(N+1)次循环的编程运行操作期间施加至选择的字线的编程电压可通过与第N次循环的编程电压相同的电压(VPGM+ISPP)或者更大的电压来施加。即使存储器单元的阈电压由于在挂起与恢复之间的时间间隔期间的电荷损失而降低，编程电压也不增大，从而编程阈电压分布可不变差。
此外，参照图14，与图13不同的是，在第(N+1)次循环中可施加比第N次循环中的编程电压(VPGM+ISPP)高V1的电压(VPGM+ISPP+V1)。V1可以是小于ISPP的值，并且可为不会引起或导致参照图10和图11描述的编程阈电压分布变差的值。然后，可通过在第(N+2)次循环中施加比第(N+1)次循环的编程电压(VPGM+ISPP+V1)高ISPP的电压(VPGM+2ISPP+V1)执行编程运行操作。或者，可通过在第(N+2)次循环中施加比第(N+1)次循环的编程电压(VPGM+ISPP+V1)高V1'的电压(VPGM+ISPP+V1+V1')执行编程运行操作。在这种情况下，V1'可小于V1。
图15是描述根据示例实施例的在编程操作期间用于挂起-恢复操作的页缓冲器的操作的示图。
如图5所示，当页缓冲器131不包括图6所示的分离的挂起-恢复锁存器1317时，期望在进入挂起状态以后使力锁存器1312、高位锁存器1313、低位锁存器1314和高速缓存锁存器1315中的任一个针对请求的读操作的执行变得可用。作为示例，将参照图15描述利用力锁存器1312的方法。
首先，当执行编程时，将程序数据存储在高位锁存器1313、低位锁存器1314和高速缓存锁存器1315中，并且将确定在编程运行操作期间是否将编程力电压VFORCE施加至位线的力数据存储在力锁存器1312中。
当输入挂起命令时，将存储在力锁存器1312中的力数据擦除，并且将存储在高速缓存锁存器1315中的程序数据发送至力锁存器1312，以使得高速缓存锁存器1315处于可用状态。
然后，非易失性存储器装置100进入挂起并且执行请求的读操作。在读操作期间，将存储在存储器单元中的数据临时存储在感测锁存器1311中并且随后通过高速缓存锁存器1315将其输出至外部。
当在请求的读操作终止之后恢复编程操作时，可将在执行读操作之前已从高速缓存锁存器1315发送至力锁存器1312的程序数据再次发送至高速缓存锁存器1315，并且可通过编程验证操作或者通过初始验证操作还原力锁存器1312的力数据。
例如，在图13和图14的情况下，编程恢复从第N次循环的编程验证操作开始，并且在这种情况下，力锁存器1312的力数据可再次还原。然后，在第(N+1)次循环的编程运行操作期间可以根据力锁存器1312的力数据控制编程位线电压。
图16和图17是描述根据示例实施例的在编程操作期间的挂起-恢复操作的示图。
参照图16，当在第N次循环的编程运行操作中输入挂起命令时，非易失性存储器装置100可在完成编程运行操作之后并不立即进入挂起状态，并且非易失性存储器装置100可至多在完成第N次循环的编程验证操作之后进入挂起。
然后，执行请求的读操作，因此，可通过利用力锁存器1312执行请求的读操作，如参照图15的描述。例如，在执行请求的读操作之前，擦除力锁存器1312的力数据，并且可将存储在高速缓存锁存器1315中的程序数据发送至力锁存器1312，以使得高速缓存锁存器1315处于可用状态。请求的读操作将读数据暂时存储在感测锁存器1311中，随后通过高速缓存锁存器1315将数据输出至外部。在执行请求的读操作之后，可将存储在力锁存器1312中的程序数据再次发送至高速缓存锁存器1315。
然后，恢复编程操作，因此，恢复的编程操作可从第(N+1)次循环的编程运行操作开始。因此，可在力锁存器1312的力数据未还原的状态下执行第(N+1)次循环的编程运行操作。在这种情况下，当在第(N+1)次循环的编程运行操作期间将比第N次循环的编程电压高ISPP的(例如，VPGM+2ISPP)编程电压施加至选择的字线时，编程阈电压分布可变差。因此，可通过在第(N+1)次循环中施加与第N次循环的编程电压相同的编程电压VPGM+ISPP来执行编程运行操作，并且在第(N+1)次循环的编程验证操作期间可恢复力锁存器1312的力数据。然后，当执行第(N+2)次循环的编程运行时，可通过施加比前一次循环的编程电压高ISPP的编程电压(VPGM+2ISPP)来执行编程运行操作。结果，可降低编程阈电压分布变差的可能性。
此外，如图17所示，当执行第(N+1)次循环的编程运行操作时，也可将通过与第N次循环的编程电压相比将编程电压增大V2获得的编程电压(VPGM+ISPP+V2)施加至选择的字线。可确定V2的大小为小于ISPP的大小，通过V2，编程阈电压分布不变差。
图18是描述根据示例实施例的在编程操作期间的挂起-恢复操作的示图。
参照图18，当在第N次循环的编程运行操作期间输入挂起命令时，非易失性存储器装置100可至多在完成第N次循环的编程验证操作之后进入挂起。在进入挂起状态之后执行请求的读操作，并且在这种情况下，可通过利用力锁存器1312和高速缓存锁存器1315执行请求的读操作，如参照图15的描述。
在完成请求的读操作之后，恢复的编程操作可从初始验证操作开始。针对读操作擦除的力锁存器1312的力数据可在初始验证操作中还原。然后，执行第(N+1)次循环的编程运行操作，并且在这种情况下，编程电压可使用比第N次循环的编程电压高ISPP的编程电压VPGM+2ISPP。此外，在第(N+1)次循环的编程运行操作期间也可利用力锁存器1312的还原的力数据控制位线电压。结果，可降低编程阈电压分布变差的可能性。
图19是描述根据示例实施例的在编程操作期间的挂起-恢复操作的示图。
上述几个示例实施例可组合和应用。图19表示组合的示例。首先，当在第(N-1)次循环的编程运行操作中输入挂起命令时，非易失性存储器装置100可在编程运行操作终止之后立即进入挂起，如图13所示。在进入挂起状态之后执行请求的读操作，并且在读操作的执行完成之后恢复编程操作。恢复的编程操作可从第(N-1)次循环的编程验证操作开始。此外，在第(N-1)次循环的编程验证操作中可恢复力锁存器1312的力数据。然后，在第N次循环的编程运行操作中，可施加与在第(N-1)次循环中的编程电压VPGM相同的电压，如图13所示。
第N次循环的编程运行操作终止，并且编程验证操作开始。作为示例，假设第N次循环的编程验证操作包括P1编程验证操作、P2编程验证操作和P3编程验证操作，并且当在P1编程验证操作期间输入挂起命令时，非易失性存储器装置100在P1编程验证操作完成之后不立即进入挂起，但是非易失性存储器装置100在完成P2编程验证操作和P3编程验证操作之后可进入挂起。然后，通过利用擦除力锁存器1312的力数据的方法执行请求的读操作，并且在完成读操作之后恢复编程操作。恢复的编程操作可从初始验证操作开始。可在初始验证操作中还原力锁存器1312的力数据。然后，在第(N+1)次循环的编程运行操作中，可施加比第N次循环的编程电压高ISPP的电压(VPGM+ISPP)，如图18所示。
图20是描述根据示例实施例的根据编程操作期间的存储器单元的阈电压的页缓冲器锁存值的示图。此外，图21是描述根据示例实施例的在编程操作期间用于挂起-恢复操作的页缓冲器的操作的示图。
如参照图8的描述，存储器单元在所述多个编程循环进行的同时按次序编程通过。在这种情况下，当以编程状态P1为目标的存储器单元至以编程状态P4为目标的存储器单元全部编程通过时，剩下还未编程通过的以编程状态P5至P7为目标的存储器单元。例如，仅这三个编程状态为未编程通过状态。在这种情况下，用3个比特表达的现有程序数据可通过减少1个比特用2个比特表达。例如，擦除状态E和编程状态P1至P4可表达为“11”，而编程状态P5可表达为“01”，编程状态P6可表达为“00”，并且编程状态P7可表达为“10”。因此，程序数据可用2个比特表达，从而数据锁存器之一可处于可用状态。图20的情况是编程状态P1至编程状态P4的编程通过之后的情况，高速缓存锁存器1315处于可用。
如上所述，当编程状态P1至P4编程通过，随后高速缓存锁存器1315处于可用时，可使用可用的高速缓存锁存器1315，而不用在进入挂起状态之后在读操作中擦除力锁存器1312的力数据。在这种情况下，非易失性存储器装置100可立即进入第(N+1)次循环的编程运行操作，而不用当编程操作恢复时执行参照图18描述的初始验证操作，并且与执行初始验证操作的情况相比可改进程序性能。
因此，在编程状态P1至编程状态P4编程通过之前，编程恢复操作可从初始验证操作开始，如图18所示，并且在编程状态P1至编程状态P4编程通过之后，编程恢复操作可立即从第(N+1)次循环的编程运行操作开始，而不用初始验证操作。
根据示例实施例，可以针对每个编程循环执行挂起-恢复操作，并且可降低编程阈电压分布变差的可能性。
图22是描述存储器系统的示图。
参照图22，存储器系统1000可包括非易失性存储器装置100和存储器控制器200。非易失性存储器装置100与前述非易失性存储器装置100相同，因此，将省略对其的详细描述。
存储器控制器200根据外部(例如，主机)的请求控制非易失性存储器装置100。在示例实施例中，存储器控制器200可将命令和地址应用于非易失性存储器装置100，并且控制读操作、编程操作和擦除操作。
存储器控制器200可连接在非易失性存储器装置100与主机之间。存储器控制器200可驱动用于控制非易失性存储器装置100的固件。存储器控制器200可包括错误校正电路(ECC)210、缓冲器220、中央处理单元(CPU)230、主机接口240、ROM 250和存储器接口260。
中央处理单元230控制存储器控制器200的整体操作。缓冲器220可用作中央处理单元230的操作存储器。当主机作出写请求时，可将从主机输入的数据暂时存储在缓冲器220中。此外，当主机请求读时，可将从非易失性存储器装置100读取的数据暂时存储在缓冲器220中。当作出写请求时，错误校正电路210利用错误校正码对存储在缓冲器220中的数据编码。例如，将编码的数据和赋予编码的数据上的奇偶校验数据存储在包括在非易失性存储器装置100中的存储器单元阵列中。同时，当作出读请求时，错误校正电路210可利用错误校正码值对从非易失性存储器装置100读取的数据解码。ROM 250可存储驱动存储器控制器200所需的数据。
主机接口240包括用于在主机与存储器控制器200之间执行数据交换的协议。
存储器接口260将非易失性存储器装置100与存储器控制器200接合。
存储器控制器200和非易失性存储器装置100可在例如印刷电路板的公共衬底上连接。
虽然结合目前被看作实际示例实施例的实施例描述了本发明，但是应该理解，本发明构思不限于公开的实施例，而是相反，其旨在覆盖在权利要求的精神和范围内包括的各种修改形式和等同布置方式。

Claims (18)

1.一种非易失性存储器装置，包括：
存储器单元阵列，其包括连接至多条字线和多条位线的多个存储器单元；
行解码器，其构造为选择性地控制所述多条字线；
页缓冲器，其包括分别对应于所述多条位线的多个锁存器；以及
控制电路，其构造为响应于在所述多个存储器单元的编程操作的编程循环的运行操作期间产生的挂起请求，在所述编程循环的验证操作终止之后，控制所述非易失性存储器装置进入挂起状态，并且构造为响应于编程操作在进入挂起状态之后被恢复，控制执行初始验证操作，所述初始验证操作在所述编程操作的编程循环之前被执行。
2.根据权利要求1所述的非易失性存储器装置，其中，所述页缓冲器包括：
存储力数据的力锁存器；以及
存储程序数据的数据锁存器，并且
响应于进入挂起状态，所述非易失性存储器装置构造为：擦除存储在所述力锁存器中的力数据，并且将存储在所述数据锁存器中的高速缓存锁存器中的程序数据发送至所述力锁存器。
3.根据权利要求2所述的非易失性存储器装置，其中，所述非易失性存储器装置构造为：响应于编程操作在进入挂起状态之后被恢复，通过所述初始验证操作还原所述力锁存器中的擦除的力数据。
4.根据权利要求1所述的非易失性存储器装置，其中，
响应于在第一编程循环至第m编程循环之间产生的挂起请求，所述控制电路构造为：响应于编程操作在进入挂起状态之后被恢复，控制执行所述初始验证操作，并且
响应于在第m编程循环之后的编程循环中产生的挂起请求，所述控制电路构造为：响应于编程操作在进入挂起状态之后被恢复，控制执行针对其产生了挂起请求的下一编程循环的运行操作，并且其中，m是大于或等于2的自然数。
5.根据权利要求4所述的非易失性存储器装置，其中，所述页缓冲器包括：
力锁存器，其构造为存储力数据；以及
数据锁存器，其构造为存储n比特程序数据，其中
在第m编程循环之后剩余的编程阶段的数量是利用n-1个比特的程序数据可表达的数量，
所述非易失性存储器装置构造为：响应于进入挂起状态，将力数据存储在数据锁存器之一中，并且
n是等于或大于2的自然数。
6.根据权利要求4所述的非易失性存储器装置，其中，所述页缓冲器包括：
存储力数据的力锁存器；以及
存储程序数据的数据锁存器，并且
响应于在第一编程循环至第m编程循环之间产生的挂起请求，在进入挂起状态之后，所述非易失性存储器装置构造为擦除存储在所述力锁存器中的力数据，所述非易失性存储器装置构造为将存储在数据锁存器中的高速缓存锁存器中的程序数据发送至所述力锁存器，并且所述非易失性存储器装置构造为：响应于编程操作在进入挂起状态之后被恢复，通过所述初始验证操作还原所述力锁存器中的擦除的力数据。
7.根据权利要求1所述的非易失性存储器装置，其中，所述存储器单元阵列包括：
多个存储器单元串，所述存储器单元串包括多个存储器单元，所述多个存储器单元相对于衬底在竖直方向上堆叠。
8.一种非易失性存储器装置，包括：
存储器单元阵列，其包括连接至多条字线和多条位线的多个存储器单元；
行解码器，其构造为选择性地控制所述多条字线；
页缓冲器，其包括分别对应于所述多条位线的多个锁存器；以及
控制电路，其构造为响应于在所述多个存储器单元的编程操作的编程循环的运行操作期间产生的挂起请求，在所述编程循环的验证操作完成之后，控制所述非易失性存储器装置进入挂起状态，并且构造为响应于编程操作在进入挂起状态之后被恢复，控制编程操作的下一循环的运行操作，其中，所述页缓冲器包括：
挂起-恢复锁存器；
存储力数据的力锁存器；以及
存储程序数据的数据锁存器，其中，
响应于进入挂起状态，所述非易失性存储器装置构造为：将存储在数据锁存器中的高速缓存锁存器中的程序数据发送至挂起-恢复锁存器。
9.根据权利要求8所述的非易失性存储器装置，其中，所述非易失性存储器装置构造为存储对应于数据锁存器中的感测锁存器的存储器单元的数据，以通过所述高速缓存锁存器输出存储在所述感测锁存器中的数据，并且将存储在挂起-恢复锁存器中的程序数据发送至所述高速缓存锁存器。
10.一种非易失性存储器装置，包括：
存储器单元阵列，其包括连接至多条字线和多条位线的多个存储器单元；
行解码器，其构造为选择性地控制所述多条字线；
页缓冲器，其包括分别对应于所述多条位线的多个锁存器；以及
控制电路，其构造为：响应于在编程操作的第N编程循环的运行操作期间产生的挂起请求，控制所述非易失性存储器装置在完成所述运行操作之后进入挂起状态，所述控制电路构造为：响应于编程操作在进入挂起状态之后被恢复，控制执行第N编程循环的验证操作，并且所述控制电路构造为：控制第N+1编程循环的编程电压与第N+2编程循环的编程电压之间的差小于第N编程循环的编程电压与第N+1编程循环的编程电压之间的差，其中N是自然数。
11.根据权利要求10所述的非易失性存储器装置，其中，第N+1编程循环的编程电压与第N编程循环的编程电压相同。
12.根据权利要求11所述的非易失性存储器装置，其中，所述页缓冲器包括：
力锁存器，其构造为存储力数据；以及
数据锁存器，其构造为存储程序数据，并且
响应于进入挂起状态，所述非易失性存储器装置构造为：擦除存储在所述力锁存器中的力数据，并且所述控制电路构造为：将存储在数据锁存器中的高速缓存锁存器中的程序数据发送至力锁存器。
13.根据权利要求12所述的非易失性存储器装置，其中，
所述非易失性存储器装置构造为：响应于编程操作在进入挂起状态之后被恢复，通过第N编程循环的验证操作还原所述力锁存器中的擦除的力数据。
14.根据权利要求10所述的非易失性存储器装置，其中，所述存储器单元阵列包括多个存储器单元串，所述存储器单元串包括多个存储器单元，所述多个存储器单元相对于衬底在竖直方向上堆叠。
15.一种存储器系统，包括：
非易失性存储器装置，其包括存储器单元的第一块和存储器单元的第二块，所述非易失性存储器装置构造为：在编程循环的验证操作终止之后进入挂起状态，所述非易失性存储器装置响应于在针对存储器单元的第一块的编程操作的运行操作期间产生的挂起请求而进入挂起状态，并且构造为响应于编程操作在进入挂起状态之后被恢复，控制执行初始验证操作，所述初始验证操作在所述编程操作的编程循环之前被执行；以及
存储器控制器，其构造为控制非易失性存储器装置。
16.根据权利要求15所述的存储器系统，其中，所述存储器控制器包括：
中央处理单元，其构造为控制所述存储器控制器的整体操作；
缓冲器，其构造为暂时存储从主机输入的数据；以及
错误校正电路，其构造为通过利用错误校正码来解码来自所述非易失性存储器装置的数据。
17.根据权利要求15所述的存储器系统，其中，
所述非易失性存储器装置构造为响应于针对存储器单元的第二块的读请求进入挂起状态。
18.根据权利要求15所述的存储器系统，其中，所述非易失性存储器装置构造为给每存储器单元存储多个比特。
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