KR20230073066A - 선택 워드 라인과 인접한 워드 라인들에 개별적으로 전압들을 인가하는 메모리 장치 및 이의 동작 방법 - Google Patents

Abstract

본 개시의 실시 예에 따른 메모리 장치는 기판에 수직한 방향으로 연속적으로 배열된 제1 인접 워드 라인, 선택 워드 라인, 및 제2 인접 워드 라인들을 포함하는 메모리 블록, 및 어드레스 디코딩 회로를 포함하되, 어드레스 디코딩 회로는, 상기 선택 워드 라인을 셋업하는 동안 상기 제1 인접 워드 라인에 제1 프리-셋업 전압을 인가한 후에, 상기 제1 프리-셋업 전압보다 높은 제1 셋업 전압을 인가하고, 그리고 상기 제2 인접 워드 라인에 제2 프리-셋업 전압을 인가한 후에, 상기 제2 프리-셋업 전압보다 높은 제2 셋업 전압을 인가하도록 구성되고, 상기 제1 프리-셋업 전압은 상기 제2 프리-셋업 전압보다 높은 메모리 장치.

Description

선택 워드 라인과 인접한 워드 라인들에 개별적으로 전압들을 인가하는 메모리 장치 및 이의 동작 방법{MEMORY DEVICE FOR INDIVIDUALLY APPLYING VOLTAGES TO WORD LINES ADJACENT TO A SELECTED WORD LINE, AND METHOD OF OPERATING THE SAME}

본 개시는 메모리 장치에 관한 것으로, 좀 더 상세하게는 선택 워드 라인과 인접한 워드 라인들에 개별적으로 전압들을 인가하는 메모리 장치에 관한 것이다.

반도체 메모리는 SRAM, DRAM 등과 같이 전원 공급이 차단되면 저장하고 있던 데이터가 소멸되는 휘발성 메모리 장치 및 플래시 메모리 장치, PRAM, MRAM, RRAM, FRAM 등과 같이 전원 공급이 차단되어도 저장하고 있던 데이터를 유지하는 불휘발성 메모리 장치로 구분된다.

3차원 반도체 메모리 장치는 집적도를 향상시키기 위해 메모리 셀들을 기판에 수직인 방향으로 적층하여 셀 스트링을 구성할 수 있다. 다만, 3차원 반도체 메모리 장치의 집적도가 향상됨에 따라, 하나의 메모리 블록에 연결된 워드 라인들의 개수가 증가하고 있다. 다수의 워드 라인들을 프로그램 시, 신뢰성을 유지하면서 프로그램 동작 속도를 감소시키는 방법이 필요하다.

본 개시의 목적은 선택 워드 라인과 인접한 워드 라인들에 개별적으로 전압들을 인가하는 메모리 장치, 및 이의 동작 방법을 제공하는 데 있다.

본 개시의 실시 예에 따른 메모리 장치는 기판에 수직한 방향으로 연속적으로 배열된 제1 인접 워드 라인, 선택 워드 라인, 및 제2 인접 워드 라인들을 포함하는 메모리 블록, 및 어드레스 디코딩 회로를 포함하되, 상기 어드레스 디코딩 회로는, 상기 선택 워드 라인을 셋업하는 제1 셋업 구간 동안, 상기 제1 인접 워드 라인에 제1 프리-셋업 전압을 인가한 후에, 상기 제1 프리-셋업 전압보다 높은 제1 셋업 전압을 인가하고, 그리고 상기 제2 인접 워드 라인에 제2 프리-셋업 전압을 인가한 후에, 상기 제2 프리-셋업 전압보다 높은 제2 셋업 전압을 인가하도록 구성되고, 상기 제1 프리-셋업 전압은 상기 제2 프리-셋업 전압보다 높다.

본 개시의 실시 예에 따른 메모리 장치는 기판에 수직한 방향으로 연속적으로 배열된 제1 인접 워드 라인, 선택 워드 라인, 및 제2 인접 워드 라인들을 포함하고, 상기 메모리 장치의 동작하는 방법은 상기 선택 워드 라인을 셋업하는 제1 셋업 구간 동안, 상기 제1 인접 워드 라인에 제1 프리-셋업 전압을 인가하는 단계, 상기 제1 셋업 구간 동안, 상기 제2 인접 워드 라인에 제2 프리-셋업 전압을 인가하는 단계, 상기 제1 셋업 구간 동안, 상기 제1 인접 워드 라인에 제1 프리-셋업 전압을 인가한 후에, 상기 제1 프리-셋업 전압보다 높은 제1 셋업 전압을 인가하는 단계, 및 상기 제1 셋업 구간 동안, 상기 제2 인접 워드 라인에 제2 프리-셋업 전압을 인가한 후에, 상기 제2 프리-셋업 전압보다 높은 제2 셋업 전압을 인가하는 단계를 포함하되, 상기 제1 프리-셋업 전압은 상기 제2 프리-셋업 전압보다 높다.

본 개시의 실시 예에 따른 메모리 장치는 기판에 수직한 방향으로 연속적으로 배열된 제1 인접 워드 라인, 선택 워드 라인, 및 제2 인접 워드 라인들을 포함하는 메모리 블록, 및 어드레스 디코딩 회로를 포함하되, 상기 어드레스 디코딩 회로는 시작 시점 및 종료 시점 사이의 구간 동안, 상기 선택 워드 라인을 셋업하고, 상기 시작 시점 및 제1 시점 사이의 구간 동안, 상기 제1 인접 워드 라인에 제1 프리-셋업 전압을 인가하고, 상기 제1 시점 및 상기 종료 시점 사이의 구간 동안, 상기 선택 워드 라인에 상기 제1 프리-셋업 전압보다 높은 제1 셋업 전압을 인가하고, 상기 시작 시점 및 제2 시점 사이의 구간 동안, 상기 제2 인접 워드 라인에 제2 프리-셋업 전압을 인가하고, 그리고 상기 제2 시점 및 상기 종료 시점 사이의 구간 동안, 상기 제2 프리-셋업 전압보다 높은 제2 셋업 전압을 인가하도록 구성되고, 상기 제1 프리-셋업 전압은 상기 제2 프리-셋업 전압보다 높다.

본 개시의 일부 실시 예들에 따르면, 선택 워드 라인과 인접한 워드 라인들에 개별적으로 전압들을 인가하는 메모리 장치, 및 이의 동작 방법이 제공된다.

본 개시의 일부 실시 예들에 따르면, 선택 워드 라인에 인접한 상측 인접 워드 라인 및 하측 인접 워드 라인 각각에 전압들을 투-스텝으로 비-인접 워드라인을 구동함으로써 HCI(hot carrier injection)이 억제되고, 그리고 비-인접 워드라인을 개별적으로 제어함으로써 선택 워드 라인의 셋업 구간이 단축될 수 있다.

도 1은 본 개시의 실시 예에 따른 메모리 장치의 블록도이다.
도 2는 도 1의 메모리 셀 어레이에 포함된 복수의 메모리 블록들 중 제1 메모리 블록을 보여주는 회로도이다.
도 3은 본 개시의 일부 실시 예들에 따른 선택 워드 라인, 상측 인접 워드 라인, 및 하측 인접 워드 라인들에 인가되는 전압들을 설명하는 그래프이다.
도 4는 도 2의 메모리 셀들의 문턱 전압 산포도를 보여주는 그래프이다.
도 5는 본 개시의 일부 실시 예들에 따른 상측 인접 워드 라인에 인가되는 전압들을 설명하는 그래프이다.
도 6a는 본 개시의 일부 실시 예들에 따른 상측 인접 워드 라인에 전압들이 인가되는 시점들을 설명하는 그래프이다.
도 6b는 본 개시의 일부 실시 예들에 따른 하측 인접 워드 라인에 전압들이 인가되는 시점들을 설명하는 그래프이다.
도 7a는 본 개시의 일부 실시 예들에 따른 상측 인접 워드 라인에 인가되는 전압들을 설명하는 그래프이다.
도 7b는 본 개시의 일부 실시 예들에 따른 하측 인접 워드 라인에 인가되는 전압들을 설명하는 그래프이다.
도 8은 본 개시의 일부 실시 예들에 따라 메모리 장치의 동작을 설명하는 순서도이다.

이하에서, 본 개시의 기술 분야에서 통상의 지식을 가진 자가 본 개시의 실시 예들을 용이하게 실시할 수 있을 정도로, 본 개시의 실시 예들이 명확하고 상세하게 기재될 것이다. 본 발명을 설명함에 있어 전체적인 이해를 용이하게 하기 위하여 도면상의 유사한 구성요소에 대해서는 유사한 참조부호가 사용되고, 그리고 유사한 구성요소에 대해서 중복된 설명은 생략된다.

도 1은 본 발명의 실시 예에 따른 메모리 장치를 보여주는 블록도이다. 일부 실시 예들에서, 메모리 장치(100)는 낸드 플래시 메모리에 기반된 불휘발성 메모리 장치일 수 있다. 그러나 본 발명의 범위가 이에 한정되는 것은 아니며, 메모리 장치(100)는 DRAM, SRAM, PRAM, MRAM, RRAM, FRAM 등과 같은 다양한 타입의 메모리 장치들 중 하나일 수 있다.

도 1을 참조하면, 메모리 장치(100)는 메모리 셀 어레이(110), 어드레스 디코딩 회로(120), 전압 발생 회로(130), 페이지 버퍼 회로(140), 입출력 회로(150), 및 제어 로직 회로(160)를 포함할 수 있다.

메모리 셀 어레이(110)는 복수의 메모리 블록들을 포함할 수 있다. 복수의 메모리 블록들 각각은 복수의 셀 스트링들을 포함할 수 있다. 복수의 셀 스트링들 각각은 비트 라인들(BL) 및 공통 소스 라인 사이에 직렬 연결된 복수의 셀 트랜지스터들을 포함할 수 있다. 복수의 셀 트랜지스터들은 스트링 선택 라인들(SSL), 워드 라인들(WL), 및 접지 선택 라인들(GSL)과 각각 연결될 수 있다. 복수의 메모리 블록들의 구조는 도 2를 참조하여 더욱 상세하게 설명된다.

어드레스 디코딩 회로(120)는 스트링 선택 라인들(SSL), 워드 라인들(WL), 및 접지 선택 라인들(GSL)을 통해 메모리 셀 어레이(110)와 연결될 수 있다. 어드레스 디코딩 회로(120)는 외부 장치(예를 들어, 메모리 컨트롤러)로부터 어드레스(ADDR)를 수신하고, 수신된 어드레스(ADDR)를 디코딩할 수 있다. 어드레스 디코딩 회로(120)는 디코딩 결과를 기반으로 스트링 선택 라인들(SSL), 워드 라인들(WL), 및 접지 선택 라인들(GSL)의 전압을 제어할 수 있다.

좀 더 자세하게는, 어드레스 디코딩 회로(120)는 워드 라인들(WL) 중 선택 워드 라인의 셋업 구간 동안, 상측 인접 워드 라인에 제1 프리-셋업 전압을 인가한 후에, 제1 프리-셋업 전압보다 높은 제1 셋업 전압을 인가할 수 있다.

어드레스 디코딩 회로(120)는 워드 라인들(WL) 중 선택 워드 라인의 셋업 구간 동안, 하측 인접 워드 라인에 제2 프리-셋업 전압을 인가한 후에, 제2 프리-셋업 전압보다 높은 제2 셋업 전압을 인가할 수 있다. 이에 대한 보다 상세한 설명은 도 3과 함께 후술될 것이다.

선택 워드 라인은 메모리 장치의 프로그램 동작의 타겟이 되는 워드 라인일 수 있다. 상측 인접 워드 라인 및 하측 인접 워드 라인은 선택 워드 라인에 인접한 워드 라인일 수 있다. 상측 인접 워드 라인은 선택 워드 라인에 상측에 위치하는 워드 라인일 수 있다. 하측 인접 워드 라인은 선택 워드 라인에 하측에 위치하는 워드 라인일 수 있다.

선택 워드 라인의 셋업 구간은 선택 워드 라인(WL2)의 프로그램 동작 수행 전에, 선택 워드 라인(WL2)에 프로그램 동작 수행을 위해 필요한 전압을 인가하는 구간일 수 있다.

전압 발생 회로(130)는 메모리 장치(100)가 동작하는데 필요한 다양한 전압들을 생성할 수 있다. 예를 들어, 전압 발생 회로(130)는 전원 전압(VCC)을 기반으로, 복수의 프로그램 전압들, 복수의 패스 전압들, 복수의 검증 전압들, 복수의 선택 읽기 전압들, 복수의 비선택 읽기 전압들, 복수의 소거 전압들, 복수의 소거 검증 전압들 등과 같은 다양한 전압을 생성할 수 있다. 일부 실시 예들에서, 전압 발생 회로(130)는 제1 프리-셋업 전압, 제1 셋업 전압, 제2 프리-셋업 전압, 및 제2 셋업 전압을 생성할 수 있다.

페이지 버퍼 회로(140)는 비트 라인들(BL)을 통해, 메모리 셀 어레이(110)와 연결될 수 있다. 페이지 버퍼 회로(140)는 비트 라인들(BL)의 전압 변화를 감지함으로써, 메모리 셀 어레이(110)에 저장된 데이터를 읽고, 읽은 데이터를 임시 저장할 수 있다. 페이지 버퍼 회로(140)는 입출력 회로(150)로부터 데이터를 수신하고, 수신된 데이터를 기반으로 비트 라인들(BL)을 제어함으로써, 메모리 셀 어레이(110)에 데이터를 저장할 수 있다.

입출력 회로(150)는 외부 장치(예를 들어, 메모리 컨트롤러)와 데이터(DATA)를 주고 받을 수 있다. 예를 들어, 입출력 회로(150)는 외부 장치로부터 데이터(DATA)를 수신하고, 수신된 데이터(DATA)를 페이지 버퍼 회로(140)로 전달할 수 있다. 입출력 회로(150)는 페이지 버퍼 회로(140)로부터 데이터(DATA)를 수신하고, 수신된 데이터를 외부 장치로 전달할 수 있다.

제어 로직 회로(160)는 메모리 장치(100)의 제반 동작을 제어할 수 있다. 예를 들어, 제어 로직 회로(160)는 외부 장치(예를 들어, 메모리 컨트롤러)로부터 커맨드(CMD) 및 제어 신호(CTRL)를 수신하고, 수신된 신호들을 기반으로 메모리 장치(100)의 다양한 동작들(예를 들어, 프로그램 동작, 읽기 동작, 소거 동작 등)을 제어할 수 있다.

이하에서, 본 발명의 실시 예들을 용이하게 설명하기 위해, 메모리 장치(100)의 읽기 동작을 기준으로 본 발명의 실시 예들이 설명된다. 그러나 본 발명의 범위가 이에 한정되는 것은 아니며, 워드 라인 셋업 동작 또는 다른 다양한 동작 전압을 생성하는 메모리 장치(100)의 다양한 동작들(예를 들어, 프로그램 동작, 검증 동작, 소거 동작 등)에서 본 발명의 실시 예들이 적용될 수 있음이 이해될 것이다.

도 2는 도 1의 메모리 셀 어레이에 포함된 복수의 메모리 블록들 중 제1 메모리 블록을 보여주는 회로도이다. 일부 실시 예들에서, 도 1의 메모리 장치(100)는 복수의 메모리 블록들을 포함하는 플래시 메모리 장치일 수 있다.

도 2를 참조하여, 3차원 구조의 메모리 블록이 설명되나, 본 발명의 범위가 이에 한정되는 것은 아니다. 본 발명에 따른 메모리 블록은 2차원 구조의 메모리 블록의 구조를 가질 수 있다. 도 2를 참조하여 제1 메모리 블록(BLK1)이 설명되나, 본 발명의 범위가 이에 한정되는 것은 아니며, 다른 메모리 블록들 각각은 도 2를 참조하여 설명된 제1 메모리 블록(BLK1)과 유사한 구조를 가질 수 있다.

일부 실시 예들에서, 도 2를 참조하여 설명되는 제1 메모리 블록(BLK1)은 메모리 장치(100)의 물리적 소거 단위일 수 있다. 그러나 본 발명의 범위가 이에 한정되는 것은 아니며, 소거 단위는 페이지 단위, 워드 라인 단위, 서브 블록 단위 등으로 변형될 수 있다.

제1 메모리 블록(BLK1)은 복수의 셀 스트링들(CS11, CS12, CS21, CS22)을 포함한다. 복수의 셀 스트링들(CS11, CS12, CS21, CS22)은 행 방향(row direction) 및 열 방향(column direction)을 따라 배치되어 행들 및 열들을 형성할 수 있다.

복수의 셀 스트링들(CS11, CS12, CS21, CS22) 각각은 복수의 셀 트랜지스터들을 포함한다. 예를 들어, 복수의 셀 스트링들(CS11, CS12, CS21, CS22) 각각은 스트링 선택 트랜지스터들(SSTa, SSTb), 복수의 메모리 셀들(MC1~MC9), 접지 선택 트랜지스터들(GSTa, GSTb), 및 더미 메모리 셀들(DMC1, DMC2)을 포함할 수 있다. 일부 실시 예들에서, 복수의 셀 스트링들(CS11, CS12, CS21, CS22)에 포함된 복수의 셀 트랜지스터들 각각은 전하 트랩형 플래시(CTF; charge trap flash) 메모리 셀일 수 있다.

복수의 메모리 셀들(MC1~MC9)은 직렬 연결되며, 행 방향 및 열 방향에 의해 형성된 평면과 수직한 방향인 높이 방향(height direction)으로 적층된다. 스트링 선택 트랜지스터들(SSTa, SSTb)은 직렬 연결되고, 직렬 연결된 스트링 선택 트랜지스터들(SSTa, SSTb)은 복수의 메모리 셀들(MC1~MC9) 및 비트 라인(BL1 또는 BL2) 사이에 제공된다. 접지 선택 트랜지스터들(GSTa, GSTb)은 직렬 연결되고, 직렬 연결된 접지 선택 트랜지스터들(GSTa, GSTb)은 복수의 메모리 셀들(MC1~MC9) 및 공통 소스 라인(CSL) 사이에 제공된다.

일부 실시 예들에서, 복수의 메모리 셀들(MC1~MC9) 및 접지 선택 트랜지스터들(GSTa, GSTb) 사이에 제1 더미 메모리 셀(DMC1)이 제공될 수 있다. 일부 실시 예들에서, 복수의 메모리 셀들(MC1~MC9) 및 스트링 선택 트랜지스터들(SSTa, SSTb) 사이에 제2 더미 메모리 셀(DMC2)이 제공될 수 있다.

셀 스트링들(CS11, CS12, CS21, CS22)의 접지 선택 트랜지스터들(GSTa, GSTb)은 접지 선택 라인(GSL)에 공통으로 연결될 수 있다. 일부 실시 예들에서, 동일한 행의 접지 선택 트랜지스터들은 동일한 접지 선택 라인에 연결될 수 있고, 다른 행의 접지 선택 트랜지스터들은 다른 접지 선택 라인에 연결될 수 있다. 예를 들어, 제1 행의 셀 스트링들(CS11, CS12)의 제1 접지 선택 트랜지스터들(GSTa)은 제1 접지 선택 라인에 연결될 수 있고, 제2 행의 셀 스트링들(CS21, CS22)의 제1 접지 선택 트랜지스터들(GSTa)은 제2 접지 선택 라인에 연결될 수 있다.

일부 실시 예들에서, 도면에 도시되지는 않았으나, 기판(미도시)으로부터 동일한 높이에 제공되는 접지 선택 트랜지스터들은 동일한 접지 선택 라인에 연결될 수 있고, 다른 높이에 제공되는 접지 선택 트랜지스터들은 다른 접지 선택 라인에 연결될 수 있다.

기판 또는 접지 선택 트랜지스터(GSTa, GSTb)으로부터 동일한 높이의 메모리 셀들은 동일한 워드 라인에 공통으로 연결되고, 서로 다른 높이의 메모리 셀들은 서로 다른 워드 라인에 연결된다. 예를 들어, 셀 스트링들(CS11, CS12, CS21, CS22)의 복수의 메모리 셀들(MC1~MC9)은 복수의 워드 라인들(WL1~WL9)에 각각 공통으로 연결된다.

동일한 높이의 제1 스트링 선택 트랜지스터들(SSTa) 중 동일한 행의 스트링 선택 트랜지스터들은 동일한 스트링 선택 라인과 연결되고, 다른 행의 스트링 선택 트랜지스터들은 다른 스트링 선택 라인과 연결된다. 예를 들어, 제1 행의 셀 스트링들(CS11, CS12)의 제1 스트링 선택 트랜지스터들(SSTa)은 스트링 선택 라인(SSL1a)과 공통으로 연결되고, 제2 행의 셀 스트링들(CS21, CS22)의 제1 스트링 선택 트랜지스터들(SSTa)은 스트링 선택 라인(SSL1a)과 공통으로 연결된다.

마찬가지로, 동일한 높이의 제2 스트링 선택 트랜지스터들(SSTb) 중 동일한 행의 스트링 선택 트랜지스터들은 동일한 스트링 선택 라인과 연결되고, 다른 행의 스트링 선택 트랜지스터들은 다른 스트링 선택 라인과 연결된다. 예를 들어, 제1 행의 셀 스트링들(CS11, CS12)의 제2 스트링 선택 트랜지스터들(SSTb)은 스트링 선택 라인(SSL1b)과 공통으로 연결되고, 제2 행의 셀 스트링들(CS21, CS22)의 제2 스트링 선택 트랜지스터들(SSTb)은 스트링 선택 라인(SSL2b)과 공통으로 연결된다.

일부 실시 예들에서, 동일한 높이의 더미 메모리 셀들은 동일한 더미 워드 라인과 연결되고, 다른 높이의 더미 메모리 셀들은 다른 더미 워드 라인과 연결된다. 예를 들어, 제1 더미 메모리 셀들(DMC1)은 제1 더미 워드 라인(DWL1)과 연결되고, 제2 더미 메모리 셀들(DMC2)은 제2 더미 워드 라인(DWL2)과 연결된다.

일부 실시 예들에서, 도 2에 도시된 제1 메모리 블록(BLK1)은 단순 예시이며, 셀 스트링들의 개수는 증가 또는 감소할 수 있으며, 셀 스트링들의 개수에 따라 셀 스트링들이 구성하는 행들 및 열들의 개수는 증가 또는 감소할 수 있다. 또한, 제1 메모리 블록(BLK1)의 셀 트랜지스터들(GST, MC, DMC, SST 등)의 개수들은 각각 증가 또는 감소될 수 있으며, 셀 트랜지스터들의 개수들에 따라 제1 메모리 블록(BLK1)의 높이가 증가 또는 감소할 수 있다. 또한, 셀 트랜지스터들의 개수들에 따라 셀 트랜지스터들과 연결된 라인들(GSL, WL, DWL, SSL 등)의 개수들이 증가 또는 감소될 수 있다.

기판으로부터 먼 거리에 위치하는 메모리 셀들이 먼저 프로그램됨에 따라, 기판에 가까운 셀들의 프로그램 시에 셀 스트링의 채널이 분리되어 부스팅될 수 있다. 이에 따라, 부스팅된 채널들의 전위 차가 발생하게 되고, 부스팅된 채널들의 전위차에 의해서 열전자 주입(Hot Carrier Injection, HCI)이 발생할 수 있다. 선택 워드 라인에 인접한 워드 라인들에 인가되는 전압을 각각 조정함으로써, 선택 워드 라인에 프로그램 동작 시 열전자 주입(HCI) 현상을 차단할 수 있다. 이에 대한 보다 상세한 설명은 도 3과 함께 후술될 것이다.

도 3은 본 개시의 일부 실시 예들에 따른 선택 워드 라인, 상측 인접 워드 라인, 및 하측 인접 워드 라인들에 인가되는 전압들을 설명하는 그래프이다. 도 3을 참조하면, 선택 워드 라인(WL2), 상측 인접 워드 라인(WL3), 및 하측 인접 워드 라인(WL1)들 각각에 상이한 전압들이 인가된다. 가로축은 시간을 나타내고, 세로축은 전압의 크기를 나타낸다.

도 2를 참조하면, 선택 워드 라인(WL2)은 제2 워드 라인(WL2)일 수 있다. 상측 인접 워드 라인(WL3)은 제2 워드 라인(WL2)의 상측에 인접한 제3 워드 라인(WL3)일 수 있다. 하측 인접 워드 라인(WL1)은 제2 워드 라인(WL2)의 하측에 인접한 제1 워드 라인(WL1)일 수 있다. 하측 인접 워드 라인(WL1)은 상측 인접 워드 라인(WL3)보다 기판에 더 가까울 수 있다. 일부 실시 예들에서, 상측 인접 워드 라인(WL3)은 프로그램 동작이 완료된 상태이고, 하측 인접 워드 라인(WL1)은 소거 상태일 수 있다.

어드레스 디코딩 회로는 시작 시점(Ts) 및 종료 시점(Te) 사이의 워드 라인 셋업 구간(WS) 동안, 선택 워드 라인(WL2)에 프로그램 동작을 위한 셋업 동작을 수행할 수 있다. 셋업 동작은 선택 워드 라인(WL2)의 프로그램 동작 수행 전에, 선택 워드 라인(WL2)에 프로그램 동작 수행을 위해 필요한 전압을 인가하는 동작일 수 있다.

어드레스 디코딩 회로는 시작 시점(Ts) 및 시점(T0) 사이의 구간 동안 선택 워드 라인(WL2)에 부스팅 전압(VB)을 인가할 수 있다. 부스팅 전압(VB)은 셋업 구간(WS) 전에 선택 워드 라인(WL2)에 인가된 전압보다 높은 전압일 수 있다.

어드레스 디코딩 회로는 시점(T0)에 선택 워드 라인(WL2)에 프로그램 동작을 위한 쓰기 전압(VT)을 인가할 수 있다. 쓰기 전압(VT)은 선택 워드 라인(WL2)을 프로그래밍하기 위해 인가해야 하는 타겟 전압 레벨일 수 있다. 쓰기 전압(VT)은 부스팅 전압(VB)보다 높을 수 있다.

어드레스 디코딩 회로는 워드 라인 셋업 구간(WS) 동안, 상측 인접 워드 라인(WL3) 및 하측 인접 워드 라인(WL1) 각각에 투-스텝으로 전압을 인가할 수 있다. 좀 더 자세하게는, 어드레스 디코딩 회로는 시작 시점(Ts) 및 제1 시점(T1) 사이의 제1 프리-셋업(PR1) 구간 동안, 상측 인접 워드 라인(WL3)에 대해 제1 프리-셋업 전압(PV1)을 인가할 수 있다. 상측 인접 워드 라인(WL3)의 전압 레벨은 시작 시점(Ts) 및 제1 시점(T1) 사이의 시점(ta)에 제1 프리-셋업 전압(PV1) 레벨에 도달할 수 있다. 일부 실시 예들에서, 제1 프리-셋업 전압(PV1)은 상측 인접 워드 라인(WL3)에 연결된 메모리 셀들의 제7 프로그램 상태의 읽기 전압보다 높을 수 있다.

일반적인 메모리 장치의 경우, 선택 워드 라인(WL2)에 프로그램 동작 수행 시, 선택 워드 라인(WL2)의 상측 워드 라인에 연결된 메모리 셀들에 대응하는 채널은 오프되므로, 상측 워드 라인에 연결된 메모리 셀들에 대응하는 채널의 전압은 음 전압일 수 있다.

또한, 선택 워드 라인(WL2)에 프로그램 동작 수행 시, 선택 워드 라인(WL2)의 하측 워드 라인에 연결된 메모리 셀들에 대응하는 채널은 선택 워드 라인(WL2)의 프로그램 동작을 보조하기 위한 부스팅 전압을 인가받으므로, 하측 워드 라인에 연결된 메모리 셀들에 대응하는 채널의 전압은 양 전압일 수 있다.

상측 워드 라인에 연결된 메모리 셀들에 대응하는 채널의 음 전압과 하측 워드 라인에 연결된 메모리 셀들의 대응하는 채널의 양 전압 사이의 전압 차이가 커짐에 따라, 열전자 주입(HCI)에 의하여 선택 워드 라인(WL2)의 소거 상태의 메모리 셀이 프로그램될 수 있다.

반면에, 본 개시와 같은 메모리 장치는 상측 인접 워드 라인(WL3)에 연결된 메모리 셀들의 제7 프로그램 상태의 읽기 전압보다 높은 제1 프리-셋업 전압(PV1)을 상측 인접 워드 라인(WL3)에 인가함으로써, 상측 인접 워드 라인(WL3)에 연결된 메모리 셀들의 대응하는 채널 내에 채널 오프 구간이 발생하지 않을 수 있다. 이에 따라, 열전자 주입(HCI) 현상을 차단할 수 있다.

어드레스 디코딩 회로는 제1 시점(T1) 및 종료 시점(Te) 사이의 제1 셋업 구간(ST1) 동안, 상측 인접 워드 라인(WL3)에 대해 제1 셋업 전압(SV1)을 인가할 수 있다. 상측 인접 워드 라인(WL3)은 시점(tb)에 제1 셋업 전압(SV1)에 도달할 수 있다. 제1 셋업 전압(SV1)은 제1 프리-셋업 전압(PV1)보다 높을 수 있다.

일부 실시 예들에서, 선택 워드 라인(WL2)의 HCI 열화 특성이 양호한 경우, 제1 프리-셋업 전압(PV1) 및 제1 셋업 전압(SV1)의 크기 차이가 클수록, 선택 워드 라인(WL2)의 프로그램 동작 속도가 향상될 수 있다.

어드레스 디코딩 회로는 시작 시점(Ts) 및 제2 시점(T2) 사이의 제2 프리-셋업 구간 동안, 하측 인접 워드 라인(WL1)에 대해 제2 프리-셋업 전압(PV2)을 인가할 수 있다. 하측 인접 워드 라인(WL1)은 시점(tc)에 제2 프리-셋업 전압(PV2)에 도달할 수 있다. 제2 프리-셋업 전압(PV2)은 제1 프리-셋업 전압(PV1)보다 낮을 수 있다.

어드레스 디코딩 회로는 제2 시점(T2) 및 종료 시점(Te) 사이의 제2 셋업 구간 동안, 하측 인접 워드 라인(WL1)에 대해 제2 셋업 전압(SV2)을 인가할 수 있다. 하측 인접 워드 라인(WL1)은 시점(td)에서 제2 셋업 전압(SV2)에 도달할 수 있다. 제2 셋업 전압(SV2)은 제2 프리-셋업 전압(PV2)보다 높을 수 있다. 예를 들어, 제2 프리-셋업 전압(PV2)은 0V~10V 사이이고, 제2 셋업 전압(SV2)은 7V~10V 사이일 수 있다.

선택 워드 라인의 셋업 구간 동안, 하측 인접 워드 라인(WL1)에 대해 제2 프리-셋업 전압(PV2)을 인가함에 따라, 커플 업 효과가 극대화될 수 있다. 이에 따라, 선택 워드 라인의 셋업 동작 속도가 향상될 수 있다. 또한, 선택 워드 라인의 셋업 동작 속도가 향상됨에 따라, 프로그램 동작에 소요되는 시간이 감소할 수 있다.

즉, 상측 인접 워드 라인(WL3)에 제1 프리-셋업 구간(PR1) 동안 제1 프리-셋업 전압(PV1)을 인가하고, 제1 셋업 구간(ST1) 동안 제1 셋업 전압(SV1)을 인가하고, 하측 인접 워드 라인(WL1)에 에 제2 프리-셋업 구간(PR2) 동안 제2 프리-셋업 전압(PV2)을 인가하고, 제2 셋업 구간(ST2) 동안 제1 셋업 전압(SV2)을 인가함으로써, 선택 워드 라인(WL2)의 열전자 주입(HCI) 현상을 차단하고, 프로그램 동작 속도를 향상시킬 수 있다.

도 4는 도 2의 메모리 셀들의 문턱 전압 산포도를 보여주는 그래프이다. 이하에서, 본 발명의 실시 예들을 용이하게 설명하기 위해, 메모리 장치(100)의 메모리 셀들 각각은 3-비트를 저장하도록 구성된 TLC(triple level cell)인 것으로 가정한다. 그러나 본 발명의 범위가 이에 한정되는 것은 아니며, 메모리 셀들 각각은 셀 당 1비트를 저장하는 SLC(single level cell) 또는 셀 당 n-비트(n은 1보다 큰 자연수)를 저장하는 MLC(multi level cell), TLC(triple level cell), QLC(quad level cell), PLC(penta level cell) 등일 수 있다.

도 2 및 도 4를 참조하면, 메모리 셀들은 소거 상태(E) 및 제1 내지 제7 프로그램 상태들(P1~P7) 중 어느 하나의 상태를 갖도록 프로그램될 수 있다. 메모리 장치(100)는 메모리 셀들에 프로그램된 데이터를 읽기 위해, 복수의 선택 읽기 전압들(VRD1~VRD7)을 사용할 수 있다. 예를 들어, 메모리 장치(100)는, 워드 라인과 연결된 메모리 셀들에 프로그램된 데이터를 읽기 위해, 워드 라인으로 복수의 읽기 전압들(VRD1~VRD7) 중 적어도 하나를 순차적으로 인가할 수 있다. 일부 실시 예들에서, 복수의 선택 읽기 전압들(VRD1~VRD7)은 소거 상태(E) 및 제1 내지 제7 프로그램 상태들(P1~P7)을 각각 구분하기 위한 레벨일 수 있다.

일 실시 예에서, 상측 인접 워드 라인(WL3)에 인가되는 제1 프리-셋업 전압은 상측 인접 워드 라인(WL3)의 제7 읽기 전압(VRD7)보다 높을 수 있다. 하측 인접 워드 라인(WL1)에 인가되는 제2 프리-셋업 전압(PV2)은 선택 워드 라인(WL2)의 제1 읽기 전압(VRD1)보다 낮을 수 있다.

상측 인접 워드 라인(WL3)의 제1 셋업 전압이 너무 낮으면, 선택 워드 라인(WL2)의 프로그램 동작 속도가 낮아질 수 있다. 이를 방지하기 위해, 상측 인접 워드 라인(WL3)의 제1 셋업 전압은 제1 프리-셋업 전압보다 높게 설정할 수 있다.

상측 인접 워드 라인(WL3)의 제1 셋업 전압이 너무 높으면, 선택 워드 라인(WL2)에 연결된 메모리 셀들의 산포가 증가할 수 있다. 이에 따라, 산포도 사이의 간격이 줄어들어 프로그램 페일이 될 확률이 증가할 수 있다. 이를 방지하기 위해, 상측 인접 워드 라인(WL3)의 제1 셋업 전압은 제1 기준 전압보다 낮게 설정할 수 있다. 예를 들어, 제1 기준 전압은 10V일 수 있다.

또한, 하측 인접 워드 라인(WL1)의 제2 셋업 전압이 너무 낮으면, 선택 워드 라인(WL2)의 프로그램 동작 속도가 낮아질 수 있다. 이를 방지하기 위해, 하측 인접 워드 라인(WL1)의 제2 셋업 전압은 제2 프리-셋업보다 높게 설정할 수 있다.

하측 인접 워드 라인(WL1)의 제2 셋업 전압이 너무 높으면 선택 워드 라인(WL2)에 연결된 메모리 셀들의 산포가 증가할 수 있다. 이에 따라, 산포도 사이의 간격이 줄어들어 프로그램 페일이 될 확률이 증가할 수 있다. 이를 방지하기 위해, 하측 인접 워드 라인(WL1)의 제2 셋업 전압은 제2 기준 전압보다 낮게 설정할 수 있다. 예를 들어, 제2 기준 전압은 10V일 수 있다.

도 5는 본 개시의 일부 실시 예들에 따른 상측 인접 워드 라인에 인가되는 전압들을 설명하는 그래프이다. 도 5을 참조하면, 상측 인접 워드 라인의 제7 읽기 전압(VRD7)에 따라, 상측 인접 워드 라인에 인가되는 전압들이 도시된다. 가로축은 시간을 나타내고, 세로축은 전압의 크기를 나타낸다.

상측 인접 워드 라인의 제7 읽기 전압(VRD7)이 제1 전압(Va)인 경우를 참조하면, 어드레스 디코딩 회로는 제1 프리-셋업 구간(PR1a) 동안, 상측 인접 워드 라인에 제1 전압(Va)보다 높은 제1 프리-셋업 전압(PV1a)을 인가할 수 있다. 어드레스 디코딩 회로는 제1 셋업 구간(ST1a) 동안, 상측 인접 워드 라인에 제1 셋업 전압(SV1a)를 인가할 수 있다. 제1 프리-셋업 전압(PV1a) 및 제1 셋업 전압(SV1a) 각각은 도 3의 제1 프리-셋업 전압(PV1) 및 제1 셋업 전압(SV1)에 대응할 수 있다.

상측 인접 워드 라인의 제7 읽기 전압(VRD7)이 제2 전압(Vb)인 경우를 참조하면, 어드레스 디코딩 회로는 제1 프리-셋업 구간(PR1b) 동안, 상측 인접 워드 라인에 제2 전압(Vb)보다 높은 제1 프리-셋업 전압(PV1b)을 인가할 수 있다. 어드레스 디코딩 회로는 제1 셋업 구간(ST1b) 동안, 상측 인접 워드 라인에 제1 셋업 전압(SV1b)를 인가할 수 있다. 제1 프리-셋업 전압(PV1b) 및 제1 셋업 전압(SV1b) 각각은 도 3의 제1 프리-셋업 전압(PV1) 및 제1 셋업 전압(SV1)에 대응할 수 있다.

상술된 바와 같이, 제7 읽기 전압(VRD7)의 크기에 따라, 제1 프리-셋업 전압및 제1 셋업 전압의 크기가 달라질 수 있다. 제7 읽기 전압(VRD7)의 크기가 증가할수록, 제1 프리-셋업 전압의 크기가 증가할 수 있다. 또한, 제1 셋업 전압은 제1 프리-셋업 전압보다 높기 때문에, 제1 프리-셋업 전압의 크기가 증가할수록 제1 셋업 전압의 크기가 증가할 수 있다.

즉, 워드 라인마다 제7 읽기 전압(VRD7)의 크기가 달라지면, 워드 라인마다 제1 프리-셋업 전압 및 제1 셋업 전압의 크기가 달라질 수 있다. 예를 들어, 도 2를 참조하면, 상측 인접 워드 라인이 제3 워드 라인(WL3)일 때의 제1 프리-셋업 전압 및 상측 인접 워드 라인이 제5 워드 라인(WL5)일 때의 제1 프리-셋업 전압은 다를 수 있다.

도 6a는 본 개시의 일부 실시 예들에 따른 상측 인접 워드 라인에 전압들이 인가되는 시점들을 설명하는 그래프이다. 도 6a를 참조하면, 제1 셋업 구간의 시작 시점들이 도시된다. 가로축은 시간을 나타내고, 세로축은 전압의 크기를 나타낸다.

상측 인접 워드 라인의 제7 읽기 전압(VRD7)이 제1 전압(Va)인 경우는 도 5의 상측 인접 워드 라인의 제7 읽기 전압(VRD7)이 제1 전압(Va)인 경우에 대응할 수 있고, 상측 인접 워드 라인의 제7 읽기 전압(VRD7)이 제2 전압(Vb)인 경우는 도 5의 상측 인접 워드 라인의 제7 읽기 전압(VRD7)이 제2 전압(Vb)인 경우에 대응할 수 있다.

어드레스 디코딩 회로는 제1 프리-셋업 전압이 낮을수록 제1 셋업 전압을 늦게 인가할 수 있다. 상측 인접 워드 라인의 제7 읽기 전압(VRD7)이 제1 전압(Va)인 경우를 참조하면, 어드레스 디코딩 회로는 제1 시점(T1a)에 상측 인접 워드 라인에 제1 셋업 전압(SV1a)를 인가할 수 있다.

상측 인접 워드 라인의 제7 읽기 전압(VRD7)이 제2 전압(Vb)인 경우를 참조하면, 어드레스 디코딩 회로는 제1 시점(T1b)에 상측 인접 워드 라인에 제1 셋업 전압(SV1b)를 인가할 수 있다.

제1 프리-셋업 전압(PV1a)이 제1 프리-셋업 전압(PV1b)보다 낮음에 따라, 제1 셋업 전압(SV1a)이 인가되는 시점이 제1 셋업 전압(SV1b)이 인가되는 시점보다 늦을 수 있다. 즉, 제1 프리-셋업 구간(PR1a)의 길이가 제1 프리-셋업 구간(PR1b)의 길이보다 길 수 있다.

일부 실시 예들에서, 선택 워드 라인(WL2)의 HCI 열화 특성이 양호한 경우, 제1 프리-셋업 전압을 인가하는 구간의 길이가 길수록 선택 워드 라인(WL2)의 프로그램 동작 속도가 향상될 수 있다.

도 6b는 본 개시의 일부 실시 예들에 따른 하측 인접 워드 라인에 전압들이 인가되는 시점들을 설명하는 그래프이다. 도 6b를 참조하면, 제2 셋업 구간의 시작 시점들이 도시된다. 가로축은 시간을 나타내고, 세로축은 전압의 크기를 나타낸다.

제2 프리-셋업 전압(PV2a), 및 제2 프리-셋업 전압(PV2b) 각각은 도 3의 제2 프리-셋업 전압(PV2)에 대응할 수 있고, 제2 셋업 전압(SV2a), 및 제2 셋업 전압(SV2b) 각각은 도 3의 제2 셋업 전압(SV2)에 대응할 수 있다.

제2 셋업 전압(SV2a)이 인가되는 시점이 제2 시점(T2a)인 경우를 참조하면, 어드레스 디코딩 회로는 시작 시점(Ts) 및 제2 시점(T2a) 사이의 제2 프리-셋업 구간(PR2a) 동안 하측 인접 워드 라인에 제2 프리-셋업 전압(PV2a)을 인가하고, 제2 시점(T2a) 및 종료 시점(Te) 사이의 제2 셋업 구간(ST2a) 동안 하측 인접 워드 라인에 제2 셋업 전압(SV2a)를 인가할 수 있다.

제2 셋업 전압(SV2b)이 인가되는 시점이 제2 시점(T2b)인 경우를 참조하면, 어드레스 디코딩 회로는 시작 시점(Ts) 및 제2 시점(T2b) 사이의 제2 프리-셋업 구간(PR2b) 동안 하측 인접 워드 라인에 제2 프리-셋업 전압(PV2b)을 인가하고, 제2 시점(T2a) 및 종료 시점(Te) 사이의 제2 셋업 구간(ST2b) 동안 하측 인접 워드 라인에 제2 셋업 전압(SV2b)를 인가할 수 있다.

일부 실시 예들에서, 선택 워드 라인(WL2)의 HCI 열화 특성이 양호한 경우, 제2 셋업 전압(SV2b)이 인가되는 시점이 제2 시점(T2b)인 경우보다 제2 셋업 전압(SV2a)이 인가되는 시점이 제2 시점(T2a)인 경우의 선택 워드 라인(WL2)의 프로그램 동작 속도가 빠를 수 있다.

즉, 선택 워드 라인(WL2)의 HCI 열화 특성이 양호한 경우, 제2 프리-셋업 전압을 인가하는 구간의 길이가 길수록 선택 워드 라인(WL2)의 프로그램 동작 속도가 향상될 수 있다.

도 7a는 본 개시의 일부 실시 예들에 따른 상측 인접 워드 라인에 인가되는 전압들을 설명하는 그래프이다. 도 7a를 참조하면, 프로그램 루프들이 반복됨에 따라 상측 인접 워드 라인에 인가되는 전압들이 도시된다. 가로축은 시간을 나타내고, 세로축은 전압의 크기를 나타낸다.

제1 상측 프리-셋업 전압(PV11), 제2 상측 프리-셋업 전압(PV12), 및 제N 상측 프리-셋업 전압(PV1N) 각각은 도 3의 제1 프리-셋업 전압(PV1)에 대응할 수 있고, 제1 상측 셋업 전압(SV11), 제2 상측 셋업 전압(SV12), 및 제N 상측 셋업 전압(SV1N) 각각은 도 3의 제1 셋업 전압(SV1)에 대응할 수 있다.

메모리 장치는 선택 워드 라인에 연결된 메모리 셀들의 문턱 전압이 설정된 값을 갖기 위해 ISPP(Incremental Step Pulse Program)를 수행할 수 있다. 프로그램 루프가 수행될 때마다, 선택 워드 라인에 연결된 메모리 셀들의 문턱 전압의 레벨이 점진적으로 증가할 수 있다. 선택 워드 라인에 연결된 모든 메모리 셀들의 문턱 전압의 레벨이 검증 전압에 도달할 때까지 프로그램 루프는 반복적으로 수행될 수 있다.

메모리 장치는 프로그램 루프마다 상측 인접 워드 라인에 투-스텝으로 전압을 인가할 수 있다. 좀 더 상세하게는, 메모리 장치는 제1 프로그램 루프 동안, 상측 인접 워드 라인에 제1 상측 프리-셋업 전압(PV11)을 인가한 후에, 제1 상측 셋업 전압(SV11)을 인가할 수 있다. 제1 상측 셋업 전압(SV11)은 제1 상측 프리-셋업 전압(PV11)보다 높을 수 있다.

메모리 장치는 선택 워드 라인에 연결된 메모리 셀들의 문턱 전압이 검증 전압보다 높지 않다고 결정하면, 제2 프로그램 루프를 수행할 수 있다. 메모리 장치는 제2 프로그램 루프 동안, 상측 인접 워드 라인에 제2 상측 프리-셋업 전압(PV12)을 인가한 후에, 제2 상측 셋업 전압(SV12)을 인가할 수 있다. 제2 상측 프리-셋업 전압(PV12)은 제1 상측 프리-셋업 전압(PV11)보다 높을 수 있다. 제2 상측 셋업 전압(SV12)은 제2 상측 프리-셋업 전압(PV12)보다 높을 수 있다.

메모리 장치는 선택 워드 라인에 연결된 메모리 셀들의 문턱 전압이 검증 전압보다 높지 않다고 결정하면, 제3 프로그램 루프를 수행할 수 있다. 메모리 장치는 제3 프로그램 루프 동안, 상측 인접 워드 라인에 제3 상측 프리-셋업 전압을 인가한 후에, 제3 상측 셋업 전압을 인가할 수 있다. 제3 상측 프리-셋업 전압은 제2 상측 프리-셋업 전압(PV12)보다 높을 수 있다. 제3 상측 셋업 전압은 제3 상측 프리-셋업 전압보다 높을 수 있다.

메모리 장치는 제N 프로그램 루프 동안, 상측 인접 워드 라인에 제N 상측 프리-셋업 전압(PV1N)을 인가한 후에, 제N 상측 셋업 전압(SV1N)을 인가할 수 있다. 일 실시 예에서, 메모리 장치는 제N 프로그램 루프 동안, 상측 인접 워드 라인에 상측 인접 워드 라인의 제7 읽기 전압(VRD7)보다 높은 제N 상측 프리-셋업 전압을 인가한 후에, 제N 상측 셋업 전압을 인가할 수 있다. 제N 프로그램 루프는 선택 워드 라인에 연결된 메모리 셀들의 프로그램이 모두 완료된 루프 구간에 대응할 수 있다. 제N 상측 프리-셋업 전압(PV1N)은 제N-1 상측 프리-셋업 전압보다 높을 수 있다. 제N 상측 셋업 전압(SV1N)은 제N 상측 프리-셋업 전압(PV1N)보다 높을 수 있다.

즉, 선택 워드 라인에 연결된 모든 메모리 셀들의 문턱 전압의 레벨이 검증 전압에 도달할 때까지, 프로그램 루프가 진행될수록 상측 인접 워드 라인에 인가되는 상측 프리-셋업 전압의 크기는 증가할 수 있다.

다만, 제1 내지 제N-1 프로그램 루프에서 인가되는 제1 내지 제N 상측 프리-셋업 전압의 크기는 상측 인접 워드 라인에 연결된 메모리 셀들의 제7 읽기 전압(VRD7)보다 작을 수 있다.어드레스 디코딩 회로는 선택 워드 라인에 ISPP(Incremental Step Pulse Program)를 수행 시, 상측 인접 워드 라인에 각 루프마다 투-스텝으로 전압을 인가함에 따라, 수행되는 루프들의 수가 감소할 수 있다. 수행되는 루프들의 수가 감소함에 따라, 메모리 장치가 선택 워드 라인을 프로그래밍하는 시간이 감소할 수 있다.

도 7b는 본 개시의 일부 실시 예들에 따른 하측 인접 워드 라인에 인가되는 전압들을 설명하는 그래프이다. 도 7b를 참조하면, 프로그램 루프들이 반복됨에 따라 하측 인접 워드 라인에 인가되는 전압들이 도시된다. 가로축은 시간을 나타내고, 세로축은 전압의 크기를 나타낸다.

제1 하측 프리-셋업 전압(PV21), 제2 하측 프리-셋업 전압(PV22), 및 제N 하측 프리-셋업 전압(PV2N) 각각은 도 3의 제2 프리-셋업 전압(PV2)에 대응할 수 있고, 제1 하측 셋업 전압(SV21), 제2 하측 셋업 전압(SV22), 및 제N 하측 셋업 전압(SV2N) 각각은 도 3의 제2 셋업 전압(SV2)에 대응할 수 있다.

메모리 장치는 프로그램 루프마다 하측 인접 워드 라인에 투-스텝으로 전압을 인가할 수 있다. 좀 더 상세하게는, 메모리 장치는 제1 프로그램 루프 동안, 하측 인접 워드 라인에 제1 하측 프리-셋업 전압(PV21)을 인가한 후에, 제1 하측 셋업 전압(SV21)을 인가할 수 있다.

제1 하측 프리-셋업 전압(PV21)은 선택 워드 라인에 연결된 메모리 셀들의 제1 읽기 전압보다 낮을 수 있다. 제1 하측 셋업 전압(SV21)은 제1 하측 프리-셋업 전압(PV21)보다 높을 수 있다. 메모리 장치는 선택 워드 라인에 연결된 메모리 셀들의 문턱 전압이 검증 전압보다 높지 않다고 결정하면, 제2 프로그램 루프를 수행할 수 있다.

메모리 장치는 제2 프로그램 루프 동안, 하측 인접 워드 라인에 제2 하측 프리-셋업 전압(PV22)을 인가한 후에, 제2 하측 셋업 전압(SV22)을 인가할 수 있다. 제2 하측 프리-셋업 전압(PV22)의 크기는 제1 하측 프리-셋업 전압(PV21)의 크기와 동일할 수 있다. 제2 하측 셋업 전압(SV22)은 제1 하측 셋업 전압(SV21)보다 높을 수 있다.

메모리 장치는 선택 워드 라인에 연결된 메모리 셀들의 문턱 전압이 검증 전압보다 높지 않다고 결정하면, 제3 프로그램 루프를 수행할 수 있다.

메모리 장치는 제N 프로그램 루프 동안, 하측 인접 워드 라인에 제N 하측 프리-셋업 전압(PV2N)을 인가한 후에, 제N 하측 셋업 전압(SV2N)을 인가할 수 있다. N은 3 이상의 자연수일 수 있다. 제N 하측 프리-셋업 전압(PV2N)의 크기는 제1 하측 프리-셋업 전압(PV21)의 크기와 동일할 수 있다. 제N 하측 셋업 전압(SV2N)의 크기는 제N-1 하측 셋업 전압의 크기보다 높을 수 있다.

어드레스 디코딩 회로는 선택 워드 라인에 ISPP(Incremental Step Pulse Program)를 수행 시, 하측 인접 워드 라인에 각 루프마다 투-스텝으로 전압을 인가함에 따라, 수행되는 루프들의 수가 감소될 수 있다. 즉, 선택 워드 라인에 프로그래밍이 수행되는 시간이 감소할 수 있다.

도 8은 본 개시의 일부 실시 예들에 따라 메모리 장치의 동작을 설명하는 순서도이다. 도 8을 참조하면, 본 개시의 일부 실시 예들에 따른 메모리 장치의 동작 방법이 설명된다. 메모리 장치는 도 1의 메모리 장치(100)에 대응할 수 있다.

S110 단계에서, 메모리 장치는 선택 워드 라인을 셋업하는 셋업 구간 동안, 상측 인접 워드 라인에 제1 프리-셋업 전압을 인가하고, 하측 인접 워드 라인에 제2 프리-셋업 전압을 인가할 수 있다. 제1 프리-셋업 전압은 상측 인접 워드 라인에 연결된 메모리 셀들의 제7 프로그램 상태의 읽기 전압보다 높을 수 있다. 제2 프리-셋업 전압은 선택 워드 라인에 연결된 메모리 셀들의 소거 상태의 읽기 전압보다 낮을 수 있다. 제1 프리-셋업 전압은 제2 프리-셋업 전압보다 높을 수 있다.

S120 단계에서, 메모리 장치는 상측 인접 워드 라인에 제1 프리-셋업 전압보다 높은 제1 셋업 전압을 인가할 수 있다. 즉, 메모리 장치는 셋업 구간 동안, 상측 인접 워드 라인에 투-스텝으로 전압을 인가할 수 있다.

S130 단계에서, 메모리 장치는 하측 인접 워드 라인에 제2 프리-셋업 전압보다 높은 제2 셋업 전압을 인가할 수 있다. 제1 프리-셋업 전압은 제2 프리-셋업 전압보다 높을 수 있다. 즉, 메모리 장치는 셋업 구간 동안, 하측 인접 워드 라인에 투-스텝으로 전압을 인가할 수 있다.

상술된 내용은 본 발명을 실시하기 위한 구체적인 실시 예들이다. 본 발명은 상술된 실시 예들뿐만 아니라, 단순하게 설계 변경되거나 용이하게 변경할 수 있는 실시 예들 또한 포함할 것이다. 또한, 본 발명은 실시 예들을 이용하여 용이하게 변형하여 실시할 수 있는 기술들도 포함될 것이다. 따라서, 본 발명의 범위는 상술된 실시 예들에 국한되어 정해져서는 안되며 후술하는 특허청구 범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 할 것이다.

Claims (10)

1. 기판에 수직한 방향으로 연속적으로 배열된 제1 인접 워드 라인, 선택 워드 라인, 및 제2 인접 워드 라인들을 포함하는 메모리 블록; 및
   어드레스 디코딩 회로를 포함하되,
   상기 어드레스 디코딩 회로는, 상기 선택 워드 라인을 셋업하는 제1 셋업 구간 동안:
   상기 제1 인접 워드 라인에 제1 프리-셋업 전압을 인가한 후에, 상기 제1 프리-셋업 전압보다 높은 제1 셋업 전압을 인가하고; 그리고
   상기 제2 인접 워드 라인에 제2 프리-셋업 전압을 인가한 후에, 상기 제2 프리-셋업 전압보다 높은 제2 셋업 전압을 인가하도록 구성되고,
   상기 제1 프리-셋업 전압은 상기 제2 프리-셋업 전압보다 높은 메모리 장치.
2. 제 1 항에 있어서,
   상기 제2 프리-셋업 전압을 인가하는 구간의 길이는 상기 제1 프리-셋업 전압을 인가하는 구간의 길이보다 긴 메모리 장치.
3. 제 1 항에 있어서,
   상기 제1 프리-셋업 전압은 상기 제1 인접 워드 라인에 연결된 메모리 셀들의 제7 프로그램 상태의 읽기 전압보다 높은 메모리 장치.
4. 제 3 항에 있어서,
   상기 읽기 전압의 레벨이 낮을수록 상기 제1 프리-셋업 전압을 인가하는 구간의 길이는 증가하는 메모리 장치.
5. 제 1 항에 있어서,
   상기 제2 프리-셋업 전압은 상기 선택 워드 라인에 연결된 메모리 셀들의 제1 프로그램 상태의 읽기 전압보다 낮은 메모리 장치.
6. 제 1 항에 있어서,
   상기 제2 프리-셋업 전압을 인가하는 구간의 길이가 길수록 상기 선택 워드 라인의 프로그램 동작 속도가 빠른 메모리 장치.
7. 제 1 항에 있어서,
   상기 제2 인접 워드 라인은 상기 제1 인접 워드 라인보다 상기 기판에 더 가까운 메모리 장치.
8. 제 1 항에 있어서,
   상기 어드레스 디코딩 회로는 상기 제1 셋업 구간 이후의 제2 셋업 구간 동안 상기 제1 인접 워드 라인에 제3 프리-셋업 전압을 인가한 후에, 상기 제3 프리-셋업 전압보다 높은 제3 셋업 전압을 인가하도록 더 구성되고,
   상기 제1 프리-셋업 전압은 상기 제3 프리-셋업 전압보다 낮고, 상기 제1 셋업 전압은 상기 제3 셋업 전압보다 낮고,
   상기 제3 프리-셋업 전압은 상기 제1 인접 워드 라인에 연결된 메모리 셀들의 제7 프로그램 상태의 읽기 전압보다 높고, 그리고
   상기 제2 셋업 구간은 상기 선택 워드 라인에 연결된 메모리 셀들의 프로그램이 모두 완료된 루프 구간에 대응하는 메모리 장치.
9. 제 1 항에 있어서,
   상기 어드레스 디코딩 회로는 상기 제1 셋업 구간 이후의 제2 셋업 구간 동안 상기 제2 인접 워드 라인에 상기 제2 프리-셋업 전압을 인가한 후에, 상기 제2 셋업 전압보다 높은 제4 셋업 전압을 인가하도록 더 구성되는 메모리 장치.
10. 기판에 수직한 방향으로 연속적으로 배열된 제1 인접 워드 라인, 선택 워드 라인, 및 제2 인접 워드 라인들을 포함하는 메모리 장치의 동작하는 방법에 있어서,
    상기 선택 워드 라인을 셋업하는 제1 셋업 구간 동안, 상기 제1 인접 워드 라인에 제1 프리-셋업 전압을 인가하는 단계;
    상기 제1 셋업 구간 동안, 상기 제2 인접 워드 라인에 제2 프리-셋업 전압을 인가하는 단계;
    상기 제1 셋업 구간 동안, 상기 제1 인접 워드 라인에 제1 프리-셋업 전압을 인가한 후에, 상기 제1 프리-셋업 전압보다 높은 제1 셋업 전압을 인가하는 단계; 및
    상기 제1 셋업 구간 동안, 상기 제2 인접 워드 라인에 제2 프리-셋업 전압을 인가한 후에, 상기 제2 프리-셋업 전압보다 높은 제2 셋업 전압을 인가하는 단계를 포함하되,
    상기 제1 프리-셋업 전압은 상기 제2 프리-셋업 전압보다 높은 방법.
    

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