KR101427896B1 - 공통 소스 라인의 노이즈를 줄이는 플래시 메모리 장치 및그것을 포함하는 메모리 시스템 - Google Patents

공통 소스 라인의 노이즈를 줄이는 플래시 메모리 장치 및그것을 포함하는 메모리 시스템 Download PDF

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Abstract

본 발명에 따른 플래시 메모리 장치는 공통 소스 라인과 비트 라인 사이에 연결되는 복수의 메모리 셀을 갖고, 각각의 메모리 셀은 복수의 프로그램 상태를 갖는 메모리 셀 어레이; 및 상기 메모리 셀 어레이에 프로그램된 데이터(이하, 프로그램 데이터라 함)에 대한 프로그램 검증 동작을 수행하기 위한 데이터 입출력 제어 회로를 포함한다. 여기에서, 상기 데이터 입출력 제어 회로는 프로그램 검증 동작 시에 각각의 프로그램 상태에 해당하는 프로그램 데이터의 수를 카운트하고, 상기 프로그램 데이터의 수에 따라 상기 복수의 메모리 셀을 영역 분할하여 프로그램 검증 동작을 수행한다. 본 발명에 의하면, 프로그램 동작 시에 공통 소스 라인의 노이즈로 인해 메모리 셀의 문턱 전압 분포의 폭이 넓어지는 것을 줄일 수 있다.

Description

공통 소스 라인의 노이즈를 줄이는 플래시 메모리 장치 및 그것을 포함하는 메모리 시스템{FLASH MEMORY DEVICE REDUCING NOISE OF COMMON SOURCE LINE AND MEMORY SYSTEM INCLUDING THAT}
본 발명은 플래시 메모리 장치에 관한 것으로, 더욱 상세하게는 공통 소스 라인의 노이즈를 줄이는 플래시 메모리 장치 및 그것을 포함하는 메모리 시스템에 관한 것이다.
반도체 메모리 장치는 일반적으로 DRAM, SRAM 등과 같은 휘발성 메모리와 EEPROM, FRAM, PRAM, MRAM, Flash Memory 등과 같은 불휘발성 메모리로 분류된다. 휘발성 메모리는 전원이 차단될 때 저장된 데이터를 잃지만, 불휘발성 메모리는 전원이 차단되더라도 저장된 데이터를 보존한다. 특히, 플래시 메모리는 높은 프로그래밍 속도, 낮은 전력 소비, 대용량 데이터 저장 등의 장점을 가지므로, 컴퓨터 시스템 등에서 저장 매체로 광범위하게 사용되고 있다.
플래시 메모리는 데이터를 저장하는 메모리 셀 어레이를 포함한다. 메모리 셀 어레이는 복수의 메모리 블록(memory block)으로 구성된다. 각각의 메모리 블록은 복수의 페이지(page)로 구성된다. 각각의 페이지는 복수의 메모리 셀로 구성된 다. 각각의 메모리 셀은 문턱 전압 분포에 따라 온 셀(on cell)과 오프 셀(off cell)로 구분된다. 온 셀은 소거된 셀(erased cell)이고, 오프 셀은 프로그램된 셀(programmed cell)이다. 플래시 메모리는 메모리 블록 단위로 소거 동작을 수행하고, 페이지 단위로 쓰기 또는 읽기 동작을 수행한다.
플래시 메모리는 셀 스트링 구조(cell string structure)로 되어 있다. 셀 스트링은 스트링 선택 라인(SSL; String Selection Line))에 연결되는 스트링 선택 트랜지스터, 복수의 워드 라인(WLs)에 연결되는 복수의 메모리 셀, 그리고 접지 선택 라인(GSL; Ground Selection Line)에 연결되는 접지 선택 트랜지스터를 포함한다. 스트링 선택 트랜지스터는 비트 라인(BL)에 연결되고, 접지 선택 트랜지스터는 공통 소스 라인(CSL; Common Source Line)에 연결된다.
한편, 플래시 메모리는 하나의 메모리 셀에 하나의 비트 데이터를 저장할 수도 있고, 두 비트 이상의 데이터를 저장할 수 있다. 일반적으로, 하나의 비트 데이터를 저장하는 메모리 셀을 싱글 레벨 셀(SLC; Single Level Cell)이라 하고, 두 비트 이상의 데이터를 저장하는 메모리 셀을 멀티 레벨 셀(MLC; Multi Level Cell)이라 한다. 싱글 레벨 셀은 문턱 전압에 따라 소거 상태와 프로그램 상태를 갖는다. 멀티 레벨 셀은 문턱 전압에 따라 소거 상태와 복수의 프로그램 상태를 갖는다.
멀티 레벨 셀을 갖는 플래시 메모리(이하, MCL 플래시 메모리라 함)는 프로그램 상태의 문턱 전압 분포의 폭을 좁혀서, 각 프로그램 상태들 간의 마진을 확보하는 것이 중요하다. 각 프로그램 상태의 문턱 전압 분포의 폭이 넓어지는 요인 중 에 한가지는, 공통 소스 라인(CSL)에서 발생하는 노이즈(noise)에 기인한다. 여기에서, 노이즈(noise)란 공통 소스 라인(CSL)의 저항 성분 등에 의해 전압 강하가 발생하는 것을 말한다.
공통 소스 라인(CSL)은 일반적으로 메탈(metal) 라인을 통해 접지 단자에 연결된다. 메탈 라인에는 저항 성분이 존재하기 때문에, 공통 소스 라인(CSL)에 전류가 흐르면 전압 강하(voltage drop)가 발생한다. 공통 소스 라인(CSL)의 전압 강하는 공통 소스 라인(CSL)에 흐르는 전류량에 비례한다. 즉, 공통 소스 라인(CSL)에 흐르는 전류량이 증가하면 전압 강하도 증가하고, 전류량이 감소하면 전압 강하도 감소한다. 공통 소스 라인(CSL)의 전압 강하로 인해 공통 소스 라인 전압(Vcsl)이 발생하면, 메모리 셀의 문턱 전압 분포가 넓어지는 결과를 초래할 수 있다.
본 발명은 상술한 문제점을 해결하기 위하여 제안된 것으로, 본 발명의 목적은 공통 소스 라인의 노이즈로 인해 문턱 전압 분포의 폭이 넓어지는 것을 방지할 수 있는 플래시 메모리 장치 및 그것의 프로그램 방법을 제공하는 데 있다.
본 발명에 따른 플래시 메모리 장치는 공통 소스 라인과 비트 라인 사이에 연결되는 복수의 메모리 셀을 갖고, 각각의 메모리 셀은 복수의 프로그램 상태를 갖는 메모리 셀 어레이; 및 상기 메모리 셀 어레이에 프로그램된 데이터(이하, 프로그램 데이터라 함)에 대한 프로그램 검증 동작을 수행하기 위한 데이터 입출력 제어 회로를 포함한다. 여기에서, 상기 데이터 입출력 제어 회로는 프로그램 검증 동작 시에 각각의 프로그램 상태에 해당하는 프로그램 데이터의 수를 카운트하고, 상기 프로그램 데이터의 수에 따라 상기 복수의 메모리 셀을 영역 분할하여 프로그램 검증 동작을 수행한다.
실시 예로서, 상기 데이터 입출력 제어 회로는 상기 프로그램 데이터를 입력받기 위한 데이터 입출력 회로; 및 상기 데이터 입출력 회로로부터 입력된 프로그램 데이터의 수를 카운트하기 위한 카운터를 포함한다. 상기 데이터 입출력 제어 회로는 상기 메모리 셀 어레이에 프로그램될 데이터를 저장하기 위한 페이지 버퍼를 더 포함한다.
다른 실시 예로서, 상기 카운터로는 상기 데이터 입출력 회로로부터 입력된 데이터를 이용하여, 상기 프로그램 데이터의 수를 카운트한다. 또는 상기 카운터는 상기 데이터 입출력 회로로부터 입력된 MSB 데이터 및 상기 페이지 버퍼에 저장된 LSB 데이터를 이용하여, 상기 프로그램 데이터의 수를 카운트한다.
또 다른 실시 예로서, 상기 복수의 메모리 셀은 멀티 레벨 셀(MLC)인 것을 특징으로 한다. 상기 데이터 입출력 제어 회로는 각각 프로그램 상태마다 영역 분할의 수를 달리한다. 또는 상기 데이터 입출력 제어 회로는 프로그램 루프를 진행하면서, 각각의 프로그램 상태에 대한 영역 분할의 수를 가변한다.
본 발명의 다른 일면은 플래시 메모리 장치; 및 상기 플래시 메모리 장치를 제어하기 위한 메모리 컨트롤러를 포함하는 메모리 시스템에 관한 것이다. 상기 플래시 메모리 장치는 공통 소스 라인과 비트 라인 사이에 연결되는 복수의 메모리 셀을 갖고, 각각의 메모리 셀은 복수의 프로그램 상태를 갖는 메모리 셀 어레이; 및 상기 메모리 셀 어레이에 프로그램된 데이터(이하, 프로그램 데이터라 함)에 대한 프로그램 검증 동작을 수행하기 위한 데이터 입출력 제어 회로를 포함한다. 여기에서, 상기 데이터 입출력 제어 회로는 프로그램 검증 동작 시에 각각의 프로그램 상태에 해당하는 프로그램 데이터의 수를 카운트하고, 상기 프로그램 데이터의 수에 따라 상기 복수의 메모리 셀을 영역 분할하여 프로그램 검증 동작을 수행한다.
본 발명에 따른 플래시 메모리 장치는 프로그램 검증 동작 시의 공통 소스 라인의 노이즈를 줄일 수 있다. 본 발명에 의하면, 프로그램 동작 시에 공통 소스 라인의 노이즈로 인해 메모리 셀의 문턱 전압 분포의 폭이 넓어지는 것을 줄일 수 있다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시 예를 첨부된 도면을 참조하여 설명한다.
도 1은 본 발명에 따른 플래시 메모리 장치를 예시적으로 보여주는 블록도이다. 도 1을 참조하면, 플래시 메모리 장치(100)는 메모리 셀 어레이(110), 데이터 입출력 제어 회로(120), 어드레스 디코더(130), 제어 로직(140), 그리고 CSL 드라이버(150)를 포함한다.
메모리 셀 어레이(110)는 복수의 메모리 블록(memory block)을 포함한다. 도 1에는 하나의 메모리 블록이 도시되어 있다. 각각의 메모리 블록은 복수의 페이지(page)로 구성된다. 각각의 페이지는 복수의 메모리 셀(memory cell)로 구성된다. 각각의 메모리 셀은 멀티 비트 데이터(multi bit data)를 저장할 수 있고, 싱글 비트 데이터(single bit data)를 저장할 수도 있다. 플래시 메모리는 메모리 블록 단위로 소거 동작을 수행하고, 페이지 단위로 읽기 또는 쓰기 동작을 수행한다.
한편, 각각의 메모리 블록은 복수의 셀 스트링(cell string)으로 구성된다. 도 1을 참조하면, 각각의 셀 스트링은 스트링 선택 라인(SSL)에 연결되는 스트링 선택 트랜지스터, 복수의 워드 라인(WL0~WL31)에 연결되는 복수의 메모리 셀, 그리고 접지 선택 라인(GSL)에 연결되는 접지 선택 트랜지스터를 포함한다. 스트링 선택 트랜지스터는 비트 라인(BL0~BLm)에 연결되고, 접지 선택 트랜지스터는 공통 소스 라인(CSL)에 연결된다.
일반적으로 플래시 메모리 장치(100)는 읽기 동작 시에, 스트링 선택 라인(SSL) 및 접지 선택 라인(GSL)에 전원 전압(Vcc)을 인가하고, 선택 워드 라인(예를 들면, WL0)에 선택 읽기 전압(Vrd)을 인가하며, 비선택 워드 라인(예를 들면, WL1~WL31)에 비선택 읽기 전압(Vread)을 인가한다. 여기에서, 비선택 읽기 압(Vread)은 비선택 워드 라인(WL1~WL31)에 연결되어 있는 메모리 셀을 턴 온(turn on) 하기에 충분한 전압이다.
데이터 입출력 제어 회로(120)는 복수의 비트 라인(BL0~BLm)을 통해 메모리 셀 어레이(110)와 연결된다. 데이터 입출력 제어 회로(120)는 데이터 입출력 라인 (도시되지 않음)을 통해 데이터(DATA)를 입력받는다. 데이터 입출력 제어 회로(120)는 복수의 메모리 셀 중 선택 메모리 셀에 프로그램될 데이터를 임시로 저장한다. 데이터 입출력 제어 회로(120)에 저장된 데이터는 프로그램 동작 시에 해당 메모리 셀에 프로그램된다. 또한, 데이터 입출력 제어 회로(120)는 선택 메모리 셀에 저장된 데이터를 비트 라인(BL)을 통해 읽어낸다. 읽은 데이터는 데이터 입출력 라인을 통해 외부로 출력된다.
한편, 데이터 입출력 제어 회로(120)는 프로그램 검증 동작 시에, 프로그램 루프마다 영역 분할(region split)하여 프로그램 검증 동작을 수행함으로, 공통 소스 라인(CSL)의 노이즈(noise)를 줄인다. 여기에서, 노이즈(noise)란 공통 소스 라인(CSL)의 저항 성분 등에 의해 전압 강하가 발생하는 것을 말한다. 공통 소스 라인(CSL)은 일반적으로 메탈(metal) 라인을 통해 접지 단자에 연결된다. 메탈 라인에는 저항 성분이 존재하기 때문에, 공통 소스 라인(CSL)에 전류가 흐르면 전압 강하(voltage drop)가 발생한다. 공통 소스 라인(CSL)의 전압 강하는 메모리 셀의 문턱 전압 분포의 폭을 넓어지게 할 수 있다.
계속해서 도 1을 참조하면, 어드레스 디코더(130)는 복수의 워드 라인(WL0~WL31)을 통해 메모리 셀 어레이(110)와 연결된다. 어드레스 디코더(130)는 어드레스(ADDR)를 입력받고 메모리 블록 또는 페이지를 선택한다. 여기에서, 메모리 블록을 선택하기 위한 어드레스를 블록 어드레스(block address)라고, 페이지를 선택하기 위한 어드레스를 페이지 어드레스(page address)라 한다.
제어 로직(140)은 커맨드(CMD) 및 제어 신호(CTRL)에 응답하여 데이터 입출 력 제어 회로(120), 어드레스 디코더(130), 그리고 CSL 드라이버(150)를 제어한다. 여기에서, 제어 신호(CTRL)는 메모리 인터페이스(도 16 참조, 210) 또는 메모리 컨트롤러(도 17 참조, 712)로부터 제공된다. 한편, 제어 로직(140)은 쓰기, 읽기, 소거 동작 시에 워드 라인으로 제공될 바이어스 전압(bias voltage)을 발생한다.
읽기 동작 시에, 제어 로직(140)은 선택 워드 라인으로 제공되는 선택 읽기 전압(Vrd)과 비선택 워드 라인으로 제공되는 비선택 읽기 전압(Vread)을 발생한다. 일반적으로, 비선택 읽기 전압(Vread)은 선택 읽기 전압(Vrd)보다 높은 전압 레벨을 갖는다. 또한, 프로그램 검증 동작 시에, 제어 로직(140)은 선택 워드 라인으로 제공되는 프로그램 검증 전압(Vvfy)을 발생한다.
CSL 드라이버(150)는 공통 소스 라인(CSL)에 연결되어 있다. CSL 드라이버(150)의 구성 및 동작 원리는 도 2를 참조하여 상세히 설명된다. 종래의 플래시 메모리 장치는 공통 소스 라인(CSL)에 존재하는 저항 성분으로 인해, 노이즈(noise)가 발생하고, 메모리 셀의 문턱 전압 분포의 폭이 넓어지는 문제가 있다. 본 발명에 따른 플래시 메모리 장치(100)는 영역 분할(region split) 방법을 사용하여 공통 소스 라인(CSL)의 노이즈를 줄임으로, 문턱 전압 분포의 폭이 넓어지는 문제를 해결할 수 있다.
도 2는 도 1에 도시된 CSL 드라이버를 예시적으로 보여주기 위한 회로도이다. 도 2를 참조하면, CSL 드라이버(150)는 공핍형 MOS 트랜지스터(151)와 NMOS 트랜지스터(152)를 포함한다.
도 2에서, Rc는 공통 소스 라인(CSL)에 존재하는 기생 저항 또는 기생 커패 시턴스(이하, 기생 저항 등이라 함)를 나타낸다. 공통 소스 라인(CSL)에 전류가 흐를 때, 기생 저항 등으로 인해 공통 소스 라인(CSL)에서 전압 강하(voltage drop)가 발생할 수 있다. 이때 공통 소스 라인(CSL)은 소정의 전압 레벨 (이하, 공통 소스 라인 전압 Vcsl 이라 함)을 갖는다. 공통 소스 라인 전압(Vcsl)이 존재하면, 프로그램 동작 시에 메모리 셀의 문턱 전압 분포의 폭이 넓어질 수 있다.
계속해서 도 2를 참조하면, CSL 드라이버(150)의 트랜지스터들(151, 152)은 공통 소스 라인(CSL)과 접지 단자 사이에 직렬로 연결되어 있다. 공핍형 MOS 트랜지스터(151)의 게이트에는 전원 전압(VDD)이 인가되고, NMOS 트랜지스터(152)의 게이트에는 제어 신호(READ)가 인가된다. 제어 신호(READ)는 읽기 동작 시에 활성화되고 나머지 동작들에서는 비활성화된다. 여기서, 읽기 동작은 일반적인 읽기 동작뿐만 아니라, 프로그램 검증 동작을 포함한다. 공핍형 MOS 트랜지스터(151)는 공통 소스 라인(CSL)에 고전압이 전달될 때 NMOS 트랜지스터(152)가 파괴되는 것을 방지하기 위한 것이다.
계속해서 도 2를 참조하면, CSL 드라이버(150)에는 복수의 셀 스트링이 연결된다. 각각의 셀 스트링은 비트 라인(BL)과 공통 소스 라인(CSL) 사이에 연결되어 있다. 도 2에서는 예시적으로, 비트 라인(BLi; i=0, 1, 2, 3)과 공통 소스 라인(CSL) 사이에는 네 개의 셀 스트링이 연결되어 있는 것을 보여준다. 공통 소스 라인 전압(Vcsl)은 셀 스트링에 흐르는 전류량에 따라 달라진다. 그리고 읽기 동작이나 프로그램 검증 동작 시에, 셀 스트링에 흐르는 전류량은 온 셀(on cell)의 수에 따라 달라진다.
온 셀(on cell)의 수에 따른 공통 소스 라인 전압(Vcsl)의 변화를 살펴보기 위해, 다음과 같은 두 가지 가정을 한다. 첫째로, 선택 워드 라인(WL0)에 연결되어 있는 메모리 셀들은 각각 E, P1, P2, P3 상태로 프로그램된다고 가정한다. 여기에서, E 상태는 소거 상태를 의미하고, P3 상태에 있는 메모리 셀은 가장 높은 문턱 전압을 갖는다. P1과 P2 상태에 있는 메모리 셀은 E 상태와 P3 상태의 중간 레벨에 해당하는 문턱 전압을 갖는다. 둘째로, 선택 워드 라인(WL0)에 연결되어 있는 메모리 셀들이 온 셀일 때, 각각의 셀 스트링을 통해 흐르는 전류는 I0, I1, I2, I3라고 가정한다.
이러한 가정에 따르면, 온 셀의 수의 따라 공통 소스 라인 전압(Vcsl)은 달라진다. 예를 들어, E 상태에 있는 메모리 셀만 온 셀이고 나머지 메모리 셀이 오프 셀이면, 공통 소스 라인 전압(Vcsl)은 I0*Rc가 된다. E와 P1 상태에 있는 메모리 셀이 온 셀이면, 공통 소스 라인 전압(Vcsl)은 (I0+I1)*Rc가 된다. 마찬가지로, E, P1, P2 상태에 있는 메모리 셀이 온 셀이면, 공통 소스 라인 전압(Vcsl)은 (I0+I1+I2)*Rc가 된다. 이는 프로그램 검증 동작과 읽기 동작 시에, 온 셀의 수가 달라지면 공통 소스 라인 전압(Vcsl)도 달라질 수 있음을 의미한다.
도 3은 도 2에 도시된 메모리 셀의 문턱 전압 분포를 보여주는 다이어그램이다. 도 3을 참조하면, 메모리 셀은 네 개의 상태(E, P1, P2, P3) 중에서 어느 하나를 갖는다.
읽기 동작 시에 선택 워드 라인(WL0)으로 선택 읽기 전압(Vrd1, Vrd2, Vrd3)이 제공되고, 비선택 워드 라인(WL1~WL31)으로 비선택 읽기 전압(Vread)이 제공된 다. 제 1 선택 읽기 전압(Vrd1)은 소거 상태(E)와 제 1 프로그램 상태(P1) 사이의 전압 레벨을 갖고, 제 2 선택 읽기 전압(Vrd2)은 제 1 및 제 2 프로그램 상태(P1, P2) 사이의 전압 레벨을 갖고, 제 3 선택 읽기 전압(Vrd3)은 제 2 및 제 3 프로그램 상태(P2, P3) 사이의 전압 레벨을 갖는다.
제 1 선택 읽기 전압(Vrd1)을 인가할 때, 소거 상태(E)를 갖는 메모리 셀은 온 셀(on cell)이 되고 제 1 내지 제 3 프로그램 상태(P1, P2, P3)를 갖는 메모리 셀은 오프 셀(off cell)이 된다. 제 2 선택 읽기 전압(Vrd2)을 인가할 때, 소거 상태(E) 및 제 1 프로그램 상태(P1)를 갖는 메모리 셀은 온 셀(on cell)이 되고 제 2 및 제 3 프로그램 상태(P2, P3)를 갖는 메모리 셀은 오프 셀(off cell)이 된다. 제 3 선택 읽기 전압(Vrd3)을 인가할 때, 소거 상태(E), 제 1 및 제 2 프로그램 상태(P1, P2)를 갖는 메모리 셀은 온 셀(on cell)이 되고 제 3 프로그램 상태(P3)를 갖는 메모리 셀은 오프 셀(off cell)이 된다.
한편, 프로그램 검증 동작 시에 선택 워드 라인으로 프로그램 검증 전압(Vvfy1, Vvfy2, Vvfy3)이 제공된다. 제 1 프로그램 검증 전압(Vvfy1)은 메모리 셀을 제 1 프로그램 상태(P1)로 프로그램하기 위한 전압이고, 제 2 프로그램 검증 전압(Vvfy2)은 제 2 프로그램 상태(P2)로 프로그램하기 위한 전압이고, 제 3 프로그램 검증 전압(Vvfy3)은 제 3 프로그램 상태(P3)로 프로그램하기 위한 전압이다.
도 4 내지 도 6은 선택 워드 라인에 프로그램 검증 전압과 읽기 전압이 인가될 때 온 셀의 수를 보여주기 위한 다이어그램이다. 도 4 내지 도 6은 프로그램 검증 동작 시와 읽기 동작 시에 온 셀의 수가 달라질 수 있음을 보여준다. 도 2에서 설명한 바와 같이, 선택 워드 라인에 연결되어 있는 메모리 셀들의 온 셀의 수가 달라지면, 공통 소스 라인 전압(Vcsl)도 달라질 수 있다.
도 4는 선택 메모리 셀을 제 1 프로그램 상태(P1)로 프로그램하기 위한 프로그램 검증 동작과, 제 1 프로그램 상태(P1)에 있는 선택 메모리 셀을 읽기 위한 읽기 동작 시의 문턱 전압 분포를 각각 보여주는 다이어그램이다.
도 4(a)는 제 1 프로그램 검증 전압(Vvfy1)이 인가되는 경우에 온 셀(on cell)의 분포를 보여준다. 도 4(a)를 참조하면, 제 1 프로그램 검증 전압(Vvfy1) 인가 시에 온 셀로 되는 경우는 빗금 친 부분이다. 즉, 소거 상태(E)에 있는 메모리 셀과, 제 2 또는 제 3 프로그램 상태(P2 or P3)로 프로그램될 셀 중에서 문턱 전압이 아직 제 1 프로그램 검증 전압(Vvfy1)에 도달하지 못한 셀이 온 셀로 될 수 있다.
도 4(b)는 제 1 읽기 전압(Vrd1)이 인가되는 경우에 온 셀(on cell)의 분포를 보여준다. 도 4(b)를 참조하면, 제 1 읽기 전압(Vrd1) 인가 시에 온 셀로 되는 경우는 빗금 친 부분이다. 즉, 소거 상태(E)에 있는 메모리 셀만이 온 셀이다. 읽기 동작은 프로그램 검증 동작과는 달리, 모든 프로그램 동작이 종료된 다음에 수행되기 때문에, 제 2 또는 제 3 프로그램 상태(P2 or P3)로 프로그램될 셀들은 이미 제 2 또는 제 3 프로그램 상태에 도달해 있다. 따라서 제 1 읽기 전압(Vrd1) 인가 시에 온 셀로 되는 것은 소거 상태(E)에 있는 메모리 셀 뿐이다.
도 4(a)와 도 4(b)를 비교해 보면, 제 1 프로그램 상태(P1)를 읽기 위한 동작임에도 불구하고, 프로그램 검증 동작 시와 읽기 동작 시에 온 셀의 수가 달라짐 을 알 수 있다. 즉, 프로그램 검증 동작 시에 온 셀의 수가 읽기 동작 시의 온 셀의 수보다 더 많다. 온 셀 수의 차이는 제 2 또는 제 3 프로그램 상태(P2 or P3)로 프로그램될 셀 중에서 문턱 전압이 아직 제 1 프로그램 검증 전압(Vvfy1)에 도달하지 못한 메모리 셀 때문이다.
도 5는 선택 메모리 셀을 제 2 프로그램 상태(P2)로 프로그램하기 위한 프로그램 검증 동작과, 제 2 프로그램 상태(P2)에 있는 선택 메모리 셀을 읽기 위한 읽기 동작 시의 문턱 전압 분포를 각각 보여주는 다이어그램이다.
도 5(a)는 제 2 프로그램 검증 전압(Vvfy2)이 인가되는 경우에 온 셀(on cell)의 분포를 보여준다. 제 2 프로그램 검증 전압(Vvfy2) 인가 시에 온 셀은 소거 상태(E) 및 제 1 프로그램 상태(P1)에 있는 메모리 셀과, 제 3 프로그램 상태(P3)로 프로그램될 셀 중에서 문턱 전압이 아직 제 2 프로그램 검증 전압(Vvfy2)에 도달하지 못한 메모리 셀이다.
도 5(b)는 제 2 읽기 전압(Vrd2)이 인가되는 경우에 온 셀(on cell)의 분포를 보여준다. 도 5(b)를 참조하면, 제 2 읽기 전압(Vrd2) 인가 시에 온 셀은 소거 상태(E) 및 제 1 프로그램 상태(P1)에 있는 메모리 셀이다. 이는 제 3 프로그램 상태(P3)로 프로그램될 셀들은 이미 제 3 프로그램 상태(P3)에 도달해 있기 때문이다.
도 5(a)와 도 5(b)를 비교해 보면, 제 2 프로그램 상태(P2)를 읽기 위한 동작임에도 불구하고, 프로그램 검증 동작 시와 읽기 동작 시에 온 셀의 수가 달라질 수 있다. 즉, 프로그램 검증 동작 시에 온 셀의 수가 읽기 동작 시의 온 셀의 수보 다 더 많다. 온 셀 수의 차이는 제 3 프로그램 상태(P3)로 프로그램될 셀 중에서 문턱 전압이 아직 제 2 프로그램 검증 전압(Vvfy2)에 도달하지 못한 메모리 셀 때문이다.
도 6은 선택 메모리 셀을 제 3 프로그램 상태(P3)로 프로그램하기 위한 프로그램 검증 동작과, 제 3 프로그램 상태(P3)에 있는 선택 메모리 셀을 읽기 위한 읽기 동작 시의 문턱 전압 분포를 각각 보여주는 다이어그램이다.
도 6(a)는 제 3 프로그램 검증 전압(Vvfy3)이 인가되는 경우에 온 셀(on cell)의 분포를 보여준다. 제 3 프로그램 검증 전압(Vvfy3) 인가 시에 온 셀은 소거 상태(E), 제 1 및 제 2 프로그램 상태(P1, P2)에 있는 메모리 셀이다. 도 6(b)는 제 3 읽기 전압(Vrd3)이 인가되는 경우에 온 셀(on cell)의 분포를 보여준다. 도 6(b)를 참조하면, 제 3 읽기 전압(Vrd3) 인가 시에 온 셀은 소거 상태(E), 제 1 및 제 2 프로그램 상태(P1, P2)에 있는 메모리 셀이다.
도 6(a)와 도 6(b)를 비교해 보면, 제 3 프로그램 상태(P3)를 읽기 위한 동작 시에는 프로그램 검증 동작과 읽기 동작에서의 온 셀의 수가 같아진다. 이는 제 3 프로그램 상태(P3)로 프로그램될 셀이 모두 제 3 프로그램 검증 전압(Vvfy3)에 도달하기 때문이다.
도 4 내지 도 6을 참조하면, P1 또는 P2 상태로 프로그램하기 위한 프로그램 검증 동작과, P1 또는 P2 상태를 읽기 위한 읽기 동작 시에 온 셀의 수가 달라질 수도 있다. 동일 상태에 대해 프로그램 검증 동작과 읽기 동작 시에 온 셀의 수가 달라지면, 앞에서 설명한 바와 같이 공통 소스 라인 전압(Vcsl)이 달라진다. 이와 같이 공통 소스 라인(CSL)에 존재하는 노이즈(noise)로 인해, 메모리 셀의 문턱 전압 분포 폭이 넓어질 수 있다. 이것은 도 7에서 상세하게 설명된다.
도 7은 공통 소스 라인 전압에 존재하는 노이즈로 인해 메모리 셀의 문턱 전압 분포 폭이 넓어지는 것을 보여주는 다이어그램이다. 도 7에서는 제 1 프로그램 상태(P1)만을 보여주고 있으나, 제 2 프로그램 상태(P2)에서도 문턱 전압 분포의 변화는 동일하게 나타난다.
위에서 설명한 바와 같이, 온 셀의 수는 프로그램 검증 동작 시가 읽기 동작 시보다 많아질 수 있다. 프로그램 검증 동작 시에 온 셀의 수가 많아지면, 공통 소스 라인에 흐르는 전류량이 증가한다. 공통 소스 라인에 흐르는 전류량이 증가하면, 기생 저항 등의 영향으로 인해 공통 소스 라인 전압(Vcsl)이 높아진다. 공통 소스 라인 전압(Vcsl)이 높아지면, 도 7의 점선(P1')에서 보는 바와 같이 메모리 셀들의 문턱 전압 분포가 넓어지게 된다.
도 8은 본 발명에 따른 플래시 메모리 장치의 프로그램 방법을 보여주는 그래프이다. 도 8에서, 가로축은 프로그램 루프(program loop)에 따른 프로그램 진행 시간을 나타내고, 세로축은 워드 라인으로 제공되는 프로그램 전압(Vpgm) 및 프로그램 검증 전압(Vvfy)을 나타낸다.
일반적으로 플래시 메모리 장치는 프로그램 동작 시에 메모리 셀의 문턱 전압(threshold voltage) 분포의 폭을 좁게 만들기 위해서 "증가형 스텝 펄스 프로그램" (Incremental Step Pulse Program; ISPP) 방법을 사용한다. 증가형 스텝 펄스 프로그램 방법에 의하면, 선택 워드 라인으로 인가되는 프로그램 전압은 프로그램 루프(program loop)에 따라 단계적으로 증가한다.
플래시 메모리 장치의 프로그램 동작은 각각의 프로그램 루프(program loop)에서, 프로그램 실행(program execution) 및 프로그램 검증(progam verify)을 수행한다. 프로그램 실행 동작에서는 선택 워드 라인으로 프로그램 전압(Vpgm)이 제공되고, 프로그램 검증 동작에서는 프로그램 검증 전압(Vvfy)이 제공된다.
플래시 메모리 장치는 페이지 단위로 프로그램 동작을 수행한다. 종래의 플래시 메모리 장치는 각각의 프로그램 루프마다, 하나의 페이지에 대해서 프로그램 실행 또는 프로그램 검증 동작이 수행된다. 반면에, 본 발명에 따른 플래시 메모리 장치는 하나의 페이지를 복수의 영역(region)으로 분할(split)한다. 본 발명은 하나의 페이지에 대해 프로그램 실행이 동시에 수행되고, 각각의 분할 영역(split region)에 대해 프로그램 검증 동작이 순차적으로 수행된다. 본 발명에 의하면, 프로그램 검증 동작이 분할 영역에 따라 순차적으로 수행되기 때문에, 공통 소스 라인의 노이즈를 줄일 수 있다.
도 8에 도시된 프로그램 동작은 4 스텝 검증 루프, 2 스텝 검증 루프, 그리고 1 스텝 검증 루프로 구성된다. 프로그램 루프 초반(예를 들면, PGM LOOP A)에는 4 스텝 검증 루프가 수행되고, 프로그램 루프 중반(예를 들면, PGM LOOP B)에는 2 스텝 검증 루프가 수행되고, 프로그램 루프 후반(예를 들면, PGM LOOP C)에는 1 스텝 검증 루프가 수행된다.
4 스텝 검증 루프에서는 하나의 페이지가 4개의 영역으로 분할된다. 하나의 페이지에 대해 프로그램 실행 동작이 동시에 수행되고, 각각의 분할 영역에 대해 프로그램 검증 동작이 순차적으로 수행된다. 2 스텝 검증 루프에서는 하나의 페이지가 2개의 영역으로 분할되고, 각각의 분할 영역에 대해 프로그램 검증 동작이 순차적으로 수행된다. 1 스텝 검증 루프에서는 영역 분할(region split) 없이 하나의 페이지에 프로그램 실행 또는 프로그램 검증 동작이 동시에 수행된다.
도 9는 본 발명의 프로그램 방법에 따른 영역 분할 방식의 제 1 실시 예를 보여주는 다이어그램이다. 도 9에서, 플래시 메모리 장치는 하나의 페이지가 16개의 메모리 셀(MC1~16)로 구성된다고 가정한다. 각각의 메모리 셀(MC1~MC16)은 해당하는 비트 라인(BL1~BL16)과 공통 소스 라인(CSL) 사이에 연결되어 있다.
도 9(a)는 4 스텝 검증 방식을 보여준다. 도 9(a)를 참조하면, 하나의 페이지는 4개의 영역으로 분할된다. 제 1 영역은 제 1 내지 제 4 메모리 셀(MC1~MC4)에 해당하고, 제 2 영역은 제 5 내지 제 8 메모리 셀(MC5~MC8)에 해당하고, 제 3 영역은 제 9 내지 제 12 메모리 셀(MC9~MC12)에 해당하고, 제 4 영역은 제 13 내지 제 16 메모리 셀(MC13~MC16)에 해당한다.
다시 도 8을 참조하면, 프로그램 루프 A에서, 프로그램 실행 동작은 하나의 페이지에 대해 동시에 수행된다. 즉, 모든 메모리 셀(MC1~MC16)에 프로그램 실행 동작이 동시에 수행된다. 그러나 프로그램 검증 동작은 제 1 영역에서 제 4 영역까지 4 번에 걸쳐서 순차적으로 수행된다. 즉, 제 1 영역에 해당하는 메모리 셀(MC1~MC4)에 대해 1차적으로 프로그램 검증 동작이 수행되고, 다음으로 제 2 내지 제 4 영역에 해당하는 메모리 셀에 대해 순차적으로 프로그램 검증 동작이 수행된다.
도 9(b)는 2 스텝 검증 방식을 보여준다. 도 9(b)를 참조하면, 하나의 페이지는 2개의 영역으로 분할된다. 제 1 영역은 제 1 내지 제 8 메모리 셀(MC1~MC8)에 해당하고, 제 2 영역은 제 9 내지 제 16 메모리 셀(MC9~MC16)에 해당한다. 도 8에 도시된 프로그램 루프 B에서, 프로그램 실행 동작은 하나의 페이지에 대해 동시에 수행된다. 그러나 프로그램 검증 동작은 제 1 영역에서 제 2 영역까지 2 번에 걸쳐서 순차적으로 수행된다.
도 9(c)는 1 스텝 검증 방식을 보여준다. 도 9(c)를 참조하면, 플래시 메모리 장치는 영역 분할 없이 하나의 페이지에 대해 프로그램 실행 또는 프로그램 검증 동작을 수행한다.
도 9에 도시된 영역 분할 방식은 이웃하는 메모리 셀을 하나의 영역으로 분할한다. 예를 들면, 도 9에서 보는 바와 같이 하나의 페이지를 4개의 영역으로 분할하는 경우에, 제 1 내지 제 4 메모리 셀(MC1~MC4)은 하나의 영역에 속한다. 하나의 페이지를 4개의 영역으로 분할하는 경우에, 제 1 내지 제 4 메모리 셀(MC1~MC4)은 하나의 영역에 속한다.
도 10은 본 발명의 프로그램 방법에 따른 영역 분할 방식의 제 2 실시 예를 보여주는 다이어그램이다. 도 10에서, 플래시 메모리 장치는 하나의 페이지가 16개의 메모리 셀(MC1~16)로 구성된다고 가정한다. 각각의 메모리 셀(MC1~MC16)은 해당하는 비트 라인(BL1~BL16)과 공통 소스 라인(CSL) 사이에 연결되어 있다.
도 10(a)은 4 스텝 검증 방식을 보여준다. 도 10(a)를 참조하면, 하나의 페이지는 4개의 영역으로 분할된다. 제 1 영역은 제 1, 5, 9, 13 메모리 셀(MC1, MC5, MC9, MC13)에 해당하고, 제 2 영역은 제 2, 6, 10, 14 메모리 셀(MC2, MC6, MC10, MC14)에 해당하고, 제 3 영역은 제 3, 7, 11, 15 메모리 셀(MC3, MC7, MC11, MC15)에 해당하고, 제 4 영역은 제 4, 8, 12, 16 메모리 셀(MC4, MC8, MC12, MC16)에 해당한다. 도 9(a)와 마찬가지로, 프로그램 검증 동작은 제 1 영역에서 제 4 영역까지 4 번에 걸쳐서 순차적으로 수행된다.
도 10(b)는 2 스텝 검증 방식을 보여준다. 도 10(b)를 참조하면, 하나의 페이지는 2개의 영역으로 분할된다. 제 1 영역은 홀수 번째 메모리 셀(MCi; i=1, 3, 5, 7, 9, 11, 13, 15)에 해당하고, 제 2 영역은 짝수 번째 메모리 셀(MCj; j=2, 4, 6, 8, 10, 12, 14, 16)에 해당한다. 도 9(b)와 마찬가지로, 프로그램 검증 동작은 제 1 영역에서 제 2 영역까지 2 번에 걸쳐서 순차적으로 수행된다.
도 10(c)는 1 스텝 검증 방식을 보여준다. 도 10(c)를 참조하면, 플래시 메모리 장치는 영역 분할 없이 하나의 페이지에 대해 프로그램 실행 또는 프로그램 검증 동작을 수행한다.
도 10에 도시된 영역 분할 방식은 이웃하지 않는 메모리 셀을 하나의 영역으로 분할한다. 예를 들면, 도 10에서 보는 바와 같이 하나의 페이지를 2개의 영역으로 분할하는 경우에, 홀수 번째 메모리 셀과 짝수 번째 메모리 셀은 서로 다른 영역에 속한다. 본 발명에 따른 플래시 메모리 장치의 영역 분할 방식은 도 9 및 도 10 도시된 방식 이외의 여러 가지 다른 형태로 구현될 수 있다.
다시 도 8을 참조하면, 본 발명에 따른 플래시 메모리 장치는 프로그램 루프를 진행하면서 영역 분할 수를 가변한다. 프로그램 루프 초반(예를 들면, PGM LOOP A)에는 대부분의 메모리 셀이 온 셀이기 때문에, 공통 소스 라인(CSL)은 큰 노이즈(noise)를 갖는다. 본 발명은 공통 소스 라인(CSL)의 노이즈를 줄이기 위해서, 하나의 페이지를 복수의 영역으로 분할하고, 분할된 영역 단위로 프로그램 검증 동작을 수행한다. 프로그램 루프 초반의 4 스텝 검증 루프 단계에서는 하나의 페이지를 4개의 영역으로 분할하고, 4 번의 프로그램 검증 동작이 수행된다.
프로그램 루프 중반(예를 들면, PGM LOOP B)에는 프로그램 완료된 셀이 증가하기 때문에, 프로그램 검증 동작 시에 온 셀의 수가 줄어든다. 따라서 프로그램 루프 중반에는 프로그램 루프 초기보다 영역 분할의 수를 줄여서, 프로그램 속도를 빠르게 할 수 있다. 프로그램 루프 중반의 2 스텝 검증 루프 단계에서는 하나의 페이지를 2개의 영역으로 분할하고, 2 번의 프로그램 검증 동작이 수행된다.
프로그램 루프 후반(예를 들면, PGM LOOP C)에는 대부분의 메모리 셀이 프로그램 완료된다. 따라서 프로그램 루프 후반에는 영역 분할 없이 프로그램 검증 동작을 한 번에 수행함으로, 프로그램 속도를 빠르게 할 수 있다. 프로그램 루프 후반의 1 스텝 검증 루프 단계에서는 하나의 페이지를 영역 분할하지 않고, 1 번의 프로그램 검증 동작이 수행된다.
본 발명에 따른 플래시 메모리 장치는 도 8에 도시된 바와 같이, 프로그램 루프에 따라 영역 분할 수를 조절함으로, CSL 노이즈를 줄임과 동시에 프로그램 속도를 빠르게 할 수 있다. 프로그램 루프에 따라 영역 분할 수를 가변하는 방법은 도 11 내지 도 13에서 상세하게 설명된다. 영역 분할 수의 가변은 공통 소스 라인 전압(Vcsl)을 검출함으로 수행된다.
도 11은 각각의 프로그램 루프마다 공통 소스 라인 전압(Vcsl)을 검출함으로,영역 분할 수를 조절하는 방법을 보여주는 그래프이다. 도 11을 참조하면, 플래시 메모리 장치는 공통 소스 라인 전압(Vcsl)에 따라 4 스텝 검증 루프, 2 스텝 검증 루프, 그리고 1 스텝 검증 루프를 갖는다.
도 11에 도시된 영역 분할 수를 조절하는 방법은 각각의 프로그램 루프마다 공통 소스 라인 전압(Vcsl)을 검출한다. 예를 들어, 이전 프로그램 루프(pervious progam loop)에서 4 스텝 검증 동작이 수행되었다고 가정하자. 현재 프로그램 루프(now program loop)에서 공통 소스 라인 전압(Vcsl)이 4 스텝 검증 루프 구간에 있으면 다음 프로그램 루프(next program loop)에서는 4 스텝 검증 동작이 수행되고, 2 스텝 검증 루프 구간에 있으면 다음 프로그램 루프에서는 2 스텝 검증 동작이 수행된다.
마찬가지로, 이전 프로그램 루프에서 2 스텝 검증 동작이 수행되었다고 가정하자. 현재 프로그램 루프에서 공통 소스 라인 전압(Vcsl)이 2 스텝 검증 루프 구간에 있으면 다음 프로그램 루프에서는 2 스텝 검증 동작이 수행되고, 1 스텝 검증 루프 구간에 있으면 다음 프로그램 루프에서는 1 스텝 검증 동작이 수행된다.
도 11을 참조하면, 4 스텝 검증 루프의 마지막 프로그램 루프에서 2 스텝 검증 루프에 해당하는 공통 소스 라인 전압(Vcsl)이 검출되면, 다음 프로그램 루프에서는 2 스텝 검증 동작이 수행된다. 마찬가지로 2 스텝 검증 루프의 마지막 프로그램 루프에서 1 스텝 검증 루프에 해당하는 공통 소스 라인 전압(Vcsl)이 검출되면, 다음 프로그램 루프에서는 1 스텝 검증 동작이 수행된다.
도 11에 도시된 영역 분할 수를 조절하는 방법은 별도로 공통 소스 라인 전압(Vcsl)을 검출하는 구간을 두지 않는다. 현재 프로그램 루프가 진행되는 동안에 공통 소스 라인 전압(Vcsl)이 검출되고, 다음 프로그램 루프의 영역 분할 수가 결정된다.
도 12는 더미 프리차지 구간에서 공통 소스 라인 전압(Vcsl)을 검출함으로, 영역 분할 수를 조절하는 방법을 보여주는 그래프이다. 더미 프리차지 동작(dummy precharge operation)은 프로그램 루프 이전 또는 이후에 수행될 수 있다. 더미 프리차지 구간에서, 모든 비트 라인을 프리차지 한 상태에서 공통 소스 라인 전압(Vcsl)을 검출한다.
도 12에 도시된 영역 분할 가변 방법은 모든 비트 라인을 프리차지 하기 때문에, 공통 소스 라인 전압(Vcsl)의 검출 레벨을 높일 수 있다는 장점을 갖는다. 그러나 도 12에 도시된 영역 분할 가변 방법은 다수의 더미 프리차지 구간으로 인하여 프로그램 시간이 증가하는 단점을 갖는다.
도 13은 프로그램 초기에 공통 소스 라인 전압(Vcsl)을 검출함으로, 영역 분할 수를 조절하는 방법을 보여주는 그래프이다. 더미 프리차지 동작(dummy precharge operation)은 프로그램 초기에 한 번 수행된다. 더미 프리차지 구간에서 플래시 메모리 장치는 모든 비트 라인을 프리차지 하고, 공통 소스 라인 전압(Vcsl)을 검출한다. 플래시 메모리 장치는 검출된 공통 소스 라인 전압(Vcsl)에 따라, 이후의 프로그램 루프의 영역 분할 수를 결정한다. 프로그램 루프의 영역 분할 수는 공통 소스 라인 전압(Vcsl)을 검출한 다음에, 미리 정의된 데이터에 따라 영역 분할 수를 결정할 수 있다.
도 11 내지 도 13에 도시된 영역 분할 수를 조절하는 방법은 공통 소스 라인 전압(Vcsl)을 검출하고, 그 결과에 따라 이후 프로그램 루프에서의 영역 분할 수를 결정한다. 그러나 본 발명에 따른 플래시 메모리 장치는 공통 소스 라인 전압(Vcsl)을 검출하지 않고, 각각의 프로그램 루프에서 영역 분할 수를 정할 수 있다.
예를 들어, 프로그램 루프 수가 10회라고 가정하자. 제 1 내지 제 4 프로그램 루프에서는 4 스텝 검증 동작이 수행되도록 정하고, 제 5 내지 제 7 프로그램 루프에서는 2 스텝 검증 동작이 수행되도록 정하고, 제 8 내지 제 10 프로그램 루프에서는 1 스텝 검증 동작이 수행되도록 정할 수 있다. 또한, 본 발명에 따른 플래시 메모리 장치는 프로그램 데이터의 수를 카운트함으로 영역 분할 수를 조절할 수 있다.
도 14 내지 도 16은 프로그램 데이터의 수에 따라 영역 분할 수를 조절하는 방법을 보여준다. 이하에서, 플래시 메모리 장치(도 1 참조, 100)는 메모리 셀 어레이(도 1 참조, 110) 및 데이터 입출력 제어 회로(도 1 참조, 120)를 포함하고, 각각의 메모리 셀은 4개의 프로그램 상태(E, P1, P2, P3)를 갖는다고 가정한다.
도 14는 각각의 프로그램 상태에 해당하는 프로그램 데이터의 수를 예시적으로 보여주는 그래프이다. 도 14를 참조하면, 가로축은 메모리 셀의 프로그램 상태(program state)를 나타내고, 세로축은 프로그램 데이터의 수를 나타낸다. 도 14에서, P1 프로그램 데이터의 수는 1 스텝 검증 구간에 해당한다. P2 프로그램 데이 터의 수는 4 스텝 검증 구간에 해당한다. 그리고 P3 프로그램 데이터의 수는 2 스텝 검증 구간에 해당한다. 따라서 프로그램 초반에 P1 프로그램 동작은 1 스텝 검증 동작을 수행하고, P2 프로그램 동작은 4 스텝 검증 동작을 수행하고, P3 프로그램 동작은 2 스텝 검증 동작을 수행한다.
도 15는 각각의 프로그램 상태에 해당하는 프로그램 루프를 보여주는 다이어그램이다. 도 15(a)는 P1 프로그램 루프를 보여주고, 도 15(b)는 P2 프로그램 루프를 보여주고, 도 15(c)는 P3 프로그램 루프를 보여준다. 프로그램 초반부에, P1 프로그램 루프는 1 스텝 검증 동작이 수행되고, P2 프로그램 루프는 4 스텝 검증 동작이 수행되고, P3 프로그램 루프는 2 스텝 검증 동작이 수행된다.
프로그램 동작이 진행되다가, P2 프로그램 데이터 수가 2 스텝 검증 구간까지 줄어들면, P2 프로그램 루프는 2 스텝 검증 동작으로 바뀌게 된다. 그리고 P3 프로그램 데이터 수가 1 스텝 검증 구간까지 줄어들면, P3 프로그램 루프는 1 스텝 검증 동작으로 바뀌게 된다. P1 프로그램 데이터 수는 1 스텝 검증 구간에 있기 때문에, 1 스텝 검증 동작을 그대로 유지한다.
계속해서 프로그램 동작이 진행되다가, P2 프로그램 데이터 수가 1 스텝 검증 구간까지 줄어들면, P2 프로그램 루프는 1 스텝 검증 동작을 수행한다. P1 및 P3 프로그램 데이터 수는 1 스텝 검증 구간에 있기 때문에, 1 스텝 검증 동작을 그대로 유지한다.
도 16은 도 1에 도시된 플래시 메모리 장치의 프로그램 루프를 보여주는 그래프이다. 도 16에서, 가로축은 프로그램 루프(program loop)에 따른 프로그램 진 행 시간을 나타내고, 세로축은 워드 라인으로 제공되는 프로그램 전압(Vpgm) 및 프로그램 검증 전압(Vvfy)을 나타낸다. 도 16에서, V1, V2, V3는 각각 Vvfy1, Vvfy2, Vvfy3를 나타낸다.
MLC 플래시 메모리 장치의 프로그램 동작은 각각의 프로그램 루프(program loop)에서, 한 번의 프로그램 실행(program execution) 및 복수의 프로그램 검증(progam verify)을 수행한다. 프로그램 실행 동작에서는 선택 워드 라인으로 프로그램 전압(Vpgm)이 제공된다. 그리고 프로그램 검증 동작에서는 프로그램 검증 전압(V1, V2, V3)이 제공된다. 제 1 프로그램 검증 전압(V1)은 메모리 셀을 제 1 프로그램 상태(P1)로 프로그램하기 위한 전압이고, 제 2 프로그램 검증 전압(V2)은 제 2 프로그램 상태(P2)로 프로그램하기 위한 전압이고, 제 3 프로그램 검증 전압(V3)은 제 3 프로그램 상태(P3)로 프로그램하기 위한 전압이다.
본 발명에 따른 플래시 메모리 장치는 각각의 프로그램 루프에서, 각각의 프로그램 검증 동작마다 영역 분할 수를 다르게 할 수 있다. 도 16을 참조하면, 프로그램 루프 X에서, P1 프로그램 검증 동작은 영역 분할 없이 1 스텝 검증 동작을 수행한다. P2 프로그램 검증 동작은 4 스텝 검증 동작을 수행한다. 그리고 P3 프로그램 검증 동작은 2 스텝 검증 동작을 수행한다.
프로그램 루프 Y에서, P1 프로그램 검증 동작은 계속해서 1 스텝 검증 동작을 수행한다. P2 프로그램 검증 동작은 4 스텝 검증 동작에서 2 스텝 검증 동작을 바뀌게 된다. 그리고 P3 프로그램 검증 동작은 2 스텝 검증 동작에서 1 스텝 검증 동작으로 바뀌게 된다. 프로그램 검증 루프가 바뀌는 이유는 프로그램 동작이 진행 되면서 프로그램 완료된 데이터 수가 증가하기 때문이다.
프로그램 루프 Z에서, P1 프로그램 검증 동작은 계속해서 1 스텝 검증 동작을 수행한다. P2 프로그램 검증 동작은 2 스텝 검증 동작에서 1 스텝 검증 동작으로 바뀌게 된다. 그리고 P3 프로그램 검증 동작은 1 스텝 검증 동작을 유지한다.
도 17 및 도 18은 프로그램 데이터에 따라 영역 분할 수를 조절하는 플래시 메모리 장치를 예시적으로 보여주는 블록도이다. 도 17을 참조하면, 플래시 메모리 장치(200)는 메모리 셀 어레이(210), 페이지 버퍼(220), 카운터(230), 그리고 데이터 입출력 회로(240)를 포함한다. 도 17에서, 페이지 버퍼(220), 카운터(230), 그리고 데이터 입출력 회로(240)는 데이터 입출력 제어 회로(도 1 참조, 120)에 포함된다.
데이터 입출력 제어 회로는 메모리 셀 어레이(210)에 프로그램된 데이터에 대한 프로그램 검증 동작을 수행한다. 데이터 입출력 제어 회로는 프로그램 검증 동작 시에 각각의 프로그램 상태에 해당하는 프로그램 데이터의 수를 카운트하고, 프로그램 데이터의 수에 따라 복수의 메모리 셀을 영역 분할하여 프로그램 검증 동작을 수행한다.
페이지 버퍼(220)는 메모리 셀에 저장될 데이터를 임시로 저장하거나, 메모리 셀로부터 읽은 데이터를 임시로 저장한다. 페이지 버퍼(220)는 데이터를 저장하기 위하여 하나 또는 그 이상의 래치 회로(도시되지 않음)를 포함한다.
카운터(230)는 데이터 입출력 회로(240)를 통해 입력되는 데이터의 수를 카운트한다. 예를 들면, 카운터(230)는 도 14에 보는 바와 같이 E, P1, P2, P3 프로 그램 데이터의 수를 카운트한다. 카운터(230)는 프로그램 데이터의 수에 따라 영역 분할 수를 조절하기 위한 신호를 페이지 버퍼(220)로 제공한다. 페이지 버퍼(220)는 카운터(230)의 신호에 응답하여, 각각의 프로그램 루프마다 영역 분할 수의 조절한다.
도 18을 참조하면, 플래시 메모리 장치(300)는 메모리 셀 어레이(310), 페이지 버퍼(320), 카운터(330), 그리고 데이터 입출력 회로(340)를 포함한다. 카운터(330)는 데이터 입출력 회로(340) 및 페이지 버퍼(320)를 통해 입력되는 데이터를 이용하여, 영역 분할 수를 조절하기 위한 신호를 발생할 수 있다. 도 18에서, 페이지 버퍼(320), 카운터(330), 그리고 데이터 입출력 회로(340)는 데이터 입출력 제어 회로(도 1 참조, 120)에 포함된다.
도 18에 도시된 플래시 메모리 장치(300)는 하나의 메모리 셀에 2 비트 데이터를 저장한다고 가정한다. 플래시 메모리 장치(300)에 먼저 입력되는 데이터를 LSB 데이터라 하고, 나중에 입력되는 데이터를 MSB 데이터라고 한다. 플래시 메모리 장치(300)는 LSB 데이터 및 MSB 데이터를 동시에 프로그램할 수도 있고, LSB 데이터를 프로그램한 다음에 MSB 데이터를 프로그램할 수도 있다.
LSB 데이터와 MSB 데이터를 동시에 프로그램하는 경우에, LSB 데이터는 먼저 페이지 버퍼(320)에 저장된다. LSB 데이터를 프로그램한 다음에 MSB 데이터를 프로그램하는 경우에, 메모리 셀 어레이(310)로부터 읽은 LSB 데이터는 페이지 버퍼(320)에 저장된다. 카운터(320)는 페이지 버퍼(320)에 저장된 LSB 데이터 및 데이터 입출력 회로(340)로부터 입력된 MSB 데이터를 이용하여, 각각의 프로그램 상 태(program state)에 해당하는 프로그램 데이터 수를 카운트한다.
도 19는 본 발명에 따른 메모리 시스템을 예시적으로 보여주는 블록도이다. 도 19를 참조하면, 반도체 메모리 장치(400)는 플래시 메모리 장치(410) 및 메모리 컨트롤러(420)를 포함한다. 여기에서, 플래시 메모리 장치(410)는 불휘발성 메모리로서, 메모리 컨트롤러(420)에 제어에 따라 쓰기, 읽기, 소거 등의 동작을 수행한다.
메모리 컨트롤러(420)는 읽기 동작 시에 읽기 커맨드(RD_CMD), 어드레스(ADDR), 그리고 제어 신호(CTRL)를 제공한다. 플래시 메모리 장치(410)는 메모리 컨트롤러(420)로부터 읽기 커맨드 및 어드레스 등을 입력받고, 해당 워드 라인으로 읽기 전압을 제공한다.
메모리 컨트롤러(420)는 메모리 인터페이스(421), 호스트 인터페이스(422), ECC 회로(423), 중앙처리장치(CPU, 424), 그리고 랜덤 액세스 메모리(RAM, 425)를 포함한다. RAM(425)은 중앙처리장치(424)의 워킹 메모리(working memory)로써 사용된다. 호스트 인터페이스(422)는 호스트와 데이터를 교환하는 데 필요한 프로토콜을 구비한다.
ECC 회로(423)는 플래시 메모리 장치(410)에 저장된 데이터의 비트 에러를 분석하거나 정정하는데 사용된다. 메모리 인터페이스(421)는 플래시 메모리 장치(410)와 직접 연결되며 커맨드, 어드레스, 데이터, 그리고 제어신호를 주고 받는데 사용된다. 중앙처리장치(424)는 메모리 컨트롤러(420)의 데이터 교환을 위한 제반 제어 동작을 수행한다. 비록 도면에는 도시되지 않았지만, 반도체 메모리 장 치(400)는 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(미도시됨) 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
도 20은 본 발명에 따른 반도체 메모리 장치를 포함하는 메모리 시스템을 보여주는 블록도이다. 도 20을 참조하면, 메모리 시스템(700)은 반도체 메모리 장치(710), 전원 장치(720), 중앙처리장치(730), 램(740), 사용자 인터페이스(750), 그리고 시스템 버스(760)를 포함한다.
반도체 메모리 장치(710)는 플래시 메모리(711) 및 메모리 컨트롤러(712)를 포함한다. 반도체 메모리 장치(710)는 플래시 메모리 단품을 사용하여 설계될 수도 있고, 원낸드(One NANDTM)와 같이 하나의 집적 회로로 구현될 수도 있다.
반도체 메모리 장치(710)는 시스템 버스(760)를 통해, 전원 장치(720), 중앙처리장치(730), 램(740), 그리고 유저 인터페이스(750)에 전기적으로 연결된다. 플래시 메모리(711)에는 유저 인터페이스(750)를 통해서 제공되거나 또는 중앙처리장치(730)에 의해서 처리된 데이터가 메모리 컨트롤러(712)를 통해 저장된다.
만일 반도체 메모리 장치(710)가 반도체 디스크 장치(SSD)로 장착되는 경우, 메모리 시스템(700)의 부팅 속도가 획기적으로 빨라질 것이다. 비록 도면에는 도시되지 않았지만, 도 20에 도시된 메모리 시스템은 응용 칩셋(Application Chipset), 카메라 이미지 프로세서(Camera Image Processor) 등에 사용될 수 있다.
본 발명에 따른 반도체 메모리 장치는 다양한 형태들의 패키지를 이용하여 실장될 수 있다. 예를 들면, 본 발명에 따른 플래시 메모리 및/또는 메모리 컨트롤러는 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP), 등과 같은 패키지들을 이용하여 실장될 수 있다.
한편, 본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위 뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
도 1은 본 발명에 따른 플래시 메모리 장치를 예시적으로 보여주는 블록도이다.
도 2는 도 1에 도시된 CSL 드라이버를 예시적으로 보여주는 회로도이다.
도 3은 도 2에 도시된 메모리 셀의 문턱 전압 분포를 보여주는 다이어그램이다.
도 4는 제 1 프로그램 상태(P1)의 프로그램 검증 동작과 읽기 동작 시의 문턱 전압 분포를 보여주는 다이어그램이다.
도 5는 제 2 프로그램 상태(P2)의 프로그램 검증 동작과 읽기 동작 시의 문턱 전압 분포를 보여주는 다이어그램이다.
도 6은 제 3 프로그램 상태(P3)의 프로그램 검증 동작과 읽기 동작 시의 문턱 전압 분포를 보여주는 다이어그램이다.
도 7은 프로그램 검증 동작과 읽기 동작 시의 공통 소스 라인 전압의 차이로 인한 문턱 전압 분포의 변화를 보여주는 다이어그램이다.
도 8은 본 발명에 따른 플래시 메모리 장치의 프로그램 방법을 보여주는 그래프이다.
도 9 및 도 10은 본 발명의 프로그램 방법에 따른 영역 분할 방식을 예시적으로 보여주는 다이어그램이다.
도 11 내지 도 13은 프로그램 루프에 따라 영역 분할 수를 가변하는 방법을 설명하기 위한 그래프이다.
도 14는 각각의 프로그램 상태에 해당하는 프로그램 데이터의 수를 예시적으로 보여주는 그래프이다.
도 15는 각각의 프로그램 상태에 해당하는 프로그램 루프를 보여주는 다이어그램이다.
도 16은 도 1에 도시된 플래시 메모리 장치의 프로그램 루프를 보여주는 그래프이다.
도 17 및 도 18은 프로그램 데이터에 따라 영역 분할 수를 조절하는 플래시 메모리 장치를 예시적으로 보여주는 블록도이다.
도 19는 본 발명에 따른 메모리 시스템을 예시적으로 보여주는 블록도이다.
도 20은 본 발명에 따른 반도체 메모리 장치를 포함하는 메모리 시스템을 보여주는 블록도이다.

Claims (13)

  1. 공통 소스 라인과 비트 라인 사이에 연결되는 복수의 메모리 셀을 갖고, 각각의 메모리 셀은 복수의 프로그램 상태를 갖는 메모리 셀 어레이; 및
    상기 메모리 셀 어레이에 프로그램된 데이터(이하, 프로그램 데이터라 함)에 대한 프로그램 검증 동작을 수행하기 위한 데이터 입출력 제어 회로를 포함하되,
    상기 데이터 입출력 제어 회로는 프로그램 검증 동작 시에 각각의 프로그램 상태에 해당하는 프로그램 데이터의 수를 카운트하고, 상기 프로그램 데이터의 수에 따라 상기 복수의 메모리 셀을 영역 분할하여 프로그램 검증 동작을 수행하는 플래시 메모리 장치.
  2. 제 1 항에 있어서,
    상기 데이터 입출력 제어 회로는
    상기 프로그램 데이터를 입력받기 위한 데이터 입출력 회로; 및
    상기 데이터 입출력 회로로부터 입력된 프로그램 데이터의 수를 카운트하기 위한 카운터를 포함하는 플래시 메모리 장치.
  3. 제 2 항에 있어서,
    상기 데이터 입출력 제어 회로는 상기 메모리 셀 어레이에 프로그램될 데이터를 저장하기 위한 페이지 버퍼를 더 포함하는 플래시 메모리 장치.
  4. 제 3 항에 있어서,
    상기 카운터는 상기 데이터 입출력 회로로부터 입력된 데이터를 이용하여, 상기 프로그램 데이터의 수를 카운트하는 플래시 메모리 장치.
  5. 제 3 항에 있어서,
    상기 카운터는 상기 데이터 입출력 회로로부터 입력된 MSB 데이터 및 상기 페이지 버퍼에 저장된 LSB 데이터를 이용하여, 상기 프로그램 데이터의 수를 카운트하는 플래시 메모리 장치.
  6. 제 1 항에 있어서,
    상기 복수의 메모리 셀은 멀티 레벨 셀(MLC)인 것을 특징으로 하는 플래시 메모리 장치.
  7. 제 6 항에 있어서,
    상기 데이터 입출력 제어 회로는 각각 프로그램 상태마다 영역 분할의 수를 달리하는 플래시 메모리 장치.
  8. 제 6 항에 있어서,
    상기 데이터 입출력 제어 회로는 프로그램 루프를 진행하면서, 각각의 프로 그램 상태에 대한 영역 분할의 수를 가변하는 플래시 메모리 장치.
  9. 제 1 항에 있어서,
    상기 메모리 셀 어레이는 셀 스트링 구조를 갖는 플래시 메모리 장치.
  10. 플래시 메모리 장치; 및
    상기 플래시 메모리 장치를 제어하기 위한 메모리 컨트롤러를 포함하되,
    상기 플래시 메모리 장치는
    공통 소스 라인과 비트 라인 사이에 연결되는 복수의 메모리 셀을 갖고, 각각의 메모리 셀은 복수의 프로그램 상태를 갖는 메모리 셀 어레이; 및
    상기 메모리 셀 어레이에 프로그램된 데이터(이하, 프로그램 데이터라 함)에 대한 프로그램 검증 동작을 수행하기 위한 데이터 입출력 제어 회로를 포함하되,
    상기 데이터 입출력 제어 회로는 프로그램 검증 동작 시에 각각의 프로그램 상태에 해당하는 프로그램 데이터의 수를 카운트하고, 상기 프로그램 데이터의 수에 따라 상기 복수의 메모리 셀을 영역 분할하여 프로그램 검증 동작을 수행하는 메모리 시스템.
  11. 제 10 항에 있어서,
    상기 데이터 입출력 제어 회로는 각각 프로그램 상태마다 영역 분할의 수를 달리하는 메모리 시스템.
  12. 제 10 항에 있어서,
    상기 데이터 입출력 제어 회로는 프로그램 루프를 진행하면서, 각각의 프로그램 상태에 대한 영역 분할의 수를 가변하는 메모리 시스템.
  13. 제 10 항에 있어서,
    상기 플래시 메모리 장치 및 상기 메모리 컨트롤러는 메모리 카드로 구현되는 메모리 시스템.
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Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20110131648A (ko) 2010-05-31 2011-12-07 삼성전자주식회사 비휘발성 메모리 장치, 그것을 포함한 메모리 시스템 및 메모리 카드 및 그것의 프로그램 방법
US8274838B2 (en) 2010-07-19 2012-09-25 Sandisk Technologies Inc. Programming non-volatile memory with bit line voltage step up
CA2802219A1 (en) * 2010-07-21 2012-01-26 Mosaid Technologies Incorporated Multipage program scheme for flash memory
KR20120030281A (ko) 2010-09-20 2012-03-28 삼성전자주식회사 플래시 메모리 장치, 및 그의 프로그램 검증 방법
KR101752168B1 (ko) 2010-11-24 2017-06-30 삼성전자주식회사 비휘발성 메모리 장치, 이의 동작 방법, 및 비휘발성 메모리 장치를 포함하는 전자 장치
KR101861084B1 (ko) 2011-07-11 2018-05-28 삼성전자주식회사 비휘발성 메모리 장치, 이의 동작 방법, 및 비휘발성 메모리 장치를 포함하는 전자 장치
KR101775660B1 (ko) 2011-09-29 2017-09-07 삼성전자주식회사 워드 라인 전압의 변화없이 상이한 문턱 전압들을 갖는 메모리 셀들을 읽는 방법 및 그것을 이용한 불 휘발성 메모리 장치
US8711619B2 (en) 2011-10-18 2014-04-29 Seagate Technology Llc Categorizing bit errors of solid-state, non-volatile memory
US8693257B2 (en) 2011-10-18 2014-04-08 Seagate Technology Llc Determining optimal read reference and programming voltages for non-volatile memory using mutual information
US8737133B2 (en) 2011-10-18 2014-05-27 Seagate Technology Llc Shifting cell voltage based on grouping of solid-state, non-volatile memory cells
US8760932B2 (en) * 2011-10-18 2014-06-24 Seagate Technology Llc Determination of memory read reference and programming voltages
US8842476B2 (en) 2011-11-09 2014-09-23 Sandisk Technologies Inc. Erratic program detection for non-volatile storage
US8630118B2 (en) 2011-11-09 2014-01-14 Sandisk Technologies Inc. Defective word line detection
US10170187B2 (en) 2012-04-02 2019-01-01 Micron Technology, Inc. Apparatuses and methods using negative voltages in part of memory write read, and erase operations
KR101996004B1 (ko) 2012-05-29 2019-07-03 삼성전자주식회사 비휘발성 메모리 장치의 프로그램 방법 및 그것의 메모리 시스템
DE102013105356A1 (de) 2012-05-29 2013-12-05 Samsung Electronics Co., Ltd. Verfahren zum Betreiben von nichtflüchtigen Speichervorrichtungen, die effiziente Fehlererkennung unterstützen
CN103019616B (zh) * 2012-11-23 2015-11-25 记忆科技(深圳)有限公司 一种固态硬盘及闪存芯片的充放电控制方法
KR102030326B1 (ko) 2013-01-21 2019-10-10 삼성전자 주식회사 비휘발성 메모리 장치 및 그 구동 방법
US9135109B2 (en) 2013-03-11 2015-09-15 Seagate Technology Llc Determination of optimum threshold voltage to read data values in memory cells
US9064569B1 (en) * 2014-07-03 2015-06-23 Sandisk Technologies Inc. Memory controller with resistive random access memory (ReRAM)
KR102238579B1 (ko) * 2014-08-06 2021-04-09 삼성전자주식회사 메모리 장치의 프로그램 방법
KR20160060917A (ko) * 2014-11-21 2016-05-31 에스케이하이닉스 주식회사 비휘발성 메모리 소자 및 이의 프로그래밍 방법
KR20160108770A (ko) 2015-03-06 2016-09-20 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그것의 동작 방법
KR20170026831A (ko) * 2015-08-28 2017-03-09 에스케이하이닉스 주식회사 불휘발성 메모리 장치, 그것을 포함하는 데이터 저장 장치 그리고 데이터 저장 장치의 동작 방법.
KR20210024916A (ko) * 2019-08-26 2021-03-08 에스케이하이닉스 주식회사 메모리 장치 및 이의 동작 방법
JP2021047953A (ja) 2019-09-19 2021-03-25 キオクシア株式会社 半導体記憶装置

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6125052A (en) 1997-09-18 2000-09-26 Kabushiki Kaisha Toshiba Semiconductor memory device
KR20040057536A (ko) * 2002-12-26 2004-07-02 주식회사 하이닉스반도체 플래시 메모리 소자의 프로그램
US20060221688A1 (en) 1999-02-01 2006-10-05 Shoji Shukuri Semiconductor integrated circuit and nonvolatile memory element
KR20080009073A (ko) * 2005-04-01 2008-01-24 쌘디스크 코포레이션 비휘발성 메모리 및 소스 라인 바이어스 에러들 보상 방법

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11176182A (ja) 1997-12-09 1999-07-02 Toshiba Corp 不揮発性半導体記憶装置
KR19990048771A (ko) 1997-12-10 1999-07-05 김영환 플래쉬 메모리에서 워드 모드시의 프로그램 방법
JP2000048582A (ja) 1998-07-28 2000-02-18 Toshiba Corp 半導体記憶装置
US7362084B2 (en) * 2005-03-14 2008-04-22 Silicon Storage Technology, Inc. Fast voltage regulators for charge pumps
US7330376B1 (en) * 2006-07-27 2008-02-12 Macronix International Co., Ltd. Method for memory data storage by partition into narrower threshold voltage distribution regions

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6125052A (en) 1997-09-18 2000-09-26 Kabushiki Kaisha Toshiba Semiconductor memory device
US20060221688A1 (en) 1999-02-01 2006-10-05 Shoji Shukuri Semiconductor integrated circuit and nonvolatile memory element
KR20040057536A (ko) * 2002-12-26 2004-07-02 주식회사 하이닉스반도체 플래시 메모리 소자의 프로그램
KR20080009073A (ko) * 2005-04-01 2008-01-24 쌘디스크 코포레이션 비휘발성 메모리 및 소스 라인 바이어스 에러들 보상 방법

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Publication number Publication date
US20100034019A1 (en) 2010-02-11
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