JPH11176182A - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
- Publication number
- JPH11176182A JPH11176182A JP33875997A JP33875997A JPH11176182A JP H11176182 A JPH11176182 A JP H11176182A JP 33875997 A JP33875997 A JP 33875997A JP 33875997 A JP33875997 A JP 33875997A JP H11176182 A JPH11176182 A JP H11176182A
- Authority
- JP
- Japan
- Prior art keywords
- source
- memory cell
- line
- read
- memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Abstract
(57)【要約】
【課題】過消去のために正常なマトリクス動作ができな
くなることや、リーク電流によってオフセルの読み出し
時間が長くなること及び読み出し不能となることを防止
できる不揮発性半導体記憶装置を提供する。 【解決手段】トランジスタを備えたメモリセルがマトリ
クス状に配置されたメモリセルアレイを有する電気的に
書き換え可能な不揮発性半導体記憶装置であり、メモリ
セルアレイをソース線を単位とした複数のブロックに分
割し、読み出し時に読み出しを行うメモリセルが存在す
るブロックのソース線に選択的にソース電圧を供給す
る。
くなることや、リーク電流によってオフセルの読み出し
時間が長くなること及び読み出し不能となることを防止
できる不揮発性半導体記憶装置を提供する。 【解決手段】トランジスタを備えたメモリセルがマトリ
クス状に配置されたメモリセルアレイを有する電気的に
書き換え可能な不揮発性半導体記憶装置であり、メモリ
セルアレイをソース線を単位とした複数のブロックに分
割し、読み出し時に読み出しを行うメモリセルが存在す
るブロックのソース線に選択的にソース電圧を供給す
る。
Description
【０００１】
【発明の属する技術分野】本発明は、不揮発性半導体記
憶装置に関し、特に過消去及びリーク電流を対策した不
揮発性半導体記憶装置に関するものである。
憶装置に関し、特に過消去及びリーク電流を対策した不
揮発性半導体記憶装置に関するものである。
【０００２】
【従来の技術】近年、不揮発性半導体記憶装置の中の不
揮発性メモリとして、フラッシュメモリ（FLASH EEPRO
M）が脚光を浴びている。これは、フラッシュメモリが
電気的に書き込み及び消去を行うことが可能であり、か
つメモリセルサイズが小さいため、大容量化に向いてい
るというメリットがあるからである。
揮発性メモリとして、フラッシュメモリ（FLASH EEPRO
M）が脚光を浴びている。これは、フラッシュメモリが
電気的に書き込み及び消去を行うことが可能であり、か
つメモリセルサイズが小さいため、大容量化に向いてい
るというメリットがあるからである。
【０００３】なお、その他の不揮発性メモリとして、Ｅ
ＰＲＯＭやＥＥＰＲＯＭがある。しかし、ＥＰＲＯＭは
電気的に書き込みが可能であるが、消去には紫外線を用
いるため、実装上（On Board）での書き換えが不可能で
ある。また、ＥＥＰＲＯＭは電気的に書き込み及び消去
が可能であるが、１つのメモリセルが２つまたは３つの
トランジスタにて構成されているため、大容量化には向
かない。
ＰＲＯＭやＥＥＰＲＯＭがある。しかし、ＥＰＲＯＭは
電気的に書き込みが可能であるが、消去には紫外線を用
いるため、実装上（On Board）での書き換えが不可能で
ある。また、ＥＥＰＲＯＭは電気的に書き込み及び消去
が可能であるが、１つのメモリセルが２つまたは３つの
トランジスタにて構成されているため、大容量化には向
かない。
【０００４】そこで、前述したように不揮発性メモリの
うち、電気的に書き込み及び消去が可能であり、さらに
大容量化に向いているという特徴を持つフラッシュメモ
リが脚光を浴びているのである。
うち、電気的に書き込み及び消去が可能であり、さらに
大容量化に向いているという特徴を持つフラッシュメモ
リが脚光を浴びているのである。
【０００５】
【発明が解決しようとする課題】しかしながら、前記フ
ラッシュメモリは、いくつかの問題点を有しているのが
現状である。以下にそのうちの２つの問題点について説
明する。フラッシュメモリでは、電気的な消去を行うた
めに、消去後のメモリセルのトランジスタのしきい値電
圧Ｖｔｈがその加工形状のばらつき、またトンネル酸化
膜の膜厚のばらつきなどにより、ある分布幅を持ってい
る。
ラッシュメモリは、いくつかの問題点を有しているのが
現状である。以下にそのうちの２つの問題点について説
明する。フラッシュメモリでは、電気的な消去を行うた
めに、消去後のメモリセルのトランジスタのしきい値電
圧Ｖｔｈがその加工形状のばらつき、またトンネル酸化
膜の膜厚のばらつきなどにより、ある分布幅を持ってい
る。
【０００６】その結果として全メモリセルの消去が終了
したときに、デプレッション化してしまうトランジスタ
が存在するという過消去（Over Erase）により、正常な
マトリクス動作が成り立たなくなる問題である。
したときに、デプレッション化してしまうトランジスタ
が存在するという過消去（Over Erase）により、正常な
マトリクス動作が成り立たなくなる問題である。
【０００７】また、前述のように過消去による問題が発
生しない場合でも、わずかなリーク電流を持ったトラン
ジスタから成るメモリセルがビット線上に多数存在する
場合、そのビット線上のオフのメモリセルに対する読み
出し時間の悪化及びオフのメモリセルが読み出せないと
いう問題が発生する。
生しない場合でも、わずかなリーク電流を持ったトラン
ジスタから成るメモリセルがビット線上に多数存在する
場合、そのビット線上のオフのメモリセルに対する読み
出し時間の悪化及びオフのメモリセルが読み出せないと
いう問題が発生する。
【０００８】これらの問題について、以下に図面を参照
して具体的に説明する。図３は、従来の不揮発性半導体
記憶装置の構成を示す図である。この図３に示すよう
に、この不揮発性半導体記憶装置は、マトリクス状に配
置されたメモリセルＣ１１、Ｃ１２〜Ｃ１ｍ、Ｃ１ｎ、
Ｃ２１、Ｃ２２〜Ｃ２ｍ、Ｃ２ｎ、…、Ｃｍ１、Ｃｍ２
〜Ｃｍｍ、Ｃｍｎ、Ｃｎ１、Ｃｎ２〜Ｃｎｍ、Ｃｎｎか
ら構成される消去単位が同一なセルマトリクス１０２
と、これらメモリセルのうち、同一行に配置された前記
メモリセルの制御ゲートに接続されたワード線ＷＬ１、
ＷＬ２〜ＷＬｍ、ＷＬｎを選択するロー（Row ）セレク
タ１０４と、同一列に配置された前記メモリセルのドレ
インに接続されたビット線ＢＬ１、ＢＬ２〜ＢＬｍ、Ｂ
Ｌｎを選択するカラムセレクタ１０６とからなる。
して具体的に説明する。図３は、従来の不揮発性半導体
記憶装置の構成を示す図である。この図３に示すよう
に、この不揮発性半導体記憶装置は、マトリクス状に配
置されたメモリセルＣ１１、Ｃ１２〜Ｃ１ｍ、Ｃ１ｎ、
Ｃ２１、Ｃ２２〜Ｃ２ｍ、Ｃ２ｎ、…、Ｃｍ１、Ｃｍ２
〜Ｃｍｍ、Ｃｍｎ、Ｃｎ１、Ｃｎ２〜Ｃｎｍ、Ｃｎｎか
ら構成される消去単位が同一なセルマトリクス１０２
と、これらメモリセルのうち、同一行に配置された前記
メモリセルの制御ゲートに接続されたワード線ＷＬ１、
ＷＬ２〜ＷＬｍ、ＷＬｎを選択するロー（Row ）セレク
タ１０４と、同一列に配置された前記メモリセルのドレ
インに接続されたビット線ＢＬ１、ＢＬ２〜ＢＬｍ、Ｂ
Ｌｎを選択するカラムセレクタ１０６とからなる。
【０００９】さらに、この不揮発性半導体記憶装置で
は、同一行に配置された前記メモリセルのソースにソー
ス線Ｓ１、Ｓ２〜Ｓｍ、Ｓｎが接続され、さらにこれら
ソース線に接続されたソース電源線１０８がメモリセル
のソースに電圧を供給するソース電源回路１１０に接続
されている。
は、同一行に配置された前記メモリセルのソースにソー
ス線Ｓ１、Ｓ２〜Ｓｍ、Ｓｎが接続され、さらにこれら
ソース線に接続されたソース電源線１０８がメモリセル
のソースに電圧を供給するソース電源回路１１０に接続
されている。
【００１０】次に、この従来の不揮発性半導体記憶装置
の動作は以下のようになる。まず、消去動作では、前記
セルマトリクス１０２のメモリセルに接続されたビット
線、ワード線、ソース線が所望の電位に設定され、メモ
リセルに記憶されたデータの消去が行われる。消去後の
前記メモリセルのしきい値電圧Ｖｔｈの分布を図２に示
す。図２中のＡがその分布である。この従来例では、メ
モリセルＣｍ１、Ｃｎ１を消去特性のよい、言い換える
と消去スピードが速いメモリセルであるとし、メモリセ
ルＣｍ１、Ｃｎ１は図２中のＡの分布の斜線部分のしき
い値電圧Ｖｔｈを持つものと仮定する。
の動作は以下のようになる。まず、消去動作では、前記
セルマトリクス１０２のメモリセルに接続されたビット
線、ワード線、ソース線が所望の電位に設定され、メモ
リセルに記憶されたデータの消去が行われる。消去後の
前記メモリセルのしきい値電圧Ｖｔｈの分布を図２に示
す。図２中のＡがその分布である。この従来例では、メ
モリセルＣｍ１、Ｃｎ１を消去特性のよい、言い換える
と消去スピードが速いメモリセルであるとし、メモリセ
ルＣｍ１、Ｃｎ１は図２中のＡの分布の斜線部分のしき
い値電圧Ｖｔｈを持つものと仮定する。
【００１１】次に、メモリセルＣ１１に対しての書き込
み動作では、前述の消去動作と同様に、ビット線ＢＬ
１、ワード線ＷＬ１、ソース線Ｓ１、Ｓ２〜Ｓｍ、Ｓｎ
が所望の電位に設定され、前記メモリセルＣ１１に対し
て書き込みが行われる。この書き込み後の前記メモリセ
ルのしきい値電圧Ｖｔｈの分布を図２中のＢに示す。
み動作では、前述の消去動作と同様に、ビット線ＢＬ
１、ワード線ＷＬ１、ソース線Ｓ１、Ｓ２〜Ｓｍ、Ｓｎ
が所望の電位に設定され、前記メモリセルＣ１１に対し
て書き込みが行われる。この書き込み後の前記メモリセ
ルのしきい値電圧Ｖｔｈの分布を図２中のＢに示す。
【００１２】前述した動作により、ビット線ＢＬ１に接
続されたメモリセルＣ１１、Ｃ２１〜Ｃｍ１、Ｃｎ１の
状態は、メモリセルＣ１１がオフセル、またメモリセル
Ｃ２１がオンセル、メモリセルＣｍ１がオンセル、メモ
リセルＣｎ１がオンセルとなる。
続されたメモリセルＣ１１、Ｃ２１〜Ｃｍ１、Ｃｎ１の
状態は、メモリセルＣ１１がオフセル、またメモリセル
Ｃ２１がオンセル、メモリセルＣｍ１がオンセル、メモ
リセルＣｎ１がオンセルとなる。
【００１３】次に、オフセルとなった前記メモリセルＣ
１１の読み出し動作について説明する。前述したよう
に、全てのメモリセルのソース線Ｓ１、Ｓ２〜Ｓｍ、Ｓ
ｎがソース電源線１０８によりソース電源回路１１０に
接続されている場合、ビット線ＢＬ１に流れる読み出し
電流ＩBL1 は、 ＩBL1 ＝ＩC11 ＋ＩC21 ＋…＋ＩCm1 ＋ＩCn1 となる。ここで、前記ＩC11 はメモリセルＣ１１のセル
電流であり、また前記ＩC21 …ＩCm1 、ＩCn1 はそれぞ
れメモリセルＣ２１〜Ｃｍ１、Ｃｎ１のセル電流であ
る。
１１の読み出し動作について説明する。前述したよう
に、全てのメモリセルのソース線Ｓ１、Ｓ２〜Ｓｍ、Ｓ
ｎがソース電源線１０８によりソース電源回路１１０に
接続されている場合、ビット線ＢＬ１に流れる読み出し
電流ＩBL1 は、 ＩBL1 ＝ＩC11 ＋ＩC21 ＋…＋ＩCm1 ＋ＩCn1 となる。ここで、前記ＩC11 はメモリセルＣ１１のセル
電流であり、また前記ＩC21 …ＩCm1 、ＩCn1 はそれぞ
れメモリセルＣ２１〜Ｃｍ１、Ｃｎ１のセル電流であ
る。
【００１４】このとき、ワード線ＷＬ１、ＷＬ２〜ＷＬ
ｍ、ＷＬｎの電位は、ワード線ＷＬ１のみが選択電位
（本例では電源電圧ＶDD）で、それ以外のワード線ＷＬ
２〜ＷＬｍ、ＷＬｎは非選択電位（本例では０［Ｖ］）
であるため、ＩC21 ＋…＋ＩCm1 ＋ＩCn1 の電流値の理
想は０［Ａ］である。しかし、この従来例では、過消去
によりメモリセルＣｍ１、Ｃｎ１がデプレッション化し
ているため、セル電流が流れる。したがって、前記メモ
リセルＣ１１は、このセル電流が流れるＩBL1 によりオ
ンかオフかが判断されて、本来、オフセルと判断される
べきものが、オンセルと判断されてしまう。
ｍ、ＷＬｎの電位は、ワード線ＷＬ１のみが選択電位
（本例では電源電圧ＶDD）で、それ以外のワード線ＷＬ
２〜ＷＬｍ、ＷＬｎは非選択電位（本例では０［Ｖ］）
であるため、ＩC21 ＋…＋ＩCm1 ＋ＩCn1 の電流値の理
想は０［Ａ］である。しかし、この従来例では、過消去
によりメモリセルＣｍ１、Ｃｎ１がデプレッション化し
ているため、セル電流が流れる。したがって、前記メモ
リセルＣ１１は、このセル電流が流れるＩBL1 によりオ
ンかオフかが判断されて、本来、オフセルと判断される
べきものが、オンセルと判断されてしまう。
【００１５】また、前述のメモリセルＣ１１の読み出し
動作において、過消去によるメモリセルＣｍ１、Ｃｎ１
のデプレッション化がない場合であっても、メモリセル
Ｃ１１以外のメモリセルＣ２１〜Ｃｍ１、Ｃｎ１を構成
するトランジスタからのリーク電流により、ＩC21 ＋…
＋ＩCm1 ＋ＩCn1 の電流値が数μＡ程度になる場合があ
る。この場合、前記メモリセルＣ１１は、リーク電流の
和とＩC11 の加算値によりオンかオフかが判断されて、
本来、オフセルと判断されるべきものが、オンセルと判
断されてしまう場合がある。また、オンセルと判断され
ないまでも、読み出し時間に通常より長い時間がかかっ
てしまうなどの不具合が生じる。
動作において、過消去によるメモリセルＣｍ１、Ｃｎ１
のデプレッション化がない場合であっても、メモリセル
Ｃ１１以外のメモリセルＣ２１〜Ｃｍ１、Ｃｎ１を構成
するトランジスタからのリーク電流により、ＩC21 ＋…
＋ＩCm1 ＋ＩCn1 の電流値が数μＡ程度になる場合があ
る。この場合、前記メモリセルＣ１１は、リーク電流の
和とＩC11 の加算値によりオンかオフかが判断されて、
本来、オフセルと判断されるべきものが、オンセルと判
断されてしまう場合がある。また、オンセルと判断され
ないまでも、読み出し時間に通常より長い時間がかかっ
てしまうなどの不具合が生じる。
【００１６】したがって、デプレッション化しているメ
モリセルや、リーク電流がある多数のメモリセルが接続
されていると、本来、オフセルと判断されるべきもの
が、オンセルと判断されてしまう。また、オンセルと判
断されないまでも、読み出し時間に通常より長い時間が
かかってしまうなどの不具合が生じる。
モリセルや、リーク電流がある多数のメモリセルが接続
されていると、本来、オフセルと判断されるべきもの
が、オンセルと判断されてしまう。また、オンセルと判
断されないまでも、読み出し時間に通常より長い時間が
かかってしまうなどの不具合が生じる。
【００１７】前記問題点を解決する手段として、単純に
セルアレイをビットライン方向に対し分割する手法があ
るが、付随する回路（デコーダ）が増大し、レイアウト
のペナルティが大きくなってしまう。
セルアレイをビットライン方向に対し分割する手法があ
るが、付随する回路（デコーダ）が増大し、レイアウト
のペナルティが大きくなってしまう。
【００１８】そこで本発明は、前記問題点を解決するた
めになされたものであり、メモリセルからなるセルマト
リクス内の共通のソース線を複数のブロックに分割する
ことにより、過消去のために正常なマトリクス動作がで
きなくなることや、リーク電流によってオフセルの読み
出し時間が長くなること及び読み出し不能となることを
防止できる不揮発性半導体記憶装置を提供することを目
的とする。
めになされたものであり、メモリセルからなるセルマト
リクス内の共通のソース線を複数のブロックに分割する
ことにより、過消去のために正常なマトリクス動作がで
きなくなることや、リーク電流によってオフセルの読み
出し時間が長くなること及び読み出し不能となることを
防止できる不揮発性半導体記憶装置を提供することを目
的とする。
【００１９】
【課題を解決するための手段】前記目的を達成するため
に、請求項１に記載の不揮発性半導体記憶装置は、トラ
ンジスタを備えたメモリセルがマトリクス状に配置され
たメモリセルアレイを有する電気的に書き換え可能な不
揮発性半導体記憶装置であって、前記メモリセルアレイ
をソース線を単位とした複数のブロックに分割し、読み
出し時に読み出しを行うメモリセルが存在する前記ブロ
ックの前記ソース線に選択的にソース電圧を供給するこ
とを特徴とする。
に、請求項１に記載の不揮発性半導体記憶装置は、トラ
ンジスタを備えたメモリセルがマトリクス状に配置され
たメモリセルアレイを有する電気的に書き換え可能な不
揮発性半導体記憶装置であって、前記メモリセルアレイ
をソース線を単位とした複数のブロックに分割し、読み
出し時に読み出しを行うメモリセルが存在する前記ブロ
ックの前記ソース線に選択的にソース電圧を供給するこ
とを特徴とする。
【００２０】また、請求項２に記載の不揮発性半導体記
憶装置は、トランジスタを備えたメモリセルがマトリク
ス状に配置されたメモリセルアレイを有する電気的に書
き換え可能な不揮発性半導体記憶装置であって、前記メ
モリセルアレイをソース線に沿った方向を単位とした複
数のブロックに分割し、読み出し時に読み出しを行うメ
モリセルが存在する前記ブロックの前記ソース線にソー
ス電圧を供給し、その他のブロックのソース線にはソー
ス電圧を供給しないことを特徴とする。
憶装置は、トランジスタを備えたメモリセルがマトリク
ス状に配置されたメモリセルアレイを有する電気的に書
き換え可能な不揮発性半導体記憶装置であって、前記メ
モリセルアレイをソース線に沿った方向を単位とした複
数のブロックに分割し、読み出し時に読み出しを行うメ
モリセルが存在する前記ブロックの前記ソース線にソー
ス電圧を供給し、その他のブロックのソース線にはソー
ス電圧を供給しないことを特徴とする。
【００２１】また、請求項３に記載の不揮発性半導体記
憶装置は、トランジスタを備えたメモリセルがマトリク
ス状に配置されたメモリセルアレイと、前記メモリセル
アレイ内の同一行に配置された前記トランジスタのソー
スに接続されたソース線を、前記メモリセルアレイ内に
おいて複数のソース線群に分割し、各々のソース線群ご
とに前記ソース線に接続されたソース電源線と、読み出
しを行うメモリセルに応じて、選択的に前記ソース電源
線にソース電圧を供給するソース選択手段とを具備する
ことを特徴とする。
憶装置は、トランジスタを備えたメモリセルがマトリク
ス状に配置されたメモリセルアレイと、前記メモリセル
アレイ内の同一行に配置された前記トランジスタのソー
スに接続されたソース線を、前記メモリセルアレイ内に
おいて複数のソース線群に分割し、各々のソース線群ご
とに前記ソース線に接続されたソース電源線と、読み出
しを行うメモリセルに応じて、選択的に前記ソース電源
線にソース電圧を供給するソース選択手段とを具備する
ことを特徴とする。
【００２２】また、請求項４に記載の不揮発性半導体記
憶装置は、トランジスタを備えたメモリセルがマトリク
ス状に配置されたメモリセルアレイと、前記メモリセル
アレイ内の同一行に配置された前記トランジスタのソー
スに接続されたソース線と、前記ソース線を前記メモリ
セルアレイ内において複数のソース線群に分割し、各々
のソース線群ごとに前記ソース線に接続されたソース電
源線と、前記ソース電源線にソース電圧を供給するソー
ス電源手段と、前記ソース電源線と前記ソース電源手段
とを接続または非接続にするスイッチ手段と、読み出し
を行うメモリセルに応じて前記スイッチ手段に接続また
は非接続を指示するソース切り換え手段とを具備するこ
とを特徴とする。
憶装置は、トランジスタを備えたメモリセルがマトリク
ス状に配置されたメモリセルアレイと、前記メモリセル
アレイ内の同一行に配置された前記トランジスタのソー
スに接続されたソース線と、前記ソース線を前記メモリ
セルアレイ内において複数のソース線群に分割し、各々
のソース線群ごとに前記ソース線に接続されたソース電
源線と、前記ソース電源線にソース電圧を供給するソー
ス電源手段と、前記ソース電源線と前記ソース電源手段
とを接続または非接続にするスイッチ手段と、読み出し
を行うメモリセルに応じて前記スイッチ手段に接続また
は非接続を指示するソース切り換え手段とを具備するこ
とを特徴とする。
【００２３】また、さらに本発明の不揮発性半導体記憶
装置は、請求項１又は２に記載の構成において、前記メ
モリセルアレイが２つのブロックに分割されることを特
徴とする。
装置は、請求項１又は２に記載の構成において、前記メ
モリセルアレイが２つのブロックに分割されることを特
徴とする。
【００２４】また、さらに本発明の不揮発性半導体記憶
装置は、請求項３又は４に記載の構成において、前記ソ
ース線が、前記メモリセルアレイ内において２つのソー
ス線群に分割されることを特徴とする。
装置は、請求項３又は４に記載の構成において、前記ソ
ース線が、前記メモリセルアレイ内において２つのソー
ス線群に分割されることを特徴とする。
【００２５】すなわち、この発明の不揮発性半導体記憶
装置では、セルマトリクスを構成するメモリセルのう
ち、同一行に配置されたメモリセルのトランジスタのソ
ースに接続されたソース線を、複数のソース線ごとに複
数のブロックに分割し、読み出しを行うメモリセルが存
在するブロックごとにそのブロック内のソース線をソー
ス電源回路に接続すると同時に、その他のブロック内の
ソース線をオープンにする。これにより、読み出しを行
うメモリセルが存在していないブロック内に配置された
メモリセルのトランジスタのデプレッション化によるセ
ル電流、またはリーク電流が検出されないようにする。
装置では、セルマトリクスを構成するメモリセルのう
ち、同一行に配置されたメモリセルのトランジスタのソ
ースに接続されたソース線を、複数のソース線ごとに複
数のブロックに分割し、読み出しを行うメモリセルが存
在するブロックごとにそのブロック内のソース線をソー
ス電源回路に接続すると同時に、その他のブロック内の
ソース線をオープンにする。これにより、読み出しを行
うメモリセルが存在していないブロック内に配置された
メモリセルのトランジスタのデプレッション化によるセ
ル電流、またはリーク電流が検出されないようにする。
【００２６】
【発明の実施の形態】以下、図面を参照してこの発明の
実施の形態について説明する。図１は、この発明の実施
の形態の不揮発性半導体記憶装置の構成を示す図であ
る。
実施の形態について説明する。図１は、この発明の実施
の形態の不揮発性半導体記憶装置の構成を示す図であ
る。
【００２７】この図１に示すように、この不揮発性半導
体記憶装置は、マトリクス状に配置されたメモリセルＣ
１１、Ｃ１２〜Ｃ１ｍ、Ｃ１ｎ、Ｃ２１、Ｃ２２〜Ｃ２
ｍ、Ｃ２ｎ、…、Ｃｍ１、Ｃｍ２〜Ｃｍｍ、Ｃｍｎ、Ｃ
ｎ１、Ｃｎ２〜Ｃｎｍ、Ｃｎｎから構成される消去単位
が同一なセルマトリクス２と、これらメモリセルのう
ち、同一行に配置された前記メモリセルＣ１１、Ｃ１２
〜Ｃ１ｍ、Ｃ１ｎの制御ゲートに接続されたワード線Ｗ
Ｌ１、同様に以下の段の同一行に配置された前記メモリ
セルの制御ゲートに接続されたＷＬ２〜ＷＬｍ、ＷＬｎ
と、これらワード線ＷＬ１、ＷＬ２〜ＷＬｍ、ＷＬｎを
選択するロー（Row ）セレクタ４と、同一列に配置され
た前記メモリセルＣ１１、Ｃ２１〜Ｃｍ１、Ｃｎ１のド
レインに接続されたビット線ＢＬ１、同様に以降の列の
同一列に配置された前記メモリセルのドレインに接続さ
れたＢＬ２〜ＢＬｍ、ＢＬｎと、これらビット線ＢＬ
１、ＢＬ２〜ＢＬｍ、ＢＬｎを選択するカラム（Colum
n）セレクタ６とからなる。
体記憶装置は、マトリクス状に配置されたメモリセルＣ
１１、Ｃ１２〜Ｃ１ｍ、Ｃ１ｎ、Ｃ２１、Ｃ２２〜Ｃ２
ｍ、Ｃ２ｎ、…、Ｃｍ１、Ｃｍ２〜Ｃｍｍ、Ｃｍｎ、Ｃ
ｎ１、Ｃｎ２〜Ｃｎｍ、Ｃｎｎから構成される消去単位
が同一なセルマトリクス２と、これらメモリセルのう
ち、同一行に配置された前記メモリセルＣ１１、Ｃ１２
〜Ｃ１ｍ、Ｃ１ｎの制御ゲートに接続されたワード線Ｗ
Ｌ１、同様に以下の段の同一行に配置された前記メモリ
セルの制御ゲートに接続されたＷＬ２〜ＷＬｍ、ＷＬｎ
と、これらワード線ＷＬ１、ＷＬ２〜ＷＬｍ、ＷＬｎを
選択するロー（Row ）セレクタ４と、同一列に配置され
た前記メモリセルＣ１１、Ｃ２１〜Ｃｍ１、Ｃｎ１のド
レインに接続されたビット線ＢＬ１、同様に以降の列の
同一列に配置された前記メモリセルのドレインに接続さ
れたＢＬ２〜ＢＬｍ、ＢＬｎと、これらビット線ＢＬ
１、ＢＬ２〜ＢＬｍ、ＢＬｎを選択するカラム（Colum
n）セレクタ６とからなる。
【００２８】さらに、この不揮発性半導体記憶装置は、
同一行に配置された前記メモリセルＣ１１、Ｃ１２〜Ｃ
１ｍ、Ｃ１ｎのソースに接続されたソース線Ｓ１、同様
に以下の段の同一行に配置された前記メモリセルのソー
スに接続されたソース線Ｓ２〜Ｓ（n/2 ）のソース線群
（下位側）と、このソース線群（下位側）の各々のソー
ス線に接続された下位側ソース電源線８と、この下位側
ソース電源線８に電圧を供給するソース電源回路１０
と、このソース電源回路１０と前記下位側ソース電源線
８との接続をオン、オフする下位スイッチ回路１２とを
有する。
同一行に配置された前記メモリセルＣ１１、Ｃ１２〜Ｃ
１ｍ、Ｃ１ｎのソースに接続されたソース線Ｓ１、同様
に以下の段の同一行に配置された前記メモリセルのソー
スに接続されたソース線Ｓ２〜Ｓ（n/2 ）のソース線群
（下位側）と、このソース線群（下位側）の各々のソー
ス線に接続された下位側ソース電源線８と、この下位側
ソース電源線８に電圧を供給するソース電源回路１０
と、このソース電源回路１０と前記下位側ソース電源線
８との接続をオン、オフする下位スイッチ回路１２とを
有する。
【００２９】同様に、この不揮発性半導体記憶装置は、
同一行に配置された前記メモリセルＣ（(n/2)+1 ）１、
Ｃ（(n/2)+1 ）２〜Ｃ（(n/2)+1 ）ｍ、Ｃ（(n/2)+1 ）
ｎのソースに接続されたソース線Ｓ（(n/2)+1 ）、同様
に以下の段の同一行に配置された前記メモリセルのソー
スに接続されたソース線Ｓ（(n/2)+2 ）〜Ｓｎのソース
線群（上位側）と、このソース線群（上位側）の各々の
ソース線に接続された上位側ソース電源線１４と、この
上位側ソース電源線１４に電圧を供給する前記ソース電
源回路１０と、このソース電源回路１０と前記上位側ソ
ース電源線１４との接続をオン、オフする上位スイッチ
回路１６とを有し、さらに前記下位スイッチ回路１２及
び上位スイッチ回路１６にオン又はオフを指示するソー
ス切り換え回路１８を有する。
同一行に配置された前記メモリセルＣ（(n/2)+1 ）１、
Ｃ（(n/2)+1 ）２〜Ｃ（(n/2)+1 ）ｍ、Ｃ（(n/2)+1 ）
ｎのソースに接続されたソース線Ｓ（(n/2)+1 ）、同様
に以下の段の同一行に配置された前記メモリセルのソー
スに接続されたソース線Ｓ（(n/2)+2 ）〜Ｓｎのソース
線群（上位側）と、このソース線群（上位側）の各々の
ソース線に接続された上位側ソース電源線１４と、この
上位側ソース電源線１４に電圧を供給する前記ソース電
源回路１０と、このソース電源回路１０と前記上位側ソ
ース電源線１４との接続をオン、オフする上位スイッチ
回路１６とを有し、さらに前記下位スイッチ回路１２及
び上位スイッチ回路１６にオン又はオフを指示するソー
ス切り換え回路１８を有する。
【００３０】次に、このように構成された不揮発性半導
体記憶装置の動作は以下のようになる。まず、消去動作
では、前記セルマトリクス２のメモリセルに接続された
ビット線、ワード線、ソース線に所望の電位が設定さ
れ、メモリセルに記憶されたデータの消去が行われる。
消去後の前記メモリセルのしきい値電圧Ｖｔｈの分布を
図２に示す。図２中のＡがその分布である。この実施の
形態では、メモリセルＣｍ１、Ｃｎ１を消去特性のよ
い、言い換えると消去スピードが速いメモリセルである
とし、メモリセルＣｍ１、Ｃｎ１は図２中のＡの分布の
斜線部分のしきい値電圧Ｖｔｈを持つものと仮定する。
体記憶装置の動作は以下のようになる。まず、消去動作
では、前記セルマトリクス２のメモリセルに接続された
ビット線、ワード線、ソース線に所望の電位が設定さ
れ、メモリセルに記憶されたデータの消去が行われる。
消去後の前記メモリセルのしきい値電圧Ｖｔｈの分布を
図２に示す。図２中のＡがその分布である。この実施の
形態では、メモリセルＣｍ１、Ｃｎ１を消去特性のよ
い、言い換えると消去スピードが速いメモリセルである
とし、メモリセルＣｍ１、Ｃｎ１は図２中のＡの分布の
斜線部分のしきい値電圧Ｖｔｈを持つものと仮定する。
【００３１】次に、メモリセルＣ１１に対しての書き込
み動作では、前述の消去動作と同様に、ビット線ＢＬ
１、ワード線ＷＬ１、ソース線Ｓ１、Ｓ２〜Ｓｍ、Ｓｎ
が所望の電位に設定され、前記メモリセルＣ１１に対し
て書き込みが行われる。この書き込み後の前記メモリセ
ルのしきい値電圧Ｖｔｈの分布を図２中のＢに示す。
み動作では、前述の消去動作と同様に、ビット線ＢＬ
１、ワード線ＷＬ１、ソース線Ｓ１、Ｓ２〜Ｓｍ、Ｓｎ
が所望の電位に設定され、前記メモリセルＣ１１に対し
て書き込みが行われる。この書き込み後の前記メモリセ
ルのしきい値電圧Ｖｔｈの分布を図２中のＢに示す。
【００３２】前述した動作により、ビット線ＢＬ１に接
続されたメモリセルＣ１１、Ｃ２１〜Ｃ（n/2 ）１、Ｃ
（(n/2)+1 ）１〜Ｃｍ１、Ｃｎ１の状態は、メモリセル
Ｃ１１がオフセル、またメモリセルＣ２１がオンセル、
Ｃ（n/2 ）１がオンセル、Ｃ（(n/2)+1 ）１がオンセ
ル、Ｃｍ１がオンセル、Ｃｎ１がオンセルとなる。
続されたメモリセルＣ１１、Ｃ２１〜Ｃ（n/2 ）１、Ｃ
（(n/2)+1 ）１〜Ｃｍ１、Ｃｎ１の状態は、メモリセル
Ｃ１１がオフセル、またメモリセルＣ２１がオンセル、
Ｃ（n/2 ）１がオンセル、Ｃ（(n/2)+1 ）１がオンセ
ル、Ｃｍ１がオンセル、Ｃｎ１がオンセルとなる。
【００３３】次に、この発明の実施の形態における前記
メモリセルＣ１１の読み出し動作について説明する。前
記メモリセルＣ１１の読み出し動作では、ソース切り換
え回路１８により下位スイッチ回路１２をオンし、一方
上位スイッチ回路１６をオフする。これにより、ソース
電源回路１０に、下位側ソース電源線８を接続すると同
時に、上位側ソース電源線１４を非接続にする。
メモリセルＣ１１の読み出し動作について説明する。前
記メモリセルＣ１１の読み出し動作では、ソース切り換
え回路１８により下位スイッチ回路１２をオンし、一方
上位スイッチ回路１６をオフする。これにより、ソース
電源回路１０に、下位側ソース電源線８を接続すると同
時に、上位側ソース電源線１４を非接続にする。
【００３４】すると、ビット線ＢＬ１に流れる読み出し
電流ＩBL1 は、 ＩBL1 ＝ＩC11 ＋ＩC21 ＋…＋ＩC(n/2)1 となる。ここで、前記ＩC11 はメモリセルＣ１１のセル
電流であり、また前記ＩC21 …ＩC(n/2)1 はそれぞれメ
モリセルＣ２１〜Ｃ（n/2 ）１のセル電流である。
電流ＩBL1 は、 ＩBL1 ＝ＩC11 ＋ＩC21 ＋…＋ＩC(n/2)1 となる。ここで、前記ＩC11 はメモリセルＣ１１のセル
電流であり、また前記ＩC21 …ＩC(n/2)1 はそれぞれメ
モリセルＣ２１〜Ｃ（n/2 ）１のセル電流である。
【００３５】このとき、ワード線ＷＬ１、ＷＬ２〜ＷＬ
ｍ、ＷＬｎの電位は、ワード線ＷＬ１のみが選択電位
（本例では電源電圧ＶDD）で、それ以外のワード線ＷＬ
２〜ＷＬｎは非選択電位（本例では０［Ｖ］）であるた
め、ＩC21 ＋…＋ＩC(n/2)1 の電流値の理想は０［Ａ］
である。ところで、この場合には、過消去によりデプレ
ッション化しているメモリセルＣｍ１、Ｃｎ１のセル電
流ＩCm1 、ＩCn1 が読み出し電流ＩBL1 に流れなくな
る。したがって、前記メモリセルＣ１１は、セル電流Ｉ
Cm1 、ＩCn1 に影響されることなく、読み出し電流ＩBL
1 によりオンかオフかが判断されて、正常にオフセルと
判断される。
ｍ、ＷＬｎの電位は、ワード線ＷＬ１のみが選択電位
（本例では電源電圧ＶDD）で、それ以外のワード線ＷＬ
２〜ＷＬｎは非選択電位（本例では０［Ｖ］）であるた
め、ＩC21 ＋…＋ＩC(n/2)1 の電流値の理想は０［Ａ］
である。ところで、この場合には、過消去によりデプレ
ッション化しているメモリセルＣｍ１、Ｃｎ１のセル電
流ＩCm1 、ＩCn1 が読み出し電流ＩBL1 に流れなくな
る。したがって、前記メモリセルＣ１１は、セル電流Ｉ
Cm1 、ＩCn1 に影響されることなく、読み出し電流ＩBL
1 によりオンかオフかが判断されて、正常にオフセルと
判断される。
【００３６】また、前述のメモリセルＣ１１の読み出し
動作において、メモリセルＣｍ１、Ｃｎ１がデプレッシ
ョン化していない場合であっても、メモリセルＣ１１以
外のメモリセルＣ２１〜Ｃｍ１、Ｃｎ１のリーク電流に
より、ＩC21 ＋…＋ＩCm1 ＋ＩCn1 の電流値が数μＡ程
度になる場合がある。
動作において、メモリセルＣｍ１、Ｃｎ１がデプレッシ
ョン化していない場合であっても、メモリセルＣ１１以
外のメモリセルＣ２１〜Ｃｍ１、Ｃｎ１のリーク電流に
より、ＩC21 ＋…＋ＩCm1 ＋ＩCn1 の電流値が数μＡ程
度になる場合がある。
【００３７】このような場合に対しても、同様にソース
切り換え回路１８により下位スイッチ回路１２をオン
し、上位スイッチ回路１６をオフすることにより、ソー
ス電源回路１０に、下位側ソース電源線８を接続すると
同時に、上位側ソース電源線１４を非接続にする。
切り換え回路１８により下位スイッチ回路１２をオン
し、上位スイッチ回路１６をオフすることにより、ソー
ス電源回路１０に、下位側ソース電源線８を接続すると
同時に、上位側ソース電源線１４を非接続にする。
【００３８】すると、同様にビット線ＢＬ１に流れる読
み出し電流ＩBL1 は、 ＩBL1 ＝ＩC11 ＋ＩC21 ＋…＋ＩC(n/2)1 となる。この場合には、上位側のメモリセルＣ（(n/2)+
1 ）１〜Ｃｎ１のリーク電流ＩC((n/2)+1)1 〜ＩCn1 が
読み出し電流ＩBL1 に流れなくなり、ＩC((n/2)+1)1 〜
ＩCn1 分のリーク電流が読み出し電流ＩBL1 から低減で
きる。したがって、リーク電流ＩC((n/2)+1)1 〜ＩCn1
分が低減された読み出し電流ＩBL1 によりオンかオフか
が判断されるため、ＩC((n/2)+1)1 〜ＩCn1 分のリーク
電流の影響を受けないオン、オフ判断が可能となる。
み出し電流ＩBL1 は、 ＩBL1 ＝ＩC11 ＋ＩC21 ＋…＋ＩC(n/2)1 となる。この場合には、上位側のメモリセルＣ（(n/2)+
1 ）１〜Ｃｎ１のリーク電流ＩC((n/2)+1)1 〜ＩCn1 が
読み出し電流ＩBL1 に流れなくなり、ＩC((n/2)+1)1 〜
ＩCn1 分のリーク電流が読み出し電流ＩBL1 から低減で
きる。したがって、リーク電流ＩC((n/2)+1)1 〜ＩCn1
分が低減された読み出し電流ＩBL1 によりオンかオフか
が判断されるため、ＩC((n/2)+1)1 〜ＩCn1 分のリーク
電流の影響を受けないオン、オフ判断が可能となる。
【００３９】なお、ここでは、メモリセルＣ１１の読み
出し動作を例として説明したが、その他の下位側に存在
するメモリセル、すなわちソース線Ｓ１〜Ｓ（n/2 ）に
接続されたメモリセルを読み出す場合にも同様の読み出
し動作を用いる。
出し動作を例として説明したが、その他の下位側に存在
するメモリセル、すなわちソース線Ｓ１〜Ｓ（n/2 ）に
接続されたメモリセルを読み出す場合にも同様の読み出
し動作を用いる。
【００４０】次に、上位側に存在するメモリセル、すな
わちソース線Ｓ（(n/2)+1 ）〜Ｓｎに接続されたメモリ
セルを読み出す場合について説明する。上位側に存在す
るメモリセルの読み出し動作では、ソース切り換え回路
１８により上位スイッチ回路１６をオンし、一方下位ス
イッチ回路１２をオフする。これにより、ソース電源回
路１０に、上位側ソース電源線１４を接続すると同時
に、下位側ソース電源線８を非接続にする。
わちソース線Ｓ（(n/2)+1 ）〜Ｓｎに接続されたメモリ
セルを読み出す場合について説明する。上位側に存在す
るメモリセルの読み出し動作では、ソース切り換え回路
１８により上位スイッチ回路１６をオンし、一方下位ス
イッチ回路１２をオフする。これにより、ソース電源回
路１０に、上位側ソース電源線１４を接続すると同時
に、下位側ソース電源線８を非接続にする。
【００４１】すると、ビット線ＢＬ１に流れる読み出し
電流ＩBL1 は、 ＩBL1 ＝ＩC((n/2)+1)1 ＋ＩC((n/2)+2)1 ＋…＋ＩCn1 となる。ここで、前記ＩC((n/2)+1)1 はメモリセルＣ
（(n/2)+1 ）１のセル電流であり、また前記ＩC((n/2)+
2)1 …ＩCn1 はそれぞれメモリセルＣ（(n/2)+2 ）１〜
Ｃｎ１のセル電流である。
電流ＩBL1 は、 ＩBL1 ＝ＩC((n/2)+1)1 ＋ＩC((n/2)+2)1 ＋…＋ＩCn1 となる。ここで、前記ＩC((n/2)+1)1 はメモリセルＣ
（(n/2)+1 ）１のセル電流であり、また前記ＩC((n/2)+
2)1 …ＩCn1 はそれぞれメモリセルＣ（(n/2)+2 ）１〜
Ｃｎ１のセル電流である。
【００４２】ところで、この場合には、過消去によりデ
プレッション化しているメモリセルが下位側に存在して
いても、そのセル電流が読み出し電流ＩBL1 に流れなく
なる。したがって、読み出しを行うメモリセルは、過消
去によるオン電流に影響されていない読み出し電流ＩBL
1 により、オンかオフかが判断されるため、正常に判断
される。
プレッション化しているメモリセルが下位側に存在して
いても、そのセル電流が読み出し電流ＩBL1 に流れなく
なる。したがって、読み出しを行うメモリセルは、過消
去によるオン電流に影響されていない読み出し電流ＩBL
1 により、オンかオフかが判断されるため、正常に判断
される。
【００４３】また、前述の上位側に存在するメモリセル
の読み出し動作において、下位側にデプレッション化し
ているメモリセルが存在しない場合であっても、読み出
しを行うメモリセル以外のメモリセルを構成するトラン
ジスタからのリーク電流により、そのリーク電流の和が
数μＡ程度になる場合がある。
の読み出し動作において、下位側にデプレッション化し
ているメモリセルが存在しない場合であっても、読み出
しを行うメモリセル以外のメモリセルを構成するトラン
ジスタからのリーク電流により、そのリーク電流の和が
数μＡ程度になる場合がある。
【００４４】このような場合に対しても、同様にソース
切り換え回路１８により上位スイッチ回路１６をオン
し、下位スイッチ回路１２をオフすることにより、ソー
ス電源回路１０に、上位側ソース電源線１４を接続する
と同時に、下位側ソース電源線８を非接続にする。
切り換え回路１８により上位スイッチ回路１６をオン
し、下位スイッチ回路１２をオフすることにより、ソー
ス電源回路１０に、上位側ソース電源線１４を接続する
と同時に、下位側ソース電源線８を非接続にする。
【００４５】すると、同様にビット線ＢＬ１に流れる読
み出し電流ＩBL1 は、 ＩBL1 ＝ＩC((n/2)+1)1 ＋ＩC((n/2)+2)1 ＋…＋ＩCn1 となる。この場合には、下位側のメモリセルＣ１１〜Ｃ
（n/2 ）ｎのリーク電流ＩC11 〜ＩC(n/2)n が読み出し
電流ＩBL1 に流れなくなり、ＩC11 〜ＩC(n/2)n分のリ
ーク電流が読み出し電流ＩBL1 から低減できる。したが
って、リーク電流ＩC11 〜ＩC(n/2)n 分が低減された読
み出し電流ＩBL1 により、オンかオフかが判断されるた
め、ＩC11 〜ＩC(n/2)n 分のリーク電流の影響を受けな
いオン、オフ判断が可能となる。
み出し電流ＩBL1 は、 ＩBL1 ＝ＩC((n/2)+1)1 ＋ＩC((n/2)+2)1 ＋…＋ＩCn1 となる。この場合には、下位側のメモリセルＣ１１〜Ｃ
（n/2 ）ｎのリーク電流ＩC11 〜ＩC(n/2)n が読み出し
電流ＩBL1 に流れなくなり、ＩC11 〜ＩC(n/2)n分のリ
ーク電流が読み出し電流ＩBL1 から低減できる。したが
って、リーク電流ＩC11 〜ＩC(n/2)n 分が低減された読
み出し電流ＩBL1 により、オンかオフかが判断されるた
め、ＩC11 〜ＩC(n/2)n 分のリーク電流の影響を受けな
いオン、オフ判断が可能となる。
【００４６】すなわち、この発明の実施の形態では、セ
ルマトリクスを構成するメモリセルのうち、同一行に配
置されたメモリセルのトランジスタのソースに接続され
たソース線を、下位側のソース線Ｓ１〜Ｓ（n/2 ）から
なる下位ブロックと、上位側のソース線Ｓ（n/2 ）＋１
〜Ｓｎからなる上位ブロックの２つのブロックに分割
し、下位ブロック内のメモリセル（ここではメモリセル
Ｃ１１）を読み出しているとき、すなわち下位ブロック
内のワード線ＷＬ１〜ＷＬ（n/2 ）のいずれかが選択さ
れているときは、上位ブロック内のソース線Ｓ（n/2 ）
＋１〜Ｓｎをオープンにする。
ルマトリクスを構成するメモリセルのうち、同一行に配
置されたメモリセルのトランジスタのソースに接続され
たソース線を、下位側のソース線Ｓ１〜Ｓ（n/2 ）から
なる下位ブロックと、上位側のソース線Ｓ（n/2 ）＋１
〜Ｓｎからなる上位ブロックの２つのブロックに分割
し、下位ブロック内のメモリセル（ここではメモリセル
Ｃ１１）を読み出しているとき、すなわち下位ブロック
内のワード線ＷＬ１〜ＷＬ（n/2 ）のいずれかが選択さ
れているときは、上位ブロック内のソース線Ｓ（n/2 ）
＋１〜Ｓｎをオープンにする。
【００４７】一方、上位ブロック内のメモリセルを読み
出しているとき、すなわち上位ブロック内のワード線Ｗ
Ｌ（(n/2)+1 ）〜ＷＬｎのいずれかが選択されていると
きは、下位ブロック内のソース線Ｓ１〜Ｓ（n/2 ）をオ
ープンにする。
出しているとき、すなわち上位ブロック内のワード線Ｗ
Ｌ（(n/2)+1 ）〜ＷＬｎのいずれかが選択されていると
きは、下位ブロック内のソース線Ｓ１〜Ｓ（n/2 ）をオ
ープンにする。
【００４８】これにより、読み出していない上位ブロッ
ク内または下位ブロック内に配置されたメモリセルのト
ランジスタのデプレッション化によるセル電流、または
リーク電流がビット線に流れないようにする。
ク内または下位ブロック内に配置されたメモリセルのト
ランジスタのデプレッション化によるセル電流、または
リーク電流がビット線に流れないようにする。
【００４９】なお、前記実施の形態では、下位側のソー
ス線群と上位側のソース線群とを均等に２つに分割した
が、均等でなくてもよく、さらに２つ以上の複数に分割
してもよい。
ス線群と上位側のソース線群とを均等に２つに分割した
が、均等でなくてもよく、さらに２つ以上の複数に分割
してもよい。
【００５０】以上説明したようにこの発明の実施の形態
によれば、セルマトリクスを構成するメモリセルのう
ち、同一行に配置されたメモリセルのトランジスタのソ
ースに接続されたソース線を、複数のソース線ごとに複
数のブロックに分割し、読み出しを行うメモリセルが存
在するブロックごとにそのブロック内のソース線をソー
ス電源回路に接続すると同時に、その他の読み出しを行
うメモリセルが存在しないブロック内のソース線をオー
プンにすることにより、過消去のために正常なマトリク
ス動作ができなくなる影響を低減したり、またリーク電
流によってオフセルの読み出し時間が長くなること及び
読み出し不能となる不具合を低減することができる。
によれば、セルマトリクスを構成するメモリセルのう
ち、同一行に配置されたメモリセルのトランジスタのソ
ースに接続されたソース線を、複数のソース線ごとに複
数のブロックに分割し、読み出しを行うメモリセルが存
在するブロックごとにそのブロック内のソース線をソー
ス電源回路に接続すると同時に、その他の読み出しを行
うメモリセルが存在しないブロック内のソース線をオー
プンにすることにより、過消去のために正常なマトリク
ス動作ができなくなる影響を低減したり、またリーク電
流によってオフセルの読み出し時間が長くなること及び
読み出し不能となる不具合を低減することができる。
【００５１】
【発明の効果】以上述べたように本発明によれば、メモ
リセルからなるセルマトリクス内の共通のソース線を複
数のブロックに分割することにより、過消去のために正
常なマトリクス動作ができなくなることや、リーク電流
によってオフセルの読み出し時間が長くなること及び読
み出し不能となることを防止できる不揮発性半導体記憶
装置を提供することが可能である。
リセルからなるセルマトリクス内の共通のソース線を複
数のブロックに分割することにより、過消去のために正
常なマトリクス動作ができなくなることや、リーク電流
によってオフセルの読み出し時間が長くなること及び読
み出し不能となることを防止できる不揮発性半導体記憶
装置を提供することが可能である。
【図１】この発明の実施の形態の不揮発性半導体記憶装
置の構成を示す図である。
置の構成を示す図である。
【図２】消去後と書き込み後のメモリセルのしきい値電
圧Ｖｔｈの分布を示す図である。
圧Ｖｔｈの分布を示す図である。
【図３】従来の不揮発性半導体記憶装置の構成を示す図
である。
である。
２…セルマトリクス ４…ロー（Row ）セレクタ ６…カラム（Column）セレクタ ８…下位側ソース電源線 １０…ソース電源回路 １２…下位スイッチ回路 １４…上位側ソース電源線 １６…上位スイッチ回路 １８…ソース切り換え回路
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 29/792
Claims (4)
- 【請求項１】 トランジスタを備えたメモリセルがマト
リクス状に配置されたメモリセルアレイを有する電気的
に書き換え可能な不揮発性半導体記憶装置において、 前記メモリセルアレイをソース線を単位とした複数のブ
ロックに分割し、読み出し時に読み出しを行うメモリセ
ルが存在する前記ブロックの前記ソース線に選択的にソ
ース電圧を供給することを特徴とする不揮発性半導体記
憶装置。 - 【請求項２】 トランジスタを備えたメモリセルがマト
リクス状に配置されたメモリセルアレイを有する電気的
に書き換え可能な不揮発性半導体記憶装置において、 前記メモリセルアレイをソース線に沿った方向を単位と
した複数のブロックに分割し、読み出し時に読み出しを
行うメモリセルが存在する前記ブロックの前記ソース線
にソース電圧を供給し、その他のブロックのソース線に
はソース電圧を供給しないことを特徴とする不揮発性半
導体記憶装置。 - 【請求項３】 トランジスタを備えたメモリセルがマト
リクス状に配置されたメモリセルアレイと、 前記メモリセルアレイ内の同一行に配置された前記トラ
ンジスタのソースに接続されたソース線を、前記メモリ
セルアレイ内において複数のソース線群に分割し、各々
のソース線群ごとに前記ソース線に接続されたソース電
源線と、 読み出しを行うメモリセルに応じて、選択的に前記ソー
ス電源線にソース電圧を供給するソース選択手段と、 を具備することを特徴とする不揮発性半導体記憶装置。 - 【請求項４】 トランジスタを備えたメモリセルがマト
リクス状に配置されたメモリセルアレイと、 前記メモリセルアレイ内の同一行に配置された前記トラ
ンジスタのソースに接続されたソース線と、 前記ソース線を前記メモリセルアレイ内において複数の
ソース線群に分割し、 各々のソース線群ごとに前記ソース線に接続されたソー
ス電源線と、 前記ソース電源線にソース電圧を供給するソース電源手
段と、 前記ソース電源線と前記ソース電源手段とを接続または
非接続にするスイッチ手段と、 読み出しを行うメモリセルに応じて前記スイッチ手段に
接続または非接続を指示するソース切り換え手段と、 を具備することを特徴とする不揮発性半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33875997A JPH11176182A (ja) | 1997-12-09 | 1997-12-09 | 不揮発性半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33875997A JPH11176182A (ja) | 1997-12-09 | 1997-12-09 | 不揮発性半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11176182A true JPH11176182A (ja) | 1999-07-02 |
Family
ID=18321197
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33875997A Pending JPH11176182A (ja) | 1997-12-09 | 1997-12-09 | 不揮発性半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11176182A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8068361B2 (en) | 2008-08-06 | 2011-11-29 | Samsung Electronics Co., Ltd. | Systems and methods for performing a program-verify process on a nonvolatile memory by selectively pre-charging bit lines associated with memory cells during the verify operations |
-
1997
- 1997-12-09 JP JP33875997A patent/JPH11176182A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8068361B2 (en) | 2008-08-06 | 2011-11-29 | Samsung Electronics Co., Ltd. | Systems and methods for performing a program-verify process on a nonvolatile memory by selectively pre-charging bit lines associated with memory cells during the verify operations |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5388069A (en) | Nonvolatile semiconductor memory device for preventing erroneous operation caused by over-erase phenomenon | |
| US5898615A (en) | Semiconductor memory device having non-volatile memory cells connected in series | |
| JP3076195B2 (ja) | 不揮発性半導体記憶装置 | |
| JP4288376B2 (ja) | 不揮発性記憶装置およびその制御方法 | |
| US6680865B2 (en) | Nonvolatile memory for which program operation is optimized by controlling source potential | |
| EP0055594B1 (en) | Electrically programmable non-volatile semiconductor memory device | |
| US6628563B1 (en) | Flash memory array for multiple simultaneous operations | |
| JP2001057088A (ja) | Ｎａｎｄ型不揮発性メモリ | |
| KR940022566A (ko) | 메모리 셀 트랜지스터를 과잉 소거 상태로 되게 하는 기능을 구비한 비휘발성 반도체 메모리 장치와 그 장치에서의 데이타 기록 방법 | |
| JPH10144086A (ja) | 不揮発性半導体記憶装置 | |
| KR100476928B1 (ko) | 비트라인 커플링과 로딩 효과에 대해 안정적인 소스라인을 갖는 플레쉬 메모리 어레이 | |
| JP5015008B2 (ja) | 半導体装置およびその制御方法 | |
| KR960000345B1 (ko) | Eeprom 및 eeprom 독출 방법 | |
| KR100781980B1 (ko) | 불휘발성 메모리 장치에서의 디코더 및 그에 의한 디코딩방법 | |
| US5515327A (en) | Nonvolatile semiconductor memory device having a small number of internal boosting circuits | |
| US6816421B2 (en) | Nonvolatile semiconductor memory | |
| KR950008674B1 (ko) | 불휘발성 반도체 기억장치 및 그의 데이타소거방법 | |
| US5982661A (en) | Memory device | |
| US6069824A (en) | Semiconductor memory device | |
| JP3099926B2 (ja) | 不揮発性半導体記憶装置 | |
| EP0645713A1 (en) | Word line redundancy nonvolatile semiconductor memory | |
| US5657272A (en) | Non-volatile semiconductor memory and data erasing method for the same | |
| US7280400B2 (en) | Reducing sneak currents in virtual ground memory arrays | |
| JP4680195B2 (ja) | 半導体装置及びソース電圧制御方法 | |
| JP4118623B2 (ja) | 不揮発性半導体記憶装置 |