KR20240075511A - 프로그램 동작을 수행하는 반도체 장치 및 그 동작 방법 - Google Patents

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Abstract

반도체 장치는 메모리 블록, 주변 회로 및 제어 로직을 포함한다. 상기 메모리 블록은 복수의 메모리 셀들을 포함한다. 상기 주변 회로는 상기 복수의 메모리 셀들 중 선택된 메모리 셀들에 대한 프로그램 동작을 수행한다. 상기 제어 로직은 상기 프로그램 동작 중 검증 단계에 포함된 센싱 단계에서 상기 메모리 블록과 연결된 공통 소스 라인을 플로팅하고, 이후 상기 플로팅 상태의 공통 소스 라인에 접지 전압보다 높은 제1 전압을 인가하도록, 상기 주변 회로를 제어한다.

Description

프로그램 동작을 수행하는 반도체 장치 및 그 동작 방법 {SEMICONDUCTOR DEVICE PERFORMING PROGRAM OPERATION AND OPERATING METHOD THEREOF}
본 발명은 전자 장치에 관한 것으로, 보다 구체적으로는 프로그램 동작을 수행하는 반도체 장치 및 그 동작 방법에 관한 것이다.
반도체 메모리 장치는 스트링이 반도체 기판에 수평하게 배열된 2차원 구조로 형성되거나, 스트링이 반도체 기판에 수직으로 적층된 3차원 구조로 형성될 수 있다. 3차원 메모리 장치는 2차원 메모리 장치의 집적도 한계를 해소하기 위하여 고안된 메모리 장치로써, 반도체 기판 상에 수직방향으로 적층된 다수의 메모리 셀들을 포함할 수 있다. 반도체 메모리 장치의 프로그램 동작은 복수의 프로그램 루프를 포함할 수 있으며, 각각의 프로그램 루프는 프로그램 전압 인가 단계 및 검증 단계를 포함할 수 있다. 한편, 검증 단계는 비트 라인 프리차지 단계, 이벨류에이션 단계 및 센싱 단계를 포함할 수 있다.
본 발명의 실시 예는 메모리 셀의 프로그램 동작 시 전력 소모를 저감시킬 수 있는 반도체 장치 및 그 동작 방법을 제공한다.
본 발명의 일 실시 예에 따른 반도체 장치는 메모리 블록, 주변 회로 및 제어 로직을 포함한다. 상기 메모리 블록은 복수의 메모리 셀들을 포함한다. 상기 주변 회로는 상기 복수의 메모리 셀들 중 선택된 메모리 셀들에 대한 프로그램 동작을 수행한다. 상기 제어 로직은 상기 프로그램 동작 중 검증 단계에 포함된 센싱 단계에서 상기 메모리 블록과 연결된 공통 소스 라인을 플로팅하고, 이후 상기 플로팅 상태의 공통 소스 라인에 접지 전압보다 높은 제1 전압을 인가하도록, 상기 주변 회로를 제어한다.
본 발명의 다른 실시 예에 따른 반도체 장치의 동작 방법은 복수의 메모리 셀들 중 프로그램 대상으로 선택된 메모리 셀들을 포함하는 메모리 블록과 연결된 비트 라인들의 전압을 프리차지하는 단계, 상기 메모리 블록에 연결된 워드 라인들 중 상기 선택된 메모리 셀들과 연결된, 선택된 워드 라인에 검증 전압을 인가하고, 상기 워드 라인들 중 상기 선택된 워드 라인을 제외한 비선택된 워드 라인에 검증 패스 전압을 인가하는 단계 및 상기 비트 라인들 각각의 전압에 기초하여, 상기 선택된 메모리 셀들의 턴온 여부를 래치에 저장하는 단계를 포함한다. 상기 선택된 메모리 셀들의 턴온 여부를 래치에 저장하는 단계는 상기 메모리 블록과 연결된 공통 소스 라인을 플로팅하는 단계 및 상기 플로팅 상태의 공통 소스 라인에 접지 전압보다 높은 제1 전압을 인가하는 단계를 포함한다.
본 발명의 또 다른 실시 예에 따른 반도체 장치의 동작 방법은 복수의 메모리 셀들 중 프로그램 대상으로 선택된 메모리 셀들을 포함하는 메모리 블록과 연결된 비트 라인들의 전압을 프리차지하는 단계, 상기 메모리 블록에 연결된 워드 라인들 중 상기 선택된 메모리 셀들과 연결된, 선택된 워드 라인에 검증 전압을 인가하고, 상기 워드 라인들 중 상기 선택된 워드 라인을 제외한 비선택된 워드 라인에 검증 패스 전압을 인가하는 단계, 상기 비트 라인들 각각의 전압에 기초하여, 상기 선택된 메모리 셀들의 턴온 여부를 래치에 저장하는 단계 및 상기 비선택된 워드 라인들에 프로그램 패스 전압을 인가하고, 상기 선택된 워드 라인에 프로그램 전압을 인가하는 단계를 포함한다. 상기 선택된 메모리 셀들의 턴온 여부를 래치에 저장하는 단계는 상기 메모리 블록과 연결된 공통 소스 라인을 플로팅하는 단계를 포함한다. 상기 비선택된 워드 라인들에 프로그램 패스 전압을 인가하고, 상기 선택된 워드 라인에 프로그램 전압을 인가하는 단계는 상기 플로팅 상태의 공통 소스 라인에 접지 전압보다 높은 제1 전압을 인가하는 단계를 포함한다.
본 기술은 메모리 셀의 프로그램 동작 시 전력 소모를 저감시킬 수 있는 반도체 장치 및 그 동작 방법을 제공할 수 있다.
도 1은 본 발명의 일 실시 예에 따른 반도체 메모리 장치를 나타내는 블록도이다.
도 2는 멀티 레벨 셀(multi-level cell; MLC)의 문턱 전압 분포와, 이를 형성하기 위한 검증 전압들을 설명하기 위한 도면이다.
도 3a 및 도 3b는 프로그램 동작 시 선택된 워드 라인 및 공통 소스 라인의 전압을 설명하기 위한 도면이다.
도 4는 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 동작 방법을 나타내는 타이밍도이다.
도 5는 본 발명의 일 실시 예에 따른 프로그램 동작 시 선택된 워드 라인 및 공통 소스 라인의 전압을 설명하기 위한 도면이다.
도 6은 도 5의 제3 프로그램 루프 내 검증 단계의 예시적인 실시 예를 간략히 나타내는 도면이다.
도 7은 도 6에 도시된 제1 검증 전압(Vvf1)을 이용한 검증 동작을 보다 자세히 나타내는 타이밍도이다.
도 8은 본 발명의 또다른 실시 예에 따른 프로그램 동작 시 선택된 워드 라인 및 공통 소스 라인의 전압을 설명하기 위한 도면이다.
도 9는 도 8에 도시된 제1 프로그램 루프에 포함된 검증 동작을 보다 자세히 나타내는 타이밍도이다.
도 10은 본 발명의 일 실시 예에 따른 반도체 메모리 장치(100)의 동작 방법을 나타내는 순서도이다.
도 11은 도 10의 단계(S150)의 예시적인 실시 예를 나타내는 순서도이다.
도 12는 도 10의 단계(S150)의 예시적인 실시 예를 나타내는 순서도이고, 도 13은 도 10의 단계(S170)의 예시적인 실시 예를 나타내는 순서도이다.
본 명세서 또는 출원에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 개념에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니 된다.
도 1은 본 발명의 일 실시 예에 따른 반도체 메모리 장치를 나타내는 블록도이다.
도 1을 참조하면, 반도체 메모리 장치(100)는 메모리 셀 어레이(110), 어드레스 디코더(120), 읽기 및 쓰기 회로(130), 제어 로직(140) 및 전압 생성부(150)를 포함한다.
메모리 셀 어레이(110)는 다수의 메모리 블록들(BLKa~BLKz)을 포함한다. 다수의 메모리 블록들(BLKa~BLKz)은 워드라인들(WLs)을 통해 어드레스 디코더(120)에 연결된다. 다수의 메모리 블록들(BLKa~BLKz)은 비트 라인들(BL1 내지 BLm)을 통해 읽기 및 쓰기 회로(130)에 연결된다. 다수의 메모리 블록들(BLKa~BLKz) 각각은 다수의 메모리 셀들을 포함한다. 실시 예로서, 다수의 메모리 셀들은 비휘발성 메모리 셀들이며, 수직 채널 구조를 갖는 비휘발성 메모리 셀들로 구성될 수 있다.
도 1에서 메모리 셀 어레이에 포함된 다수의 메모리 블록들(BLKa~BLKz) 중 메모리 블록(BLKa)의 구조가 도시되어 있다. 도 1을 참조하면, 드레인 선택 라인(DSL)과 소스 선택 라인(SSL) 사이에 서로 평행하게 배열된 다수의 워드 라인들(WL1~WLn)이 연결될 수 있다. 보다 구체적으로 설명하면, 메모리 블록(BLKa)은 비트 라인들(BL1~BLm)과 공통 소스 라인(CSL) 사이에 연결된 다수의 스트링(strings; ST)들을 포함할 수 있다. 비트 라인들(BL1~BLm)은 대응하는 스트링(ST)들에 각각 연결될 수 있고, 공통 소스 라인(CSL)은 스트링(ST)들에 공통으로 연결될 수 있다. 스트링(ST)들은 서로 동일하게 구성될 수 있으므로, 제1 비트 라인(BL1)에 연결된 스트링(ST)을 예를 들어 구체적으로 설명하도록 한다.
스트링(ST)은 소스 라인(SL)과 제1 비트 라인(BL1) 사이에서 서로 직렬로 연결된 소스 선택 트랜지스터(SST), 다수의 메모리 셀들(MC1~MCn) 및 드레인 선택 트랜지스터(DST)를 포함할 수 있다. 하나의 스트링(ST)에는 소스 선택 트랜지스터(SST)와 드레인 선택 트랜지스터(DST)가 적어도 하나 이상씩 포함될 수 있다.
소스 선택 트랜지스터(SST)의 소스(source)는 공통 소스 라인(CSL)에 연결될 수 있고, 드레인 선택 트랜지스터(DST)의 드레인(drain)은 제1 비트 라인(BL1)에 연결될 수 있다. 메모리 셀들(MC1~MCn)은 소스 선택 트랜지스터(SST)와 드레인 선택 트랜지스터(DST) 사이에서 직렬로 연결될 수 있다. 서로 다른 스트링(ST)들에 포함된 소스 선택 트랜지스터(SST)들의 게이트들은 소스 선택 라인(SSL)에 연결될 수 있고, 드레인 선택 트랜지스터(DST)들의 게이트들은 드레인 선택 라인(DSL)에 연결될 수 있고, 메모리 셀들(MC1~MCn)의 게이트들은 다수의 워드 라인들(WL1~WLn)에 연결될 수 있다. 서로 다른 스트링(ST)들에 포함된 메모리 셀들 중에서 동일한 워드 라인에 연결된 메모리 셀들의 그룹을 물리 페이지(physical page; PG)라 할 수 있다. 따라서, 메모리 블록(BLKa)에는 워드 라인들(WL1~WL16)의 개수만큼의 물리 페이지(PG)들이 포함될 수 있다.
하나의 메모리 셀은 1비트의 데이터를 저장할 수 있다. 이를 통상적으로 싱글 레벨 셀(single level cell; SLC)라고 부른다. 이 경우 하나의 물리 페이지(PG)는 하나의 논리 페이지(logical page; LPG) 데이터를 저장할 수 있다. 하나의 논리 페이지(LPG) 데이터는 하나의 물리 페이지(PG)에 포함된 셀 개수만큼의 데이터 비트들을 포함할 수 있다.
한편, 하나의 메모리 셀은 2 비트 이상의 데이터를 저장할 수 있다. 이 경우 하나의 물리 페이지(PG)는 2 이상의 논리 페이지(logical page; LPG) 데이터를 저장할 수 있다.
도 1에서, 2차원 형태의 메모리 블록의 구조가 도시되어 있으나, 본 발명은 이에 한정되지 않는다. 즉, 도 1의 메모리 블록들(BLKa~BLKz) 각각은 3차원 형태의 메모리 블록으로 구성될 수도 있다.
어드레스 디코더(120), 읽기 및 쓰기 회로(130) 및 전압 생성부(150)는 메모리 셀 어레이(110)를 구동하는 주변 회로로서 동작한다. 주변 회로는 제어 로직(140)의 제어에 기초하여, 메모리 셀 어레이(110)에 대한 읽기 동작, 쓰기 동작 및 소거 동작을 수행할 수 있다. 어드레스 디코더(120)는 워드 라인들(WLs)을 통해 메모리 셀 어레이(110)에 연결된다. 어드레스 디코더(120)는 제어 로직(140)의 제어에 응답하여 동작하도록 구성된다. 구체적으로, 제어 로직(140)은 어드레스 디코딩 제어 신호(CTRLAD)를 어드레스 디코더(120)로 전달하고, 어드레스 디코더(120)는 어드레스 디코딩 제어 신호(CTRLAD)에 기초하여 디코딩 동작을 수행한다.
또한, 어드레스 디코더(120)는 프로그램 동작 시 전압 생성부(150)에서 발생된 프로그램 전압(VPGM)을 선택된 워드 라인에 인가하고, 나머지 비선택된 워드 라인들에는 프로그램 패스 전압을 인가한다. 또한, 어드레스 디코더(120)는 프로그램 검증 동작 시 전압 생성부(150)에서 발생된 검증 전압(Vvf)을 선택된 워드 라인에 인가하고, 나머지 비선택된 워드 라인들에는 검증 패스 전압을 인가한다.
읽기 및 쓰기 회로(130)는 다수의 페이지 버퍼들(PB1~PBm)을 포함한다. 읽기 및 쓰기 회로(130)는 메모리 셀 어레이(110)의 읽기 동작시에는 “읽기 회로(read circuit)”로 동작하고, 기입 동작시에는 “쓰기 회로(write circuit)”로 동작할 수 있다. 다수의 페이지 버퍼들(PB1~PBm)은 비트 라인들(BL1~BLm)을 통해 메모리 셀 어레이(110)에 연결된다. 읽기 및 쓰기 회로(130)는 제어 로직(140)에서 출력되는 페이지 버퍼 제어 신호(CTRLPB)에 응답하여, 수신한 데이터(DATA)에 대한 프로그램 동작을 수행한다.
제어 로직(140)은 어드레스 디코더(120), 읽기 및 쓰기 회로(130), 및 전압 생성부(150)에 연결된다. 제어 로직(140)은 외부로부터 커맨드(CMD)를 수신할 수 있다. 제어 로직(140)은 수신한 커맨드(CMD)에 대응하는 동작을 수행하도록 어드레스 디코더(120), 읽기 및 쓰기 회로(130) 및 전압 생성부(150)를 제어할 수 있다. 즉, 제어 로직(140)은 전압 생성 제어 신호(CTRLVG)를 통해 전압 생성부(150)의 동작을 제어할 수 있다. 또한, 제어 로직(140)은 어드레스 디코딩 제어 신호(CTRLAD)를 통해 어드레스 디코더(120)의 동작을 제어할 수 있다. 한편, 제어 로직(140)은 페이지 버퍼 제어 신호(CTRLPB)를 통해 읽기 및 쓰기 회로(130) 내 페이지 버퍼들(PB1~PBm)의 동작을 제어할 수 있다.
전압 생성부(150)는 제어 로직(140)에서 출력되는 전압 생성 제어 신호(CTRLVG)에 응답하여 읽기 동작시 리드 전압(Vread) 및 패스 전압(Vpass)을 생성한다. 전압 생성부(150)는 다양한 동작 전압들을 생성할 수 있다. 예를 들어, 전압 생성부(150)는 프로그램 동작에 사용되는 프로그램 전압(VPGM) 및 프로그램 검증 동작에 사용되는 검증 전압(Vvf)을 생성할 수 있다. 또한, 전압 생성부(150)는 프로그램 패스 전압 및 검증 패스 전압을 생성할 수도 있다.
프로그램 동작은 페이지 단위로 수행될 수 있다. 하나의 워드 라인에 공통으로 연결된 메모리 셀들은 물리 페이지를 구성할 수 있다. 실시 예에서, 물리 페이지는 적어도 하나 이상의 논리 페이지를 포함할 수 있다. 따라서, 물리 페이지에 저장된 데이터인 페이지 데이터는 적어도 하나 이상의 복수의 논리 페이지 데이터를 포함할 수 있다. 예를 들어, 메모리 셀이 SLC 모드로 프로그램 되는 경우, 물리 페이지는 하나의 논리 페이지를 포함하고, 페이지 데이터는 하나의 논리 페이지 데이터를 포함할 수 있다. 또는 메모리 셀이 MLC 모드로 프로그램 되는 경우, 물리 페이지는 두 개의 논리 페이지들을 포함하고, 페이지 데이터는 두 개의 논리 페이지 데이터를 포함할 수 있다. 이 때, 두 개의 논리 페이지 데이터는 하위 비트(Least Significant Bit, LSB) 페이지 데이터 및 상위 비트(Most Significant Bit, MSB) 페이지 데이터일 수 있다. 또는 메모리 셀이 TLC 모드로 프로그램 되는 경우, 물리 페이지는 세 개의 논리 페이지들을 포함하고, 페이지 데이터는 세 개의 논리 페이지 데이터를 포함할 수 있다. 이 때, 세 개의 논리 페이지 데이터는 하위 비트(Least Significant Bit, LSB) 페이지 데이터, 중간 비트(Central Significant Bit, CSB) 페이지 데이터 및 상위 비트(Most Significant Bit, MSB) 페이지 데이터일 수 있다.
프로그램 동작은 복수의 프로그램 루프들을 포함할 수 있다. 예를 들어, 프로그램 동작은 제1 프로그램 루프(1st PGM Loop)를 수행함으로써 시작될 수 있으며, 제1 프로그램 루프(1st PGM Loop)를 수행하였음에도 프로그램 동작이 완료되지 않은 경우, 제2 프로그램 루프(2nd PGM Loop)가 수행될 수 있다. 제2 프로그램 루프(2nd PGM Loop)를 수행하였음에도 프로그램 동작이 완료되지 않은 경우, 제3 프로그램 루프(3rd PGM Loop)가 수행될 수 있다. 이와 같은 방식으로, 프로그램 동작이 완료될 때까지 프로그램 루프들이 반복 수행될 수 있다. 미리 결정된 최대 프로그램 루프 수까지 프로그램 루프를 반복하였음에도 프로그램 동작이 완료되지 않은 경우, 프로그램 동작이 실패한 것으로 결정할 수 있다.
한편, 반도체 메모리 장치의 프로그램 동작은, ISPP(Incremental Step Pulse Programming) 방식을 이용하여 수행될 수 있다. ISPP 방식은, 프로그램 전압을 점차 증가시키면서 메모리 셀들을 프로그램하는 방식이다. 프로그램 루프의 수행 횟수가 반복될때마다, 각 프로그램 루프에서 인가되는 프로그램 전압은 점차 증가할 수 있다.
각각의 프로그램 루프는 프로그램 단계(PGM Phase) 및 검증 단계(Verify Phase)를 포함할 수 있다. 프로그램 단계에서, 선택된 워드 라인에 프로그램 전압이 인가되어, 프로그램 허용 상태의 메모리 셀들의 문턱 전압이 상승한다. 검증 단계에서, 프로그램 대상으로 선택된 메모리 셀들이 원하는 레벨의 검증 전압 이상으로 프로그램 되었는지 여부를 검증할 수 있다. 검증 동작의 결과, 검증 전압 이상으로 프로그램되지 않은 메모리 셀의 경우, 다음 프로그램 루프에서 프로그램 허용 셀로서 동작할 수 있다. 이 때, 이전 프로그램 루프에 비하여 더 높은 전압 레벨을 갖는 프로그램 전압이 프로그램 허용 셀들에 인가될 수 있다. 한편, 검증 전압 이상으로 프로그램된 메모리 셀의 경우, 다음 프로그램 루프에서 프로그램 금지 셀로서 동작할 수 있다. 선택된 워드 라인에 프로그램 전압이 인가하더라도 프로그램 금지 셀의 문턱 전압은 상승하지 않을 수 있다.
도 2는 멀티 레벨 셀(multi-level cell; MLC)의 문턱 전압 분포와, 이를 형성하기 위한 검증 전압들을 설명하기 위한 도면이다.
도 2를 참조하면, 멀티 레벨 셀에 대응하는 타겟 상태들의 문턱 전압 분포가 예시적으로 도시되어 있다. 멀티 레벨 셀(MLC)은 2 비트의 데이터를 저장할 수 있으며, 이에 따라 총 4개의 타겟 상태들 중 어느 하나에 속하도록 프로그램 된다. 보다 구체적으로, 상기 타겟 상태들은 소거 상태(E), 제1 프로그램 상태(P1), 제2 프로그램 상태(P2) 및 제3 프로그램 상태(P3)를 포함할 수 있다.
멀티 레벨 셀(MLC)의 데이터를 리드하기 위해, 제1 내지 제3 리드 전압(Vread1~Vread3)이 사용될 수 있다. 한편, 프로그램 검증 동작 시, 검증 전압(Vvf1, Vvf2, Vvf3)이 사용될 수 있다. 예시적으로, 제1 프로그램 상태(P1)로 프로그램 될 메모리 셀들 중, 제1 검증 전압(Vvf1)보다 낮은 문턱 전압을 갖는 메모리 셀들과 연결된 비트 라인에는 프로그램 허용 전압이 인가된다. 일 실시 예에서, 프로그램 허용 전압은 접지 전압일 수 있다. 또한, 제1 검증 전압(Vvf1)보다 높은 문턱 전압을 갖는 메모리 셀들과 연결된 비트 라인에는 프로그램 금지 전압이 인가된다. 프로그램 금지 전압은 프로그램 허용 전압보다 높은 전압이다.
선택된 워드 라인에 프로그램 전압이 인가되는 동안, 프로그램 금지 전압이 인가되는 비트 라인과 연결된 메모리 셀들의 문턱 전압은 유지된다. 한편, 선택된 워드 라인에 프로그램 전압이 인가되는 동안, 프로그램 허용 전압이 인가되는 비트 라인과 연결된 메모리 셀들의 문턱 전압은 증가한다.
이상에서는 제1 프로그램 상태(P1)를 예시로 설명하였으나, 제2 및 제3 프로그램 상태들(P2, P3)에 대한 프로그램 동작 역시 동일한 방식으로 수행될 수 있다.
이하에서는 논의의 편의를 위해 멀티 레벨 셀(multi-level cell; MLC)에 대한 프로그램 동작을 기준으로 본 발명에 따른 반도체 메모리 장치 및 그 동작을 설명하기로 한다. 그러나, 본 발명은 이에 한정되는 것이 아니며, 싱글 레벨 셀(single-level cell; SLC), 트리플 레벨 셀(triple-level cell; TLC) 등의 프로그램에도 적용 가능하다.
도 3a 및 도 3b는 프로그램 동작 시 선택된 워드 라인 및 공통 소스 라인의 전압을 설명하기 위한 도면이다. 도 3a 및 도 3b를 참조하면, 도 2의 프로그램 상태를 형성하기 위한 프로그램 동작은 복수의 프로그램 루프들를 포함할 수 있다.
도 3a를 참조하면, 제1 프로그램 루프의 프로그램 단계에서, 선택된 워드 라인(Sel_WL)에 제1 프로그램 전압(Vpgm1)이 인가된다. 이 때 채널 전압을 부스팅 시키는데, 부스팅된 채널 전압을 유지하기 위해 공통 소스 라인(CSL)에 제1 전압(V1)이 인가된다. 상기 제1 전압은 접지 전압보다 높은 전압일 수 있다. 일 실시 예에서, 제1 전압(V1)은 전원 전압일 수 있다.
또한, 제1 프로그램 루프의 검증 단계에서, 선택된 워드 라인에 제1 내지 제3 검증 전압(Vvf1~Vvf3)이 순차적으로 인가될 수 있다. 비트 라인 이벨류에이션 동안 셀 전류를 흐르도록 하기 위해, 선택된 워드 라인에 제1 내지 제3 검증 전압(Vvf1~Vvf3)이 인가되는 동안 공통 소스 라인(CSL)에는 제1 전압(V1)보다 낮은 제2 전압(V2)이 인가될 수 있다. 일 실시 예에서, 제2 전압(V2)은 접지 전압일 수 있다.
이후, 제2 프로그램 루프의 프로그램 단계에서 선택된 워드 라인에 제2 프로그램 전압(Vpgm2)이 인가되고, 검증 단계에서 선택된 워드 라인에 제1 내지 제3 검증 전압(Vvf1~Vvf3)이 인가될 수 있다.
이후, 제3 프로그램 루프의 프로그램 단계에서 선택된 워드 라인에 제3 프로그램 전압(Vpgm3)이 인가될 수 있다. 또한, 제3 프로그램 루프의 검증 단계에서 선택된 워드 라인에 제1 내지 제3 검증 전압(Vvf1~Vvf3)이 인가될 수 있다.
이와 같이, 반도체 메모리 장치의 프로그램 동작 동안 수행되는 각각의 프로그램 루프에서, 프로그램 단계(PGM Phase)에서 공통 소스 라인에 제1 전압(V1)이 인가되고, 검증 단계(Verify Phase)에서 공통 소스 라인에 제1 전압보다 낮은 제2 전압(V2)이 인가될 수 있다.
도 3a에 의하면, 제3 프로그램 루프의 검증 단계 수행 결과, 제1 프로그램 상태(P1)에 대한 검증이 패스된 것으로 도시되었다. 따라서, 이후의 프로그램 루프들에서는 제1 검증 전압(Vvf1)을 이용하지 않을 수 있다. 이에 따라, 제4 프로그램 루프의 프로그램 단계에서 선택된 워드 라인에 제4 프로그램 전압(Vpgm4)이 인가되고, 검증 단계에서 선택된 워드 라인에 제2 및 제3 검증 전압(Vvf2, Vvf3)이 인가될 수 있다. 이와 같은 과정은 제2 및 제3 프로그램 상태(P2, P3)에 대한 검증이 완료될 때까지 반복 수행될 수 있다.
도 3a에 도시된 바에 의하면, 적어도 하나의 검증 전압은, 작은 전압으로부터 큰 전압으로 순차적으로 증가하는 순서대로 선택된 워드 라인에 인가되는 실시 예가 도시되어 있다. 그러나, 이는 예시적인 것으로서 본 발명은 이에 한정되지 않는다. 예를 들어, 복수의 검증 전압이 큰 전압으로부터 작은 전압으로 순차적으로 감소하는 순서대로 선택된 워드 라인에 인가될 수도 있다.
프로그램 동작의 초반에는 제2 및 제3 프로그램 상태로 프로그램 된 메모리 셀들이 존재하지 않을 수 있다. 이에 따라, 제1 프로그램 루프(1st PGM Loop)에서는 제1 검증 전압(Vvf1)만을 이용하여 검증 동작을 수행할 수 있다. 도 3b를 참조하면, 제1 프로그램 루프의 프로그램 단계에서, 선택된 워드 라인에 제1 프로그램 전압(Vpgm1)이 인가된다. 선택된 워드 라인에 제1 프로그램 전압(Vpgm1)이 인가되는 동안, 부스팅된 채널 전압을 유지하기 위해 공통 소스 라인(CSL)에 제1 전압(V1)이 인가된다. 일 실시 예에서, 제1 전압(V1)은 전원 전압일 수 있다.
또한, 제1 프로그램 루프의 검증 단계에서, 선택된 워드 라인에 제1 검증 전압(Vvf1)이 인가될 수 있다. 선택된 워드 라인에 제1 검증 전압(Vvf1)이 인가되는 동안 공통 소스 라인(CSL)에는 제1 전압(V1)보다 낮은 제2 전압(V2)이 인가될 수 있다. 일 실시 예에서, 제2 전압(V2)은 접지 전압일 수 있다.
이후, 제2 프로그램 루프의 프로그램 단계에서 선택된 워드 라인에 제2 프로그램 전압(Vpgm2)이 인가되고, 검증 단계에서 선택된 워드 라인에 제1 검증 전압(Vvf1)이 인가될 수 있다.
이후, 제3 프로그램 루프의 프로그램 단계에서 선택된 워드 라인에 제3 프로그램 전압(Vpgm3)이 인가될 수 있다. 또한, 제3 프로그램 루프의 검증 단계에서 선택된 워드 라인에 제1 및 제2 검증 전압(Vvf1, Vvf2)이 인가될 수 있다.
도 3b에 의하면, 제3 프로그램 루프의 검증 단계 수행 결과, 제1 프로그램 상태(P1)에 대한 검증이 패스된 것으로 도시되었다. 따라서, 이후의 프로그램 루프들에서는 제1 검증 전압(Vvf1)을 이용하지 않을 수 있다. 이에 따라, 제4 프로그램 루프의 프로그램 단계에서 선택된 워드 라인에 제4 프로그램 전압(Vpgm4)이 인가되고, 검증 단계에서 선택된 워드 라인에 제2 검증 전압(Vvf2)이 인가될 수 있다.
이후, 제5 프로그램 루프의 프로그램 단계에서 선택된 워드 라인에 제5 프로그램 전압(Vpgm5)이 인가될 수 있다. 또한, 제5 프로그램 루프의 검증 단계에서 선택된 워드 라인에 제2 및 제3 검증 전압(Vvf2, Vvf3)이 인가될 수 있다. 이러한, 방식으로, 제2 프로그램 상태(P2) 및 제3 프로그램 상태(P3)에 대한 검증이 패스될 때까지 프로그램 루프들이 반복 수행될 수 있다. 이와 같은 과정은 제2 및 제3 프로그램 상태(P2, P3)에 대한 검증이 완료될 때까지 반복 수행될 수 있다.
도 3b에 도시된 실시 예에 의하면, 초반의 프로그램 루프에서는 제2 및 제3 프로그램 상태(P2, P3)에 대한 검증을 수행하지 않으므로 전체 프로그램 속도를 향상시킬 수 있다.
도 4는 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 동작 방법을 나타내는 타이밍도이다. 보다 구체적으로, 도 4는 반도체 메모리 장치에 의해 수행되는 각각의 프로그램 루프 중 검증 단계에 대해 도시한다.
도 4를 참조하면, 검증 단계는 비트 라인 프리차지 단계, 이벨류에이션 단계 및 센싱 단계를 포함할 수 있다. 검증 단계는 적어도 하나의 검증 전압을 이용하여, 프로그램 대상으로 선택된 메모리 셀들의 문턱 전압이 검증 전압보다 큰지 또는 작은지 여부를 나타내는 결과를 센싱하여 페이지 버퍼 내 래치에 저장하는 동작을 의미할 수 있다. 도 3b를 참조하여 전술한 바와 같이, 프로그램 동작의 진행 상황에 따라 각 프로그램 루프에서는 검증 단계가 적어도 1회 수행될 수 있다. 예를 들어, 도 3b의 제1 프로그램 루프에서는 검증 단계가 1회 수행된다. 이 경우, 제1 검증 전압(Vvf1)을 이용한 검증 단계가 수행된다. 한편, 도 3b의 제3 프로그램 루프에서는 검증 단계가 2회 수행된다. 이 경우, 제1 검증 전압(Vvf1) 및 제2 검증 전압(Vvf2)을 이용한 검증 단계가 수행된다.
비트 라인 프리차지 단계는 검증 대상으로 선택된 메모리 셀들과 연결된 비트 라인의 전압을 프리차지 전압으로 상승시키는 단계를 의미할 수 있다. 이벨류에이션 단계는 선택된 메모리 셀들 각각의 문턱 전압을 평가하기 위한 단계일 수 있다. 예를 들어, 선택된 메모리 셀들 중 검증 전압보다 높은 문턱 전압을 갖는 메모리 셀들, 즉 오프-셀과 연결된 비트 라인의 경우 이벨류에이션 단계에서 프리차지 전압을 유지할 것이다. 반면, 선택된 메모리 셀들 중 검증 전압보다 낮은 문턱 전압을 갖는 메모리 셀들, 즉 온-셀과 연결된 비트 라인의 경우 이벨류에이션 단계에서 전압이 하락할 것이다. 따라서, 각 메모리 셀들의 문턱 전압에 따라 대응하는 비트 라인의 전압이 구분될 수 있다. 센싱 단계는 위와 같이 구분된 비트 라인의 전압에 기초하여, 선택된 메모리 셀들 각각이 온-셀인지 또는 오프-셀인지를 나타내는 비트 데이터를 페이지 버퍼 내 래치에 저장하는 단계를 의미할 수 있다.
도 3a 및 도 3b를 참조하여 전술한 바와 같이, 비트 라인 프리차지 구간, 이벨류에이션 구간 및 센싱 구간 동안 메모리 블록과 연결된 공통 소스 라인에 제2 전압(V2)을 인가할 수 있다. 이는 이벨류에이션 단계에서 각 메모리 셀들의 문턱 전압에 따라 비트 라인 전압을 구분하기 위해 공통 소스 라인 전압이 상대적으로 낮은 전압을 유지하여야 하기 때문이다. 일 실시 예에서, 제2 전압(V2)은 접지 전압일 수 있다. 따라서, 이벨류에이션 단계를 포함한 검증 단계의 전체 구간에서 공통 소스 라인의 전압을 접지 전압으로 유지할 수 있다.
도 4를 보다 자세히 참조하면, 반도체 메모리 장치의 검증 동작 동안의 선택 워드 라인(Sel_WL), 비선택 워드 라인(Unsel_WL), 드레인 선택 라인(DSL), 소스 선택 라인(SSL), 비트 라인(BL) 및 공통 소스 라인(CSL)의 전압이 도시되어 있다. 도 4에는 예시적으로 제1 검증 전압(Vvf1)을 이용한 검증 단계가 도시되어 있다.
시간(t1)에서 비트 라인 프리차지 단계가 시작될 수 있다. 시간(t1)에서 선택 워드 라인(Sel_WL)에 제1 검증 전압(Vvf1)이 인가되고 비선택 워드 라인(Unsel_WL)에 패스 전압(Vpass)이 인가될 수 있다. 패스 전압(Vpass)은 제1 검증 전압(Vvf1)보다 큰 전압으로서, 선택된 메모리 블록에 포함된 메모리 셀들 각각의 문턱 전압과 무관하게, 해당 메모리 셀들을 모두 턴온 시킬 수 있는 전압이다. 따라서, 비선택 워드 라인(Unsel_WL)과 연결된 모든 메모리 셀들이 시간(t1)에서부터 턴온 상태를 유지할 수 있다.
한편, 제1 검증 전압(Vvf1)을 선택 워드 라인(Sel_WL)에 인가함에 따라, 선택 워드 라인(Sel_WL)과 연결된 메모리 셀들 중 제1 검증 전압(Vvf1)보다 낮은 문턱 전압을 갖는 메모리 셀들은 턴온되고, 선택 워드 라인(Sel_WL)과 연결된 메모리 셀들 중 제1 검증 전압(Vvf1)보다 높은 문턱 전압을 갖는 메모리 셀들은 턴오프될 수 있다.
비트 라인 프리차지 단계가 시작됨에 따라, 시간(t1)에서 비트 라인(BL)의 전압이 상승하기 시작할 수 있다. 비트 라인(BL)의 전압은 프리차지 전압(Vprch)까지 상승할 수 있다.
한편, 시간(t1)에서 드레인 선택 라인(DSL) 및 소스 선택 라인(SSL)에 전원 전압(Vcc)을 인가할 수 있다. 전원 전압(Vcc)은 드레인 선택 트랜지스터(DST) 및 소스 선택 트랜지스터(SST)를 턴온시킬 수 있는 전압이다. 드레인 선택 트랜지스터(DST) 및 소스 선택 트랜지스터(SST)가 턴온됨에 따라, 선택된 메모리 블록에 포함된 셀 스트링들이 공통 소스 라인(CSL) 및 대응하는 비트 라인(BL)들에 연결된다. 비트의 전압이 프리차지 전압(Vprch)까지 상승하므로, 선택된 메모리 셀들 중 비트 라인(BL)에 연결된 셀이 온-셀 인지 또는 오프-셀인지 여부에 따라 상이한 전류가 셀 스트링에 흐를 수 있다. 예를 들어, 온-셀을 포함하는 셀 스트링과 연결된 비트 라인(BL)에는 상대적으로 큰 전류가 흐르고, 오프-셀을 포함하는 셀 스트링과 연결된 비트 라인에는 상대적으로 작은 전류가 흐를 수 있다.
시간(t2)에서 비트 라인 프리차지 단계가 종료되고, 이벨류에이션 단계가 시작될 수 있다. 시간(t2)에서 선택 워드 라인(Sel_WL)에 연결된 메모리 셀들 각각의 문턱 전압 레벨에 따라 페이지 버퍼 내 센싱 노드의 전압이 결정된다. 한편, 선택 워드 라인(Sel_WL)에 연결된 메모리 셀들 각각의 문턱 전압 레벨에 따라 비트 라인(BL)의 전압 또한 변경되거나 유지된다.
도 4에 도시된 타이밍도에서는 비트 라인 프리차지 단계에서부터 선택 워드 라인(Sel_WL)에 제1 검증 전압(Vvf1)이 인가되고, 비선택 워드 라인(Unsel_WL)에 패스 전압(Vpass)이 인가되는 실시 예가 도시되어 있으나, 본 발명은 이에 한정되지 않는다. 즉, 비트 라인 프리차지 단계에서 선택 워드 라인(Sel_WL) 및 비선택 워드 라인(Unsel_WL)에 접지 전압이 인가되고, 이벨류에이션 단계에서 선택 워드 라인(Sel_WL)에 제1 검증 전압(Vvf1)이 인가되고, 비선택 워드 라인(Unsel_WL)에 패스 전압(Vpass)이 인가될 수도 있다.
선택 워드 라인(Sel_WL)에 연결된 메모리 셀들 중 제1 검증 전압(Vvf1)보다 높은 문턱 전압을 갖는 메모리 셀들은 오프-셀이 된다. 이에 따라, 해당 셀 스트링에 포함된 메모리 셀들 중 하나의 메모리 셀이 오프-셀이 되므로, 공통 소스 라인(CSL)과 비트 라인(BL) 사이의 흐르는 전류의 크기는 상대적으로 작을 수 있다. 따라서 턴오프된 셀들, 즉 오프-셀과 연결된 비트 라인은 프리차지 전압(Vprch)을 유지할 수 있다.
한편, 선택 워드 라인(Sel_WL)에 연결된 메모리 셀들 중 제1 검증 전압(Vvf1)보다 낮은 문턱 전압을 갖는 메모리 셀들은 온-셀이 된다. 이에 따라, 해당 셀 스트링에 포함된 메모리 셀들이 모두 턴온되므로, 공통 소스 라인(CSL)과 비트 라인(BL) 사이에 흐르는 전류의 크기는 상대적으로 클 수 있다. 따라서 턴온된 셀들, 즉 온-셀과 연결된 비트 라인의 전압은 점차 낮아지게 된다.
시간(t3)에서 이벨류에이션 단계가 종료되고, 센싱 단계가 시작될 수 있다. 구간(t3~t4) 동안 페이지 버퍼는 각각의 비트 라인 전압을 센싱하여 센싱된 결과를 비트 데이터로서 래치에 저장할 수 있다. 이에 따라 제1 검증 전압(Vvf1)을 이용한 검증 단계가 완료될 수 있다.
도 4에 도시된 바에 의하면, 비트 라인 프리차지 단계, 이벨류에이션 단계 및 센싱 단계 동안 공통 소스 라인(CSL)에 제2 전압(V2)이 인가된다. 일 실시 예에서, 제2 전압(V2)은 접지 전압일 수 있다. 다만, 공통 소스 라인(CSL)의 전압을 접지 전압으로 유지하는 경우, 검증 단계의 일부 구간에서 공통 소스 라인(CSL)을 통해 흐르는 평균 전류 또는 피크 전류가 증가하는 문제가 발생할 수 있다.
본 발명의 실시 예들에 따른 반도체 메모리 장치의 동작 방법에 의하면, 검증 단계의 적어도 일부 구간에서 공통 소스 라인에 인가되는 접지 전압을 차단할 수 있다. 즉, 검증 단계의 적어도 일부 구간에서, 공통 소스 라인의 전압(CSL)을 제2 전압(V2), 예를 들어 접지 전압으로 유지하는 대신에, 공통 소스 라인(CSL)을 플로팅할 수 있다. 이를 통해 공통 소스 라인(CSL)을 통해 흐르는 평균 전류 또는 피크 전류가 증가하는 문제를 방지할 수 있다. 이하에서는 도 5 내지 도 7을 참조하여 본 발명의 실시 예에 따른 반도체 메모리 장치의 동작 방법을 보다 자세히 설명하기로 한다.
도 5는 본 발명의 일 실시 예에 따른 프로그램 동작 시 선택된 워드 라인 및 공통 소스 라인의 전압을 설명하기 위한 도면이다. 도 5에서, 선택된 워드 라인(Sel_WL)에 인가되는 전압은 도 3b에 도시된 것과 동일하다. 따라서, 선택된 워드 라인(Sel_WL)에 인가되는 전압에 대한 중복된 설명은 생략하기로 한다.
한편, 도 5에서, 각 프로그램 루프의 프로그램 단계에서 공통 소스 라인(CSL)에 제1 전압(V1)이 인가된다는 점 또한 도 3b를 통해 설명한 것과 동일하다. 다만, 도 5에 도시된 실시 예에 의하면, 각 프로그램 루프의 검증 단계 중 적어도 일부 구간 동안, 공통 소스 라인(CSL)을 플로팅한다. 도 5 및 다른 도면들에서, 공통 소스 라인(CSL)이 플로팅 되는 구간을 빗금친 영역으로 도시하였다.
구체적으로, 제1 프로그램 루프의 검증 단계에서, 선택된 워드 라인에 제1 검증 전압(Vvf1)을 인가할 수 있다. 제1 검증 전압(Vvf1)을 이용한 검증 단계 중 적어도 일부 구간에서 공통 소스 라인(CSL)이 플로팅될 수 있다.
이후, 제2 프로그램 루프에 포함된 검증 단계 중 적어도 일부 구간에서 공통 소스 라인(CSL)이 플로팅될 수 있다. 또한, 제3 프로그램 루프의 검증 단계 중 일부 구간에서 공통 소스 라인(CSL)이 플로팅될 수 있다. 구체적으로, 제3 프로그램 루프의 검증 단계는 제1 검증 전압(Vvf1)을 이용한 검증 단계 및 제2 검증 전압(Vvf2)을 이용한 검증 단계를 포함할 수 있다. 본 발명의 일 실시 예에 의하면, 제1 검증 전압(Vvf1)을 이용한 검증 단계 중 적어도 일부 구간 및 제2 검증 전압(Vvf2)을 이용한 검증 단계 중 적어도 일부 구간에서 공통 소스 라인(CSL)이 플로팅될 수 있다.
이와 같이, 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 동작 방법에 의하면, 프로그램 동작에 포함되는 검증 단계 중 적어도 일부 구간에서 공통 소스 라인(CSL)을 플로팅할 수 있다. 이하에서는 도 6을 참조하여 제3 프로그램 루프 내 검증 단계에 대해 보다 자세히 설명하기로 한다.
도 6은 도 5의 제3 프로그램 루프 내 검증 단계의 예시적인 실시 예를 간략히 나타내는 도면이다.
도 6을 참조하면, 제3 프로그램 루프는 프로그램 단계(PGM Phase) 및 검증 단계(Verify Phase)를 포함한다. 프로그램 단계(PGM Phase)에서, 선택된 워드 라인(Sel_WL)에 제3 프로그램 전압(Vpgm3)이 인가될 수 있다. 한편, 제3 프로그램 루프의 검증 단계(Verify Phase)에서, 제1 검증 전압(Vvf1) 및 제2 검증 전압(Vvf2)을 이용한 검증 동작이 각각 수행될 수 있다.
도 6을 참조하면, 제1 검증 전압(Vvf1)을 이용한 검증 동작에 포함되는 비트 라인 프리차지 단계, 이벨류에이션 단계 및 센싱 단계와, 제1 검증 전압(Vvf1)을 이용한 검증 동작에 포함되는 비트 라인 프리차지 단계, 이벨류에이션 단계 및 센싱 단계가 도시되어 있다.
제1 검증 전압(Vvf1)을 이용한 검증 동작의 비트 라인 프리차지 단계의 적어도 일부 구간에서, 공통 소스 라인(CSL)이 플로팅될 수 있다. 또한, 제1 검증 전압(Vvf1)을 이용한 검증 동작의 센싱 단계와 제2 검증 전압(Vvf2)을 이용한 검증 동작의 비트 라인 프리차지 단계에 걸쳐 공통 소스 라인(CSL)이 플로팅될 수 있다. 한편, 제2 검증 전압(Vvf2)을 이용한 검증 동작의 센싱 단계에서 공통 소스 라인(CSL)이 플로팅될 수 있다.
즉, 본 발명의 다른 실시 예에 의하면, 프로그램 루프 내에 포함된 검증 단계에서 연속적으로 수행되는 복수의 검증 동작에 대하여, 이전 검증 동작의 센싱 단계와 현재 검증 동작의 비트 라인 프리차지 단계에 걸쳐 공통 소스 라인이 플로팅될 수 있다. 이에 따라, 공통 소스 라인(CSL)을 통해 흐르는 평균 전류 또는 피크 전류가 증가하는 문제를 더욱 효과적으로 방지할 수 있다. 결과적으로, 반도체 메모리 장치(100)의 프로그램 동작에 사용되는 전력 소모를 획기적으로 줄일 수 있다.
도 7은 도 6에 도시된 제1 검증 전압(Vvf1)을 이용한 검증 동작을 보다 자세히 나타내는 타이밍도이다.
도 7을 참조하면, 제1 검증 전압(Vvf1)을 이용한 검증 동작 동안의 선택 워드 라인(Sel_WL), 비선택 워드 라인(Unsel_WL), 드레인 선택 라인(DSL), 소스 선택 라인(SSL), 비트 라인(BL) 및 공통 소스 라인(CSL)의 전압이 타이밍도로서 도시되어 있다.
시간(t5)에서 비트 라인 프리차지 단계가 시작될 수 있다. 시간(t5)에서 선택 워드 라인(Sel_WL)에 제1 검증 전압(Vvf1)이 인가되고 비선택 워드 라인(Unsel_WL)에 패스 전압(Vpass)이 인가될 수 있다. 따라서, 비선택 워드 라인(Unsel_WL)과 연결된 모든 메모리 셀들이 시간(t5)에서부터 턴온 상태를 유지할 수 있다. 또한, 시간(t5)에서 드레인 선택 라인(DSL) 및 소스 선택 라인(SSL)에 전원 전압(Vcc)을 인가할 수 있다.
한편, 제1 검증 전압(Vvf1)을 선택 워드 라인(Sel_WL)에 인가함에 따라, 선택 워드 라인(Sel_WL)과 연결된 메모리 셀들 중 제1 검증 전압(Vvf1)보다 낮은 문턱 전압을 갖는 메모리 셀들은 턴온되고, 선택 워드 라인(Sel_WL)과 연결된 메모리 셀들 중 제1 검증 전압(Vvf1)보다 높은 문턱 전압을 갖는 메모리 셀들은 턴오프될 수 있다.
비트 라인 프리차지 단계가 시작됨에 따라, 시간(t5)에서 비트 라인(BL)의 전압이 상승하기 시작할 수 있다. 비트 라인(BL)의 전압은 프리차지 전압(Vprch)까지 상승할 수 있다.
한편, 본 발명의 일 실시 예에 따른 반도체 메모리 장치(100)의 동작 방법에 의하면, 비트 라인 프리차지 단계의 일부 구간에서 공통 소스 라인(CSL)이 플로팅될 수 있다. 즉, 시간(t6)에서부터 시간(t7)까지 공통 소스 라인(CSL)이 플로팅될 수 있으며, 그 이외의 구간에서 공통 소스 라인(CSL)에는 제2 전압(V2)이 인가될 수 있다.
도 7에 도시된 실시 예에서는, 비트 라인 프리차지 단계에 해당하는 구간(t5~t8) 중 일부 구간(t6~t7)에만 공통 소스 라인(CSL)이 플로팅되는 것으로 도시되어 있으나, 본 발명은 이에 한정되지 않는다. 공통 소스 라인(CSL)은 비트 라인 프리차지 단계에 해당하는 구간(t5~t8) 중 임의의 구간동안 플로팅될 수 있다. 예를 들어, 공통 소스 라인(CSL)은 비트 라인 프리차지 단계에 해당하는 구간(t5~t8) 전체동안 플로팅 될 수도 있다.
시간(t8)에서 비트 라인 프리차지 단계가 종료되고, 이벨류에이션 단계가 시작될 수 있다. 도 7에 도시된 이벨류에이션 단계는 도 4에 도시된 이벨류에이션 단계와 실질적으로 동일할 수 있다. 따라서, 이벨류에이션 단계에 대해 중복되는 설명은 생략하기로 한다.
시간(t9)에서 이벨류에이션 단계가 종료되고, 센싱 단계가 시작될 수 있다. 구간(t9~t10) 동안 페이지 버퍼는 각각의 비트 라인 전압을 센싱하여 센싱된 결과를 비트 데이터로서 래치에 저장할 수 있다. 이에 따라 제1 검증 전압(Vvf1)을 이용한 검증 단계가 완료될 수 있다.
본 발명의 일 실시 예에 따른 반도체 메모리 장치(100)의 동작 방법에 의하면, 센싱 단계의 일부 구간에서 공통 소스 라인(CSL)이 플로팅될 수 있다. 즉, 시간(t9)에서부터 시간(t10)까지 공통 소스 라인(CSL)이 플로팅될 수 있다. 이에 따라, 공통 소스 라인(CSL)을 통해 흐르는 평균 전류 또는 피크 전류가 증가하는 문제를 방지할 수 있다. 결과적으로, 반도체 메모리 장치(100)의 프로그램 동작에 사용되는 전력 소모를 줄일 수 있다.
도 7의 시간(t10)을 참조하면, 센싱 단계가 종료됨에 따라 플로팅 상태의 공통 소스 라인(CSL)에 제2 전압(V2)이 인가될 수 있다. 즉, 시간(t10)에서 공통 소스 라인(CSL)의 디스차지 동작이 수행된다. 시간(t10) 직전에, 플로팅 상태의 공통 소스 라인(CSL)의 전압이 상대적으로 높은 상태에 있는 경우, 상기 디스차지 동작에 의해 공통 소스 라인(CSL)에 순간적으로 강한 전류가 흐르게 된다. 따라서, 프로그램 동작의 검증 단계에서 다음 프로그램 단계로 전환되는 시점에 공통 소스 라인(CSL)을 통해 흐르는 평균 전류 또는 피크 전류가 증가하는 문제가 발생할 수 있다.
본 발명의 또 다른 실시 예에 따른 반도체 메모리 장치(100)의 동작 방법에 의하면, 각 프로그램 루프의 검증 단계 중 마지막 센싱 동작에서 공통 소스 라인(CSL)을 플로팅하고, 다음 프로그램 루프의 프로그램 단계로 전환 시 플로팅 상태의 공통 소스 라인(CSL)에 제1 전압을 인가한다. 이에 따라, 프로그램 동작의 검증 단계에서 다음 프로그램 단계로 전환되는 시점에 공통 소스 라인(CSL)을 불필요하게 디스차지하는 동작을 방지한다. 이에 따라, 공통 소스 라인(CSL)을 통해 흐르는 평균 전류 또는 피크 전류가 증가하는 문제를 방지할 수 있다.
도 8은 본 발명의 또다른 실시 예에 따른 프로그램 동작 시 선택된 워드 라인 및 공통 소스 라인의 전압을 설명하기 위한 도면이다. 도 8에서, 선택된 워드 라인(Sel_WL)에 인가되는 전압은 도 3b 및 도 5에 도시된 것과 동일하다. 따라서, 선택된 워드 라인(Sel_WL)에 인가되는 전압에 대한 중복된 설명은 생략하기로 한다.
한편, 도 8에서, 각 프로그램 루프의 프로그램 단계에서 공통 소스 라인(CSL)에 제1 전압(V1)을 인가한다는 점 및 각 프로그램 루프의 검증 단계 중 적어도 일부 구간 동안, 공통 소스 라인(CSL)을 플로팅한다는 점 또한 도 3b 및 도 5를 통해 설명한 것과 동일하다. 다만, 도 8에 도시된 실시 예에 의하면, 각 프로그램 루프의 검증 단계에서 다음 프로그램 루프의 프로그램 단계로 전환되는 과정에서, 플로팅된 공통 소스 라인(CSL)이 제2 전압(V2)으로 디스차지되지 않는다. 다시 말하면, 각 프로그램 루프의 검증 단계에서 다음 프로그램 루프의 프로그램 단계로 전환되는 과정에서, 공통 소스 라인(CSL)이 플로팅된 상태에서 제1 전압(V1)이 바로 인가된다. 이에 따라, 프로그램 동작의 검증 단계에서 다음 프로그램 단계로 전환되는 시점에 공통 소스 라인(CSL)을 불필요하게 디스차지하는 동작이 방지된다. 이에 따라, 공통 소스 라인(CSL)을 통해 흐르는 평균 전류 또는 피크 전류가 증가하는 문제를 방지할 수 있다.
도 9는 도 8에 도시된 제1 프로그램 루프에 포함된 검증 동작을 보다 자세히 나타내는 타이밍도이다.
도 9를 참조하면, 제1 프로그램 루프에 포함된 검증 동작 동안의 선택 워드 라인(Sel_WL), 비선택 워드 라인(Unsel_WL), 드레인 선택 라인(DSL), 소스 선택 라인(SSL), 비트 라인(BL) 및 공통 소스 라인(CSL)의 전압이 타이밍도로서 도시되어 있다. 도 9에 도시된 타이밍도에서, 기간(t11~t15) 동안의 동작은 도 7의 기간(t5~t9) 동안의 동작과 실질적으로 동일하다. 따라서, 기간(t11~t15) 동안의 동작 중 도 7을 참조하여 설명한 것과 중복되는 설명은 생략하기로 한다.
시간(t15)에서 이벨류에이션 단계가 종료되고, 센싱 단계가 시작될 수 있다. 센싱 단계가 시작됨에 따라, 공통 소스 라인(CSL)이 플로팅될 수 있다. 즉, 시간(t15)에서부터 시간(t16)까지 공통 소스 라인(CSL)이 플로팅될 수 있다. 이에 따라, 공통 소스 라인(CSL)을 통해 흐르는 평균 전류 또는 피크 전류가 증가하는 문제를 방지할 수 있다. 결과적으로, 반도체 메모리 장치(100)의 리드 동작에 사용되는 전력 소모를 줄일 수 있다.
도 9의 시간(t16)을 참조하면, 센싱 단계가 종료됨에 따라 플로팅 상태의 공통 소스 라인(CSL)에 제1 전압(V1)이 인가될 수 있다. 즉, 시간(t16)에서 다음 프로그램 루프의 프로그램 단계로 전환됨에 따라, 플로팅 상태의 공통 소스 라인(CSL)에 제1 전압(V1)을 인가할 수 있다. 도 3a를 참조하여 전술한 바와 같이, 제1 전압(V1)은 프로그램 단계에서 부스팅된 채널 전압을 유지하기 위한 전압일 수 있다. 일 실시 예에서, 제1 전압(V1)은 전원 전압일 수 있다.
도 9에 도시된 바와 같이, 본 발명의 또 다른 실시 예에 따른 반도체 메모리 장치(100)의 동작 방법에 의하면, 프로그램 루프 내 검증 단계에서 공통 소스 라인(CSL)을 플로팅하고, 다음 프로그램 루프의 프로그램 단계로 전환 시 플로팅 상태의 공통 소스 라인(CSL)에 제1 전압(V1)을 인가한다. 이에 따라, 프로그램 동작의 검증 단계에서 다음 프로그램 단계로 전환되는 시점에 공통 소스 라인(CSL)을 불필요하게 디스차지하는 동작을 방지할 수 있다. 결과적으로, 공통 소스 라인(CSL)을 통해 흐르는 평균 전류 또는 피크 전류를 감소시킬 수 있다.
도 10은 본 발명의 일 실시 예에 따른 반도체 메모리 장치(100)의 동작 방법을 나타내는 순서도이다. 도 10을 참조하면, 제N 프로그램 루프(Nth PGM Loop)의 검증 단계(Verify Phase)에서 수행되는 동작 및 제N+1 프로그램 루프(N+1th PGM Loop)의 프로그램 단계(PGM Phase)에서 수행되는 동작이 도시되어 있다.
구체적으로, 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 동작 방법은 복수의 프로그램 루프들을 포함한다. 이 중 제N 프로그램 루프(Nth PGM Loop)의 검증 단계(Verify Phase)는 선택된 메모리 셀들과 연결된 비트 라인 전압을 프리차지하는 단계(S110), 선택된 워드 라인에 검증 전압을 인가하고, 비선택된 워드 라인들에 검증 패스 전압을 인가하는 단계(S130) 및 각 비트 라인의 전압에 기초하여, 선택된 메모리 셀들의 턴온 여부를 래치들에 저장하는 단계(S150)를 포함한다.
한편, 제N+1 프로그램 루프(N+1th PGM Loop)의 프로그램 단계(PGM Phase)는 선택된 워드 라인에 프로그램 전압을 인가하는 단계(S170)를 포함한다.
단계(S110)는 비트 라인 프리차지 단계에 대응한다. 구체적으로, 단계(S110)는 도 9의 기간(t11~t14)동안 수행되는 반도체 메모리 장치의 동작에 대응할 수 있다. 즉, 단계(S110)에서, 선택 워드 라인(Sel_WL)에 제1 검증 전압(Vvf1)을 인가하고 비선택 워드 라인(Unsel_WL)에 패스 전압(Vpass)을 인가할 수 있다. 또한, 단계(S110)에서, 드레인 선택 트랜지스터(DST) 및 소스 선택 트랜지스터(SST)가 턴오프된 상태에서, 페이지 버퍼를 통해 비트 라인(BL)의 전압을 상승시킬 수 있다. 이를 통해, 비트 라인(BL)의 전압은 프리차지 전압(Vprch)까지 상승할 수 있다.
일 실시 예에서, 단계(S110)는 비트 라인 전압이 상승하는 구간의 적어도 일부 구간 동안, 공통 소스 라인(CSL)을 플로팅하는 단계를 포함할 수 있다. 도 9를 참조하면, 기간(t11~t14) 동안 비트 라인(BL)의 전압이 프리차지 전압(Vprch)까지 상승한다. 기간(t11~t14) 중의 일부 기간(t12~t13) 동안, 공통 소스 라인(CSL)이 플로팅된다.
다른 실시 예로서, 단계(S110)는 비트 라인 전압이 상승하는 구간 동안, 공통 소스 라인(CSL)에 접지 전압을 인가하는 단계를 포함할 수 있다. 이 경우, 비트 라인 프리차지 단계 동안 공통 소스 라인(CSL)을 플로팅하지 않고, 도 4의 구간(t1~t2)에 도시된 것과 같이 공통 소스 라인(CSL)에 제2 전압(V2), 예를 들어 접지 전압을 인가할 수도 있다.
즉, 본 발명의 실시 예들에 의하면, 비트 라인 프리차지 구간 동안 공통 소스 라인(CSL)을 플로팅할 수도 있고, 또는 공통 소스 라인(CSL)에 제2 전압(V2)을 인가할 수도 있다.
단계(S130)는 이벨류에이션 단계에 대응한다. 구체적으로, 단계(S130)는 도 9의 기간(t14~t15)동안 수행되는 반도체 메모리 장치의 동작에 대응할 수 있다. 즉, 단계(S130)에서, 선택 워드 라인(Sel_WL)에 제1 검증 전압(Vvf1)을 인가하고 비선택 워드 라인(Unsel_WL)에 패스 전압(Vpass)을 인가한다. 이 상태에서, 드레인 선택 트랜지스터(DST) 및 소스 선택 트랜지스터(SST)를 턴온시킨다. 드레인 선택 트랜지스터(DST) 및 소스 선택 트랜지스터(SST)가 턴온됨에 따라, 선택된 메모리 블록에 포함된 셀 스트링들이 공통 소스 라인(CSL) 및 대응하는 비트 라인(BL)들에 연결된다. 이후, 선택 워드 라인(Sel_WL)에 연결된 메모리 셀들 각각의 문턱 전압 레벨에 따라 비트 라인(BL)의 전압이 변경되거나 유지된다.
선택 워드 라인(Sel_WL)에 연결된 메모리 셀들 중 제1 검증 전압(Vvf1)보다 높은 문턱 전압을 갖는 메모리 셀들은 턴오프된다. 이에 따라, 해당 셀 스트링에 포함된 메모리 셀들 중 하나의 메모리 셀이 턴오프되므로, 공통 소스 라인(CSL)과 비트 라인(BL) 사이의 전류 경로가 차단될 수 있다. 따라서 턴오프된 셀들, 즉 오프-셀과 연결된 비트 라인은 프리차지 전압(Vprch)을 유지할 수 있다.
한편, 선택 워드 라인(Sel_WL)에 연결된 메모리 셀들 중 제1 검증 전압(Vvf1)보다 낮은 문턱 전압을 갖는 메모리 셀들은 턴온 된다. 이에 따라, 해당 셀 스트링에 포함된 메모리 셀들이 모두 턴온되므로, 공통 소스 라인(CSL)과 비트 라인(BL) 사이에 전류 경로가 형성될 수 있다. 따라서 턴온된 셀들, 즉 온-셀과 연결된 비트 라인의 전압은 점차 낮아지게 된다.
일 실시 예에서, 도 10의 단계(S130)는 공통 소스 라인(CSL)에 접지 전압을 인가하는 단계를 포함할 수 있다. 전술한 바와 같이, 이벨류에이션 구간 동안 메모리 셀들의 문턱 전압에 따라 선택적으로 비트 라인과 공통 소스 라인(CSL) 사이에 전류 경로를 형성하기 위해, 도 9의 구간(t14~t15) 동안 공통 소스 라인(CSL)에는 상대적으로 낮은 레벨의 제2 전압(V2), 예를 들어 접지 전압이 인가될 수 있다.
단계(S150)는 도시된 센싱 단계에 대응한다. 구체적으로, 단계(S150)는 도 9의 기간(t15~t16)동안 수행되는 반도체 메모리 장치의 동작에 대응할 수 있다. 단계(S150)에서, 페이지 버퍼는 각각의 비트 라인 전압을 센싱하여 센싱된 결과를 비트 데이터로서 래치에 저장할 수 있다. 이에 따라 제1 검증 전압(Vvf1)을 이용한 검증 단계가 완료될 수 있다.
단계(S170)는 선택된 메모리 셀들 중 적어도 일부의 문턱 전압을 상승시키기 위한 프로그램 단계(PGM Phase)에 해당된다. 이를 위해, 단계(S170)에서, 공통 소스 라인(CSL)에 제1 전압(V1)이 인가된 상태에서 비선택된 워드 라인(Unsel_WL)에 프로그램 패스 전압을 인가하고, 선택된 워드 라인(Sel_WL)에 프로그램 전압을 인가한다.
본 발명의 일 실시 예에 따른 반도체 메모리 장치(100)의 동작 방법은, 단계(S150)에서 공통 소스 라인(CSL)을 플로팅하는 특징을 포함한다. 또한, 본 발명의 일 실시 예에 따른 반도체 메모리 장치(100)의 동작 방법은, 단계(S150)에서 단계(S170)로 전환하는 과정에서, 플로팅 상태의 공통 소스 라인(CSL)에 제1 전압(V1)을 인가하는 단계를 포함한다. 이하에서는 도 11 내지 도 13을 참조하여 본 발명에 따른 반도체 메모리 장치(100)의 동작 방법을 보다 자세히 설명하기로 한다.
도 11은 도 10의 단계(S150)의 예시적인 실시 예를 나타내는 순서도이다. 도 11을 참조하면, 도 10의 단계(S150)는 선택된 메모리 셀들 각각의 턴온 여부를 래치에 저장하는 동안, 공통 소스 라인(CSL)을 플로팅하는 단계(S151) 및 플로팅 상태의 공통 소스 라인에 제1 전압을 인가하는 단계(S152)를 포함할 수 있다.
단계(S151)는 도 9에 도시된 센싱 단계에 해당될 수 있다. 도 9의 기간(t15~t16) 동안 비트 라인 센싱 동작이 수행된다. 이 때, 공통 소스 라인(CSL)이 플로팅될 수 있다.
센싱 단계가 종료되고 다음 프로그램 루프의 프로그램 단계(PGM Phase)에 진입할 때, 시간(t16)에서 플로팅 상태의 공통 소스 라인(CSL)에 제1 전압(V1)을 인가할 수 있다. 전술한 바와 같이, 다음 프로그램 루프의 프로그램 단계에서, 선택된 워드 라인(Sel_WL)에 프로그램 전압을 인가하는 동안 부스팅된 채널 전압을 유지하기 위해 공통 소스 라인(CSL)에 제1 전압(V1)이 인가될 수 있다. 일 실시 예에서, 제1 전압(V1)은 전원 전압일 수 있다. 단계(S152)의 수행 이후, 단계(S170)에서는 비선택된 워드 라인들에 프로그램 패스 전압을 인가하고, 선택된 워드 라인에 프로그램 전압을 인가할 수 있다. 이에 따라, 선택된 워드 라인에 포함된 메모리 셀들 중, 프로그램 허용 전압이 인가되는 비트 라인과 연결된 메모리 셀들의 문턱 전압이 상승한다.
본 발명의 일 실시 예에 따른 반도체 메모리 장치의 동작 방법은, 프로그램 루프의 검증 단계에서 선택된 메모리 셀들 각각의 턴온 여부를 래치에 저장하는 동안, 공통 소스 라인을 플로팅하고(S151), 플로팅 상태의 공통 소스 라인(CSL)에 제1 전압을 인가한다(S152). 즉, 프로그램 루프의 검증 단계에서 다음 프로그램 루프의 프로그램 단계로 전환되는 과정에서, 플로팅된 공통 소스 라인(CSL)이 제2 전압(V2)으로 디스차지되지 않는 대신, 플로팅된 공통 소스 라인(CSL)에 제1 전압(V1)이 바로 인가된다. 이에 따라, 프로그램 동작의 검증 단계에서 다음 프로그램 단계로 전환되는 시점에 공통 소스 라인(CSL)을 불필요하게 디스차지하는 동작이 방지된다. 이에 따라, 공통 소스 라인(CSL)을 통해 흐르는 평균 전류 또는 피크 전류가 증가하는 문제를 방지할 수 있다.
도 10 및 도 11을 참조하면, 플로팅 상태의 공통 소스 라인에 제1 전압(V1)을 인가하는 단계(S152)는 반도체 메모리 장치의 프로그램 동작 중 검증 단계(Verify Phase; S110, S130, S150)에 포함되는 것으로 도시되어 있다. 그러나, 본 발명은 이에 한정되지 않는다. 즉, 후속 프로그램 루프의 프로그램 단계(PGM Phase; S170)에서 플로팅 상태의 공통 소스 라인에 제1 전압(V1)을 인가할 수도 있다.
도 12는 도 10의 단계(S150)의 예시적인 실시 예를 나타내는 순서도이고, 도 13은 도 10의 단계(S170)의 예시적인 실시 예를 나타내는 순서도이다.
도 12를 참조하면, 도 10의 단계(S150)는 선택된 메모리 셀들 각각의 턴온 여부를 래치에 저장하는 동안, 공통 소스 라인(CSL)을 플로팅하는 단계(S153)를 포함할 수 있다. 도 11에 도시된 바와 달리, 도 12의 실시 예에 의하면 단계(S150)는 플로팅 상태의 공통 소스 라인에 제1 전압(V1)을 인가하는 단계를 포함하지 않는다.
도 13을 참조하면, 도 10의 단계(S170)는 플로팅 상태의 공통 소스 라인에 제1 전압(V1)을 인가하는 단계(S171) 및 비선택된 워드 라인들에 프로그램 패스 전압을 인가하고, 선택된 워드 라인에 프로그램 전압을 인가하는 단계(S172)를 포함할 수 있다. 도 13을 참조하면, 플로팅 상태의 공통 소스 라인에 제1 전압(V1)을 인가하는 단계(S171)는 반도체 메모리 장치의 프로그램 동작 중 프로그램 단계(PGM Phase)에 포함될 수 있다.
100: 반도체 메모리 장치 110: 메모리 셀 어레이
120: 어드레스 디코더 130: 읽기 및 쓰기 회로
140: 제어 로직 150: 전압 생성부

Claims (22)

  1. 복수의 메모리 셀들을 포함하는 메모리 블록;
    상기 복수의 메모리 셀들 중 선택된 메모리 셀들에 대한 프로그램 동작을 수행하는 주변 회로; 및
    상기 프로그램 동작 중 검증 단계에 포함된 센싱 단계에서 상기 메모리 블록과 연결된 공통 소스 라인을 플로팅하고, 이후 상기 플로팅 상태의 공통 소스 라인에 접지 전압보다 높은 제1 전압을 인가하도록, 상기 주변 회로를 제어하는 제어 로직을 포함하는, 반도체 장치.
  2. 제1 항에 있어서, 상기 프로그램 동작은 복수의 프로그램 루프들을 포함하고, 상기 복수의 프로그램 루프들 각각은 프로그램 단계 및 상기 검증 단계를 포함하며, 상기 검증 단계는 비트 라인 프리차지 단계, 이벨류에이션 단계 및 상기 센싱 단계를 포함하는, 반도체 장치.
  3. 제2 항에 있어서, 상기 검증 단계 이후의 프로그램 루프에 포함된 상기 프로그램 단계 동안 상기 제어 로직은,
    상기 공통 소스 라인에 상기 제1 전압이 인가된 상태에서, 상기 선택된 메모리 셀들과 연결된, 선택된 워드 라인에 프로그램 전압을 인가하고, 선택되지 않은 메모리 셀들과 연결된, 비선택된 워드 라인에 프로그램 패스 전압을 인가하도록, 상기 주변 회로를 제어하는, 반도체 장치.
  4. 제3 항에 있어서, 상기 제1 전압은 상기 선택된 워드 라인에 상기 프로그램 전압이 인가되는 동안, 상기 선택된 메모리 셀들의 부스팅된 채널 전압을 유지시키는 전압인, 반도체 장치.
  5. 제1 항에 있어서, 상기 제1 전압은 전원 전압인, 반도체 장치.
  6. 제2 항에 있어서, 상기 제어 로직은:
    상기 비트 라인 프리차지 단계에서 상기 복수의 비트 라인들의 전압을 미리 결정된 프리차지 전압으로 상승시키고, 상기 메모리 블록과 연결된 드레인 선택 라인 및 소스 선택 라인에 턴온 전압을 인가하도록 상기 주변 회로를 제어하는, 반도체 장치.
  7. 제2 항에 있어서, 상기 제어 로직은,
    상기 이벨류에이션 단계에서 상기 선택된 메모리 셀들과 연결된 선택 워드 라인에 리드 전압을 인가하고, 비선택 워드 라인에 패스 전압을 인가하도록 상기 주변 회로를 제어하는, 반도체 장치.
  8. 제2 항에 있어서, 상기 제어 로직은,
    상기 이벨류에이션 단계에서 상기 공통 소스 라인에 상기 제1 전압보다 작은 제2 전압을 인가하도록 상기 주변 회로를 제어하는, 반도체 장치.
  9. 제2 항에 있어서, 상기 제어 로직은,
    상기 센싱 단계에서 상기 선택된 메모리 셀들의 턴온 여부를 나타내는 데이터를 래치에 저장하도록 상기 주변 회로를 제어하는, 반도체 장치.
  10. 제2 항에 있어서, 상기 비트 라인 프리차지 단계에서 상기 제어 로직은,
    상기 메모리 블록과 연결된 복수의 비트 라인들의 전압이 상승하는 구간의 적어도 일부 구간동안 상기 공통 소스 라인을 플로팅하도록 상기 주변 회로를 제어하는, 반도체 장치.
  11. 제2 항에 있어서, 상기 비트 라인 프리차지 단계에서 상기 제어 로직은, 상기 공통 소스 라인에 상기 제1 전압보다 작은 제2 전압을 인가하도록 상기 주변 회로를 제어하는, 반도체 장치.
  12. 복수의 메모리 셀들 중 프로그램 대상으로 선택된 메모리 셀들을 포함하는 메모리 블록과 연결된 비트 라인들의 전압을 프리차지하는 단계;
    상기 메모리 블록에 연결된 워드 라인들 중 상기 선택된 메모리 셀들과 연결된, 선택된 워드 라인에 검증 전압을 인가하고, 상기 워드 라인들 중 상기 선택된 워드 라인을 제외한 비선택된 워드 라인에 검증 패스 전압을 인가하는 단계; 및
    상기 비트 라인들 각각의 전압에 기초하여, 상기 선택된 메모리 셀들의 턴온 여부를 나타내는 데이터를 래치에 저장하는 단계를 포함하고,
    상기 선택된 메모리 셀들의 턴온 여부를 나타내는 데이터를 래치에 저장하는 단계는:
    상기 메모리 블록과 연결된 공통 소스 라인을 플로팅하는 단계; 및
    상기 플로팅 상태의 공통 소스 라인에 접지 전압보다 높은 제1 전압을 인가하는 단계를 포함하는, 반도체 장치의 동작 방법.
  13. 제12 항에 있어서, 상기 선택된 메모리 셀들의 턴온 여부를 나타내는 데이터를 래치에 저장하는 단계 이후에,
    상기 비선택된 워드 라인들에 프로그램 패스 전압을 인가하고, 상기 선택된 워드 라인에 프로그램 전압을 인가하는 단계를 더 포함하는, 반도체 장치의 동작 방법.
  14. 제12 항에 있어서, 상기 비트 라인들의 전압을 프리차지하는 단계는:
    상기 복수의 비트 라인들의 전압을 미리 결정된 프리차지 전압으로 상승시키고, 상기 메모리 블록과 연결된 드레인 선택 라인 및 소스 선택 라인에는 턴온 전압을 인가하는 단계를 포함하는, 반도체 장치의 동작 방법.
  15. 제12 항에 있어서, 상기 선택된 워드 라인에 검증 전압을 인가하고, 상기 비선택된 워드 라인에 검증 패스 전압을 인가하는 단계는,
    상기 공통 소스 라인에 상기 제1 전압보다 낮은 제2 전압을 인가하는 단계를 포함하는, 반도체 장치의 동작 방법.
  16. 제12 항에 있어서, 상기 비트 라인들의 전압을 프리차지하는 단계는,
    상기 비트 라인들의 전압이 상승하는 구간의 적어도 일부 구간 동안, 상기 공통 소스 라인을 플로팅하는 단계를 포함하는, 반도체 장치의 동작 방법.
  17. 제12 항에 있어서, 상기 비트 라인들의 전압을 프리차지하는 단계는,
    상기 공통 소스 라인에 상기 제1 전압보다 낮은 제2 전압을 인가하는 단계를 포함하는, 반도체 장치의 동작 방법.
  18. 복수의 메모리 셀들 중 프로그램 대상으로 선택된 메모리 셀들을 포함하는 메모리 블록과 연결된 비트 라인들의 전압을 프리차지하는 단계;
    상기 메모리 블록에 연결된 워드 라인들 중 상기 선택된 메모리 셀들과 연결된, 선택된 워드 라인에 검증 전압을 인가하고, 상기 워드 라인들 중 상기 선택된 워드 라인을 제외한 비선택된 워드 라인에 검증 패스 전압을 인가하는 단계;
    상기 비트 라인들 각각의 전압에 기초하여, 상기 선택된 메모리 셀들의 턴온 여부를 나타내는 데이터를 래치에 저장하는 단계; 및
    상기 비선택된 워드 라인들에 프로그램 패스 전압을 인가하고, 상기 선택된 워드 라인에 프로그램 전압을 인가하는 단계를 포함하고,
    상기 선택된 메모리 셀들의 턴온 여부를 래치에 저장하는 단계는 상기 메모리 블록과 연결된 공통 소스 라인을 플로팅하는 단계를 포함하고,
    상기 비선택된 워드 라인들에 프로그램 패스 전압을 인가하고, 상기 선택된 워드 라인에 프로그램 전압을 인가하는 단계는 상기 플로팅 상태의 공통 소스 라인에 접지 전압보다 높은 제1 전압을 인가하는 단계를 포함하는, 반도체 장치의 동작 방법.
  19. 제18 항에 있어서, 상기 비트 라인들의 전압을 프리차지하는 단계는:
    상기 복수의 비트 라인들의 전압을 미리 결정된 프리차지 전압으로 상승시키고, 상기 메모리 블록과 연결된 드레인 선택 라인 및 소스 선택 라인에는 턴온 전압을 인가하는 단계를 포함하는, 반도체 장치의 동작 방법.
  20. 제18 항에 있어서, 상기 선택된 워드 라인에 검증 전압을 인가하고, 상기 비선택된 워드 라인에 검증 패스 전압을 인가하는 단계는,
    상기 공통 소스 라인에 상기 제1 전압보다 낮은 제2 전압을 인가하는 단계를 포함하는, 반도체 장치의 동작 방법.
  21. 제18 항에 있어서, 상기 비트 라인들의 전압을 프리차지하는 단계는,
    상기 비트 라인들의 전압이 상승하는 구간의 적어도 일부 구간 동안, 상기 공통 소스 라인을 플로팅하는 단계를 포함하는, 반도체 장치의 동작 방법.
  22. 제18 항에 있어서, 상기 비트 라인들의 전압을 프리차지하는 단계는,
    상기 공통 소스 라인에 상기 제1 전압보다 낮은 제2 전압을 인가하는 단계를 포함하는, 반도체 장치의 동작 방법.
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