KR20160108770A - 반도체 메모리 장치 및 그것의 동작 방법 - Google Patents

반도체 메모리 장치 및 그것의 동작 방법 Download PDF

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Abstract

본 발명은 반도체 메모리 장치 및 이의 동작 방법에 관한 것으로, 반도체 메모리 장치는 복수의 메모리 셀들을 포함하는 메모리 셀 어레이와, 상기 메모리 셀 어레이에 대한 프로그램 펄스 인가 동작 및 검증 동작을 수행하기 위한 주변 회로, 상기 검증 동작의 결과에 따라 패스/페일 신호를 출력하기 위한 패스/페일 체크 회로, 및 상기 프로그램 펄스 인가 동작 및 상기 검증 동작을 수행하도록 상기 주변 회로를 제어하되, 상기 프로그램 펄스 인가 동작 시 적어도 두 개의 프로그램 펄스가 연속적으로 인가되고, 상기 검증 동작은 제1 및 제2 검증 동작이 연속적으로 수행되도록 상기 주변 회로를 제어하는 제어 로직을 포함한다.

Description

반도체 메모리 장치 및 그것의 동작 방법{SEMICONDUCTOR MEMORY DEVICE AND OPERATING METHOD THEREOF}
본 발명은 전자 장치에 관한 것으로서, 좀 더 구체적으로는 반도체 메모리 장치 및 그것의 동작 방법에 관한 것이다.
반도체 장치 중 특히 반도체 메모리 장치는 크게 휘발성 메모리 장치(Volatile memory device)와 불휘발성 메모리 장치(Nonvolatile memory device)로 구분된다.
불휘발성 메모리 장치는 쓰기 및 읽기 속도가 상대적으로 느리지만 전원 공급이 차단되더라도 저장 데이터를 유지한다. 따라서 전원 공급 여부와 관계없이 유지되어야 할 데이터를 저장하기 위해 불휘발성 메모리 장치가 사용된다. 불휘발성 메모리 장치에는 ROM(Read Only Memory), MROM(Mask ROM), PROM(ProgrammaBL1e ROM), EPROM(ErasaBL1e ProgrammaBL1e ROM), EEPROM(Electrically ErasaBL1e ProgrammaBL1e ROM), 플래시 메모리(Flash memory), PRAM(Phase change Random Access Memory), MRAM(Magnetic RAM), RRAM(Resistive RAM), FRAM(Ferroelectric RAM) 등이 있다. 플래시 메모리는 노어 타입과 낸드 타입으로 구분된다.
플래시 메모리는 데이터의 프로그램과 소거가 자유로운 RAM의 장점과 전원 공급이 차단되어도 저장된 데이터를 보존할 수 있는 ROM의 장점을 가진다. 플래시 메모리는 디지털 카메라, PDA(Personal Digital Assistant) 및 MP3 플레이어와 같은 휴대용 전자기기의 저장 매체로 널리 사용되고 있다.
본 발명의 실시 예는 프로그램 동작의 속도를 개선할 수 있는 반도체 메모리 장치 및 이의 동작 방법을 제공하는 데 있다.
본 발명의 실시 예에 따른 반도체 메모리 장치는 복수의 메모리 셀들을 포함하는 메모리 셀 어레이와, 상기 메모리 셀 어레이에 대한 프로그램 펄스 인가 동작 및 검증 동작을 수행하기 위한 주변 회로, 상기 검증 동작의 결과에 따라 패스/페일 신호를 출력하기 위한 패스/페일 체크 회로, 및 상기 프로그램 펄스 인가 동작 및 상기 검증 동작을 수행하도록 상기 주변 회로를 제어하되, 상기 프로그램 펄스 인가 동작 시 적어도 두 개의 프로그램 펄스가 연속적으로 인가되고, 상기 검증 동작은 제1 및 제2 검증 동작이 연속적으로 수행되도록 상기 주변 회로를 제어하는 제어 로직을 포함한다.
본 발명의 실시 예에 따른 반도체 메모리 장치의 동작 방법은 다수의 메모리 셀들 중 선택된 메모리 셀들에 프로그램 펄스를 인가하는 단계와, 서로 다른 제1 및 제2 검증 전압을 이용한 제1 및 제2 검증 동작을 연속적으로 수행하는 단계, 및 상기 제1 및 제2 검증 동작 결과 상기 제1 검증 동작 페일로 판단될 경우, 이전에 인가된 상기 프로그램 펄스를 스텝 전압 및 두 배의 스텝 전압만큼 상승시킨 새로운 프로그램 펄스들을 상기 선택된 메모리 셀들에 연속적으로 인가한 후 상기 제1 및 제2 검증 동작부터 재 수행하는 단계를 포함한다.
본 발명의 실시 예에 따른 반도체 메모리 장치의 동작 방법은 다수의 메모리 셀들 중 선택된 메모리 셀들에 프로그램 펄스를 인가하는 단계와, 서로 다른 제1 및 제2 검증 전압을 이용한 제1 및 제2 검증 동작을 연속적으로 수행하는 단계, 및 상기 제1 및 제2 검증 동작 결과 상기 제1 검증 동작 페일로 판단될 경우, 이전에 인가된 상기 프로그램 펄스를 스텝 전압 및 두 배의 스텝 전압만큼 상승시킨 새로운 프로그램 펄스들을 상기 선택된 메모리 셀들에 연속적으로 인가한 후 상기 제1 및 제2 검증 동작부터 재 수행하는 단계를 포함하며, 상기 프로그램 펄스를 인가하는 단계 후 상기 제1 검증 동작을 수행하기 이전에 상기 선택된 메모리 셀들과 연결된 비트라인의 디스차지 동작 및 프리차지 동작을 수행하고, 상기 제1 검증 동작이 완료된 후 상기 제2 검증 동작을 수행할 때 상기 비트라인의 디스차지 동작 및 프리차지 동작은 스킵된다.
본 발명의 실시 예에 따르면, 프로그램 동작 중 검증 동작 시 두 번의 검증 동작을 연속적으로 수행함으로써 메모리 셀 어레이의 비트라인 프리차지 동작 및 디스차지 동작을 스킵할 수 있어 프로그램 동작의 속도를 개선할 수 있다.
도 1은 본 발명에 따른 반도체 메모리 장치를 설명하기 위한 블록도이다.
도 2는 도 1의 페이지 버퍼를 설명하기 위한 회로도이다.
도 3은 본 발명에 따른 반도체 메모리 장치의 동작 방법을 설명하기 위한 순서도이다.
도 4a 및 4b는 본 발명에 따른 반도체 메모리 장치의 동작 방법을 설명하기 위한 프로그램 펄스 및 검증 전압의 파형도이다.
도 5는 도 1의 반도체 메모리 장치를 포함하는 메모리 시스템을 보여주는 블록도이다.
도 6은 도 5의 메모리 시스템의 응용 예를 보여주는 블록도이다.
도 7은 도 6을 참조하여 설명된 메모리 시스템을 포함하는 컴퓨팅 시스템을 보여주는 블록도이다.
본 발명의 이점 및 특징, 그리고 그것을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 통해 설명될 것이다. 그러나 본 발명은 여기에서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 본 실시 예들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제공되는 것이다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "간접적으로 연결"되어 있는 경우도 포함한다. 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
도 1은 본 발명에 따른 반도체 메모리 장치를 설명하기 위한 블록도이다.
도 1을 참조하면, 반도체 메모리 장치(100)는 메모리 셀 어레이(110), 어드레스 디코더(120), 읽기 및 쓰기 회로(130), 제어 로직(140), 그리고 전압 생성부(150), 및 패스/페일 체크 회로(160)를 포함한다.
메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 복수의 메모리 블록들(BLK1~BLKz)은 워드 라인들(WL)을 통해 어드레스 디코더(120)에 연결된다. 복수의 메모리 블록들(BLK1~BLKz)은 비트 라인들(BL1 내지 BLm)을 통해 읽기 및 쓰기 회로(130)에 연결된다. 복수의 메모리 블록들(BLK1~BLKz) 각각은 복수의 메모리 셀들을 포함한다. 실시 예로서, 복수의 메모리 셀들은 불휘발성 메모리 셀들이다. 복수의 메모리 셀들은 동일 워드라인에 연결된 메모리 셀들을 하나의 페이지로 정의된다. 즉 메모리 셀 어레이(110)는 다수의 페이지로 구성된다.
어드레스 디코더(120), 읽기 및 쓰기 회로(130), 및 전압 생성부(150)는 메모리 셀 어레이(110)를 구동하는 주변 회로로서 동작한다.
어드레스 디코더(120)는 워드라인들(WL)을 통해 메모리 셀 어레이(110)에 연결된다. 어드레스 디코더(120)는 제어 로직(140)의 제어에 응답하여 동작하도록 구성된다. 어드레스 디코더(120)는 반도체 메모리 장치(100) 내부의 입출력 버퍼(미도시)를 통해 어드레스(ADDR)를 수신한다.
어드레스 디코더(120)는 프로그램 동작 중 프로그램 펄스 인가 동작 시 전압 생성부(150)에서 생성된 프로그램 펄스(Vpgm)를 선택된 메모리 블록의 워드라인들 중 선택된 워드라인에 인가하고, 프로그램 검증 동작 시 전압 생성부(150)에서 생성된 제1 및 제2 검증전압(Vverify1 및 Vverify2)을 선택된 메모리 블록의 워드라인들 중 선택된 워드라인에 인가한다. 이때 어드레스 디코더(120)는 프로그램 펄스 인가 동작 시 서로 다른 프로그램 프로그램 펄스(Vpgm)를 연속적으로 인가하거나, 프로그램 검증 동작 시 서로 다른 제1 및 제2 검증전압(Vverify1 및 Vverify2)을 연속적으로 인가할 수 있다.
반도체 메모리 장치(100)의 프로그램 동작은 페이지 단위로 수행된다. 프로그램 동작 요청 시에 수신되는 어드레스(ADDR)는 블록 어드레스, 행 어드레스 및 열 어드레스를 포함한다. 어드레스 디코더(120)는 블록 어드레스 및 행 어드레스에 따라 하나의 메모리 블록 및 하나의 워드 라인을 선택한다. 열 어드레스는 어드레스 디코더(120)에 의해 디코딩되어 읽기 및 쓰기 회로(130)에 제공된다.
읽기 및 쓰기 회로(130)는 복수의 페이지 버퍼들(PB1~PBm)을 포함한다. 복수의 페이지 버퍼들(PB1~PBm)은 비트 라인들(BL1 내지 BLm)을 통해 메모리 셀 어레이(110)에 연결된다. 복수의 페이지 버퍼들(PB1~PBm) 각각은 프로그램 동작 시 외부에서 입력되는 데이터(DATA)를 임시 저장하고 저장된 데이터에 따라 대응하는 비트라인의 전위 레벨을 프로그램 허용 전압 또는 프로그램 금지 전압으로 제어한다. 또한 프로그램 검증 동작 시 대응하는 메모리 셀의 프로그램 상태를 센싱하여 이를 이용하여 프로그램 동작을 검증한다. 또한 복수의 페이지 버퍼들(PB1~PBm)은 한 번의 프로그램 검증 동작이 완료된 후 다음 동작을 위하여 비트라인을 새롭게 프리차지하거나 디스차지할 수 있으나, 서로 다른 제1 및 제2 검증전압(Vverify1 및 Vverify2)을 이용한 연속적인 검증 동작을 수행할 경우 제1 검증전압(Vverify1)을 이용한 검증 동작 후 비트라인의 프리차지 및 디스차지 동작 없이 제2 검증전압(Vverify2)을 이용한 프로그램 검증 동작을 수행하여 전체 프로그램 동작 시간을 감소시킬 수 있다.
읽기 및 쓰기 회로(130)는 제어 로직(140)의 제어에 응답하여 동작한다.
예시적인 실시 예로서, 읽기 및 쓰기 회로(130)는 페이지 버퍼들(또는 페이지 레지스터들), 열 선택 회로 등을 포함할 수 있다.
제어 로직(140)은 어드레스 디코더(120), 읽기 및 쓰기 회로(130), 및 전압 생성부(150)에 연결된다. 제어 로직(140)은 반도체 메모리 장치(100)의 입출력 버퍼(미도시)를 통해 커맨드(CMD) 및 제어 신호(CTRL)를 수신한다. 제어 로직(140)은 커맨드(CMD) 및 제어 신호(CTRL)에 응답하여 반도체 메모리 장치(100)의 제반 동작을 제어하도록 구성된다. 또한 제어 로직(140)은 메모리 셀 어레이(110)에 프로그램 동작 시 선택된 메모리 블록에 프로그램 펄스(Vpgm) 또는 제1 및 제2 검증 전압(Vverify1 및 Vverify2)이 인가되도록 전압 생성부(150) 및 어드레스 디코더(120)를 제어하고, 메모리 셀 어레이(110)의 비트라인의 전위를 제어하거나, 비트라인의 전위를 센싱하여 프로그램 및 프로그램 검증 동작을 수행하도록 읽기 및 쓰기 회로(130)를 제어한다. 또한 제어 로직(140)은 패스/페일 체크 회로(160)에서 출력되는 패스 또는 페일 신호(PASS/FAIL)에 따라 제1 및 제2 프로그램 검증 동작 결과를 판단하여 다음 동작을 선택하여 수행하도록 주변 회로들을 제어할 수 있다.
전압 생성부(150)는 프로그램 펄스 인가 동작 시 선택된 메모리 블록에 인가하기 위한 프로그램 펄스(Vpgm)을 생성하고, 프로그램 검증 동작 시 선택된 메모리 블록에 인가하기 위한 제1 및 제2 검증 전압(Vverify1 및 Vverify2)을 생성한다. 전압 생성부(150)는 ISPP(Incremental Step Pulse Program) 동작 시 프로그램 펄스(Vpgm)를 스텝 전압만큼 상승시켜 새로운 프로그램 펄스로 생성한다. 제2 검증 전압(Vverify2)은 메모리 셀들을 프로그램하려는 목표 문턱 전압 즉, 타겟 문턱 전압이며, 제1 검증 전압(Vverify1)은 제2 검증 전압(Vverify2) 보다 스텝 전압만큼 낮은 전압이다.
패스/페일 체크 회로(160)는 프로그램 검증 동작 시 읽기 및 쓰기 회로(130)의 복수의 페이지 버퍼들(PB1~PBm)로부터 검증신호를 수신하고, 수신된 검증신호에 따라 프로그램이 완료되지 않은 메모리 셀들의 수를 카운팅하여 프로그램 패스 또는 페일 신호(PASS/FAIL)를 출력한다. 이때 카운팅된 메모리 셀들의 수가 허용 수보다 클 경우 프로그램 페일 신호(FAIL)를 출력하고, 카운팅된 메모리 셀들의 수가 허용 수보다 작을 경우 프로그램 패스 신호(PASS)를 출력한다.
도 2는 도 1의 페이지 버퍼를 설명하기 위한 회로도이다.
도 2를 참조하면, 페이지 버퍼(PB1)는 비트라인 선택부(210), 프리차지부(220)와 제 1 및 제 2 래치부(230, 240), 및 검증부(250)를 포함한다.
비트라인 선택부(210)는 이븐 비트라인(BL1e)과 오드 비트라인(BL1o)을 선택하여 센싱노드(SO)에 연결한다. 프리차지부(220)는 센싱노드를 프리차지한다.
제 1 및 제 2 래치부(230, 240)는 데이터 저장을 위한 래치 회로를 각각 포함하고, 프로그램을 위한 데이터를 저장하거나, 독출 되는 데이터를 저장한다.
검증부(250)는 제 2 래치부(240)의 래치 노드에 연결되고, 래치노드의 데이터 상태에 따른 검증신호(PB_VER)를 출력한다.
본 발명의 실시 예에서는 하나의 페이지 버퍼(PB1)가 하나의 비트라인 쌍(BL1e 및 BL1o)과 연결되는 실시 예를 도시하였으나, 하나의 페이지 버퍼가 하나의 비트라인과 연결되도록 구성할 수 있다.
상기 페이지 버퍼(PB)의 회로는 제 1 내지 제 14 NMOS 트랜지스터(N1 내지 N14)와, 제 1 내지 제 4 인버터(IN1 내지 IN4)와 제 1 및 제 2 PMOS 트랜지스터(P1, P2)를 포함한다.
제 1 및 제 2 NMOS 트랜지스터(N1,N2)는 이븐 비트라인(BL1e)과 오드 비트라인(BL1o)의 사이에 직렬로 연결되고, 제 1 및 제 2 NMOS 트랜지스터(N1, N2)의 접점에는 가상전압(VIRPWR)이 입력된다.
그리고 제 1 NMOS 트랜지스터(N1)의 게이트에는 이븐 디스차지 제어신호(DISCHe)가 입력되고, 제 2 NMOS 트랜지스터(N2)의 게이트에는 오드 디스차지 제어신호(DISCHo)가 입력된다.
제 3 NMOS 트랜지스터(N3)는 이븐 비트라인(BL1e)과 센싱노드(SO)의 사이에 연결되고, 제 4 NMOS 트랜지스터(N4)는 오드 비트라인(BL1o)과 센싱노드(SO)의 사이에 연결된다.
제 3 NMOS 트랜지스터(N3)의 게이트에는 이븐 비트라인 선택신호(BSLe)가 입력되고, 제 4 NMOS 트랜지스터(N4)의 게이트에는 오드 비트라인 선택신호(BSLo)가 입력된다.
제 1 PMOS 트랜지스터(P1)는 전원전압과 센싱노드(SO)의 사이에 연결되고, 제 1 PMOS 트랜지스터(P1)의 게이트에는 프리차지 제어신호(PRECHSO_N)가 입력된다.
제 5 NMOS 트랜지스터(N5)는 센싱노드(SO)와 노드(QA_N) 사이에 연결되고, 제 6 NMOS 트랜지스터(N6)는 센싱노드(SO)와 노드(QA) 사이에 연결된다. 제 5 NMOS 트랜지스터(N5)의 게이트에는 MSB(Most Significant Bit) 전송신호(MSB_TRAN)가 입력되고, 제 6 NMOS 트랜지스터(N6)의 게이트에는 MSB 프로그램 신호(MSB_PGM)가 입력된다.
제 1 및 제 2 인버터(IN1, IN2)는 노드(QA_N)와 노드(QA)의 사이에 제 1 래치(L1)로 연결된다.
제 7 NMOS 트랜지스터(N7)는 노드(QA_N)와 노드(K1)의 사이에 연결되고, 제 8 NMOS 트랜지스터(N8)는 노드(QA)와 노드(K1) 사이에 연결된다. 제 7 NMOS 트랜지스터(N7)의 게이트에는 제 1 MSB 래치 신호(MSB_L)가 입력되고, 제 8 NMOS 트랜지스터(N8)의 게이트에는 제 2 MSB 래치 신호(MSB_R)가 입력된다.
제 9 NMOS 트랜지스터(N9)는 노드(K1)와 접지노드 사이에 연결되고, 제 9 NMOS 트랜지스터(N9)의 게이트는 센싱노드(SO)에 연결된다. 제 9 NMOS 트랜지스터(N9)는 센싱노드(SO)의 전압 레벨을 센싱 하여 노드(K1)를 접지노드로 연결하는 데이터 센싱 기능을 한다.
제 10 NMOS 트랜지스터(N10)는 센싱노드(SO)와 노드(QB)의 사이에 연결되고, 제 11 NMOS 트랜지스터(N11)는 센싱노드(SO)와 노드(QB_N)의 사이에 연결된다. 제 10 NMOS 트랜지스터(N10)의 게이트에는 LSB(Least Significant Bit) 프로그램 신호(LSB_PGM)가 입력되고, 제 11 NMOS 트랜지스터(N11)의 게이트에는 LSB 전송신호(LSB_TRAN)가 입력된다.
제 3 및 제 4 인버터(IN3, IN4)는 노드(QB)와 노드(QB_N)의 사이에 제 2 래치(L2)로 연결된다.
제 12 NMOS 트랜지스터(N12)는 노드(QB)와 노드(K2)의 사이에 연결되고, 제 13 NMOS 트랜지스터(N13)는 노드(QB_N)와 노드(K2)의 사이에 연결된다. 제 12 NMOS 트랜지스터(N12)의 게이트에는 제 1 LSB 래치 신호(LSB_L)가 입력되고, 제 13 NMOS 트랜지스터(N13)의 게이트에는 제 2 LSB 래치 신호(LSB_R)가 입력된다.
제 14 NMOS 트랜지스터(N14)는 노드(K2)와 접지노드 사이에 연결되고, 제 14 NMOS 트랜지스터(N14)의 게이트는 센싱노드에 연결된다. 제 14 NMOS 트랜지스터(N14)도 제 9 NMOS 트랜지스터(N9)와 유사하게 센싱노드(SO)의 전압 레벨에 따라서 노드(K2)를 접지노드로 연결하는 데이터 센싱 기능을 한다.
제 2 PMOS 트랜지스터(P2)는 전원전압과 검증신호(PB_VER) 출력단 사이에 연결되고, 제 2 PMOS 트랜지스터(P2)의 게이트는 노드(QB)에 연결된다.
본 발명의 실시 예에 따른 페이지 버퍼(PB1)의 제 1 래치부(230)는 외부에서 프로그램할 데이터를 입력받아 저장하고, 제 2 래치부(240)는 제 1 래치부(230)에서 프로그램할 데이터를 전달받아 프로그램을 수행한 후의 검증 데이터를 저장한다.
상기의 페이지 버퍼(PB1)의 동작을 간략히 설명하면 다음과 같다.
먼저, 본 발명의 실시 예에서, 이븐 비트라인(BL1e)에 연결된 메모리 셀을 프로그램한다고 가정한다. 그리고 '0'데이터가 입력되면 프로그램을 수행하고, '1'데이터가 입력되면 프로그램을 금지(inhibit) 한다.
프로그램할 데이터가 '0'일 때 노드(QA)에는 '0'데이터가 입력된다.
노드(QA)에 입력된 '0'은 제 2 래치부(240)의 노드(QB)로 전달된다. 이를 위해서 프리차지 제어신호(PRECHSO_N)가 로우 레벨로 인가되어 센싱노드(SO)를 하이 레벨로 프리차지한다.
그리고 MSB 전송신호(MSB_TRAN)가 하이 레벨로 입력되어 제 5 NMOS 트랜지스터(N5)가 턴 온 된다. 제 5 NMOS 트랜지스터(N5)가 턴 온 되면, 센싱노드(SO)는 노드(QA_N)에 래치된 '1'데이터에 의해 하이 레벨이 유지된다.
센싱노드(SO)가 하이 레벨이면, 제 14 NMOS 트랜지스터(N14)가 턴온 된다. 따라서 노드(K2)는 접지노드로 연결된다. 그리고 제 1 LSB 래치신호(LSB_L)를 하이 레벨로 인가하면, 노드(QB)에 '0'데이터가 입력된다.
노드(QB)에 입력된 '0'데이터는 이븐 비트라인(BL1e)에 연결되는 선택된 메모리 셀에 프로그램된다. 프로그램 동작은 선택된 메모리 셀과 연결된 워드라인에 프로그램 펄스를 인가하여 수행한다. 그리고 프로그램 결과를 검증하기 위한 검증을 수행한다.
프로그램 검증 동작은 먼저 센싱노드(SO)를 하이 레벨로 프리차지한 후, 이븐 비트라인 선택신호(BSLe)를 제 1 전압(V1) 레벨로 인가하여 이븐 비트라인(BL1e)을 프리차지한다. 그리고 이븐 비트라인 선택신호(BSLe)를 로우 레벨로 변경하여 제 3 NMOS 트랜지스터(N3)를 턴 오프 시킨다.
그리고 선택된 메모리 셀의 워드라인에 독출전압(Vread)을 인가하고, 나머지 워드라인들에는 패스전압(Vpass) 전압을 인가하여 이벨류에이션(Evaluation) 시간을 갖는다.
이벨류에이션 시간동안 선택된 메모리 셀이 독출전압(Vread) 이상의 문턱전압을 갖도록 프로그램이 완료되었다면, 이븐 비트라인 전압은 프리차지된 전압이 그대로 유지된다. 그러나 선택된 메모리 셀이 독출전압(Vread) 이하의 문턱전압을 갖는 상태로 아직 프로그램 완료가 되지 않았다면 이븐 비트라인은 디스차지된다.
이벨류에이션 시간 이후에는 이븐 비트라인 선택신호(BSLe)를 제 2 전압(V2) 레벨로 인가한다. 이때 센싱노드(SO)는 하이 레벨로 프리차지된 상태이다.
이븐 비트라인(BL1e)이 프리차지 상태를 유지하여 제 2 전압(V2)보다 높은 전압으로 유지되었다면 제 3 NMOS 트랜지스터(N3)가 턴온 되지 않는다. 그리고 이븐 비트라인(BL1e)이 디스차지되어 제 2 전압(V2)보다 낮은 전압상태라면 제 3 NMOS 트랜지스터(N3)가 턴온 된다. 제 3 NMOS 트랜지스터(N3)가 턴온 되면, 센싱노드(SO)의 전압이 디스차지된다.
즉, 상기 선택된 메모리 셀이 프로그램 완료 상태라면 센싱노드(SO)는 하이 레벨이 유지되고, 메모리 셀이 프로그램이 되지 않은 상태라면 센싱노드(SO)는 로우 레벨이 된다.
상기 선택된 메모리 셀이 프로그램 완료인 경우, 하이 레벨의 센싱노드(SO)에 의해서 제 14 NMOS 트랜지스터(N14)가 턴온 되고, 노드(K2)가 접지노드에 연결된다. 그리고 제 2 LSB 래치 신호(LSB_R)를 하이 레벨로 인가하면 노드(QB_N)는 로우 레벨이 되고, 노드(QB)는 하이 레벨로 변경된다.
물론, 상기 선택된 메모리 셀이 프로그램되지 않은 상태라면, 센싱노드(SO)가 로우 레벨이므로 제 2 래치(L2)의 데이터 변경에는 영향을 주지 않는다.
결과적으로, 노드(QB)가 '1'이 되면, 이후의 프로그램 펄스에 대해서는 비트라인을 프로그램 금지(inhibit)시키므로 더 이상의 프로그램이 진행되지 않도록 한다.
상기의 페이지 버퍼(PB1)는 앞서 설명한 바와 같이, 모든 비트라인 쌍에 각각 연결된다.
따라서 하나의 페이지 프로그램을 수행할 때, 모든 메모리 셀에 프로그램이 완료되었는지를 확인하기 위해서는 각각의 페이지 버퍼(PB1)의 검증부(250)에서 출력되는 검증신호(PB_VER)를 이용한다.
프로그램이 완료되지 않은 상태에서 노드(QB)는 '0'상태이다. 따라서 제 2 PMOS 트랜지스터(P2)는 턴온 상태가 유지되고, 하이 레벨의 검증신호(PB_VER)가 입력된다.
그러나 프로그램이 완료되면, 노드(QB)는 '1'상태가 되고, 제 2 PMOS 트랜지스터(P2)는 턴 오프 되어, 검증신호(PB_VER)가 더 이상 하이 레벨로 출력되지 않고 검증신호 출력단이 플로팅 상태가 된다.
상술한 페이지 버퍼(PB1)는 프로그램 펄스 인가 동작 후, 검증 동작을 수행하기 이전에 비트라인의 전위 레벨을 초기화하기 위하여 디스차지 동작 및 프리차지 동작을 수행한다. 또한 페이지 버퍼(PB1)는 연속적인 프로그램 펄스 인가 동작 및 연속적인 검증 동작을 수행할 경우 프로그램 동작 시간을 감소시키기 위하여 비트라인 디스차지 동작 및 프리차지 동작을 스킵한다.
도 3은 본 발명에 따른 반도체 메모리 장치의 동작 방법을 설명하기 위한 순서도이다.
도 4a 및 4b는 본 발명에 따른 반도체 메모리 장치의 동작 방법을 설명하기 위한 프로그램 펄스 및 검증 전압의 파형도이다.
도 1 내지 도 4b를 참조하여, 본 발명에 따른 반도체 메모리 장치의 동작 방법을 설명하면 다음과 같다.
1) 프로그램 데이터 입력(S310)
외부로부터 프로그램 동작에 대한 커맨드(CMD) 및 제어 신호(CTRL)가 입력되면, 제어 로직(140)은 읽기 및 쓰기 회로(130)를 제어하여 외부에서 입력되는 프로그램 데이터(DATA)들을 복수의 페이지 버퍼들(PB1 내지 PBm)에 임시 저장한다.
복수의 페이지 버퍼들(PB1 내지 PBm)은 프로그램 데이터(DATA)를 제2 래치(240)에 저장하고, 제2 래치(240)에 저장된 프로그램 데이터에 따라 선택된 비트라인의 전위 레벨을 제어한다.
2) 시작 프로그램 펄스 인가(S320)
제어 로직(140)은 최초 메모리 셀들에 인가되는 시작 프로그램 펄스(Vpgm)를 생성하도록 전압 생성부(150)를 제어한다. 전압 생성부(150)에서 생성된 시작 프로그램 펄스(Vpgm)는 어드레스 디코더(120)에 의해 다수의 워드라인들(WL) 중 선택된 워드라인에 인가된다.
3) 제1 및 제2 검증 동작(S330)
한 번의 프로그램 펄스 인가 동작이 완료되면, 제어 로직(140)은 제1 및 제2 검증 전압(Vverify1 및 Vverify2)을 생성하도록 전압 생성부(150)를 제어한다. 전압 생성부(150)에서 생성된 제1 및 제2 검증 전압(Vverify1 및 Vverify2)은 어드레스 디코더(120)에 의해 다수의 워드라인들(WL) 중 선택된 워드라인에 인가된다. 이때 제1 및 제2 검증 전압(Vverify1 및 Vverify2)은 연속적으로 인가된다. 또한 제2 검증 전압(Vverify2)은 제1 검증 전압(Vverify1)보다 스텝 전압(△V)만큼 높은 전압이며, 메모리 셀들을 프로그램하려는 목표 문턱 전압 값이다.
제1 검증 전압(Vverify1)이 인가되는 제1 검증 동작 동안 복수의 페이지 버퍼들(PB1 내지 PBm)은 대응하는 비트라인들의 전위 레벨을 센싱하여 검증 동작을 수행하고, 이를 검증신호(PB_VER)로 하여 패스/페일 체크 회로(160)로 출력한다. 패스/페일 체크 회로(160)는 복수의 페이지 버퍼들(PB1 내지 PBm)로부터 수신된 검증신호(PB_VER)을 이용하여 제1 검증 동작에 대한 패스/페일 신호(PASS/FAIL)를 출력한다. 예를 들어 패스/페일 체크 회로(160)는 수신된 검증신호(PB_VER)들에 따라 프로그램이 완료되지 않은 메모리 셀들의 수를 카운팅하여 프로그램 패스 또는 페일 신호(PASS/FAIL)를 출력한다. 이때 카운팅된 메모리 셀들의 수가 허용 수보다 클 경우 프로그램 페일 신호(FAIL)를 출력하고, 카운팅된 메모리 셀들의 수가 허용 수보다 작을 경우 프로그램 패스 신호(PASS)를 출력한다.
제1 검증 동작이 완료된 후 제2 검증 전압(Vverify2)이 인가되는 제2 검증 동작을 수행한다. 이때 제1 검증 동작과 제2 검증 동작을 연속적으로 수행함으로써 복수의 페이지 버퍼들(PB1 내지 PBm)은 대응하는 비트라인의 전위 레벨을 초기화하기 위한 디스차지 동작 및 프리차지 동작을 스킵할 수 있다.
제2 검증 동작 동안 복수의 페이지 버퍼들(PB1 내지 PBm)은 대응하는 비트라인들의 전위 레벨을 센싱하여 검증 동작을 수행하고, 이를 검증신호(PB_VER)로 하여 패스/페일 체크 회로(160)로 출력한다. 패스/페일 체크 회로(160)는 복수의 페이지 버퍼들(PB1 내지 PBm)로부터 수신된 검증신호(PB_VER)을 이용하여 제2 검증 동작에 대한 패스/페일 신호(PASS/FAIL)를 출력한다.
4) 검증 결과 판단(S340)
제어 로직(140)은 패스/페일 체크 회로(160)로부터 수신된 패스 또는 페일 신호(PASS/FAIL)를 인가받아 상술한 제1 및 제2 검증 동작의 결과를 판단한다.
5) 새로운 프로그램 펄스 설정(S350)
상술한 검증 결과 판단 단계(S340)에서, 제1 검증 동작에 대해 페일로 판단될 경우, 제어 로직(140)은 다수의 새로운 프로그램 펄스(Vpgm)들을 설정하고, 설정된 다수의 프로그램 펄스(Vpgm)들을 생성하도록 전압 생성부(150)를 제어한다.
다수의 새로운 프로그램 펄스(Vpgm)들은 이전 단계에서 생성된 프로그램 펄스보다 스텝 전압(△V)만큼 상승한 전압 및 두 배의 스텝 전압(2△V)만큼 상승한 전압일 수 있다. 이때 다수의 새로운 프로그램 펄스(Vpgm)들은 N번째 프로그램 펄스 및 N+1번째 프로그램 펄스로 정의하며, N+1번째 프로그램 펄스가 N번째 프로그램 펄스보다 스텝 전압(△V)만큼 높은 전압이다.
6) 연속적인 프로그램 펄스 인가(S360)
상술한 새로운 프로그램 펄스 설정 단계(S350) 이 후, 전압 생성부(150)에서 생성된 새로운 프로그램 펄스(Vpgm)들은 어드레스 디코더(120)에 의해 다수의 워드라인들(WL) 중 선택된 워드라인에 연속적으로 인가된다. 이때 상술한 제1 및 제2 검증 동작 결과 제2 검증 동작 패스로 판단된 메모리 셀의 경우 N번째 프로그램 펄스 및 N+1번째 프로그램 펄스 인가 동작시 비트라인에 프로그램 금지 전압을 인가하여 문턱 전압이 상승하는 것을 억제하고, 제1 검증 동작 패스로 판단된 메모리 셀의 경우 N+1번째 프로그램 펄스 인가 동작시 비트라인에 프로그램 금지 전압을 인가하여 문턱 전압이 상승하는 것을 억제할 수 있다.
본 발명의 도 4a 및 도 4b에서는 두 개의 프로그램 펄스가 연속적으로 인가되되, 한 번의 프로그램 펄스 인가 후 일정 시간 후 다음 프로그램 펄스가 인가되는 것으로 도시되어 있으나, 한 번의 프로그램 펄스 인가 후 바로 다음 프로그램 펄스가 인가될 수 있다.
연속적인 프로그램 펄스 인가 동작 후 상술한 제1 및 제2 검증 동작(S330) 부터 재 수행한다.
7) 새로운 프로그램 펄스 설정(S370)
상술한 검증 결과 판단 단계(S340)에서, 제1 검증 동작에 대해 패스로 판단되고 제2 검증 동작에 대해 페일로 판단될 경우, 제어 로직(140)은 다수의 새로운 프로그램 펄스(Vpgm)들을 설정하고, 설정된 다수의 프로그램 펄스(Vpgm)들을 생성하도록 전압 생성부(150)를 제어한다.
다수의 새로운 프로그램 펄스(Vpgm)들은 이전 단계에서 생성된 프로그램 펄스보다 스텝 전압(△V)만큼 상승한 전압 및 두 배의 스텝 전압(2△V)만큼 상승한 전압일 수 있다. 이때 다수의 새로운 프로그램 펄스(Vpgm)들은 N번째 프로그램 펄스 및 N+1번째 프로그램 펄스로 정의하며, N+1번째 프로그램 펄스가 N번째 프로그램 펄스보다 스텝 전압(△V)만큼 높은 전압이다.
8) 연속적인 프로그램 펄스 인가(S380)
상술한 새로운 프로그램 펄스 설정 단계(S370) 이 후, 전압 생성부(150)에서 생성된 번째 프로그램 펄스 및 N+1번째 프로그램 펄스는 어드레스 디코더(120)에 의해 다수의 워드라인들(WL) 중 선택된 워드라인에 연속적으로 인가된다.
이때 상술한 제1 및 제2 검증 동작 결과 제2 검증 동작 패스로 판단된 메모리 셀의 경우 N번째 프로그램 펄스 및 N+1번째 프로그램 펄스 인가 동작시 비트라인에 프로그램 금지 전압을 인가하여 문턱 전압이 상승하는 것을 억제하고, 제1 검증 동작 패스로 판단된 메모리 셀의 경우 N+1번째 프로그램 펄스 인가 동작시 비트라인에 프로그램 금지 전압을 인가하여 문턱 전압이 상승하는 것을 억제할 수 있다.
제1 검증 동작에 대해 패스로 판단되고 제2 검증 동작에 대해 페일로 판단될 경우, 대다수의 메모리 셀들의 문턱 전압은 제1 검증 전압(Vverify1)과 제2 검증 전압(Vverify2) 사이에 존재하고, 일부 메모리 셀들의 문턱 전압만이 제1 검증 전압(Vverify1)보다 낮은 상태로 존재한다. 이에 문턱 전압이 제1 검증 전압(Vverify1)과 제2 검증 전압(Vverify2) 사이에 존재하는 메모리 셀들은 N번째 프로그램 펄스에 의해 문턱 전압이 제2 검증 전압(Vverify2)보다 높은 상태로 프로그램되고, 문턱 전압이 제1 검증 전압(Vverify1)보다 낮은 일부 메모리 셀들은 N번째 프로그램 펄스 및 N+1번째 프로그램 펄스에 의해 문턱 전압이 제2 검증 전압(Vverify2)보다 높은 상태로 프로그램된다.
9) 새로운 프로그램 펄스 설정(S390)
상술한 검증 결과 판단 단계(S340)에서, 제2 검증 동작에 대해 패스로 판단된 경우, 제어 로직(140)은 새로운 프로그램 펄스(Vpgm)를 설정하고, 설정된 프로그램 펄스(Vpgm)를 생성하도록 전압 생성부(150)를 제어한다.
새로운 프로그램 펄스(Vpgm)는 이전 단계에서 생성된 프로그램 펄스보다 스텝 전압(△V)만큼 상승한 전압일 수 있다.
10) 프로그램 펄스 인가(S400)
상술한 새로운 프로그램 펄스 설정(S390)에서 생성된 새로운 프로그램 펄스(Vpgm)는 어드레스 디코더(120)에 의해 다수의 워드라인들(WL) 중 선택된 워드라인에 인가된다.
이때 제2 검증 동작 패스로 판단된 메모리 셀의 경우 새로운 프로그램 펄스(Vpgm) 인가 동작시 비트라인에 프로그램 금지 전압을 인가하여 문턱 전압이 상승하는 것을 억제할 수 있다.
상술한 바와 같이 본 발명에 따르면, 프로그램 동작 중 검증 동작 시 제1 및 제2 검증 동작을 연속적으로 수행함으로써, 하나의 검증 동작 후 다음 프로그램 동작을 위한 비트라인 디스차지 동작 및 프리차지 동작을 스킵할 수 있어 전체 프로그램 동작 속도를 개선할 수 있다. 또한 전체 인가되는 프로그램 펄스의 수보다 검증 동작의 수가 감소하여, 전체 프로그램 동작 시간을 감소시킬 수 있다.
도 5는 도 1의 반도체 메모리 장치를 포함하는 메모리 시스템을 보여주는 블록도이다.
도 5를 참조하면, 메모리 시스템(1000)은 반도체 메모리 장치(100) 및 컨트롤러(1100)를 포함한다.
반도체 메모리 장치(100)는 도 1을 참조하여 설명된 바와 마찬가지로 구성되고, 동작할 수 있다. 이하, 중복되는 설명은 생략된다.
컨트롤러(1100)는 호스트(Host) 및 반도체 메모리 장치(100)에 연결된다. 호스트(Host)로부터의 요청에 응답하여, 컨트롤러(1100)는 반도체 메모리 장치(100)를 액세스하도록 구성된다. 예를 들면, 컨트롤러(1100)는 반도체 메모리 장치(100)의 읽기, 쓰기, 소거, 그리고 배경(background) 동작을 제어하도록 구성된다. 컨트롤러(1100)는 반도체 메모리 장치(100) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 컨트롤러(1100)는 반도체 메모리 장치(100)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다.
컨트롤러(1100)는 램(1110, Random Access Memory), 프로세싱 유닛(1120, processing unit), 호스트 인터페이스(1130, host interface), 메모리 인터페이스(1140, memory interface) 및 에러 정정 블록(1150)을 포함한다. 램(1110)은 프로세싱 유닛(1120)의 동작 메모리, 반도체 메모리 장치(100) 및 호스트(Host) 사이의 캐시 메모리, 그리고 반도체 메모리 장치(100) 및 호스트(Host) 사이의 버퍼 메모리 중 적어도 하나로서 이용된다. 프로세싱 유닛(1120)은 컨트롤러(1100)의 제반 동작을 제어한다. 또한 컨트롤러(1100)는 쓰기 동작 시 호스트(Host)로 부터 제공되는 프로그램 데이터를 임시 저장할 수 있다.
호스트 인터페이스(1130)는 호스트(Host) 및 컨트롤러(1100) 사이의 데이터 교환을 수행하기 위한 프로토콜을 포함한다. 예시적인 실시 예로서, 컨트롤러(1200)는 USB (Universal Serial Bus) 프로토콜, MMC (multimedia card) 프로토콜, PCI (peripheral component interconnection) 프로토콜, PCI-E (PCI-express) 프로토콜, ATA (Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI (small computer small interface) 프로토콜, ESDI (enhanced small disk interface) 프로토콜, 그리고 IDE (Integrated Drive Electronics) 프로토콜, 사유(private) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트(Host)와 통신하도록 구성된다.
메모리 인터페이스(1140)는 반도체 메모리 장치(100)와 인터페이싱한다. 예를 들면, 메모리 인터페이스는 낸드 인터페이스 또는 노어 인터페이스를 포함한다.
에러 정정 블록(1150)은 에러 정정 코드(ECC, Error Correcting Code)를 이용하여 반도체 메모리 장치(100)로부터 수신된 데이터의 에러를 검출하고, 정정하도록 구성된다. 프로세싱 유닛(1120)은 에러 정정 블록(1150)의 에러 검출 결과에 따라 읽기 전압을 조절하고, 재 읽기를 수행하도록 반도체 메모리 장치(100)를 제어할 것이다. 예시적인 실시 예로서, 에러 정정 블록은 컨트롤러(1100)의 구성 요소로서 제공될 수 있다.
컨트롤러(1100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적될 수 있다. 예시적인 실시 예로서, 컨트롤러(1100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 컨트롤러(1100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 것이다.
컨트롤러(1100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어 반도체 드라이브(SSD, Solid State Drive)를 구성할 수 있다. 반도체 드라이브(SSD)는 반도체 메모리에 데이터를 저장하도록 구성되는 저장 장치를 포함한다. 메모리 시스템(2000)이 반도체 드라이브(SSD)로 이용되는 경우, 메모리 시스템(2000)에 연결된 호스트(Host)의 동작 속도는 획기적으로 개선된다.
다른 예로서, 메모리 시스템(1000)은 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portaBL1e) 컴퓨터, 웹 타블렛(web taBL1et), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portaBL1e multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등과 같은 전자 장치의 다양한 구성 요소들 중 하나로 제공된다.
예시적인 실시 예로서, 반도체 메모리 장치(100) 또는 메모리 시스템(1000)은 다양한 형태들의 패키지로 실장될 수 있다. 예를 들면, 반도체 메모리 장치(100) 또는 메모리 시스템(2000)은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
도 6은 도 5의 메모리 시스템의 응용 예를 보여주는 블록도이다.
도 6을 참조하면, 메모리 시스템(2000)은 반도체 메모리 장치(2100) 및 컨트롤러(2200)를 포함한다. 반도체 메모리 장치(2100)는 복수의 반도체 메모리 칩들을 포함한다. 복수의 반도체 메모리 칩들은 복수의 그룹들로 분할된다.
도 6에서, 복수의 그룹들은 각각 제 1 내지 제 k 채널들(CH1~CHk)을 통해 컨트롤러(2200)와 통신하는 것으로 도시되어 있다. 각 반도체 메모리 칩은 도 1을 참조하여 설명된 반도체 메모리 장치(100) 중 하나와 마찬가지로 구성되고, 동작할 것이다.
각 그룹은 하나의 공통 채널을 통해 컨트롤러(2200)와 통신하도록 구성된다. 컨트롤러(2200)는 도 5를 참조하여 설명된 컨트롤러(1100)와 마찬가지로 구성되고, 복수의 채널들(CH1~CHk)을 통해 반도체 메모리 장치(2100)의 복수의 메모리 칩들을 제어하도록 구성된다.
도 7은 도 6을 참조하여 설명된 메모리 시스템을 포함하는 컴퓨팅 시스템을 보여주는 블록도이다.
도 7을 참조하면, 컴퓨팅 시스템(3000)은 중앙 처리 장치(3100), 램(3200, RAM, Random Access Memory), 사용자 인터페이스(3300), 전원(3400), 시스템 버스(3500), 그리고 메모리 시스템(2000)을 포함한다.
메모리 시스템(2000)은 시스템 버스(3500)를 통해, 중앙처리장치(3100), 램(3200), 사용자 인터페이스(3300), 그리고 전원(3400)에 전기적으로 연결된다. 사용자 인터페이스(3300)를 통해 제공되거나, 중앙 처리 장치(3100)에 의해서 처리된 데이터는 메모리 시스템(2000)에 저장된다.
도 7에서, 반도체 메모리 장치(2100)는 컨트롤러(2200)를 통해 시스템 버스(3500)에 연결되는 것으로 도시되어 있다. 그러나, 반도체 메모리 장치(2100)는 시스템 버스(3500)에 직접 연결되도록 구성될 수 있다. 이때, 컨트롤러(2200)의 기능은 중앙 처리 장치(3100) 및 램(3200)에 의해 수행될 것이다.
도 7에서, 도 6을 참조하여 설명된 메모리 시스템(2000)이 제공되는 것으로 도시되어 있다. 그러나, 메모리 시스템(2000)은 도 5를 참조하여 설명된 메모리 시스템(1000)으로 대체될 수 있다. 예시적인 실시 예로서, 컴퓨팅 시스템(3000)은 도 6 및 도 5를 참조하여 설명된 메모리 시스템들(1000, 2000)을 모두 포함하도록 구성될 수 있다.
본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 다양한 변경이 가능하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
100: 반도체 메모리 장치
110: 메모리 셀 어레이
120: 어드레스 디코더
130: 읽기 및 쓰기 회로
140: 제어 로직
150 : 전압 생성부
160 : 패스/페일 체크 회로
131 : 메인 래치
132 : 캐시 래치
161 : 데이터 카운트부
162 : 전류 측정부
163 : 패스/페일 신호 생성부

Claims (16)

  1. 복수의 메모리 셀들을 포함하는 메모리 셀 어레이;
    상기 메모리 셀 어레이에 대한 프로그램 펄스 인가 동작 및 검증 동작을 수행하기 위한 주변 회로;
    상기 검증 동작의 결과에 따라 패스/페일 신호를 출력하기 위한 패스/페일 체크 회로; 및
    상기 프로그램 펄스 인가 동작 및 상기 검증 동작을 수행하도록 상기 주변 회로를 제어하되, 상기 프로그램 펄스 인가 동작 시 적어도 두 개의 프로그램 펄스가 연속적으로 인가되고, 상기 검증 동작은 제1 및 제2 검증 동작이 연속적으로 수행되도록 상기 주변 회로를 제어하는 제어 로직을 포함하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 주변 회로는 상기 프로그램 펄스 인가 동작 시 스텝 전압만큼 점차 상승하는 프로그램 펄스들을 생성하고,
    상기 제1 검증 동작 시 제1 검증 전압을 생성하고, 상기 제2 검증 동작 시 상기 제1 검증 전압보다 상기 스텝 전압만큼 큰 제2 검증 전압을 생성하는 전압 생성부를 포함하는 반도체 메모리 장치.
  3. 제 1 항에 있어서,
    상기 주변 회로는 상기 메모리 셀 어레이의 비트라인들과 연결되고, 상기 프로그램 펄스 인가 동작 시 프로그램 데이터에 따라 상기 비트라인들의 전위 레벨을 제어하고, 상기 제1 및 제2 검증 동작 시 상기 비트라인들의 전위를 센싱하여 검증 신호를 출력하기 위한 읽기 및 쓰기 회로를 포함하는 반도체 메모리 장치.
  4. 제 3 항에 있어서,
    상기 읽기 및 쓰기 회로는 상기 비트라인들과 각각 연결된 다수의 페이지 버퍼를 포함하며,
    상기 다수의 페이지 버퍼들은 상기 제1 검증 동작이 완료된 후 상기 비트라인들의 디스차지 동작 및 프리차지 동작 없이 상기 제2 검증 동작을 수행하는 반도체 메모리 장치.
  5. 제 3 항에 있어서,
    상기 패스/페일 체크 회로는 상기 검증 신호에 따라 상기 제1 검증 동작 시 페일된 메모리 셀들의 수에 따른 상기 패스/페일 신호와 상기 제2 검증 동작 시 페일된 메모리 셀들의 수에 따른 상기 패스/페일 신호를 출력하는 반도체 메모리 장치.
  6. 제 1 항에 있어서,
    상기 제어 로직은 상기 제1 및 제2 검증 동작 결과 상기 제1 검증 동작의 페일로 판단될 경우, 상기 이전 프로그램 펄스를 스텝 전압만큼 상승시킨 제1 프로그램 펄스와 제1 프로그램 펄스를 상기 스텝 전압만큼 상승시킨 제2 프로그램 펄스를 연속적으로 인가하여 상기 프로그램 펄스 인가 동작을 수행하도록 상기 주변 회로를 제어하는 반도체 메모리 장치.
  7. 제 1 항에 있어서,
    상기 제어 로직은 상기 제1 및 제2 검증 동작 결과 상기 제1 검증 동작의 패스 및 상기 제2 검증 동작의 페일로 판단될 경우, 상기 이전 프로그램 펄스를 스텝 전압만큼 상승시킨 제1 프로그램 펄스와 제1 프로그램 펄스를 상기 스텝 전압만큼 상승시킨 제2 프로그램 펄스를 연속적으로 인가하도록 상기 주변 회로를 제어하는 반도체 메모리 장치.
  8. 제 1 항에 있어서,
    상기 제어 로직은 상기 제2 검증 동작 결과 패스로 판단될 경우 이전 프로그램 펄스를 상기 스텝 전압만큼 상승시킨 제3 프로그램 펄스를 인가하는 프로그램 펄스 인가 동작을 수행한 후 프로그램 동작을 종료하도록 상기 주변 회로를 제어하는 반도체 메모리 장치.
  9. 다수의 메모리 셀들 중 선택된 메모리 셀들에 프로그램 펄스를 인가하는 단계;
    서로 다른 제1 및 제2 검증 전압을 이용한 제1 및 제2 검증 동작을 연속적으로 수행하는 단계; 및
    상기 제1 및 제2 검증 동작 결과 상기 제1 검증 동작 페일로 판단될 경우, 이전에 인가된 상기 프로그램 펄스를 스텝 전압 및 두 배의 스텝 전압만큼 상승시킨 새로운 프로그램 펄스들을 상기 선택된 메모리 셀들에 연속적으로 인가한 후, 상기 제1 및 제2 검증 동작부터 재수행하는 단계를 포함하는 반도체 메모리 장치의 동작 방법.
  10. 제 9항에 있어서,
    상기 제2 검증 전압은 상기 제1 검증 전압보다 상기 스텝 전압만큼 높은 전압인 반도체 메모리 장치의 동작 방법.
  11. 제 9 항에 있어서,
    상기 제1 및 제2 검증 동작 결과 상기 제1 검증 동작 패스 및 상기 제2 검증 동작 페일로 판단될 경우,
    마지막으로 인가된 상기 프로그램 펄스를 상기 스텝 전압 및 상기 두 배의 스텝 전압만큼 상승시킨 상기 새로운 프로그램 펄스들을 상기 선택된 메모리 셀들에 연속적으로 인가한 후 프로그램 동작을 종료하는 반도체 메모리 장치의 동작 방법.
  12. 제 11 항에 있어서,
    상기 제2 검증 동작 결과 패스로 판단될 경우, 마지막으로 인가된 상기 프로그램 펄스를 상기 스텝 전압만큼 상승시킨 새로운 프로그램 펄스를 인가하는 단계를 더 포함하는 반도체 메모리 장치의 동작 방법.
  13. 다수의 메모리 셀들 중 선택된 메모리 셀들에 프로그램 펄스를 인가하는 단계;
    서로 다른 제1 및 제2 검증 전압을 이용한 제1 및 제2 검증 동작을 연속적으로 수행하는 단계; 및
    상기 제1 및 제2 검증 동작 결과 상기 제1 검증 동작 페일로 판단될 경우, 이전에 인가된 상기 프로그램 펄스를 스텝 전압 및 두 배의 스텝 전압만큼 상승시킨 새로운 프로그램 펄스들을 상기 선택된 메모리 셀들에 연속적으로 인가한 후 상기 제1 및 제2 검증 동작부터 재 수행하는 단계를 포함하며,
    상기 프로그램 펄스를 인가하는 단계 후 상기 제1 검증 동작을 수행하기 이전에 상기 선택된 메모리 셀들과 연결된 비트라인의 디스차지 동작 및 프리차지 동작을 수행하고,
    상기 제1 검증 동작이 완료된 후 상기 제2 검증 동작을 수행할 때 상기 비트라인의 디스차지 동작 및 프리차지 동작은 스킵되는 반도체 메모리 장치의 동작 방법.
  14. 제 13 항에 있어서,
    상기 제2 검증 전압은 상기 제1 검증 전압보다 상기 스텝 전압만큼 높은 전압인 반도체 메모리 장치의 동작 방법.
  15. 제 13 항에 있어서,
    상기 제1 및 제2 검증 동작 결과 상기 제1 검증 동작 패스 및 상기 제2 검증 동작 페일로 판단될 경우,
    마지막으로 인가된 상기 프로그램 펄스를 상기 스텝 전압 및 상기 두 배의 스텝 전압 만큼 상승시킨 상기 새로운 프로그램 펄스들을 상기 선택된 메모리 셀들에 연속적으로 인가한 후 프로그램 동작을 종료하는 반도체 메모리 장치의 동작 방법.
  16. 제 15 항에 있어서,
    상기 제2 검증 동작 결과 패스로 판단될 경우, 마지막으로 인가된 상기 프로그램 펄스를 상기 스텝 전압만큼 상승시킨 새로운 프로그램 펄스를 인가하는 단계를 더 포함하는 반도체 메모리 장치의 동작 방법.
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