KR101752168B1 - 비휘발성 메모리 장치, 이의 동작 방법, 및 비휘발성 메모리 장치를 포함하는 전자 장치 - Google Patents

비휘발성 메모리 장치, 이의 동작 방법, 및 비휘발성 메모리 장치를 포함하는 전자 장치 Download PDF

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Abstract

비휘발성 메모리 장치의 동작 방법이 개시된다. 상기 방법은 프로그램 동작을 수행하기 위하여 라이트 어드레스, 라이트 데이터, 및 프로그램 명령을 수신하는 단계와, 상기 프로그램 명령을 수행하는 단계와, 상기 라이트 데이터에 대한 상기 프로그램 동작 동안 공통 소스 라인의 노이즈 레벨을 검출하는 단계와, 상기 노이즈 레벨이 기준 레벨보다 높을 때 상기 다수의 메모리 셀들 각각에 대한 제1프로그램 루프마다 두 번의 프로그램-검증 동작들을 수행하고, 상기 노이즈 레벨이 상기 기준 레벨보다 낮을 때 상기 다수의 메모리 셀들 각각에 대한 제2프로그램 루프마다 한 번의 프로그램-검증 동작을 수행하는 단계를 포함한다.

Description

비휘발성 메모리 장치, 이의 동작 방법, 및 비휘발성 메모리 장치를 포함하는 전자 장치{NONVOLATILE MEMORY DEVICE, METHOD OF OPERATING THE SAME, AND ELECTRONIC DEVICE HAVING THE SAME}
본 발명의 개념에 따른 실시 예는 비휘발성 메모리 장치에 관한 것으로, 특히 공통 소스 라인(common source line)의 노이즈 레벨(noise level)에 따라 리드 (read) 동작 또는 프로그램-검증(program-verify) 동작의 회수를 조절할 수 있는 비휘발성 메모리 장치, 이의 동작 방법, 및 상기 비휘발성 메모리 장치를 포함하는 전자 장치에 관한 것이다.
반도체 메모리 장치는 휘발성(volatile) 메모리 장치와 비휘발성 메모리 (non-volatile) 장치로 분류된다. 상기 휘발성 메모리 장치는 DRAM(dynamic random access memory)과 SRAM(Static random access memory) 등을 포함하고, 상기 비휘발성 메모리 장치는 플래시(flash) 메모리, EEPROM(Electrically Erasable Programmable Read-Only Memory), 및 저항성(resistive) 메모리를 포함한다.
상기 플래시 메모리는 데이터를 저장하기 위한 메모리 셀 어레이를 포함한다. 상기 메모리 셀 어레이는 다수의 메모리 블록들을 포함하고, 상기 다수의 메모리 블록들 각각은 다수의 페이지들(pages)을 포함한다. 상기 다수의 페이지들 각각은 다수의 메모리 셀들을 포함한다.
상기 다수의 메모리 셀들 각각은, 문턱 전압(threshold voltage)의 분포 (distribution)에 따라, 온 셀(on cell)과 오프 셀(off cell)로 분류된다. 상기 온 셀은 이레이즈된 셀(erased cell)이고 상기 오프 셀은 프로그램된 셀(programed cell)이다.
플래시 메모리는 메모리 블록(memory block) 단위로 이레이즈 동작을 수행하고, 페이지 단위로 프로그램 동작 또는 리드 동작을 수행한다.
플래시 메모리는 셀 스트링 구조(cell string structure)를 포함한다. 셀 스트링은 스트링 선택 라인(string selection line(SSL))에 접속된 스트링 선택 트랜지스터와 접지 선택 라인(ground selection line(GSL))에 접속된 접지 선택 트랜지스터 사이에 직렬로 접속된 다수의 트랜지스터들을 포함한다. 상기 스트링 선택 트랜지스터는 비트 라인(bit line)에 접속되고 상기 접지 선택 트랜지스터는 공통 소스 라인(common source line(CSL))에 접속된다.
다수의 메모리 셀들 각각은 하나의 비트를 저장하기 위한 SLC(single level cell) 또는 다수의 비트들을 저장하기 위한 MLC(multi level cell)로 구현될 수 있다. 상기 MLC는 문턱 전압에 따라 이레이즈 상태와 다수의 프로그램 상태들을 갖는다.
MLC는 프로그램 상태의 문턱 전압의 분포의 폭을 좁혀 다수의 프로그램 상태들 각각의 마진(margine)을 확보하는 것이 중요하다. CSL의 노이즈는 상기 다수의 프로그램 상태들 각각의 문턱 전압의 분포의 폭을 넓히는 원인이 된다.
CSL의 노이즈는 리드 동작 동안 또는 프로그램-검증 동작 동안 온 셀에 흐르는 전류로 인하여 상기 CSL의 전압이 상승하는 것을 의미한다. 동일한 워드 라인 전압 또는 동일한 비트 라인 전압에서도, CSL의 노이즈로 인하여 접지 선택 트랜지스터의 소스 노드의 전압 레벨이 상승하면 온 셀에 흐르는 전류가 감소한다. 이는 온 셀의 문턱 전압을 상승시키는 효과를 발생시키므로, 온 셀이 오프 셀로 잘못 판단될 수 있다. 이는 리드 동작 또는 프로그램-검증 동작의 에러를 유발시키는 원인이 된다.
본 발명이 이루고자 하는 기술적인 과제는 공통 소스 라인의 노이즈 레벨과 기준 레벨의 비교 결과에 따라 리드 동작 또는 프로그램-검증 동작의 회수를 조절할 수 있는 비휘발성 메모리 장치, 이의 동작 방법, 및 상기 비휘발성 메모리 장치를 포함하는 전자 장치를 제공하는 것이다.
본 발명의 일 실시 예에 따른 비휘발성 메모리 장치의 동작 방법은 프로그램 동작을 수행하기 위하여 라이트 어드레스, 라이트 데이터, 및 프로그램 명령을 수신하는 단계; 상기 프로그램 명령을 수행하는 단계; 상기 라이트 데이터에 대한 상기 프로그램 동작 동안 공통 소스 라인의 노이즈 레벨을 검출하는 단계; 및 검출된 노이즈 레벨과 기준 레벨의 비교 결과에 따라, 다수의 메모리 셀들 각각에 대한 프로그램 루프의 프로그램-검증 동작의 회수를 조절하는 단계를 포함한다.
상기 프로그램 검증-동작의 회수를 조절하는 단계는 상기 노이즈 레벨이 상기 기준 레벨보다 높을 때 상기 다수의 메모리 셀들 각각에 대한 제1프로그램 루프마다 두 번의 프로그램-검증 동작들을 수행하고, 상기 노이즈 레벨이 상기 기준 레벨보다 낮을 때 상기 다수의 메모리 셀들 각각에 대한 제2프로그램 루프마다 한 번의 프로그램-검증 동작을 수행한다.
상기 두 번의 프로그램-검증 동작들은 제1루프 시간 동안 순차적으로 수행되고, 상기 한 번의 프로그램-검증 동작은 상기 제1루프 시간보다 짧은 제2루프 시간 동안 수행된다.
실시 예에 따라 상기 두 번의 프로그램-검증 동작들 각각은 서로 다른 프로그램-검증 전압을 이용하여 수행되거나 또는 상기 두 번의 프로그램-검증 동작들 각각은 동일한 프로그램-검증 전압을 이용하여 수행된다.
상기 두 번의 프로그램-검증 동작들 각각이 수행되는 시간과 상기 하나의 프로그램-검증 동작이 수행되는 시간은 서로 동일하다.
본 발명의 다른 실시 예에 따른 비휘발성 메모리 장치의 동작 방법은 프로그램 동작을 수행하기 위하여 라이트 어드레스, 라이트 데이터, 및 프로그램 명령을 수신하는 단계; 상기 프로그램 명령을 수행하는 단계; 상기 라이트 데이터에 대한 상기 프로그램 동작 동안 공통 소스 라인의 노이즈 레벨을 검출하는 단계; 및 검출된 노이즈 레벨이 기준 레벨보다 높을 때 상기 다수의 메모리 셀들 각각에 대한 제1프로그램 루프마다 두 번의 프로그램-검증 동작들을 수행하고, 상기 노이즈 레벨이 상기 기준 레벨보다 낮을 때 상기 다수의 메모리 셀들 각각에 대한 제2프로그램 루프마다 한 번의 프로그램-검증 동작을 수행하는 단계를 포함한다.
본 발명의 또 다른 실시 예에 따른 비휘발성 메모리 장치의 동작 방법은 리드 명령과 어드레스를 수신하는 단계와, 상기 리드 명령을 수행하는 단계와, 상기 리드 동작 동안 공통 소스 라인의 노이즈 레벨을 검출하는 단계와, 검출된 노이즈 레벨이 기준 레벨보다 높을 때 상기 다수의 메모리 셀들 각각에 대하여 두 번의 리드 동작들을 순차적으로 수행하고, 상기 노이즈 레벨이 상기 기준 레벨보다 낮을 때 상기 다수의 메모리 셀들 각각에 대하여 한 번의 리드 동작을 수행하는 단계를 포함한다.
실시 예에 따라 상기 두 번의 리드 동작들 각각은 서로 다른 리드 전압을 이용하여 수행되거나 또는 상기 두 번의 리드 동작들 각각은 동일한 리드 전압을 이용하여 수행된다.
본 발명의 실시 예에 따른 비휘발성 메모리 장치는 비트 라인과 공통 소스 라인 사이에 직렬로 접속된 다수의 메모리 셀들을 포함하는 메모리 셀 어레이와, 상기 공통 소스 라인의 노이즈 레벨을 검출하고, 검출된 노이즈 레벨과 기준 레벨의 비교 결과에 따라, 상기 다수의 메모리 셀들 각각에 대해 데이터 액세스 동작의 회수를 조절하기 위한 컨트롤 회로와, 조절된 데이터 액세스 동작의 회수만큼 상기 다수의 메모리 셀들 각각을 액세스하기 위한 액세스 회로를 포함한다.
실시 예에 따라 상기 데이터 액세스 동작이 프로그램 동작의 프로그램-검증 동작일 때, 상기 액세스 회로는 프로그램 루프마다 상기 다수의 메모리 셀들 각각에 프로그램된 데이터에 대해 상기 컨트롤 회로에 의하여 조절된 상기 회수만큼 상기 프로그램-검증 동작을 수행한다.
상기 컨트롤 회로는 상기 노이즈 레벨이 상기 기준 레벨보다 높을 때 상기 다수의 메모리 셀들 각각에 대한 제1프로그램 루프마다 두 번의 프로그램-검증 동작들이 상기 액세스 회로에 의하여 순차적으로 수행될 수 있도록 상기 회수를 조절하고, 상기 노이즈 레벨이 상기 기준 레벨보다 낮을 때 상기 다수의 메모리 셀들 각각에 대한 제2프로그램 루프마다 한 번의 프로그램-검증 동작이 상기 액세스 회로에 의하여 수행될 수 있도록 상기 회수를 조절한다.
다른 실시 예에 따라 상기 데이터 액세스 동작이 리드 동작일 때, 상기 컨트롤 회로는 상기 노이즈 레벨이 상기 기준 레벨보다 높을 때 상기 다수의 메모리 셀들 각각에 대해 두 번의 리드 동작들이 순차적으로 수행될 수 있도록 상기 회수를 조절하고, 상기 노이즈 레벨이 상기 기준 레벨보다 낮을 때 상기 다수의 메모리 셀들 각각에 대해 한 번의 리드 동작이 수행될 수 있도록 상기 회수를 조절한다.
상기 컨트롤 회로는 상기 노이즈 레벨을 검출하고, 검출된 노이즈 레벨과 상기 기준 레벨을 비교하고, 비교 결과에 따라 검출 신호를 출력하기 위한 검출 회로와, 적어도 하나의 상기 데이터 액세스 동작을 수행하기 위한 적어도 하나의 스테이트 머신을 포함하는 컨트롤 로직을 포함하며, 상기 적어도 하나의 스테이트 머신의 동작 여부는 상기 검출 신호에 따라 결정된다.
상기 검출 회로는 상기 노이즈 레벨을 검출하기 위한 레벨 검출기와, 상기 레벨 검출기에 의하여 검출된 노이즈 레벨을 디지털 코드로 변환하기 위한 아날로그-디지털 변환기와, 상기 기준 레벨에 상응하는 기준 코드와 상기 디지털 코드를 비교하고 비교 결과에 따라 상기 검출 신호를 출력하기 위한 비교기를 포함한다.
상기 컨트롤 로직은 상기 검출 신호에 따라 상기 적어도 하나의 스테이트 머신의 동작 여부를 제어하기 위한 스케쥴러를 더 포함한다.
본 발명의 실시 예에 따른 비휘발성 메모리 장치는 비트 라인과 공통 소스 라인 사이에 직렬로 접속된 다수의 메모리 셀들을 포함하는 메모리 셀 어레이와, 상기 공통 소스 라인의 노이즈 레벨을 검출하고, 검출된 노이즈 레벨과 기준 레벨의 비교 결과에 따라, 상기 다수의 메모리 셀들 각각에 대해 하나의 명령에 따라 수행되는 데이터 액세스 동작의 회수를 조절하기 위한 컨트롤 회로와, 조절된 데이터 액세스 동작의 회수만큼 상기 다수의 메모리 셀들 각각을 액세스하기 위한 액세스 회로를 포함한다.
상기 컨트롤 회로는 상기 노이즈 레벨을 검출하고, 검출된 노이즈 레벨과 상기 기준 레벨을 비교하고, 비교 결과에 따라 검출 신호를 출력하기 위한 검출 회로와, 적어도 하나의 상기 데이터 액세스 동작을 수행하기 위한 적어도 하나의 스테이트 머신을 포함하는 컨트롤 로직을 포함하며, 상기 적어도 하나의 스테이트 머신의 동작 여부는 상기 검출 신호에 따라 결정된다.
본 발명의 실시 예에 따른 전자 장치는 비휘발성 메모리 장치와, 상기 메모리 장치의 동작을 제어하기 위한 메모리 컨트롤러를 포함한다.
상기 비휘발성 메모리 장치는 비트 라인과 공통 소스 라인 사이에 직렬로 접속된 다수의 메모리 셀들을 포함하는 메모리 셀 어레이와, 상기 공통 소스 라인의 노이즈 레벨을 검출하고, 검출된 노이즈 레벨과 기준 레벨의 비교 결과에 따라, 상기 다수의 메모리 셀들 각각에 대해 데이터 액세스 동작의 회수를 조절하기 위한 컨트롤 회로와, 조절된 데이터 액세스 동작의 회수만큼, 상기 다수의 메모리 셀들 각각을 액세스하기 위한 액세스 회로를 포함한다.
실시 예에 따라 상기 데이터 액세스 동작이 프로그램 동작의 프로그램-검증 동작일 때, 상기 액세스 회로는 프로그램 루프마다 상기 다수의 메모리 셀들 각각에 프로그램된 데이터에 대해 상기 컨트롤 회로에 의하여 조절된 상기 회수만큼 상기 프로그램-검증 동작을 수행한다.
상기 컨트롤 회로는 상기 노이즈 레벨이 상기 기준 레벨보다 높을 때 상기 다수의 메모리 셀들 각각에 대한 제1프로그램 루프마다 두 번의 프로그램-검증 동작들이 순차적으로 수행될 수 있도록 상기 회수를 조절하고, 상기 노이즈 레벨이 상기 기준 레벨보다 낮을 때 상기 다수의 메모리 셀들 각각에 대한 제2프로그램 루프마다 한 번의 프로그램-검증 동작이 수행될 수 있도록 상기 회수를 조절한다.
다른 실시 예에 따라 상기 데이터 액세스 동작이 리드 동작일 때, 상기 컨트롤 회로는 상기 노이즈 레벨이 상기 기준 레벨보다 높을 때 상기 다수의 메모리 셀들 각각에 대해 두 번의 리드 동작들이 순차적으로 수행될 수 있도록 상기 회수를 조절하고, 상기 노이즈 레벨이 상기 기준 레벨보다 낮을 때 상기 다수의 메모리 셀들 각각에 대해 한 번의 리드 동작이 수행될 수 있도록 상기 회수를 조절한다.
상기 전자 장치는 SSD(solid state drive)이다.
본 발명의 실시 예에 따른 메모리 카드는 비휘발성 메모리 장치와, 카드 인터페이스와, 상기 카드 인터페이스와 상기 비휘발성 메모리 장치 사이에서 데이터의 교환을 제어하기 위한 메모리 컨트롤러를 포함한다.
상기 비휘발성 메모리 장치는 비트 라인과 공통 소스 라인 사이에 직렬로 접속된 다수의 메모리 셀들을 포함하는 메모리 셀 어레이와, 상기 공통 소스 라인의 노이즈 레벨을 검출하고, 검출된 노이즈 레벨과 기준 레벨의 비교 결과에 따라, 상기 다수의 메모리 셀들 각각에 대해 하나의 명령에 따라 수행되는 데이터 액세스 동작의 회수를 조절하기 위한 컨트롤 회로와, 조절된 데이터 액세스 동작의 회수만큼, 상기 다수의 메모리 셀들 각각을 액세스하기 위한 액세스 회로를 포함하며, 상기 컨트롤 회로는 상기 노이즈 레벨을 검출하고, 검출된 노이즈 레벨과 상기 기준 레벨을 비교하고, 비교 결과에 따라 검출 신호를 출력하기 위한 검출 회로와, 적어도 하나의 상기 데이터 액세스 동작을 수행하기 위한 적어도 하나의 스테이트 머신을 포함하는 컨트롤 로직을 포함하며, 상기 적어도 하나의 스테이트 머신의 동작 여부는 상기 검출 신호에 따라 결정된다.
상기 카드 인터페이스는 SD(secure digital) 카드 인터페이스, MMC (multi-media card)인터페이스, USB(Universal Serial Bus) 인터페이스 또는 IC (InterChip)-USB 인터페이스이다.
본 발명의 또 다른 실시 예에 따른 비휘발성 메모리 장치의 동작 방법은 프로그램 동작을 수행하기 위하여 라이트 어드레스, 라이트 데이터, 및 프로그램 명령을 수신하는 단계와, 상기 프로그램 명령을 수행하는 단계와, 상기 라이트 데이터에 대한 상기 프로그램 동작 동안 공통 소스 라인의 노이즈 레벨을 검출하는 단계와, 검출된 노이즈 레벨과 기준 레벨의 비교 결과에 따라, 프로그램 루프마다 수행되는 프로그램-검증 동작의 최대 검증 시간을 조절하는 단계를 포함한다.
상기 최대 검증 시간을 조절하는 단계는 상기 노이즈 레벨이 상기 기준 레벨보다 낮을 때의 상기 최대 검증 시간을 상기 노이즈 레벨이 상기 기준 레벨보다 높을 때의 상기 최대 검증 시간보다 짧게 조절한다.
본 발명의 실시 예에 따른 비휘발성 메모리 장치는 리드 동작 또는 프로그램 동작의 성능을 높이기 위하여 소스 라인의 노이즈 레벨과 기준 레벨의 비교 결과에 따라 다수의 메모리 셀들 각각에 대한 상기 리드 동작 또는 프로그램-검증 동작의 회수를 조절할 수 있는 효과가 있다.
따라서 상기 비휘발성 메모리 장치는 리드 동작 또는 프로그램 동작 동안 발생하는 에러를 줄일 수 있는 효과가 있다.
또한, 상기 비휘발성 메모리 장치는 리드 시간 또는 프로그램 시간을 줄일 수 있는 효과가 있다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 상세한 설명이 제공된다.
도 1은 본 발명의 실시 예에 따른 비휘발성 메모리 장치의 블록도를 나타낸다.
도 2는 도 1에 도시된 메모리 셀 어레이의 일 실시 예를 나타낸다.
도 3은 도 1에 도시된 메모리 셀 어레이의 다른 실시 예를 나타낸다.
도 4는 도 1에 도시된 공통 소스 라인 레벨 검출 회로의 일 실시 예를 나타내는 블록도이다.
도 5a는 도 1에 도시된 컨트롤 로직의 일 실시 예를 나타내는 블록도이다.
도 5b는 도 1에 도시된 컨트롤 로직의 다른 실시 예를 나타내는 블록도이다.
도 6은 도 1에 도시된 메모리 셀 어레이에 포함된 다수의 비휘발성 메모리 셀들의 문턱 전압의 분포, 리드 동작 시의 전압들, 및 프로그램-검증 동작 시의 전압들을 나타낸다.
도 7a부터 도 7c는 본 발명의 일 실시 예에 따라 공통 소스 라인의 노이즈 레벨과 기준 레벨의 비교 결과에 기초하여 프로그램-검증 동작의 회수를 조절하는 방법을 설명하기 위한 개념도이다.
도 8a와 도 8b는 본 발명의 다른 실시 예에 따라 공통 소스 라인의 노이즈 레벨과 기준 레벨의 비교 결과에 기초하여 리드 동작의 회수를 조절하는 방법을 설명하기 위한 개념도이다.
도 9는 본 발명의 일 실시 예에 따라 공통 소스 라인의 노이즈 레벨과 기준 레벨의 비교 결과에 기초하여 프로그램-검증 동작의 회수를 조절하는 방법을 설명하기 위한 플로우차트이다.
도 10은 본 발명의 다른 실시 예에 따라 공통 소스 라인의 노이즈 레벨과 기준 레벨의 비교 결과에 기초하여 리드 동작의 회수를 조절하는 방법을 설명하기 위한 플로우차트이다.
도 11은 도 1에 도시된 비휘발성 메모리 장치를 포함하는 전자 장치의 일 실시 예를 나타낸다.
도 12는 도 1에 도시된 비휘발성 메모리 장치를 포함하는 전자 장치의 다른 실시 예를 나타낸다.
도 13은 도 1에 도시된 비휘발성 메모리 장치를 포함하는 전자 장치의 또 다른 실시 예를 나타낸다.
도 14는 도 1에 도시된 비휘발성 메모리 장치를 포함하는 전자 장치의 또 다른 실시 예를 나타낸다.
도 15는 도 1에 도시된 비휘발성 메모리 장치를 포함하는 전자 장치의 또 다른 실시 예를 나타낸다.
도 16은 도 1에 도시된 비휘발성 메모리 장치를 포함하는 전자 장치의 또 다른 실시 예를 나타낸다.
도 17은 도 16에 도시된 전자 장치를 포함하는 데이터 처리 장치의 실시 예를 나타낸다.
본 명세서에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 또는 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예들을 설명하기 위한 목적으로 예시된 것으로서, 본 발명의 개념에 따른 실시 예들은 다양한 형태들로 실시될 수 있으며 본 명세서에 설명된 실시 예들에 한정되지 않는다.
본 발명의 개념에 따른 실시 예들은 다양한 변경들을 가할 수 있고 여러 가지 형태들을 가질 수 있으므로 실시 예들을 도면에 예시하고 본 명세서에 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 개념에 따른 실시 예들을 특정한 개시 형태들에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물, 또는 대체물을 포함한다.
제1 또는 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만, 예컨대 본 발명의 개념에 따른 권리 범위로부터 이탈되지 않은 채, 제1구성요소는 제2구성요소로 명명될 수 있고, 유사하게 제2구성요소는 제1구성요소로도 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 명세서에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 가진다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 갖는 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써, 본 발명을 상세히 설명한다.
도 1은 본 발명의 실시 예에 따른 비휘발성 메모리 장치의 블록도를 나타내고, 도 2는 도 1에 도시된 메모리 셀 어레이의 일 실시 예를 나타내고, 도 3은 도 1에 도시된 메모리 셀 어레이의 다른 실시 예를 나타낸다.
도 1과 도 2를 참조하면, 비휘발성 메모리 장치(10)는 데이터를 저장하기 위한 메모리 셀 어레이(20), 메모리 셀 어레이(20)에 대해 데이터 액세스 동작, 예컨대 프로그램 동작, 리드 동작, 또는 이레이즈(erase) 동작을 수행하기 위한 액세스 회로(28), 및 액세스 회로(28)의 상기 데이터 액세스 동작을 제어하기 위한 컨트롤 회로(48)를 포함한다.
메모리 셀 어레이(20)는 다수의 셀 스트링들(20-1, 20-2, ..., 20-m; m은 자연수)을 포함한다. 다수의 셀 스트링들(20-1, 20-2, ..., 20-m) 각각은 직렬로 접속된 다수의 비휘발성 메모리 셀들을 포함한다.
도 2에 도시된 바와 같이, 각 셀 스트링(20-1, 20-2, ..., 20-m)은 2차원적으로 동일한 평면(또는 레이어(layer))에 배치(또는 구현)될 수 있다.
도 2에는 2차원적으로 배치된 메모리 셀 어레이(20), 공통 소스 라인(common source line(CSL))에 접속된 CSL 레벨 검출 회로(60), 및 페이지 버퍼 및 감지 증폭기 블록(70)이 도시되어 있다.
셀 스트링(20-1)은 비트 라인(BL1)에 접속된 제1선택 트랜지스터(또는 스트링 선택 트랜지스터; ST1)와 CSL에 접속된 제2선택 트랜지스터(또는 접지 선택 트랜지스터; ST2) 사이에 직렬로 접속된 다수의 비휘발성 메모리 셀들을 포함한다.
셀 스트링(20-2)은 비트 라인(BL2)에 접속된 제3선택 트랜지스터(또는 스트링 선택 트랜지스터; ST3)와 CSL에 접속된 제4선택 트랜지스터(또는 접지 선택 트랜지스터; ST4) 사이에 직렬로 접속된 다수의 비휘발성 메모리 셀들을 포함한다.
셀 스트링(20-m)은 비트 라인(BLm)에 접속된 제5선택 트랜지스터(또는 스트링 선택 트랜지스터; ST5)와 CSL에 접속된 제6선택 트랜지스터(또는 접지 선택 트랜지스터; ST6) 사이에 직렬로 접속된 다수의 비휘발성 메모리 셀들을 포함한다.
각 셀 스트링(20-1~20-m)에 포함된 다수의 비휘발성 메모리 셀들 각각은 1-비트 또는 그 이상의 비트들을 저장할 수 있는 플래시(flash) EEPROM (Electrically Erasable Programmable Read-Only Memory)으로 구현될 수 있다.
실시 예에 따라, 상기 다수의 비휘발성 메모리 셀들 각각은 1-비트 또는 그 이상의 비트들을 저장할 있는 NAND 플래시 메모리, 예컨대 SLC(single level cell) 또는 MLC(multi-level cell)로 구현될 수 있다. 따라서 각 셀 스트링(20-1~20-m)은 NAND 셀 스트링(cell string)이라고 불릴 수 있다.
CSL 레벨 검출 회로(60)는 CSL의 노이즈 레벨을 검출하고, 검출된 노이즈 레벨과 기준 레벨을 비교하고, 비교 결과에 따라 검출 신호(DET)를 발생한다.
상기 노이즈 레벨은 다수의 메모리 셀들 중에서 어느 하나에 접속된 공통 소스 라인(CSL)의 기생 저항에 기초하여 결정된다.
페이지 레지스터 및 감지 증폭기 블록(70)은 다수의 페이지 버퍼들(71-1~71-m)을 포함한다. 다수의 페이지 버퍼들(71-1~71-m) 각각은 다수의 비트 라인들 (BL1~BLm) 각각에 접속된다.
다수의 페이지 버퍼들(71-1~71-m) 각각은 제어 로직(50)의 제어에 따라 프로그램 동작 동안에는 메모리 셀 어레이(20)에 데이터를 프로그램하기 위한 드라이버로써 동작한다. 또한, 다수의 페이지 버퍼들(71-1~71-m) 각각은 제어 로직(50)의 제어에 따라 리드 동작 동안 또는 검증 동작 동안에는 다수의 비트 라인들 (BL1~BLm) 각각의 전압 레벨을 감지 증폭할 수 있는 감지 증폭기로써 동작할 수 있다.
상기 검증 동작(verify operation)은 프로그램-검증(program-verify) 동작과 이레이즈-검증(erase-verify) 동작을 포함한다.
예컨대, 프로그램 동작 동안, 제어 로직(50)의 제어에 따라 다수의 페이지 버퍼들(71-1~71-m) 각각은 CSL의 노이즈 레벨이 기준 레벨보다 높을 때 프로그램 루프마다 두 번의 프로그램-검증 동작들을 수행하고, 상기 노이즈 레벨이 상기 기준 레벨보다 낮아진 후부터는 프로그램 루프마다 한 번의 프로그램-검증 동작을 수행한다.
또한, 리드 동작 동안, 제어 로직(50)의 제어에 따라 다수의 페이지 버퍼들 (71-1~71-m) 각각은 CSL의 노이즈 레벨이 기준 레벨보다 높을 때 두 번의 리드 동작들을 수행하고 상기 CSL 노이즈 레벨이 상기 기준 레벨보다 낮아진 후부터는 한 번의 리드 동작을 수행할 수 있다.
따라서 컨트롤 회로(48)는 CSL의 노이즈 레벨을 트래킹(tracking)하고, 트래킹 결과에 따라 프로그램-검증 동작의 회수 또는 리드 동작의 회수를 조절하고, 액세스 회로(20)는 컨트롤 회로(48)에 의하여 조절된 상기 회수만큼 상기 프로그램-검증 동작 또는 상기 리드 동작을 수행할 수 있다. 따라서 비휘발성 메모리 장치 (10)는 불필요한 프로그램-검증 동작 또는 리드 동작을 하지 않아도 되므로 비휘발성 메모리 장치(10)의 성능은 향상된다.
도 3에 도시된 바와 같이, 각 셀 스트링(20'-1, 20'-2, ..., 20'-k; k는 자연수)은 3차원적으로 서로 다른 평면에 배치될 수 있다.
도 3에 도시된 바와 같이, 제1셀 스트링(20'-1)은 제1레이어(21-1)에 배치될 수 있고, 제2셀 스트링(20'-2)은 제1레이어(21-1)와 서로 다른 제2레이어(21-2)에 배치될 수 있고, 제k셀 스트링(20'-k)은 제2레이어(21-2)와 서로 다른 레이어(21-k)에 3차원적으로 배치될 수 있다.
다수의 레이어들(21-1~21-k)은 웨이퍼 적층, 칩 적층, 또는 셀 적층을 통하여 형성될 수 있다. 다수의 레이어들(21-1~21-k) 각각은 다수의 셀 스트링들을 포함한다.
제1레이어(21-1)에 구현되는 제1셀 스트링(20'-1)은 다수의 선택 트랜지스터들(ST11과 ST21) 사이에 직렬로 접속된 다수의 비휘발성 메모리 셀들, 예컨대 NAND 플래시 메모리 셀들을 포함한다.
제2레이어(21-2)에 구현되는 제2셀 스트링(20'-2)은 다수의 선택 트랜지스터들(ST12과 ST22) 사이에 직렬로 접속된 다수의 비휘발성 메모리 셀들, 예컨대 NAND 플래시 메모리 셀들을 포함한다.
제k레이어(21-k)에 구현되는 제k셀 스트링(20'-k)은 다수의 선택 트랜지스터들(ST1k과 ST2k) 사이에 직렬로 접속된 복수의 비휘발성 메모리 셀들, 예컨대 NAND 플래시 메모리 셀들을 포함한다.
로우 디코더(40')는 각 레이어(21-1~21-k)에 구현된 각 제1선택 트랜지스터 (ST11~ST1k)의 각 게이트에 접속된 각 스트링 선택 라인(SSL1~SSLk)으로 각 선택 신호(예컨대, 리드 동작 동안에는 리드 전압(Vread), 프로그램 동작 동안에는 전원 전압(Vcc), 또는 소거 동작 동안에는 0V)를 공급할 수 있다. 따라서, 각 제1선택 트랜지스터(ST11, ST12, ..., ST1k)는 선택적으로 턴-온 또는 턴-오프될 수 있다.
로우 디코더(40')는 각 레이어(21-1~21-k)에 구현된 각 제2선택 트랜지스터 (ST21, ST22, ..., ST2k)의 각 게이트에 접속된 각 접지 선택 라인(GSL1, GSL2, ..., GSLk)으로 각 선택 신호(예컨대, 리드 동작 동안에는 리드 전압(Vread), 프로그램 동작 동안에는 0V, 또는 소거 동작 동안에는 0V)를 공급할 수 있다. 따라서 각 제2선택 트랜지스터(ST21, ST22, ..., ST2k)는 선택적으로 턴-온 또는 턴-오프될 수 있다.
도 3에 도시된 바와 같이, 각 셀 스트링(20'-1, 20'-2, ..., 20'-k)은 다수의 워드 라인들(WL1-WLn), CSL, 및 비트 라인(BL1)을 공유할 수 있다. 즉, 각 레이어(21-1~21-k)에서 대응되는 위치에 구현된 각 셀 스트링은 페이지 레지스터 및 감지 증폭기 블록(70)에 구현된 각 페이지 버퍼(71-1~71-m)에 접속될 수 있다.
이하에서는 3차원 메모리 셀 어레이(20')에 구현된 복수의 레이어들(21-1~21-k) 중에서 로우 디코더(40')에 의하여 어느 하나의 레이어, 예컨대 제1레이어 (21-1)에 구현된 셀 스트링(20'-1)이 선택된 경우를 가정하여 비휘발성 반도체 장치(10)의 동작을 설명하기로 한다.
따라서 본 명세서에서 사용되는 메모리 셀 어레이(20)는 도 2에 도시된 2차원 메모리 셀 어레이(20)와 도 3에 도시된 3차원 메모리 셀 어레이(20')를 총괄적으로 나타내고, 로우 디코더(40)는 도 2에 도시된 로우 디코더(40)와 도 3에 도시된 로우 디코더(40')를 총괄적으로 나타낸다.
또한, 본 명세서에서 사용되는 데이터 액세스 동작(data access operation)은 리드 동작(read operation)과 검증 동작(verify operation)을 포함하는 의미로 사용되고, 상기 검증 동작은 프로그램-검증 동작과 이레이즈-검증 동작을 포함하는 의미로 사용된다.
여기서, 프로그램-검증 동작은 프로그램 동작 후 선택된 메모리 셀의 문턱 전압이 원하는 문턱 전압에 도달하였는지의 여부를 판단하기 위한 동작을 의미한다. 이레이즈-검증 동작은 이레이즈 동작 후 선택된 메모리 셀의 문턱 전압이 원하는 문턱 전압에 도달하였는지의 여부를 판단하기 동작을 의미한다.
컨트롤 회로(48)는 CSL의 노이즈 레벨을 검출하고, 검출된 노이즈 레벨과 기준 레벨의 비교 결과에 따라, 메모리 셀 어레이(20)의 다수의 메모리 셀들 각각에 대한 데이터 액세스 동작의 회수를 조절한다.
컨트롤 회로(48)는 CSL 레벨 검출 회로(60)와 컨트롤 로직(50)을 포함한다.
CSL 레벨 검출 회로(60)는 CSL의 노이즈 레벨을 검출하고, 검출된 노이즈 레벨과 기준 레벨을 비교하고, 비교 결과에 따라 검출 신호(DET)를 출력한다.
도 4는 도 1에 도시된 공통 소스 라인 레벨 검출 회로의 일 실시 예를 나타내는 블록도이다.
도 4를 참조하면, CSL 레벨 검출 회로(60)는 CSL 레벨 검출기(60-1), 아날로그-디지털 변환기(analog-to-digital converter(ADC); 60-2), 기준 레벨 레지스터 (60-3), 및 비교기(60-4)를 포함한다.
CSL 레벨 검출기(60-1)는 활성화된 인에이블 신호(EN)에 응답하여 CSL의 노이즈 레벨을 검출하고, 검출된 노이즈 레벨(VCSL)을 출력한다. 인에이블 신호(EN)가 비활성화될 때, CSL 레벨 검출기(60-1)는 디스에이블된다.
ADC(60-2)는 검출된 노이즈 레벨(VCSL)을 디지털 코드(VdCSL)로 변환한다.
기준 레벨 레지스터(60-3)는 기준 레벨에 상응하는 기준 코드(Vdref)를 저장한다.
비교기(60-4)는 디지털 코드(VdCSL)와 기준 코드(Vdref)를 비교하고 비교 결과에 상응하는 검출 신호(DET)를 출력한다.
예컨대, CSL의 노이즈 레벨이 기준 레벨보다 높을 때, 비교기(60-4)는 제1레벨(예컨대 로우 레벨) 또는 데이터 0을 갖는 검출 신호(DET)를 출력한다. 그러나 CSL의 노이즈 레벨이 기준 레벨보다 낮을 때, 비교기(60-4)는 제2레벨(예컨대 하이 레벨) 또는 데이터 1을 갖는 검출 신호(DET)를 출력한다.
컨트롤 로직(50)은 검출 신호(DET)의 레벨 또는 데이터 값에 따라 메모리 셀 어레이(20)에 구현되고 리드 동작 또는 프로그램 동작의 대상이 된 다수의 메모리 셀들 각각에 대한 데이터 액세스 동작의 회수를 조절한다.
예컨대, 상기 데이터 액세스 동작이 프로그램 동작일 때, 컨트롤 로직(50)은 제1레벨 또는 데이터 0을 갖는 검출 신호(DET)에 응답하여 현재 프로그램 동작 (current program operation)의 프로그램 루프마다 두 번의 프로그램-검증 동작들을 순차적으로 수행하도록 액세스 회로(28)의 동작을 제어할 수 있다. 그리고 컨트롤 로직(50)은 제2레벨 또는 데이터 1을 갖는 검출 신호(DET)에 응답하여 상기 현재 프로그램 동작의 프로그램 루프마다 한 번의 프로그램-검증 동작을 수행하도록 액세스 회로(28)의 동작을 제어할 수 있다.
또한, 상기 데이터 액세스 동작이 리드 동작일 때, 컨트롤 로직(50)은 제1레벨 또는 데이터 0을 갖는 검출 신호(DET)에 응답하여 현재 리드 동작(current read operation) 동안 두 번의 리드 동작들을 순차적으로 수행하도록 액세스 회로(28)의 동작을 제어할 수 있다. 그리고 컨트롤 로직(50)은 제2레벨 또는 데이터 1을 갖는 검출 신호(DET)에 응답하여 상기 리드 동작 동안 한 번의 리드 동작을 수행하도록 액세스 회로(28)의 동작을 제어할 수 있다.
도 5a는 도 1에 도시된 컨트롤 로직의 일 실시 예를 나타내는 블록도이다.
도 5a를 참조하면, 컨트롤 로직(50)은 스케쥴러(52), 다수의 스테이트 머신들(54와 56), 및 페이지 버퍼 컨트롤 로직(58)을 포함한다. 설명의 편의를 위해, 도 5에서는 전압 발생기(30)와 페이지 버퍼 및 감지 증폭기 블록(70)이 함께 도시되어 있다. 컨트롤 로직(50)은 외부로부터 입력된 명령(CMD)에 따라 비휘발성 메모리 장치(10)의 데이터 액세스 동작을 제어할 수 있다.
스케쥴러(52)는 검출신호(DET)의 레벨에 따라 다수의 스테이트 머신들(54와 56) 각각의 동작을 제어할 수 있다.
예컨대, 검출 신호(DET)가 제1레벨 또는 데이터 0일 때, 스케쥴러(52)는 다수의 스테이트 머신들(54와 56) 모두를 인에이블시킬 수 있다.
또한, 검출 신호(DET)가 제2레벨 또는 데이터 1일 때, 스케쥴러(52)는 다수의 스테이트 머신들(54와 56) 중에서 어느 하나, 예컨대 스테이트 머신(56)을 인에이블시킬 수 있다.
전압 발생기(30)의 리드/검증 레벨 발생기(30-1)는 다수의 스테이트 머신들 (54와 56) 중에서 적어도 하나로부터 출력된 레벨 설정 코드에 따라 워드 라인 전압(VWL)을 발생한다.
여기서 워드 라인 전압(VWL)은 프로그램 동작 동안 다수의 워드 라인들 중에서 선택된 워드 라인으로 공급되는 프로그램 전압(Vpgm), 또는 프로그램-검증 동작 동안 선택된 워드 라인으로 공급되는 프로그램-검증 전압(Vvfy)을 포함한다.
또한, 워드 라인 전압(VWL)은 하나의 리드 명령에 따라 수행되는 리드 동작 동안 다수의 워드 라인들 중에서 선택된 워드 라인으로 공급되는 선택된 워드 라인 전압(Vrd) 또는 상기 다수의 워드 라인들 중에서 선택되지 않은 나머지 워드 라인들로 공급되는 비선택된 워드 라인 전압(Vread)을 포함한다.
스케쥴러(52)는 검출신호(DET)의 레벨에 따라 페이지 버퍼 컨트롤 로직(58)의 동작을 제어할 수 있다. 예컨대, 검출 신호(DET)가 제1레벨 또는 데이터 0일 때, 스케쥴러(52)는 두 번의 프로그램-검증 동작들 또는 두 번의 리드 동작들을 수행하도록 페이지 버퍼 컨트롤 로직(58)의 동작을 제어할 수 있다.
또한, 검출 신호(DET)가 제2레벨 또는 데이터 1일 때, 스케쥴러(52)는 한 번의 프로그램-검증 동작 또는 한 번의 리드 동작을 수행하도록 페이지 버퍼 컨트롤 로직(58)의 동작을 제어할 수 있다.
페이지 버퍼 및 감지 증폭기 블록(70)의 페이지 버퍼 컨트롤 드라이버(70-1)는 페이지 버퍼 컨트롤 로직(58)으로부터 출력된 제어 신호를 각 페이지 버퍼(71-1~71-m)로 드라이브할 수 있다.
따라서, 두 번의 프로그램-검증 동작들 또는 두 번의 리드 동작들이 순차적으로 수행될 때, 각 페이지 버퍼(71-1~71-m)는 버퍼 컨트롤 드라이버(70-1)의 제어에 따라 각 비트 라인(BL1~BLm)의 신호를 순차적으로 두 번 감지 증폭할 수 있다.
또한, 한 번의 프로그램-검증 동작 또는 한 번의 리드 동작이 수행될 때, 각 페이지 버퍼(71-1~71-m)는 버퍼 컨트롤 드라이버(70-1)의 제어에 따라 각 비트 라인(BL1~BLm)의 신호를 한 번 감지 증폭할 수 있다.
스케쥴러(52), 다수의 스테이트 머신들(54와 56), 및 페이지 버퍼 컨트롤 로직(58)은 하드웨어, 또는 상기 하드웨어의 동작을 제어하기 위한 소프트웨어로 구현될 수 있다.
도 5b는 도 1에 도시된 컨트롤 로직의 다른 실시 예를 나타내는 블록도이다.
도 5b를 참조하면, 컨트롤 로직(50')은 스케쥴러(52), 스테이트 머신(53), 및 페이지 버퍼 컨트롤 로직(58)을 포함한다. 설명의 편의를 위해, 도 5b에서는 전압 발생기(30)와 페이지 버퍼 및 감지 증폭기 블록(70)이 함께 도시되어 있다. 컨트롤 로직(50')은 외부로부터 입력된 명령(CMD)에 따라 비휘발성 메모리 장치(10)의 데이터 액세스 동작을 제어할 수 있다.
스케쥴러(52)는 검출신호(DET)의 레벨에 따라 스테이트 머신(53)의 동작을 제어할 수 있다.
예컨대, 검출 신호(DET)가 제1레벨 또는 데이터 0일 때, 스케쥴러(52)는 제1레벨 또는 데이터 0을 갖는 검출 신호(DET)를 해석하고 해석 결과를 스테이트 머신(53)으로 출력한다. 스테이트 머신(53)은 상기 해석 결과에 따라 프로그램 루프마다 두 번의 프로그램 검증 동작을 수행하도록 또는 한 번의 리드 명령마다 두 번의 리드 동작을 수행하도록 전압 발생기(30)의 리드/검증 레벨 발생기(30-1)의 동작을 제어한다.
검출 신호(DET)가 제2레벨 또는 데이터 1일 때, 스케쥴러(52)는 제2레벨 또는 데이터 1을 갖는 검출 신호(DET)를 해석하고 해석 결과를 스테이트 머신(53)으로 출력한다. 스테이트 머신(53)은 상기 해석 결과에 따라 프로그램 루프마다 한 번의 프로그램 검증 동작을 수행하도록 또는 한 번의 리드 명령마다 한 번의 리드 동작을 수행하도록 전압 발생기(30)의 리드/검증 레벨 발생기(30-1)의 동작을 제어한다.
액세스 회로(28)는 컨트롤 회로(48)에 의해서 조절된 데이터 액세스 동작의 회수만큼 메모리 셀 어레이(20)의 다수의 메모리 셀들 각각을 액세스할 수 있다.
예컨대, 상기 데이터 액세스 동작이 프로그램 동작의 프로그램-검증 동작일 때, 액세스 회로(28)는 프로그램 루프마다 상기 다수의 메모리 셀들 각각에 프로그램된 데이터에 대해 컨트롤 회로(28)에 의하여 조절된 상기 회수만큼 상기 프로그램-검증 동작을 수행할 수 있다.
예컨대, 컨트롤 회로(48)는 CSL의 노이즈 레벨이 기준 레벨보다 높을 때 상기 다수의 메모리 셀들 각각에 대한 제1프로그램 루프마다 두 번의 프로그램-검증 동작들이 순차적으로 수행될 수 있도록 상기 회수를 조절한다.
또한, 컨트롤 회로(48)는 상기 노이즈 레벨이 상기 기준 레벨보다 낮을 때 상기 다수의 메모리 셀들 각각에 대한 제2프로그램 루프마다 한 번의 프로그램-검증 동작이 수행될 수 있도록 상기 회수를 조절한다.
상기 데이터 액세스 동작이 리드 동작일 때, 컨트롤 회로(48)는 상기 노이즈 레벨이 상기 기준 레벨보다 높을 때 상기 다수의 메모리 셀들 각각에 대해 두 번의 리드 동작들이 순차적으로 수행될 수 있도록 상기 회수를 조절하고, 상기 노이즈 레벨이 상기 기준 레벨보다 낮을 때 상기 다수의 메모리 셀들 각각에 대해 한 번의 리드 동작이 수행될 수 있도록 상기 회수를 조절한다.
액세스 회로(28)는 전압 발생기(30), 로우 디코더(40), 페이지 버퍼 및 감지 증폭기 블록(70), 컬럼 디코더(80), Y-게이팅 회로(90), 및 입출력 버퍼 및 래치 블록(95)을 포함한다.
전압 발생기(30)는, 제어 로직(50)의 제어에 따라, 프로그램 동작을 수행하기 위하여 필요한 프로그램 전압(Vpgm)을 포함하는 복수의 전압들, 리드 동작을 수행하기 위하여 필요한 리드 전압들(Vread과 Vrd)을 포함하는 복수의 전압들, 또는 이레이즈 동작을 수행하기 위하여 필요한 이레이즈 전압(Vera)을 포함하는 복수의 전압들을 발생하고, 각 동작을 수행하기 위하여 필요한 전압들을 로우 디코더(40)로 출력한다.
프로그램 동작 동안, 로우 디코더(40)는 로우 어드레스(XADD)에 응답하여 프로그램 전압(Vpgm)을 다수의 워드 라인들(WL1-WLn) 중에서 선택된 워드 라인(예컨대, WL3)으로 공급하고, 나머지 워드 라인들로 패스 전압을 공급한다. 상기 프로그램 동작으로서 ISPP(incremental step pulse program)가 사용될 수 있다. 워드 라인(WL3)에 접속된 비휘발성 메모리 셀(21)은 선택된 메모리 셀이라고 가정한다.
프로그램-검증 동작 동안, 로우 디코더(40)는 선택된 워드 라인(WL3)으로 프로그램-검증 전압(Vvfy)을 공급할 수 있다.
리드 동작 동안, 로우 디코더(40)는 로우 어드레스(XADD)에 응답하여 선택된 리드 전압(Vrd)을 다수의 워드 라인들(WL1-WLn) 중에서 선택된 워드 라인(WL3)으로 공급하고, 나머지 워드 라인들로 비선택된 리드 전압(Vread)을 공급한다.
컬럼 디코더(80)는 제어 로직(50)의 제어하에 컬럼 어드레스(YADD)를 디코딩하여 디코딩 신호들을 Y-게이팅 회로(90)로 출력한다.
Y-게이팅 회로(90)는 컬럼 디코더(80)로부터 출력된 디코딩 신호들에 응답하여 페이지 레지스터 및 감지 증폭기 블록(70)과 입출력 버퍼 및 래치 블록(95) 사이의 데이터(DATA)의 전송을 제어할 수 있다.
입출력 버퍼 및 래치 블록(95)은 외부로부터 입력된 데이터(DATA)를 Y-게이팅 회로(80)로 전송하거나 Y-게이팅 회로(90)로부터 출력된 데이터(DATA)를 다수의 입출력 패드들을 통하여 상기 외부로 전송할 수 있다.
도 6은 도 1에 도시된 메모리 셀 어레이에 포함된 다수의 비휘발성 메모리 셀들의 문턱 전압의 분포, 리드 동작 시의 전압들, 및 프로그램-검증 동작 시의 전압들을 나타낸다.
도 6을 참조하면, 프로그램 동작의 제1프로그램 루프마다 두 번의 프로그램-검증 동작들 각각을 수행하기 위하여 제1프로그램-검증 전압(Vvfy1', Vvfy2', 또는 Vvfy3')이 선택된 워드 라인으로 공급된 후 제2프로그램-검증 전압(Vvfy1, Vvfy2, 또는 Vvfy3)이 상기 선택된 워드 라인으로 공급된다.
또한, 상기 프로그램 동작의 제2프로그램 루프마다 한 번의 프로그램-검증 동작을 수행하기 위하여 제2프로그램-검증 전압(Vvfy1, Vvfy2, 또는 Vvfy3)이 선택된 워드 라인으로 공급된다.
실시 예에 따라, 즉 도 7b에 도시된 바와 같이 Vvfy1는 Vvfy1'보다 높고, Vvfy2는 Vvfy2'보다 높고, Vvfy3는 Vvfy3'보다 높게 설정될 수 있다. 다른 실시 예에 따라, 즉 도 7c에 도시된 바와 같이 Vvfy1와 Vvfy1'는 동일하게 설정되고, Vvfy2와 Vvfy2'는 동일하게 설정되고, Vvfy3와 Vvfy3'는 동일하게 설정될 수 있다.
또한, 리드 동작 동안, 두 번의 리드 동작들 각각을 수행하기 위하여 제1리드 전압(Vrd1', Vrd2', 또는 Vrd3')이 선택된 워드 라인으로 공급된 후 제2리드 전압(Vrd1, Vrd2, 또는 Vrd3)이 상기 선택된 워드 라인으로 공급된다.
또한, 상기 리드 동작 동안, 한 번의 리드 동작을 수행하기 위하여 제2리드 전압(Vrd1, Vrd2, 또는 Vrd3)이 선택된 워드 라인으로 공급된다.
실시 예에 따라 Vrd1는 Vrd'보다 높고, Vrd2는 Vrd2'보다 높고, Vd3는 Vrd3'보다 높게 설정될 수 있다. 다른 실시 예에 따라 Vrd1와 Vrd1'는 동일하게 설정되고, Vrd2와 Vrd2'는 동일하게 설정되고, Vrd3와 Vrd3'는 동일하게 설정될 수 있다.
도 7a부터 7c는 본 발명의 일 실시 예에 따라 공통 소스 라인의 노이즈 레벨과 기준 레벨의 비교 결과에 기초하여 프로그램-검증 동작의 회수를 조절하는 방법을 설명하기 위한 개념도이고, 도 9는 본 발명의 일 실시 예에 따라 공통 소스 라인의 노이즈 레벨과 기준 레벨의 비교 결과에 기초하여 프로그램-검증 동작의 회수를 조절하는 방법을 설명하기 위한 플로우차트이다.
도 1, 도 2, 도 3, 도 4, 도 5, 도 6, 도 7a~도 7c, 및 도 9를 참조하면, 비휘발성 메모리 장치(10)에 대하여 프로그램 동작이 수행된다(S10). 즉, 비휘발성 메모리 장치(10)는 외부, 예컨대 메모리 컨트롤러 또는 호스트로부터 출력된 시리얼 데이터 입력 명령(serial data input command), 라이트 어드레스들(addresses), 라이트 데이터, 및 프로그램 명령(program command)을 수신하고, 상기 라이트 어드레스들과 상기 프로그램 명령에 따라 상기 데이터를 메모리 셀 어레이(20)의 페이지에 프로그램한다.
프로그램 동작은 각각의 스테이트(E, P1, P2, 및 P3)에 대한 각각의 프로그램 루프(PL1~PL8)에서 프로그램 실행(program execution) 동작과 프로그램-검증 동작을 수행한다. 상기 프로그램 실행 동작 동안, 선택된 워드 라인으로 ISPP에 따른 프로그램 전압(또는 프로그램 펄스; U1~U8)이 공급되고, 상기 프로그램-검증 동작 동안 적어도 하나의 프로그램-검증 전압(Vvfy1', Vvfy1, Vvfy2', Vvfy2, Vvfy3', 또는 Vvfy3)이 공급된다.
상기 프로그램 동작 동안, CSL 레벨 검출 회로(60)는 CSL의 노이즈 레벨을 검출한다(S20).
CSL 레벨 검출 회로(60)는 검출된 노이즈 레벨(VCSL)과 기준 레벨(Vref)을 비교하고, 비교 결과에 따라 검출 신호(DET)를 출력한다(S30).
예컨대, 검출된 노이즈 레벨(VCSL)이 기준 레벨(Vref)보다 높을 때, CSL 레벨 검출 회로(60)는 제1레벨을 갖는 검출 신호(DET)를 출력한다. 따라서 컨트롤 로직 (50)의 스케쥴러(52)는 제1레벨을 갖는 검출 신호(DET)에 응답하여 다수의 스테이트 머신들(54와 56)을 인에이블시킨다.
따라서, 액세스 회로(28)는 프로그램 동작의 대상이 된 다수의 메모리 셀들 각각에 대한 제1프로그램 루프(PL1~PL5)마다 두 번의 프로그램-검증 동작들(F와 S)을 수행한다(S40).
즉, 스케쥴러(52)의 제어에 따라 다수의 스테이트 머신들(54와 56) 각각은 레벨 설정 코드를 출력한다. 스케쥴러(52)는 스테이트 머신(54)을 스테이트 머신 (56)보다 먼저 인에이블시킬 수 있다.
인에이블된 스테이트 머신(54)이 레벨 설정 코드를 출력하면, 리드/검증 레벨 발생기(30-1)는 첫 번째 프로그램-검증 동작(F) 동안 제1프로그램-검증 전압 (Vvfyi', i는 1, 2, 또는 3)을 워드 라인 전압(VWL)으로 출력한다.
제1프로그램-검증 전압(Vvfy1', Vvfy2', 또는 Vvfy3')은 CSL의 노이즈로 인하여 비휘발성 메모리 셀들에 대한 문턱 전압의 분포의 폭을 좁히는데 사용된다.
인에이블된 스테이트 머신(56)이 레벨 설정 코드를 출력하면, 리드/검증 레벨 발생기(30-1)는 두 번째 프로그램-검증 동작(S) 동안 제2프로그램-검증 전압 (Vvfyi≥Vvfyi', i는 1, 2, 또는 3)을 워드 라인 전압(VWL)으로 출력한다.
그러나, 검출된 노이즈 레벨(VCSL)이 기준 레벨(Vref)보다 낮을 때, CSL 레벨 검출 회로(60)는 제2레벨을 갖는 검출 신호(DET)를 출력한다. 따라서 컨트롤 로직 (50)의 스케쥴러(52)는 제2레벨을 갖는 검출 신호(DET)에 응답하여 스테이트 머신 (56)만을 인에이블시킨다.
따라서, 액세스 회로(28)는 상기 프로그램 동작의 대상이 된 상기 다수의 메모리 셀들 각각에 대한 제2프로그램 루프(PL6~PL8)마다 한 번의 프로그램-검증 동작(S)을 수행한다(S50).
즉, 인에이블된 스테이트 머신(56)이 레벨 설정 코드를 출력하면, 리드/검증 레벨 발생기(30-1)는 두 번째 프로그램-검증 동작(S) 동안 제2프로그램-검증 전압 (Vvfyi, i는 1, 2, 또는 3)을 워드 라인 전압(VWL)으로 출력한다.
각 제1프로그램 루프(PL1~PL5)마다 수행되는 두 번의 프로그램-검증 동작들(F와 S)은 제1루프 시간(LT1) 동안 순차적으로 수행되고, 각 제2프로그램 루프(PL6~PL8)마다 수행되는 한 번의 프로그램-검증 동작(S)은 제1루프 시간(LT1)보다 짧은 제2루프 시간(LT2) 동안 수행된다.
제1루프 시간(LT1)은 각 제1프로그램 루프(PL1~PL5)의 최대 검증-시간 (maximum verify time)이고, 제2루프 시간(LT2)은 각 제2프로그램 루프(PL6~PL8)의 최대 검증-시간이다. 따라서 컨트롤 회로(48)는 검출된 노이즈 레벨과 기준 레벨의 비교 결과에 따라 최대 검증-시간을 조절할 수 있다. 예컨대, LT1=2*LT2일 수 있다.
실시 예에 따라, 즉 도 7b에 도시된 바와 같이 두 번의 프로그램-검증 동작들(F와 S) 각각은 서로 다른 프로그램-검증 전압(Vvfy1'과 Vvfy1, Vvfy2'과 Vvfy2, 또는 Vvfy3'과 Vvfy3)을 이용하여 수행될 수 있다.
다른 실시 예에 따라, 즉 도 7c에 도시된 바와 같이 Vvfy1와 Vvfy1'는 동일하게 설정되고, Vvfy2와 Vvfy2'는 동일하게 설정되고, Vvfy3와 Vvfy3'는 동일하게 설정될 때, 두 번의 프로그램-검증 동작들(F와 S) 각각은 동일한 프로그램-검증 전압(Vvfy1'과 Vvfy1, Vvfy2'과 Vvfy2, 또는 Vvfy3'과 Vvfy3)을 이용하여 수행될 수 있다.
두 번의 프로그램-검증 동작들(F와 S) 각각이 수행되는 시간과 하나의 프로그램-검증 동작(S)이 수행되는 시간은 서로 동일하다.
상기 프로그램 동작의 대상이 된 상기 다수의 메모리 셀들은 페이지(page) 단위로 제공된다.
도 8a와 도 8b는 본 발명의 다른 실시 예에 따라 공통 소스 라인의 노이즈 레벨과 기준 레벨의 비교 결과에 기초하여 리드 동작의 회수를 조절하는 방법을 설명하기 위한 개념도이고, 도 10은 본 발명의 다른 실시 예에 따라 공통 소스 라인의 노이즈 레벨과 기준 레벨의 비교 결과에 기초하여 리드 동작의 회수를 조절하는 방법을 설명하기 위한 플로우차트이다.
도 1, 도 2, 도 3, 도 4, 도 5, 도 6, 도 8, 및 도 10을 참조하면, 비휘발성 메모리 장치(10)에 대하여 리드 동작이 수행된다(S110). 즉, 비휘발성 메모리 장치 (10)는 외부, 예컨대 메모리 컨트롤러 또는 호스트로부터 출력된 리드 명령(read comman)와 어드레스(address)를 수신하고, 상기 리드 명령에 따라 메모리 셀 어레이(20)의 페이지에 저장된 데이터를 리드한다.
비트 라인 또는 워드 라인을 프리차지하는 동안(Ta) 또는 상기 리드 동작 동안, CSL 레벨 검출 회로(60)는 CSL의 노이즈 레벨을 검출한다(S120).
CSL 레벨 검출 회로(60)는 검출된 노이즈 레벨(VCSL)과 기준 레벨(Vref)을 비교하고, 비교 결과에 따라 검출 신호(DET)를 출력한다(S130).
예컨대, 검출된 노이즈 레벨(VCSL)이 기준 레벨(Vref)보다 높을 때, CSL 레벨 검출 회로(60)는 제1레벨을 갖는 검출 신호(DET)를 출력한다. 따라서 컨트롤 로직 (50)의 스케쥴러(52)는 제1레벨을 갖는 검출 신호(DET)에 응답하여 다수의 스테이트 머신들(54와 56)을 인에이블시킨다.
따라서, 액세스 회로(28)는 리드 동작의 대상이 된 다수의 메모리 셀들 각각에 대해 두 번의 리드 동작들(F와 S)을 순차적으로 수행한다(도 8a와 S140). 두 번의 리드 동작들(F와 S)이라 함은 한 번의 리드 명령(CMD)에 따라 비휘발성 메모리 장치(10)가 두 번의 리드 동작들을 수행함을 의미한다.
즉, 스케쥴러(52)의 제어에 따라 다수의 스테이트 머신들(54와 56) 각각은 레벨 설정 코드를 출력한다. 스케쥴러(52)는 스테이트 머신(54)을 스테이트 머신 (56)보다 먼저 인에이블시킬 수 있다.
인에이블된 스테이트 머신(54)이 레벨 설정 코드를 출력하면, 리드/검증 레벨 발생기(30-1)는 첫 번째 리드 동작(F) 동안 제1리드 전압(Vrdi', i는 1, 2, 또는 3)을 워드 라인 전압(VWL)으로 출력한다.
인에이블된 스테이트 머신(56)이 레벨 설정 코드를 출력하면, 리드/검증 레벨 발생기(30-1)는 두 번째 리드 동작(S) 동안 제2리드 전압(Vrdi ≥ Vrdi', i는 1, 2, 또는 3)을 워드 라인 전압(VWL)으로 출력한다.
그러나, 검출된 노이즈 레벨(VCSL)이 기준 레벨(Vref)보다 낮을 때, CSL 레벨 검출 회로(60)는 제2레벨을 갖는 검출 신호(DET)를 출력한다. 따라서 컨트롤 로직 (50)의 스케쥴러(52)는 제2레벨을 갖는 검출 신호(DET)에 응답하여 스테이트 머신 (56)만을 인에이블시킨다.
따라서, 상기 액세스 회로는 상기 리드 동작의 대상이 된 상기 다수의 메모리 셀들 각각에 대해 한 번의 리드 동작(S)을 수행한다(도 8b와 S150).
즉, 인에이블된 스테이트 머신(56)이 레벨 설정 코드를 출력하면, 리드/검증 레벨 발생기(30-1)는 한 번의 리드 동작(S) 동안 제2리드 전압(Vrd1, Vrd2, 또는 Vrd3)을 워드 라인 전압(VWL)으로 출력한다.
검출된 노이즈 레벨(VCSL)이 기준 레벨(Vref)보다 높을 때 두 번의 리드 동작들(F와 S)은 제1루프 시간(T1) 동안 순차적으로 수행되고(도 8a), 검출된 노이즈 레벨(VCSL)이 기준 레벨(Vref)보다 낮을 때 한 번의 리드 동작(S)은 제1루프(T1) 시간보다 짧은 제2루프 시간(T2) 동안 수행된다(도 8b).
제1루프 시간(LT1)은 각 리드 동작의 최대 리드-시간이고, 제2루프 시간(LT2)은 각 리드 동작의 최대 리드-시간이다. 따라서 컨트롤 회로(48)는 검출된 노이즈 레벨과 기준 레벨의 비교 결과에 따라 최대 리드-시간을 조절할 수 있다. 예컨대, T1=2*T2일수 있다.
실시 예에 따라, 두 번의 리드 동작들(F와 S) 각각은 서로 다른 리드 전압 (Vrd1'과 Vrd1, Vrd2'과 Vrd2, 또는 Vrd3'과 Vrd3)을 이용하여 수행될 수 있다.
다른 실시 예에 따라 Vrd1와 Vrd1'는 동일하게 설정되고, Vrd2와 Vrd2'는 동일하게 설정되고, Vrd3와 Vrd3'는 동일하게 설정될 때, 두 번의 리드 동작들(F와 S) 각각은 동일한 리드 전압(Vrd1'과 Vrd1, Vrd2'과 Vrd2, 또는 Vrd3'과 Vrd3)을 이용하여 수행될 수 있다.
두 번의 리드 동작들(F와 S) 각각이 수행되는 시간과 하나의 리드 동작(S)이 수행되는 시간은 서로 동일하다.
상기 리드 동작의 대상이 된 상기 다수의 메모리 셀들은 페이지(page) 단위로 제공된다.
상술한 바와 같이, 비휘발성 메모리 장치(10)는 CSL의 노이즈로 인한 오동작을 줄이기 위하여 CSL의 노이즈가 기준 값보다 높을 때 프로그램 루프마다 프로그램-검증 동작을 여러 번 수행하나, 상기 노이즈가 상기 기준값보다 낮아진 후부터는 프로그램 루프마다 한 번의 프로그램-검증 동작을 수행할 수 있다. 따라사 불필요한 프로그램-검증 동작의 회수를 감소시킬 수 있다.
도 11은 도 1에 도시된 비휘발성 메모리 장치를 포함하는 전자 장치의 일 실시 예를 나타낸다. 도 11을 참조하면, 전자 장치(100)는 이동 전화기(cellular phone), 스마트 폰(smart phone), PDA(personal digital assistant), 또는 무선 인터넷 장치로 구현될 수 있다.
전자 장치(100)는 비휘발성 메모리 장치(10)와 비휘발성 메모리 장치(10)의 동작을 제어할 수 있는 메모리 컨트롤러(150)를 포함한다.
메모리 컨트롤러(150)는 프로세서(110)의 제어에 따라 비휘발성 메모리 장치 (10)의 데이터 액세스 동작, 예컨대 프로그램(program) 동작, 이레이즈(erase) 동작, 또는 리드(read) 동작을 제어할 수 있다.
비휘발성 메모리 장치(10)에 프로그램된 데이터는 프로세서(110)와 메모리 컨트롤러(150)의 제어에 따라 디스플레이(120)를 통하여 디스플레이될 수 있다.
무선 송수신기(130)는 안테나(ANT)를 통하여 무선 신호를 주거나 받을 수 있다. 예컨대, 무선 송수신기(130)는 안테나(ANT)를 통하여 수신된 무선 신호를 프로세서(110)에서 처리될 수 있는 신호로 변경할 수 있다.
따라서, 프로세서(110)는 무선 송수신기(130)로부터 출력된 신호를 처리하고 처리된 신호를 메모리 컨트롤러(150) 또는 디스플레이(120)로 전송할 수 있다. 메모리 컨트롤러(150)는 프로세서(110)에 의하여 처리된 신호를 비휘발성 메모리 장치(10)에 저장할 수 있다.
또한, 무선 송수신기(130)는 프로세서(110)로부터 출력된 신호를 무선 신호로 변경하고 변경된 무선 신호를 안테나(ANT)를 통하여 외부 장치로 출력할 수 있다.
입력 장치(140)는 프로세서(110)의 동작을 제어하기 위한 제어 신호 또는 프로세서(110)에 의하여 처리될 데이터를 입력할 수 있는 장치로서, 터치 패드(touch pad)와 컴퓨터 마우스(computer mouse)와 같은 포인팅 장치(pointing device), 키패드(keypad), 또는 키보드로 구현될 수 있다.
프로세서(110)는 메모리 컨트롤러(150)로부터 출력된 데이터, 무선 송수신기 (130)로부터 출력된 데이터, 또는 입력 장치(140)로부터 출력된 데이터가 디스플레이(120)를 통하여 디스플레이될 수 있도록 디스플레이(120)의 동작을 제어할 수 있다.
실시 예에 따라 비휘발성 메모리 장치(10)의 동작을 제어할 수 있는 메모리 컨트롤러(150)는 프로세서(110)의 일부로서 구현될 수 있고 또한 프로세서(110)와 별도의 칩으로 구현될 수 있다.
도 12는 도 1에 도시된 비휘발성 메모리 장치를 포함하는 전자 장치의 다른 실시 예를 나타낸다. 도 12에 도시된 전자 장치(200)는 PC(personal computer), 태블릿(tablet) PC, 넷-북(net-book), e-리더(e-reader), PDA(personal digital assistant), PMP(portable multimedia player), MP3 플레이어, 또는 MP4 플레이어f로 구현될 수 있다.
전자 장치(200)는 비휘발성 메모리 장치(10)와, 비휘발성 메모리 장치(10)의 데이터 처리 동작을 제어할 수 있는 메모리 컨트롤러(240)를 포함한다.
프로세서(210)는 입력 장치(220)를 통하여 입력된 데이터에 따라 비휘발성 메모리 장치(10)에 저장된 데이터를 디스플레이(230)를 통하여 디스플레이할 수 있다. 예컨대, 입력 장치(220)는 터치 패드 또는 컴퓨터 마우스와 같은 포인팅 장치, 키패드, 또는 키보드로 구현될 수 있다.
프로세서(210)는 전자 장치(200)의 전반적인 동작을 제어할 수 있고 메모리 컨트롤러(240)의 동작을 제어할 수 있다.
실시 예에 따라 비휘발성 메모리 장치(10)의 동작을 제어할 수 있는 메모리 컨트롤러(240)는 프로세서(210)의 일부로서 구현될 수 있고 또한 프로세서(210)와 별도의 칩으로 구현될 수 있다.
도 13은 도 1에 도시된 비휘발성 메모리 장치를 포함하는 전자 장치의 또 다른 실시 예를 나타낸다. 도 13에 도시된 전자 장치(300)는 메모리 카드(memory card) 또는 스마트 카드(smart card)로 구현될 수 있다. 전자 장치(300)는 비휘발성 메모리 장치(10), 메모리 컨트롤러(310), 및 카드 인터페이스(320)를 포함한다.
메모리 컨트롤러(310)는 메모리 장치(10)와 카드 인터페이스(320) 사이에서 데이터의 교환을 제어할 수 있다.
실시 예에 따라, 카드 인터페이스(320)는 SD(secure digital) 카드 인터페이스 또는 MMC(multi-media card) 인터페이스일 수 있으나 이에 한정되는 것은 아니다.
카드 인터페이스(320)는 호스트(HOST)의 프로토콜에 따라 호스트(HOST)와 메모리 컨트롤러(310) 사이에서 데이터 교환을 인터페이스할 수 있다.
실시 예에 따라 카드 인터페이스(320)는 USB(Universal Serial Bus) 프로토콜, IC(InterChip)-USB 프로토콜을 지원할 수 있다. 여기서, 카드 인터페이스라 함은 호스트(HOST)가 사용하는 프로토콜을 지원할 수 있는 하드웨어, 상기 하드웨어에 탑재된 소프트웨어, 또는 신호 전송 방식을 의미할 수 있다.
전자 장치(300)가 PC, 태블릿 PC, 디지털 카메라, 디지털 오디오 플레이어, 이동 전화기, 콘솔 비디오 게임 하드웨어, 또는 디지털 셋-탑 박스와 같은 호스트 (HOST)와 접속될 때, 호스트(HOST)는 카드 인터페이스(320)와 메모리 컨트롤러 (310)를 통하여 비휘발성 메모리 장치(10)와 데이터 통신을 수행할 수 있다.
도 14는 도 1에 도시된 비휘발성 메모리 장치를 포함하는 전자 장치의 또 다른 실시 예를 나타낸다. 도 14에 도시된 전자 장치(400)는 이미지 처리 장치, 예컨대 디지털 카메라 또는 디지털 카메라가 부착된 이동 전화기로 구현될 수 있다.
전자 장치(400)는 비휘발성 메모리 장치(10)와 비휘발성 메모리 장치(10)의 데이터 처리 동작, 예컨대 프로그램 동작, 이레이즈 동작, 또는 리드 동작을 제어할 수 있는 메모리 컨트롤러(440)를 포함한다.
메모리 시스템(400)의 이미지 센서(420)는 광학 이미지를 디지털 신호들로 변환하고, 변환된 디지털 신호들은 프로세서(410) 또는 메모리 컨트롤러(440)로 전송된다. 프로세서(410)의 제어에 따라, 상기 변환된 디지털 신호들은 디스플레이 (430)를 통하여 디스플레이되거나 또는 메모리 컨트롤러(440)를 통하여 비휘발성 메모리 장치(10)에 저장될 수 있다.
또한, 비휘발성 메모리 장치(10)에 저장된 데이터는 프로세서(410) 또는 메모리 컨트롤러(440)의 제어에 따라 디스플레이(430)를 통하여 디스플레이된다.
실시 예에 따라 비휘발성 메모리 장치(10)의 동작을 제어할 수 있는 메모리 컨트롤러(440)는 프로세서(410)의 일부로서 구현될 수 있고 또한 프로세서(410)와 별개의 칩으로 구현될 수 있다.
도 15는 도 1에 도시된 비휘발성 메모리 장치를 포함하는 전자 장치의 또 다른 실시 예를 나타낸다.
도 15를 참조하면, 전자 장치(500)는 비휘발성 메모리 장치(10), 및 비휘발성 메모리 장치(10)의 동작을 제어할 수 있는 CPU(central processing unit; 510)를 포함한다.
전자 장치(500)는 CPU(510)의 동작 메모리(operation memory)로서 사용될 수 있는 메모리 장치(550)를 포함한다. 메모리 장치(550)는 ROM(read only memory)과 같은 비휘발성 메모리로 구현될 수 있고 SRAM(Static random access memory)과 같은 휘발성 메모리로 구현될 수 있다.
전자 장치(500)에 접속된 호스트(HOST)는 메모리 인터페이스(520)와 호스트 인터페이스(540)를 통하여 비휘발성 메모리 장치(10)와 데이터 통신을 수행할 수 있다.
CPU(510)의 제어에 따라 에러 정정 코드(error correction code(ECC)) 블록 (530)은 메모리 인터페이스(520)를 통하여 비휘발성 메모리 장치(10)로부터 출력된 데이터에 포함된 에러 비트를 검출하고, 상기 에러 비트를 정정하고, 에러 정정된 데이터를 호스트 인터페이스(540)를 통하여 호스트(HOST)로 전송할 수 있다.
CPU(510)는 버스(501)를 통하여 메모리 인터페이스(520), ECC 블럭(530), 호스트 인터페이스(540), 및 메모리 장치(550) 사이에서 데이터 통신을 제어할 수 있다.
전자 장치(500)는 플래시 메모리 드라이브, USB 메모리 드라이브, IC-USB 메모리 드라이브, 또는 메모리 스틱(memory stick)으로 구현될 수 있다.
도 16은 도 1에 도시된 비휘발성 메모리 장치를 포함하는 전자 장치의 또 다른 실시 예를 나타낸다.
도 16을 참조하면, 전자 장치(600)는 SSD(solid state drive)와 같은 처리 장치로 구현될 수 있다. 전자 장치(600)는 다수의 메모리 장치들(10)과 다수의 메모리 장치들(10) 각각의 데이터 처리 동작을 제어할 수 있는 메모리 컨트롤러(610)를 포함할 수 있다. 실시 예에 따라 전자 장치(600)는 메모리 모듈로 구현될 수 있다.
도 17은 도 16에 도시된 전자 장치를 포함하는 데이터 처리 장치의 실시 예를 나타낸다. 도 16과 도 17을 참조하면, RAID(redundant array of independent disks) 시스템으로 구현될 수 있는 데이터 처리 장치(700)는 RAID 컨트롤러(710)와 다수의 전자 장치들(600-1~600-n; n는 자연수)을 포함할 수 있다.
다수의 전자 장치들(600-1~600-n) 각각은 도 16에 도시된 전자 장치(600)일 수 있다. 다수의 전자 장치들(600-1~600-n)은 RAID 어레이를 구성할 수 있다. 데이터 처리 장치(700)는 PC(personal computer) 또는 SSD로 구현될 수 있다.
프로그램 동작 동안, RAID 컨트롤러(710)는 호스트(HOST)로부터 출력된 프로그램 명령에 따라 호스트(HOST)로부터 출력된 프로그램 데이터를 RAID 레벨에 따라 다수의 전자 장치들(600-1~600-n) 중에서 적어도 어느 하나의 전자 장치로 출력할 수 있다.
리드 동작 동안, RAID 컨트롤러(710)는 호스트(HOST)로부터 출력된 리드 명령에 따라 다수의 전자 장치들(600-1~600-n) 중에서 적어도 어느 하나의 전자 장치로부터 읽혀진 데이터를 호스트(HOST)로 전송할 수 있다.
본 발명은 도면에 도시된 일 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
10: 비휘발성 메모리 장치
20: 메모리 셀 어레이
28: 액세스 회로
30: 전압 발생기
40: 로우 디코더
50: 컨트롤 로직
60: CSL 레벨 검출 회로
70: 페이지 버퍼 및 감지 증폭기 블록
80: 컬럼 디코더
90: Y-게이팅 회로
95: 입출력 버퍼 및 래치 블록

Claims (27)

  1. 프로그램 동작을 수행하기 위하여 라이트 어드레스, 라이트 데이터, 및 프로그램 명령을 수신하는 (a) 단계;
    상기 프로그램 명령을 수행하는 (b) 단계;
    상기 라이트 데이터에 대한 상기 프로그램 동작 동안 공통 소스 라인의 노이즈 레벨을 검출하는 (c) 단계; 및
    검출된 노이즈 레벨과 기준 레벨의 비교 결과에 따라, 다수의 메모리 셀들 각각에 대한 프로그램 루프의 프로그램-검증 동작의 회수를 조절하고, 조절된 상기 회수만큼 상기 프로그램-검증 동작을 수행하는 (d) 단계를 포함하는 비휘발성 메모리 장치의 동작 방법.
  2. 제1항에 있어서, 상기 (d) 단계는,
    상기 노이즈 레벨이 상기 기준 레벨보다 높을 때 상기 다수의 메모리 셀들 각각에 대한 제1프로그램 루프마다 두 번의 프로그램-검증 동작들을 수행하고,
    상기 노이즈 레벨이 상기 기준 레벨보다 낮을 때 상기 다수의 메모리 셀들 각각에 대한 제2프로그램 루프마다 한 번의 프로그램-검증 동작을 수행하는 비휘발성 메모리 장치의 동작 방법.
  3. 제2항에 있어서,
    상기 두 번의 프로그램-검증 동작들은 제1루프 시간 동안 순차적으로 수행되고,
    상기 한 번의 프로그램-검증 동작은 상기 제1루프 시간보다 짧은 제2루프 시간 동안 수행되는 비휘발성 메모리 장치의 동작 방법.
  4. 제2항에 있어서,
    상기 두 번의 프로그램-검증 동작들 각각은 서로 다른 프로그램-검증 전압을 이용하여 수행되는 비휘발성 메모리 장치의 동작 방법.
  5. 제2항에 있어서,
    상기 두 번의 프로그램-검증 동작들 각각은 동일한 프로그램-검증 전압을 이용하여 수행되는 비휘발성 메모리 장치의 동작 방법.
  6. 제2항에 있어서,
    상기 두 번의 프로그램-검증 동작들 각각이 수행되는 시간과 상기 한번의 프로그램-검증 동작이 수행되는 시간은 서로 동일한 비휘발성 메모리 장치의 동작 방법.
  7. 비트 라인과 공통 소스 라인 사이에 직렬로 접속된 다수의 메모리 셀들을 포함하는 메모리 셀 어레이;
    상기 공통 소스 라인의 노이즈 레벨을 검출하고, 검출된 노이즈 레벨과 기준 레벨의 비교 결과에 따라, 상기 다수의 메모리 셀들 각각에 대해 데이터 액세스 동작의 회수를 조절하기 위한 컨트롤 회로; 및
    상기 컨트롤 회로에 의해 조절된 데이터 액세스 동작의 회수만큼, 상기 다수의 메모리 셀들 각각을 액세스하기 위한 액세스 회로를 포함하는 비휘발성 메모리 장치.
  8. 제7항에 있어서,
    상기 데이터 액세스 동작이 프로그램 동작의 프로그램-검증 동작일 때,
    상기 액세스 회로는, 프로그램 루프마다, 상기 다수의 메모리 셀들 각각에 프로그램된 데이터에 대해 상기 컨트롤 회로에 의하여 조절된 상기 회수만큼 상기 프로그램-검증 동작을 수행하는 비휘발성 메모리 장치.
  9. 제7항에 있어서,
    상기 데이터 액세스 동작이 리드 동작일 때,
    상기 컨트롤 회로는,
    상기 노이즈 레벨이 상기 기준 레벨보다 높을 때 상기 다수의 메모리 셀들 각각에 대해 두 번의 리드 동작들이 순차적으로 수행될 수 있도록 상기 회수를 조절하고,
    상기 노이즈 레벨이 상기 기준 레벨보다 낮을 때 상기 다수의 메모리 셀들 각각에 대해 한 번의 리드 동작이 수행될 수 있도록 상기 회수를 조절하는 비휘발성 메모리 장치.
  10. 비휘발성 메모리 장치; 및
    상기 메모리 장치의 동작을 제어하기 위한 메모리 컨트롤러를 포함하며,
    상기 비휘발성 메모리 장치는,
    비트 라인과 공통 소스 라인 사이에 직렬로 접속된 다수의 메모리 셀들을 포함하는 메모리 셀 어레이;
    상기 공통 소스 라인의 노이즈 레벨을 검출하고, 검출된 노이즈 레벨과 기준 레벨의 비교 결과에 따라, 상기 다수의 메모리 셀들 각각에 대해 데이터 액세스 동작의 회수를 조절하기 위한 컨트롤 회로; 및
    상기 컨트롤 회로에 의해 조절된 데이터 액세스 동작의 회수만큼, 상기 다수의 메모리 셀들 각각을 액세스하기 위한 액세스 회로를 포함하는 전자 장치.
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