CN108597553B - 非易失性存储器件、其操作方法以及具有其的电子设备 - Google Patents

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Abstract

在一个实施例中，一种方法包括：接收操作命令；检测公共源极线的噪声电平；以及基于检测的噪声电平调整响应于操作命令对存储单元执行操作的次数。

Description

非易失性存储器件、其操作方法以及具有其的电子设备
本申请是申请日为2011年11月24日、申请号为201110377994.5、发明名称为“非易失性存储器件、其操作方法以及具有其的电子设备”的发明专利申请的分案申请。
优先权信息
本申请要求于2010年11月24日提交的韩国申请第10-2010-0117562号的优先权，其内容通过全文引用合并于此。
技术领域
本发明构思实施例涉及非易失性存储器件，更具体地，涉及可以根据公共源极线的噪声电平调整读取操作或编程验证操作的频率的非易失性存储器件、操作该非易失性存储器件的方法以及具有该非易失性存储器件的电子设备。
背景技术
半导体存储器件分成易失性存储器件和非易失性存储器件。易失性存储器件包括动态随机存取存储器(DRAM)和静态随机存取存储器(SRAM)，非易失性存储器件包括快闪存储器、电可擦除可编程只读存储器(EEPROM)和电阻式存储器。
快闪存储器包括用于存储数据的存储单元阵列。存储单元阵列包括多个存储块，多个存储块中的每一个包括多个页。多个页中的每一个包括多个存储单元。
根据阈值电压的分布，多个存储单元分别被分成导通单元(on-cell)和关断单元(off-cell)。导通单元是被擦除的单元，关断单元是被编程的单元。
快闪存储器在存储块的基础上执行擦除操作，并在页的基础上执行编程操作或读取操作。
快闪存储器包括单元串(cell string)结构。单元串包括串联连接在串选择晶体管与地选择晶体管之间的多个晶体管，串选择晶体管连接到串选择线(SSL)，地选择晶体管连接到地选择线(GSL)。串选择晶体管连接到位线，并且地选择晶体管连接到公共源极线(CSL)。
多个存储单元中的每一个可以具体实现为用于存储1比特的单电平单元(singlelevel cell，SLC)或用于存储多个比特的多电平单元(multi-level cell，MLC)。根据阈值电压，MLC具有擦除状态和多个编程状态。
重要的一点是，MLC通过缩窄编程状态的阈值电压分布范围来确保多个编程状态中的每个编程状态的裕量(margin)。CSL的噪声导致多个编程状态中每一个的分布范围扩展。CSL的噪声是指在读取操作或编程验证操作期间因导通单元中流动的电流所致的CSL电压增大。在字线电压相同或位线电压相同的情况下，当地选择晶体管源节点的电压电平因CSL的噪声而增大时，在导通单元中流动的电流减小。这会导致导通单元的阈值电压增大，从而使导通单元可能被确定为关断单元，进而导致在读取操作或编程验证操作期间发生错误。
发明内容
本发明涉及操作非易失性存储器件的方法。
在一个实施例中，所述方法包括：接收操作命令；检测公共源极线的噪声电平；以及基于检测的噪声电平调整响应于操作命令对存储单元执行操作的次数。
例如，如果所述操作命令是编程命令，则所述调整步骤可以基于检测的噪声电平调整对存储单元执行编程验证操作的次数。在一个实施例中，如果检测的噪声电平超过了阈值噪声电平并且操作命令是编程命令，则该调整包括执行第一操作，即，对存储单元执行第一数量的编程验证操作。这里，该第一数量大于1。该实施例还包括，如果检测的噪声电平未超过阈值噪声电平并且操作命令是编程命令，则执行第二操作，即对存储单元执行第二数量的编程验证操作。这里，第二数量小于第一数量。
再例如，如果操作命令是读取命令，则调整步骤基于检测的噪声电平调整对存储单元执行读取操作的次数。在一个实施例中，如果检测的噪声电平超过阈值噪声电平并且操作命令是读取命令，则该调整包括执行第一操作，即对存储单元执行第一数量的读取操作。这里，该第一数量大于1。该实施例还包括，如果检测的噪声电平未超过阈值噪声电平并且操作命令是读取命令，则执行第二操作，即对存储单元执行第二数量的读取操作。这里，第二数量小于第一数量。
所述方法的另一个实施例包括：检测公共源极线的噪声电平；以及基于检测的噪声电平调整在编程周期(programming loop)期间对存储单元的编程验证操作的频率。
所述方法的另一个实施例包括：检测公共源极线的噪声电平；以及基于检测的噪声电平，调整响应于读取命令对存储单元执行的读取操作的频率。
本发明还涉及非易失性存储器件。
在一个实施例中，所述器件包括：存储单元阵列，其包括串联连接在位线和公共源极线之间的多个存储单元；检测电路，被配置成检测公共源极线的噪声电平；以及控制电路，被配置成基于检测的噪声电平，调整响应于操作命令对存储单元执行操作的次数。
实施例还致力于提供包括根据本发明的存储器件或读取方法的实施例的电子设备、存储卡、数据存储设备等等以及与之关联的操作方法。
附图说明
从以下结合附图对实施例的描述，本总的发明构思的这些和/或其他方面及优点将变得清楚和更加容易理解。附图中，
图1示出了根据本发明的示例实施例的非易失性存储器件的框图；
图2示出了图1中图示的存储单元阵列的示例实施例；
图3示出了图1中图示的存储单元阵列的另一个示例实施例；
图4是示出图1中图示的公共源极线电平检测电路的示例实施例的框图；
图5A是示出图1中图示的控制逻辑的示例实施例的框图；
图5B是示出图1中图示的控制逻辑的另一个示例实施例的框图；
图6示出了在图1的存储单元阵列中包括的多个非易失性存储单元的阈值电压、在读取操作期间的电压以及在编程验证操作期间的电压的分布。
图7A-7C是用于解释根据本发明的示例实施例的、基于公共源极线的噪声电平与参考电平的比较结果调整编程验证操作的频率的方法的概念图；
图8A和图8B是用于解释根据本发明的另一个示例实施例的、基于公共源极线的噪声电平与参考电平的比较结果调整读取操作的频率的方法的概念图；
图9是用于解释根据本发明的示例实施例的、基于公共源极线的噪声电平与参考电平的比较结果调整编程验证操作的频率的方法的流程图；
图10是用于解释根据本发明的另一个示例实施例的、基于公共源极线的噪声电平与参考电平的比较结果调整读取操作的频率的方法的流程图；
图11示出了包括图1中图示的非易失性存储器件的电子设备的示例实施例；
图12示出了包括图1中图示的非易失性存储器件的电子设备的另一个示例实施例；
图13示出了包括图1中图示的非易失性存储器件的电子设备的另一个示例实施例；
图14示出了包括图1中图示的非易失性存储器件的电子设备的另一个示例实施例；
图15示出了包括图1中图示的非易失性存储器件的电子设备的另一个示例实施例；
图16示出了包括图1中图示的非易失性存储器件的电子设备的另一个示例实施例；以及
图17示出了包括图16中图示的电子设备的数据处理设备的示例实施例。
具体实施方式
现在将详细描述本发明总体构思的实施例，在附图中图示了本总的发明构思的实施例的例子，附图中相同的附图标记始终指代相同的元件。下面参考附图描述实施例，以便解释本发明总体构思。
将会理解，当一个元件被称为“连接”或“耦接”到另一元件时，它可以直接连接或耦接到另一元件，或者也可以存在居间的元件。相反，当一个元件被称为“直接连接”或“直接耦接”到另一元件时，不存在居间的元件。此处使用的术语“和/或”包括相关列出项目中的任何一个以及其中的一个或多个的所有组合，并且术语“和/或”可以缩写为“/”。
将会理解，尽管此处可能使用词语第一、第二等等来描述不同的元件，但这些元件不受这些词语的限制。这些词语仅仅用于将一个元件与另一个元件区分开来。例如，第一信号可以被称为第二信号，类似地，第二信号也可以被称为第一信号，这样做不会偏离本公开的教导。
此处使用的术语仅仅是为了描述特定实施例，并非意图限制发明。此处使用的单数形式“一”、“该”意图也包括复数形式，除非上下文明确给出相反指示。还将理解，当在本说明书中使用术语“包括”和/或“包含”时，表明存在所描述的特征、区域、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其他特征、区域、整体、步骤、操作、元件、组件和/或它们的组合。
除非另外定义，否则此处使用的所有术语(包括技术术语和科学术语)所具有的含义与本发明所属领域普通技术人员通常理解的含义相同。还将理解，诸如通常使用的词典中定义的那些术语应该被解释为所具有的含义与它们在相关领域和/或本申请的上下文中的含义一致，而不应理想化地或过分形式化地对其进行解释，除非此处明确地如此定义。
图1示出了根据本发明的示例实施例的非易失性存储器件的框图，图2示出了图1中图示的存储单元阵列的示例实施例，并且图3示出了图1中图示的存储单元阵列的另一个示例实施例。
参照图1和图2，非易失性存储器件10包括：用于存储数据的存储单元阵列20；访问电路28，用于对存储单元阵列20执行数据访问操作(例如，编程操作、读取操作或擦除操作)；以及控制电路48，用于控制访问电路28的数据访问操作。
如图所示，访问电路28包括电压生成器30、行译码器40、页缓冲器和感测放大器(S/A)电路块70、列译码器80、Y选通电路(Y-gating circuit)90和输入/输出(I/O)缓冲和锁存电路块95。控制电路48包括控制逻辑50和公共源极线(CSL)电平检测电路60。下面将更具体地描述访问电路28和控制电路48的上述元件。
存储单元阵列20包括多个单元串20-1、20-2、..、20-m，其中m是自然数。多个单元串20-1、20-2、..、20-m中的每一个包括串联连接的多个非易失性存储单元。
如图2中所示，每个单元串20-1、20-2、..、20-m可以排列(或具体实现)在二维上的同一(two-dimensionally identical)平面或层上。
图2图示了二维排列的存储单元阵列20、连接到公共源极线(CSL)的CSL电平检测电路60以及页缓冲器和感测放大器块70。
单元串20-1包括串联连接在第一选择晶体管(或串选择晶体管)ST1与第二选择晶体管(或地选择晶体管)ST2之间的多个非易失性存储单元。第一串选择晶体管ST1连接到位线BL1，第二串选择晶体管ST2连接到CSL。其他单元串20-2到20-m中的每一个均具有与第一单元串20-1相同的结构，为简洁起见不再重复对它们的描述。每一个存储单元21均具有连接到字线WL的可编程/可擦除晶体管的控制栅极。第一选择晶体管ST1和第二选择晶体管ST2的栅极分别连接到选择线SSL和GSL。
包括在每个单元串20-1到20-m中的多个非易失性存储单元21中的每一个可以具体实现为可以存储一比特或更多比特的快闪电可擦可编程只读存储器(EEPROM)。
根据示例实施例，多个非易失性存储单元中的每一个可以具体实现为NAND(与非)快闪存储器，例如可以存储一比特的单电平单元(SLC)或可以存储多比特的多电平单元(MLC)。因此，单元串20-1到20-m中的每一个可以称为NAND单元串。
CSL电平检测电路60检测CSL的噪声电平，将检测的噪声电平与参考电平进行比较，并根据比较结果生成检测信号DET。
噪声电平基于连接到多个存储单元之一的公共源极线CSL的寄生电阻确定。
页寄存器和感测放大器块70包括多个页缓冲器71-1到71-m。多个页缓冲器71-1到71-m中的每一个连接到多条位线BL1到BLm中相应的一条位线。
多个页缓冲器71-1到71-m中的每一个根据控制逻辑50的控制、在编程操作期间用作驱动器，用于在存储单元阵列20中编程数据。此外，多个页缓冲器71-1到71-m中的每一个还可以根据控制逻辑50的控制在读取操作或验证操作期间用作感测放大器，该感测放大器可以感测放大多条位线BL1到BLm中相应的一条位线的电压电平。
验证操作包括编程验证操作和擦除验证操作。
例如，在编程操作期间，如果CSL的噪声电平高于参考电平，则多个页缓冲器71-1到71-m中的每一个根据控制逻辑50的控制在每个编程周期(loop)执行两次编程验证操作，并且如果噪声电平低于参考电平，则在每个编程周期仅执行一次编程验证操作。
此外，在读取操作期间，如果CSL的噪声电平高于参考电平，则多个页缓冲器71-1到71-m中的每一个可以根据控制逻辑50的控制执行两次读取操作，并且如果CSL噪声电平低于参考电平，则根据控制逻辑50的控制可以仅执行一次读取操作。
因此，控制电路48跟踪CSL的噪声电平，并根据跟踪结果调整编程验证操作或读取操作的数量，并且访问电路28可以将编程验证操作或读取操作执行与经控制电路48调整后的数量相同的次数。因此，非易失性存储器件10可以具有较好的性能，因为它不必执行不必要的编程验证操作或读取操作。
图3图示了存储单元阵列20的替换实施例。如图3中所示，每个单元串20'-1、20'-2、..、20'-k(其中k是自然数)可以排列在三维上的每个不同的平面上。
如图3中所示，第一单元串20'-1可以排列在第一层21-1上，第二单元串20'-2可以排列在不同于第一层21-1的第二层21-2上，并且第k串20'-k可以以三维方式排列在不同于第二层21-2的层21-k上。
多个层21-1到21-k可以通过晶片(wafer)堆叠、芯片堆叠或单元堆叠来形成。多个层21-1到21-k中的每一个包括多个单元串。
具体实现在第一层21-1上的第一单元串20'-1包括串联连接在多个选择晶体管ST11和ST21之间的多个非易失性存储单元，例如NAND快闪存储单元。
具体实现在第二层21-2上的第二单元串20'-2包括串联连接在多个选择晶体管ST12和ST22之间的多个非易失性存储单元，例如NAND快闪存储单元。
具体实现在第k层21-k上的第k单元串20'-k包括串联连接在多个选择晶体管ST1k和ST2k之间的多个非易失性存储单元，例如NAND快闪存储单元。
这一结构可以关于每条位线BLl到BLm重复，其中重复的结构共用相同的字线WL、选择线SSL、GSL等等。
在本实施例中，行译码器40’替换图1的行译码器40。下面将更详细地描述行译码器40。
行译码器40’可以向每个串选择线SSL1到SSLk，所述每个串选择线SSL1到SSLk连接到具体实现在21-1到21-k的每层上的每个第一选择晶体管ST11到ST1k的每个栅极，提供每个选择信号，例如在读取操作期间提供读取电压Vread，在编程操作期间提供电源电压Vcc，或在擦除操作期间提供0V。因此，每个第一选择晶体管ST11、ST12、…、ST1k可以被选择性地导通或关断。
行译码器40’可以向每个地选择线GSL1、GSL2、..、GSLk，所述每个地选择线GSL1、GSL2、..、GSLk连接到具体实现在21-1到21-k的每层上的每个第二选择晶体管ST21、ST22、..、ST2k的每个栅极，提供每个选择信号，例如在读取操作期间提供读取电压Vread，在编程操作期间提供0V，或在擦除操作期间提供0V。因此，每个第二选择晶体管ST21、ST22、..、ST2k可以被选择性地导通或关断。
如图3中所示，每个单元串20'-1、20'-2、..、20'-k可以共用多个字线WL1到WLn、CSL以及位线BL1。也就是说，具体实现在21-1到21-k的每个层上相应位置中的每个单元串可以连接到具体实现在页寄存器和感测放大器块70中的每个页缓冲器71-1到71-m。
以下解释非易失性半导体器件10的操作，假定行译码器40’选择了具体实现在三维存储单元阵列20’中的多个层21-1到21-k之一(例如第一层21-1)上的单元串20'-1。
因此，本发明中使用的存储单元阵列20一般具有图2中图示的二维存储单元阵列20和图3中图示的三维存储单元阵列20’，并且一般具有图2中图示的行译码器40和图3中图示的行译码器40’。
此外，本发明中使用的数据访问操作是指读取操作和验证操作，而验证操作是指编程验证操作和擦除验证操作。
这里，编程验证操作是指确定在编程操作之后被选存储单元的阈值电压是否达到要求的阈值电压的操作。擦除验证操作是指确定在擦除操作之后被选存储单元的阈值电压是否达到要求的阈值电压的操作。
返回到图1，控制电路48检测CSL的噪声电平，并根据检测的噪声电平与参考电平的比较结果，调整对存储单元阵列20的多个存储单元中的每一个执行数据访问操作的频率。
控制电路48包括CSL电平检测电路60和控制逻辑50。
CSL电平检测电路60检测CSL的噪声电平，将检测的噪声电平与参考电平进行比较，并根据比较结果输出检测信号DET。
图4是示出图1中图示的公共源极线电平检测电路的示例实施例的框图。
参照图4，CSL电平检测电路60包括CSL电平检测器60-1、模数转换器(ADC)60-2、参考电平寄存器60-3和比较器60-4。
CSL电平检测器60-1响应于激活的使能信号EN检测CSL的噪声电平并输出检测的噪声电平VCSL。当使能信号EN变成去激活状态时，CSL电平检测器60-1变为禁止。
ADC 60-2将检测的噪声电平VCSL转换成数字代码VdCSL。
参考电平寄存器60-3存储与参考电平相对应的参考代码Vdref。
比较器60-4比较数字代码VdCSL和参考代码Vdref，并输出与比较结果相对应的检测信号DET。例如，如果CSL的噪声电平高于参考电平，则比较器60-4输出具有第一电平，例如低电平，或数据0，的检测信号DET。然而，如果CSL的噪声电平低于或等于参考电平，则比较器60-4输出具有第二电平，例如高电平，或数据1，的检测信号DET。
根据检测信号DET的电平或数据值，控制逻辑50在执行读取操作或编程操作时调整对多个存储单元中的每一个执行数据访问操作的频率。
例如，如果数据访问操作是编程操作，则控制逻辑50可以响应于具有第一电平或数据0的检测信号DET控制访问电路28的操作，使得可以在当前编程操作的每个编程周期连续执行两次编程验证操作。控制逻辑50还可以响应于具有第二电平或数据1的检测信号DET控制访问电路28的操作，使得可以在当前编程操作的每个编程周期执行单次编程验证操作。
此外，当数据访问操作是读取操作时，控制逻辑50可以响应于具有第一电平或数据0的检测信号控制访问电路28的操作，使得可以在当前读取操作期间连续执行两次读取操作。控制逻辑50还可以响应于具有第二电平或数据1的检测信号DET控制访问电路28的操作，使得可以在读取操作期间执行单次读取操作。
图5A是示出图1中图示的控制逻辑的示例实施例的框图。
参照图5A，控制逻辑50包括调度器(scheduler)52、多个状态机54和56以及页缓冲器控制逻辑58。为了方便说明，图5A与控制逻辑50一起图示了电压生成器30和页缓冲器和感测放大器块70。控制逻辑50可以根据从外部输入的命令CMD控制非易失性存储器件10的数据访问操作。
调度器52可以根据检测信号DET的电平控制多个状态机54和56中的每一个的操作。
例如，如果检测信号DET是第二电平或数据1，则调度器52可以使能全部多个状态机54和56。
此外，如果检测信号DET是第二电平或数据1，则调度器52可以使能多个状态机54和56之一，例如状态机56。
电压生成器30的读取/验证电平生成器30-1根据从多个状态机54和56中的至少一个输出的电平设定代码生成字线电压VWL。下面将参照图6、图8A和图8B更具体地对此进行描述。
这里，字线电压VWL包括在编程操作期间供应给多个字线当中的被选字线的编程电压Vpgm或在编程验证操作期间供应给被选字线的编程验证电压Vvfy。
此外，字线电压VWL还包括在与单个读取命令相对应的读取操作期间，供应给多个字线当中的被选字线的被选字线电压Vrd或供应给多个字线当中未被选择的未选字线的未选字线电压Vread。
调度器52可以根据检测信号DET的电平控制页缓冲控制逻辑58的操作。例如，如果检测信号DET是第一电平或数据0，则调度器52可以控制页缓冲控制逻辑58的操作，使得可以执行两次编程验证操作或两次读取操作。
此外，如果检测信号DET是第二电平或数据1，则调度器52可以控制页缓冲控制逻辑58的操作，使得可以执行单次编程验证操作或单次读取操作。
页缓冲器和感测放大器块70的页缓冲控制驱动器70-1可以在控制逻辑50的控制下，将从页缓冲控制逻辑58输出的控制信号驱动到每个页缓冲器71-1至71-m。
因此，当连续执行两次编程验证操作或两次读取操作时，每个页缓冲器71-1至71-m可以根据缓冲控制驱动器70-1的控制，将每条位线BL1至BLm的信号连续感测和放大两次。
此外，当执行单次编程验证操作或单次读取操作时，每个页缓冲器71-1至71-m可以根据缓冲控制驱动器70-1的控制，感测放大每个字线BL1到BLm的信号一次。
调度器52、多个状态机54和56以及页缓冲控制逻辑58可以以硬件或用于控制硬件的操作的软件来实现。
图5B是示出图1中示出的控制逻辑的另一个示例实施例的框图。
参照图5B，控制逻辑50’包括调度器52’、状态机53’和页缓冲控制逻辑58’。为了方便解释，图5B一起示出了电压生成器30以及页缓冲器和感测放大器块70。控制逻辑50可以根据从外部输入的命令CMD控制非易失性存储器件10的数据访问操作。
调度器52’可以根据检测信号DET的电平控制状态机53’的操作。
例如，如果检测信号DET是第一电平或数据0，则调度器52’分析具有第一电平或数据0的检测信号DET并将分析结果输出到状态机53’。状态机53’根据分析结果控制电压生成器30的读取/验证电平生成器30-1的操作，以便每个编程周期执行两次编程验证操作或每单个读取命令执行两次读取操作。
此外，如果检测信号DET是第二电平或数据1，则调度器52’分析具有第二电平或数据1的检测信号DET并将分析结果输出到状态机53’。状态机53’根据分析结果控制电压生成器30的读取/验证电平生成器30-1的操作，以便每个编程周期执行单次编程验证操作或每单个读取命令执行单次读取操作。
返回到图1，访问电路28可以对存储单元阵列20的多个存储单元中的每一个访问与经控制电路48调整后的数据访问操作的频率相同的次数。
例如，当数据访问操作是编程操作中的编程验证操作时，访问电路28可以对在多个存储单元中每一个中编程的数据执行编程验证操作，执行编程验证操作的次数与经控制电路28调整后的频率相同。
例如，如果CSL的噪声电平高于参考电平，则控制电路48调整所述频率，使得可以在每个编程周期对多个存储单元中的每一个连续执行两次编程验证操作。
此外，如果CSL的噪声不大于参考电平，则控制电路48调整所述频率，使得可以在每个编程周期对多个存储单元中的每一个执行单次编程验证操作。
如果数据访问操作是读取操作，则如果噪声电平高于参考电平，控制电路48调整所述频率，使得可以对多个存储单元中的每一个连续执行两次读取操作，并且如果噪声电平低于或等于参考电平，控制电路48调整所述频率，使得对多个存储单元中的每一个仅执行一次读取操作。
电压生成器30生成包括执行编程操作所必需的编程电压Vpgm的多个电压、包括执行读取操作所必需的读取电压的多个电压、或包括执行擦除操作所必需的擦除电压Vera的多个电压，并将执行每个操作所必需的电压输出到行译码器40。
在编程操作期间，行译码器40响应于行地址XADD将编程电压Vpgm供应到多个字线WL1至WLn当中被选择的字线，例如WL3，并将通过(pass)电压供应到剩余的或未选字线。可以将增量步进脉冲编程(incremental step pulse program，ISPP)用作编程操作。假定连接到字线WL3的非易失性存储单元21是被选存储单元。
在编程验证操作期间，行译码器40可以将编程验证电压Vvfy供应到被选字线，例如WL3。
在读取操作期间，行译码器40响应于行地址XADD，将被选读取电压Vrd供应到多个字线WL1至WLn当中的被选字线，例如WL3，并将未选电压Vread供应到剩余的或未选字线。
列译码器80在控制逻辑50的控制下译码列地址YADD，并将译码信号输出到Y选通电路90。
Y选通电路90响应于从列译码器80输出的译码信号控制页寄存器和感测放大器块70与输入/输出缓冲和锁存块95之间的数据传输。
输入/输出缓冲和锁存块95可以将从外部输入的数据传送到Y选通电路80，并通过多个输入/输出焊盘(pad)将从Y选通电路90输出的数据传送到外部。
图6示出了在图1图示的存储单元阵列中包括的多个非易失性存储单元的阈值电压、在读取操作期间的电压以及在编程验证操作期间的电压的分布。
参考图6，如果检测的CSL噪声电平大于参考电平，则在将第一编程验证电压Vvfy1’、Vvfy2’或Vvfy3’供应到被选字线、以在编程操作的每个编程周期执行两次编程验证操作中的第一编程验证操作之后，将第二编程验证电压Vvfy1、Vvfy2或Vvfy3供应到被选字线。
此外，如果检测的CSL的噪声电平不大于参考电平，则将第二编程验证电压Vvfy1、Vvfy2或Vvfy3供应到被选字线以在编程操作的每个编程周期执行单次编程验证操作。
根据示例实施例，如图7B所示，Vvfy1可以被设置为高于Vvfy1’，Vvfy2可以被设置为高于Vvfy2’，并且Vvfy3可以被设置为高于Vvfy3’。根据另一个示例实施例，如图7C所示，Vvfy1可以被设置为等于Vvfy1’，Vvfy2可以被设置为等于Vvfy2’，并且Vvfy3可以被设置为等于Vvfy3’。
此外，在读取操作期间，如果检测的CSL的噪声电平大于参考电平，则在将第一读取电压Vrd1’、Vrd2’或Vrd3’供应到被选字线以执行两次读取操作中的第一读取操作之后，将第二读取电压Vrd1、Vrd2或Vrd3供应到被选字线。
此外，在读取操作期间，如果检测的CSL的噪声电平不大于参考电平，则将第二读取电压Vrd1、Vrd2或Vrd3供应到被选字线以执行单次读取操作。
根据示例实施例，Vrd1可以被设置为高于Vrd1’，Vrd2可以被设置为高于Vrd2’，并且Vrd3可以被设置为高于Vrd3’。根据另一个示例实施例，Vrd1和Vrd1’可以被设置为相同，Vrd2和Vrd2’可以被设置为相同，并且Vrd3和Vrd3’可以被设置为相同。
图7A到图7C是用于解释根据本发明的示例实施例的、基于公共源极线的噪声电平与参考电平的比较结果调整编程验证操作的频率的方法的示意图，图9是用于解释根据示例实施例的、基于公共源极线的噪声电平与参考电平的比较结果调整编程验证操作的频率的方法的流程图。在图7A-7C的例子中，假定检测的CSL上的噪声在第一到第五编程周期PL1到PL5超过参考电平，但是在第六到第八编程周期PL6到PL8未超过参考电平。
参照图1、图2、图3、图4、图5A、图6、图7A、图7B、图7C和图9，执行对非易失性存储器件10的编程操作(S10)。非易失性存储器件10接收从外部源，例如存储控制器或主机，输出的串行数据输入命令、地址、数据和编程命令，并根据地址和编程命令，将数据编程到存储单元阵列20的页中。
编程操作在编程周期PL1到PL8中的每一个在状态E、P1、P2和P3中的每一个处执行编程执行操作和编程验证操作。在编程执行操作期间，将根据ISPP的编程电压(或编程脉冲)供应到被选字线，并且在编程验证操作期间供应至少编程验证电压Vvfy1’、Vvfy1、Vvfy2’、Vvfy2、Vvfy3’或Vvfy3。
在编程操作期间，CSL电平检测电路60检测CSL的噪声电平(S20)。
CSL电平检测电路60比较检测的噪声电平VCSL与参考电平Vref，并根据比较结果输出检测信号DET(S30)。
例如，如果检测的噪声电平VCSL高于参考电平Vref，则CSL电平检测电路60输出具有第一电平的检测信号DET。随后，控制逻辑50的调度器52响应于具有第一电平的检测信号DET使能多个状态机54和56。
于是，访问电路28在每个编程周期PL1到PL5对被执行编程操作的多个存储单元中的每一个执行两次编程验证操作F和S(S40)。
也就是说，多个状态机54和56中的每一个在调度器52的控制下输出电平设定代码。调度器52可以在使能状态机56之前使能状态机54。
在第一编程验证操作F期间，当使能的状态机54输出电平设定代码时，读取/验证电平生成器30-1和行译码器40输出第一编程验证电压Vvfyi’，i是1、2或3，到字线电压VWL。
第一编程验证电压Vvfy1’、Vvfy2’或Vvfy3’用于缩窄由CSL的噪声所造成的非易失性存储单元的阈值电压分布范围。
在第二编程验证操作S期间，当使能的状态机56输出电平设定代码时，读取/验证电平生成器30-1和行译码器40输出第二编程验证电压Vvfyi’，i是1、2或3，到字线电压VWL。
然而，如果检测的噪声电平VCSL低于参考电平Vref，则CSL电平检测电路60输出具有第二电平的检测信号DET。于是，控制逻辑50的调度器52响应于具有第二电平的检测信号DET仅仅使能状态机56。
因此，在图7A-7C的例子中，访问电路28在每个编程周期PL6到PL8在被执行编程操作的多个存储单元中的每一个中仅执行编程验证操作S(S50)。
也就是说，在编程验证操作S期间，当使能的状态机56输出电平设定代码时，读取/验证电平生成器30-1和行译码器40向字线电压VWL输出第二编程验证电压Vvfy1、Vvfy2或Vvfy3。
在每个编程周期PL1到PL5执行的两次编程验证操作F和S在第一周期时间(LT1)期间连续地执行，并且在每个编程周期PL6到PL8执行的单次编程验证操作S在第二周期时间(LT2)期间执行，其中第二周期时间短于第一周期时间。第一周期时间(LT1)是指在每个编程周期PL1到PL5的最大验证时间。第二周期时间(LT2)是指在每个编程周期PL6到PL8的最大验证时间。因此，控制电路48基于检测的噪声电平与参考电平的比较结果调整最大验证时间。例如，LT1＝2×LT2。
根据示例实施例，例如，如图7B所示，两次编程验证操作F和S中的每一个可以使用不同的编程验证电压Vvfy1’和Vvfy1、Vvfy2和Vvfy2’或Vvfy3和Vvfy3’来执行。
根据另一个示例实施例，例如，如图7C所示，当Vvfy1被设置为等于Vvfy1’、Vvfy2被设置为等于Vvfy2’并且Vvfy3被设置为等于Vvfy3’时，两次编程验证操作F和S中的每一个可以使用相同的编程验证电压Vvfy1’和Vvfy1、Vvfy2和Vvfy2’或Vvfy3和Vvfy3’来执行。
用于执行两次编程验证操作F和S的每一个的时间与用于执行单次编程验证操作S的时间相同。也就是说，LT1＝2×LT2。
按页来提供被执行编程操作的多个存储单元。
图8A和图8B是用于解释根据本发明的另一个示例实施例的、基于公共源极线的噪声电平与参考电平的比较结果调整读取操作的频率的方法的示意图，图10是用于解释根据本发明的另一个示例实施例的、基于公共源极线的噪声电平与参考电平的比较结果调整读取操作的频率的方法的流程图。参照图1、图2、图3、图4、图5、图6、图8A、图8B和图10，执行对非易失性存储器件10的读取操作(S110)。非易失性存储器件10接收从外部源，例如存储控制器或主机，输出的读取命令和地址，并根据地址和读取命令读取在存储单元阵列20中存储的数据。
在位线预充电操作、字线预充电操作或读取操作的特定时间点Ta，CSL电平检测电路60检测CSL的噪声电平(S20)。
CSL电平检测电路60比较检测的噪声电平VCSL与参考电平Vref，并输出检测信号DET(S130)。
例如，如果检测的噪声电平VCSL高于参考电平Vref，则CSL电平检测电路60输出具有第一电平的检测信号DET。随后，控制逻辑50的调度器52响应于具有第一电平的检测信号DET使能多个状态机54和56。
于是，访问电路28对被执行读取操作的多个存储单元中的每一个连续执行两次读取操作F和S(S140)。这意味着非易失性存储器件10根据单个读取命令CMD执行两次读取操作。
也就是说，多个状态机54和56中的每一个根据调度器52的控制输出电平设定代码。调度器52可以在使能状态机56之前使能状态机54。
在第一读取操作F期间，当使能的状态机54输出电平设定代码时，读取/验证电平生成器30-1和行译码器40输出第一读取电压Vrdi’，即Vrd1’、Vrd2’或Vrd3’，到字线电压VWL。
在第二读取操作S期间，当使能的状态机56输出电平设定代码时，读取/验证电平生成器30-1和行译码器40输出第二读取电压Vrdi，即Vrd1、Vrd2或Vrd3，到字线电压VWL。
然而，如果检测的噪声电平VCSL低于或等于参考电平Vref，则CSL电平检测电路60输出具有第二电平的检测信号DET。于是，控制逻辑50的调度器52响应于具有第二电平的检测信号DET仅使能状态机56。
因此，访问电路对被执行读取操作的多个存储单元中的每一个仅执行一次读取操作S(图8B和S150)。
也就是说，在读取操作S期间，当使能的状态机56输出电平设定代码时，读取/验证电平生成器30-1和行译码器40输出第二读取电压Vrd1、Vrd2或Vrd3到字线电压VWL。
在检测的噪声电平VCSL高于参考电平Vref的时段期间，在第一周期时间(T1)期间连续执行两次读取操作F和S；在检测的噪声电平VCSL低于参考电平Vref的时段期间，在第二周期时间(T2)期间执行仅有的一次读取操作S，其中第二周期时间(T2)短于第一周期时间(T1)。第一周期时间(T1)和第二周期时间(T2)是指最大读取时间。因此，控制电路48基于检测的噪声电平与参考电平的比较结果调整最大读取时间。例如，T1＝2×T2。
根据示例实施例，两次读取操作F和S中的每一个可以通过使用互不相同的读取电压Vrd1’和Vrd1、Vrd2’和Vrd2或Vrd3’和Vrd3来执行。
根据另一个示例实施例，当Vrd1和Vrd1’被设置为相同、Vrd2和Vrd2’被设置为相同、并且Vrd3和Vrd3’被设置为相同时，两次读取操作F和S中的每一个可以通过使用相同的读取电压Vrd1’和Vrd1、Vrd2’和Vrd2或Vrd3’和Vrd3来执行。
用于执行两次读取操作F和S中的每一个的时间与用于执行读取操作S的时间相同。
按页来提供被执行读取操作的多个存储单元。
如上所述，非易失性存储器件10可以每一编程周期执行若干次编程验证操作以减少由CSL的噪声所导致的错误，然而，在噪声变得低于参考值后，非易失性存储器件10也可以每一编程周期仅仅执行一次编程验证操作。因此，非易失性存储器件10可以减少编程验证操作的次数。
此外，尽管实施例被描述为在检测的CSL噪声大于阈值的情况下执行两次编程或读取操作，但本发明不局限于该次数。相反，可以执行多于两次的编程或读取操作。类似地，尽管实施例被描述为在检测的CSL噪声不大于阈值的情况下执行一次编程或读取操作，但本发明不局限于该次数。相反，可以执行超过一次的编程或读取操作，只要该次数小于在检测的CSL噪声大于阈值的情况下所执行的编程或读取操作的次数即可。
图11示出了包括图1中图示的非易失性存储器件的电子设备的示例实施例。参照图11，电子设备100可以被实现为蜂窝电话、智能电话、个人数字助理(PDA)或无线互联网设备。
电子设备100包括非易失性存储器件10和存储控制器150，存储控制器150可以控制非易失性存储器件10的操作(例如，供应命令、地址等等)。
存储控制器150可以根据处理器110的控制来控制非易失性存储器件10的数据访问操作，例如编程操作、擦除操作或读取操作。
根据处理器110和存储控制器150的控制，在非易失性存储器件10中编程的数据可以通过显示器120进行显示。
无线收发器130可以通过天线ANT交换无线信号。例如，无线收发器130可以将通过天线ANT接收的无线信号转换成可以在处理器110进行处理的信号。
因此，处理器110可以处理从无线收发器130输出的信号并将经处理的信号传送到存储控制器150或显示器120。存储控制器150可以将处理器110处理过的信号存储在非易失性存储器件10中。
此外，无线收发器130可以将从处理器110输出的信号转换成无线信号，并通过天线ANT将转换后的无线信号输出到外部设备。
输入设备140是可以输入用于控制处理器110的操作的控制信号或要由处理器110处理的数据的设备，并且可以实现为诸如触摸垫和计算机鼠标、键区、键盘等等的指示设备。
处理器110可以控制显示器120的操作，使得可以通过显示器120显示从无线收发器130输出的数据或从输入设备140输出的数据。
根据示例实施例，存储控制器150可以控制非易失性存储器件10的操作，并且可以实现为处理器110的一部分，或实现为与处理器110分离的芯片。
图12示出了包括图1中图示的非易失性存储器件的电子设备的另一个示例实施例。图12中图示的电子设备200可以实现为个人计算机(PC)、平板PC、上网本、电子阅读器、个人数字助理(PDA)、便携式多媒体播放器(PMP)、MP3播放器或MP4播放器。
电子设备200包括非易失性存储器件10和存储控制器240，存储控制器240可以控制非易失性存储器件10的数据处理操作。
处理器210可以根据通过输入设备220输入的数据、通过显示器230显示存储在非易失性存储器件10中的数据。例如，输入设备220可以实现为诸如触摸垫或计算机鼠标、键区、键盘等等的指示设备。
处理器210可以控制电子设备200的整体操作并控制存储控制器240的操作。
根据示例实施例，存储控制器240可以控制非易失性存储器件10的操作，并且可以实现为处理器210的一部分，或实现为与处理器210分离的芯片。
图13示出了包括图1中图示的非易失性存储器件的电子设备的再一个示例实施例。图13中图示的电子设备300可以实现为存储卡或智能卡。电子设备300包括非易失性存储器件10、存储控制器310和卡接口320。
存储控制器310可以控制存储器件10与卡接口320之间的数据交换。
根据示例实施例，卡接口320可以是安全数字(secure digital，SD)卡接口或多媒体卡(multi-media card，MMC)接口，然而卡接口320不局限于此。
卡接口320可以根据主机的协议对主机与存储控制器310之间的数据交换进行接口。
根据示例实施例，卡接口320可以支持通用串行总线(USB)协议、芯片间(Interchip，IC)-USB协议。这里，卡接口可以指可以支持主机使用的协议的硬件、该硬件中安装的软件或信号传输方法。
当电子设备300连接到诸如PC、平板PC、数码相机、数字音频播放器、蜂窝电话、控制台视频游戏硬件或数字机顶盒的主机时，主机可以通过卡接口320和存储控制器310执行与非易失性存储器件10的数据通信。
图14示出了包括图1中图示的非易失性存储器件的电子设备的再一个示例实施例。图14中图示的电子设备400可以实现为图像处理设备，例如数码相机或具有内置数码相机的蜂窝电话。
电子设备400包括非易失性存储器件10和存储控制器440，存储控制器440可以控制非易失性存储器件10的数据处理操作，例如编程操作、擦除操作或读取操作。
存储系统400的图像传感器420将光学图像转换成数字信号，并将转换的数字信号传送到处理器410或存储控制器440。根据处理器410的控制，转换的数字信号可以通过显示器430显示，或者可以通过存储控制器440存储在非易失性存储器件10中。此外，根据处理器410或存储控制器440的控制，通过显示器430显示存储在非易失性存储器件10中的数据。
根据示例实施例，存储控制器440可以控制非易失性存储器件10的操作，并且可以实现为处理器410的一部分，或实现为与处理器410分离的芯片。
图15示出了包括图1中图示的非易失性存储器件的电子设备的再一个示例实施例。
参照图15，电子设备500包括非易失性存储器件10和中央处理单元(CPU)510，CPU510可以控制非易失性存储器件10的操作。
电子设备500包括存储器件550，存储器件550可以用作CPU 510的工作存储器。存储器件550可以实现为像只读存储器ROM)那样的非易失性存储器或像静态随机存取存储器(SRAM)那样的易失性存储器。
连接到电子设备500的主机可以通过存储器接口520和主机接口540执行与非易失性存储器件10的数据通信。
纠错码(ECC)块530可以检测通过存储器接口520从非易失性存储器件10输出的数据中包括的错误比特，纠正错误比特，并在CPU 510的控制下，通过主机接口540将纠错后的数据传送到主机。
CPU 510可以控制通过总线501在存储器接口520、ECC块530、主机接口540和存储器件550之间的数据通信。
电子设备500可以实现为快闪存储器驱动器、USB存储器驱动器、IC-USB存储器驱动器或记忆棒。
图16示出了包括图1中图示的非易失性存储器件的电子设备的再一个示例实施例。
参照图16，电子设备600可以实现为诸如固态驱动器(SSD)的处理设备。电子设备600可以包括多个储存器件10和存储控制器610，存储控制器610可以控制多个储存器件10中的每一个的数据处理操作。根据示例实施例，电子设备600可以实现为存储模块。
图17示出了包括图16中图示的电子设备的数据处理设备的示例实施例。参照图16和图17，数据处理设备700可以实现为独立盘冗余阵列(redundant array of independentdisks，RAID)系统，数据处理设备700可以包括RAID控制器710和多个电子设备600-1到600-n，其中n是自然数。
多个电子设备600-1到600-n中的每一个可以是图16中图示的电子设备600。多个电子设备600-1到600-n可以组成RAID阵列。数据处理设备700可以实现为个人计算机(PC)或SSD。
在编程操作期间，RAID控制器710可以基于RAID电平，根据从主机接收的编程命令，将从主机接收的编程数据输出到多个电子设备600-1到600-n中的至少一个。
在读取操作期间，RAID控制器710可以根据从主机输出的读取命令，将由多个电子设备600-1到600-n中的至少一个读取的数据发送到主机。
为了提高读取操作或编程操作的性能，本发明的非易失性存储器件可以根据源极线的噪声电平与参考电平的比较结果调整读取操作或编程验证操作的频率。
因此，该非易失性存储器件可以减少在读取操作或编程操作期间的错误。
尽管已经示出了描述的本总的发明构思的几个实施例，但本领域技术人员将会理解，可以对这些实施例做出改变而不会偏离本发明的总体构思的原理和精神。本发明的总体构思的原理和精神在权利要求及其等效物中限定。

Claims (20)

1.一种非易失性存储器件，包括：
存储单元阵列，包括多个存储单元；
行译码器，分别通过多条字线连接到多个存储单元；
页缓冲器，通过位线连接到多个存储单元；以及
控制电路，被配置为接收编程命令和数据，以及控制行译码器和页缓冲器，使得响应于所述编程命令和所述数据对多个存储单元连续执行多个编程周期，每个编程周期包括编程操作和至少一次编程验证操作，
其中，控制电路还被配置为响应于所述编程命令和所述数据在连续执行多个编程周期的同时调整多个编程周期中的每个编程周期的至少一次编程验证操作的次数，以及
其中，响应于所述编程命令和所述数据，所述控制电路控制行译码器和页缓冲器，使得在多个编程周期的第一编程周期中执行两次编程验证操作，并且在多个编程周期的第二编程周期中执行编程验证操作。
2.根据权利要求1所述的非易失性存储器件，其中，所述行译码器被配置为在所述至少一次编程验证操作的每次编程验证操作期间供应编程验证电压。
3.根据权利要求2所述的非易失性存储器件，其中，在执行至少两次编程验证操作的同时，所述行译码器供应相等的电压作为编程验证电压。
4.根据权利要求1所述的非易失性存储器件，其中，所述页缓冲器被配置为在所述至少一次编程验证操作之前执行一次位线预充电操作。
5.根据权利要求1所述的非易失性存储器件，其中，所述页缓冲器被配置为在所述至少一次编程验证操作中的每次编程验证操作期间感测所述位线的信号。
6.根据权利要求1所述的非易失性存储器件，还包括：
检测电路，被配置为检测公共源极线的电平，
其中，多个存储单元连接在位线和公共源极线之间，并且
其中，控制电路根据公共源极线的电平调整至少一次编程验证操作的次数。
7.一种非易失性存储器件，包括：
存储单元阵列，包括多个存储单元；
行译码器，分别通过多条字线连接到多个存储单元；
页缓冲器，通过多条位线连接到多个存储单元；以及
控制电路，被配置为接收编程命令和数据，以及控制行译码器和页缓冲器，使得响应于所述编程命令和所述数据对多个存储单元连续执行多个编程周期，
其中，控制电路控制多个编程周期中的每个编程周期，使得每个编程周期包括编程操作和一次编程验证操作或编程操作和两次编程验证操作，
其中，响应于所述编程命令和所述数据，所述控制电路控制行译码器和页缓冲器，使得在多个编程周期的第一编程周期中执行两次编程验证操作，并且在多个编程周期的第二编程周期中执行编程验证操作。
8.根据权利要求7所述的非易失性存储器件，其中，所述行译码器被配置为在每次编程验证操作期间供应编程验证电压。
9.根据权利要求8所述的非易失性存储器件，其中，在执行两次编程验证操作的同时，行译码器供应相等的电压作为编程验证电压。
10.根据权利要求7所述的非易失性存储器件，其中，所述页缓冲器被配置为在执行所述一次编程验证操作或所述两次编程验证操作之前执行一次位线预充电操作。
11.根据权利要求7所述的非易失性存储器件，其中，所述页缓冲器被配置为在每次编程验证操作期间感测所述多条位线的信号。
12.根据权利要求7所述的非易失性存储器件，还包括：
检测电路，被配置为检测公共源极线的电平，
其中，多个存储单元连接在多条位线和公共源极线之间，并且
其中，控制电路被配置为根据公共源极线的电平调整至少一次编程验证操作的次数。
13.根据权利要求7所述的非易失性存储器件，其中，所述多个存储单元被三维地排列成多个单元串，并且
其中，多个单元串通过晶片堆叠、芯片堆叠或单元堆叠形成。
14.根据权利要求13所述的非易失性存储器件，其中，所述多个单元串中的一些单元串共用所述多条位线中的位线和所述多条字线。
15.一种操作包括多个存储单元的非易失性存储器件的方法，所述方法包括：
接收编程命令和数据；
响应于所述编程命令和所述数据，在调整编程验证操作的次数的同时，对多个存储单元连续执行多个编程周期，
其中，执行多个编程周期中的每个编程周期包括：
执行编程操作；以及
根据编程验证操作的次数执行至少一次编程验证操作，
其中，响应于所述编程命令和所述数据，在调整编程验证操作的次数的同时，对多个存储单元连续执行多个编程周期包括：
响应于所述编程命令和所述数据，执行包括编程操作和两次编程验证操作的第一编程周期；以及
响应于所述编程命令和所述数据，执行包括编程操作和编程验证操作的第二编程周期。
16.根据权利要求15所述的方法，其中，执行所述至少一次编程验证操作包括：
根据编程验证操作的次数，通过多条字线至少一次向多个存储单元供应编程验证电压。
17.根据权利要求16所述的方法，其中，在执行至少两次编程验证操作的同时，将相等的电压作为编程验证电压供应给所述多个存储单元。
18.根据权利要求15所述的方法，还包括：
在执行至少一次编程验证操作之前，对连接到多个存储单元的位线执行一次位线预充电操作。
19.根据权利要求15所述的方法，其中，执行所述至少一次编程验证操作包括：
根据编程验证操作的次数，连续地感测连接到多个存储单元的位线的信号至少一次。
20.根据权利要求15所述的方法，还包括：
检测连接到多个存储单元中的一个存储单元的公共源极线的电平，
其中，根据公共源极线的电平调整编程验证操作的次数。
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