CN101022038A - 半导体存储器件中的突发读取电路及其突发数据读取方法 - Google Patents

Abstract

提供一种半导体存储器件，其实施消除在系统上的中断负荷的突发读取操作。所述存储器件包括：存储单元阵列、读出放大器、锁存电路以及突发模式控制单元。所述读出放大器被配置成依次读出并放大存储在所述存储单元阵列中的数据。所述锁存电路被配置成响应于转储信号而锁存所述读出放大器组的读出的数据并输出该读出的数据。所述突发模式控制单元被配置成从突发起始地址检测包含在所述读出的数据中的无效数据的长度，并根据该检测结果来控制生成转储信号的时间点，从而仅仅依次输出所述读出的数据中的有效数据。

Description

半导体存储器件中的突发读取电路及其突发数据读取方法

技术领域

本发明涉及半导体存储器件，更具体地，涉及支持连续突发读取模式的快闪存储器件。

背景技术

快闪存储器是一种广泛用于各种需要不时写入和/或重写数据、非易失性存储、以及相对高速读取能力的数据应用中的非易失性可重写存储器。为了提高读取速度，一些快闪存储器件包含“突发-读取(burst-read)”或“页面-读取(page-read)”操作。具有此功能的快闪存储器件通过读取存储器的“页面”来响应读取请求。

快闪存储器件可以分类为NAND-型快闪存储器件(以下称作“NAND快闪存储器件”)和NOR-型快闪存储器件(以下称作“NOR快闪存储器件”)。NOR快闪存储器件的单元阵列被配置为并联连接到一条位线的多个存储单元，而NAND快闪存储器件被配置为在其中将多个存储单元串联连接到一条位线。由于NOR快闪存储器件具有比NAND快闪存储器件高得多的操作速度，因此它们被用于多种需要高速特性的应用。

读取操作以与随机存取操作类似的方式实施。外部系统输入要读取的数据所在的存储单元阵列上的特定地址，并输入读取命令。其后，如果输出使能信号被激活，则其与来自所述系统的时钟信号同步以输出与所述输入地址对应的数据。然而NOR快闪存储器件支持突发读取模式，其适合用于支持高速读取操作。在所述突发读取模式下，通过与时钟信号同步一次输入地址以及命令，输出与对应于突发长度(以下称作“BL”)的时钟数量一样多的、大于输入/输出单元(I/O配置：例如，×16结构)的数据。特别在所述突发读取模式下，连接到特定字线的全部存储单元在被选择后可以被读出并被依次输出。或者，在选择了多条字线的情况下，连接到所述多条字线的全部单元的数据在被依次读出后被连续输出到外部。对于这样的突发读取操作，存储器件接收单元阵列的起始地址。然后，使用递增方法(count-up method)在内部生成突发地址以将其继续提供给读取电路。从而，所述系统在所述突发读取模式下仅需提供一次地址。

需要与每个部分(sector)要输出的字(1个字＝16位)的数量对应的读出放大器组以支持突发读取模式。由于选择所述读出放大器组以及单元阵列的位线的列选通电路的操作特性，所述突发读取模式的起始地址组被寻址。在存储器包含与每部分四个字对应的读出放大器的情况下，起始地址组可以分为四种，例如4N、4N+1、4N+2以及4N+3。所述起始地址组包含有关初始输出的4-字数据中的有效字的数量的信息。在其中应连续读出并输出单元数据的突发读取模式下，如果起始数据处于选择的字线的最后一级，则需要时间来选择和访问新字线。因此，所述初始输出的4-字数据不仅包括与指定的地址对应的有效数据，而且包括用于在实施对下一字线的访问时在额外时间内输出连续数据的无效数据。字边界(word boundary)意指与在初始输出的四个字中的无效数据对应的时段。存储器件通过就绪引脚(RDY引脚)通知系统字边界为初始输出的4-字数据中包含的无效数据。通常，就绪引脚(RDY引脚)的输出是突发读取模式开始的就绪信号RDY。所述就绪信号RDY在初始读取期间转换为低电平。就绪信号RDY在以与初始突发长度对应的字(例如，四个字)输出有效数据的期间输出高电平，而在输出与所述字边界对应的数据时转换为低电平，通知所述系统该数据为无效数据。所述就绪信号RDY从输出第二突发长度BL的数据开始转换为高电平并维持在高电平直到该突发读取操作结束。

图1是示出在传统存储器件的突发读取操作中产生的字线边界以及就绪信号RDY的电平的时序图。具体地，图1示出指示当给出突发起始地址A0作为起始地址组时初始输出的四个字中存在的字边界的就绪信号RDY。

如果在地址有效信号nAVD处于低电平的同时其与时钟信号CLK的上升沿同步，则存储器件进入突发读取模式。输入地址A0与外部时钟同步以连续实施所述突发读取操作。数据在初始读取时段期间被连续输出，其中在初始读取时段期间对与突发起始地址A0对应的单元执行访问。所述初始读取时段意指与所述初始数据的输出时间相关联的、从有效信号nAVD的低电平以及时钟信号的上升沿开始的时段。因此，在该初始读取时段内，就绪信号RDY被维持时间T1以通知所述系统该数据无效。在该初始读取时段之后，数据被连续读出并输出以实施所述突发读取操作。然而，4-字数据(在BL＝4的假定之下)仅有三个有效字，因为所述起始地址组是4N+1。在连续输出的初始四个字中，三个有效字为1_2、1_3和1_4。输出字1_4是由所述初始读取操作输出的字中的假数据(dummy data)。从而所述存储器件在时钟周期T2期间使得就绪信号RDY转换到低电平，其中所述初始输出字中的最后字输出通知所述系统该数据无效。

如上所述，在一个突发读取模式期间，就绪信号RDY存在两个低电平时段，用于向所述系统通知数据为所述初始读取时段T1和字边界时段T2的无效数据。由于所述系统每次进入突发读取模式都必须通过就绪信号RDY来检查字边界，所以它必须读出就绪信号RDY的第二低电平时段T2。所述系统必须读出就绪信号RDY的第二低电平时段T2的长度和位置，以无差错地接收输出的突发数据。在所述突发读取模式下，所述系统必须两次读出就绪信号RDY的低电平。因此，所述系统可能为了设置由两个就绪信号RDY导致的中断而面临对硬件或软件的损坏。

发明内容

本发明的示范性实施例专注于实施突发读取操作的半导体存储器件。在示范性实施例中，该半导体存储器件可以包括：存储单元阵列；读出放大器组，被配置用于依次读出并放大存储在所述存储单元阵列中的数据；以及锁存电路，被配置用于响应于转储信号而锁存所述读出放大器组的读出的数据并输出所述读出的数据。所述锁存电路包括用于锁存所述读出的数据的第一锁存电路以及用于重复锁存第一锁存电路的数据的第二锁存电路。突发模式控制单元被配置为检测包含在所述读出的数据中的无效数据的长度，并根据该检测结果控制所述转储信号的产生，以仅仅依次输出所述读出的数据中的有效数据。通过利用所述突发读取操作，减少从所述存储器件转送的中断的数量，进而缓解系统负荷。

附图说明

图1是示出在传统读取操作期间就绪信号RDY的输出的时序图；

图2是根据本发明的用于生成就绪信号RDY的配置的框图；

图3是图2中示出的双锁存器的框图；

图4A是当起始地址组为4N时的同步读取操作的时序图；

图4B是当起始地址组为4N+1时的同步读取操作的时序图；

图4C是当起始地址组为4N+2时的同步读取操作的时序图；

图4D是当起始地址组为4N+3时的同步读取操作的时序图；

具体实施方式

以下将参照附图对本发明进行更全面的描述，在附图中示出本发明的优选实施例。然而，本发明可以被具体化为很多不同的形式，并且不应被理解为限于这里提出的实施例。相反，提供这些实施例以便本公开是彻底的和完整的，并且向本领域技术人员全面地传达本发明的范围。在附图中，为清楚起见，放大了层和区域的厚度。全文中相同的附图标记表示相同的单元。

图2示出根据本发明的快闪存储器件。单元阵列100包括多个NOR快闪存储单元。通常，NOR快闪存储器的单元阵列被配置为在其中将多个存储单元并联连接到一条位线。在读取操作期间，读取电压Vread(大约5伏)被施加到字线，而大约1伏的偏置电压被施加到位线。由沿位线流动的电流的强度来确定选择的单元是通(ON)还是断(OFF)。读出放大器120通过如下所述的位线读出数据。

Y-选择器电路110在读取操作期间将位线连接到对应于地址的读出放大器120。在突发读取操作期间，参照外部输入的突发起始地址在内部计算突发地址。Y-选择器电路110响应于此突发地址而依次选择位线，使得存储在由所述行地址所选择的字线中包含的全部存储单元中的数据被读出放大器120连续读出。

读出放大器120读出与所选择的位线对应的信号，以确定选择的单元是ON还是OFF。或者，在多级单元(MLC)的情况下，读出放大器120读出与基于编程状态的阈电压的位置对应的信号，以确定该单元是ON还是OFF。提供的读出放大器120的数量对应于单元阵列100的每部分四个字。根据阵列单元100的每个部分提供的读出放大器120的数量来确定所述突发读取操作的一般设置(例如突发长度)。借助双锁存器130将与单元相关联的读出信号作为数据进行存储。双锁存器130将初始输出的四个字中包含的有效数据的输出时间调整为就绪信号RDY的低电平时段(或禁用时段)。传统的双锁存器包括单级锁存电路，其将读出数据从读出放大器直接发送到输出端口。为了支持突发读取模式，单级锁存电路必须连续锁存和输出读出的数据。这与其中通过初始读取操作而初始输出字边界的初始突发数据类似。因此，一旦预定有效数据被输出，在由读取放大器120通过初始读取操作所读取的4-字数据中，对应于所述字边界的有效数据就被连续输出。

双锁存器130实施第一锁存操作和第二锁存操作。由读出放大器120读出的数据在第一锁存操作期间被锁存，而该锁存的数据在第二锁存操作期间被再次锁存。这样的双锁存操作将读出的数据锁存并仅将所述初始突发数据中的有效数据发送到输出端口，其在初始读取操作之后继续。换句话说，必须迅速输出由一个锁存器锁存的4-字数据以连续锁存当前读取的4-字数据。在此情况下，很难管理要由初始读取操作输出的初始的4-字数据。双锁存器130以与对应于在锁存由读出放大器130读出的4-字数据后的字边界的时钟一样长的输出时间延迟仅输出有效数据，并且所述双锁存器130由突发读取控制电路150控制。

输入/输出缓冲器140作为所述存储器件的数据输入/输出电路端口。一个示范性结构是x16，其中每个时钟周期输入/输出1-字尺寸的数据。突发读取控制电路150控制该存储器件的一般组件，其中时钟信号CLK和有效地址信号nAVD在突发读取模式下自动操作。当有效地址信号nAVD在低电平时段到达时钟信号CLK的上升沿时，该存储器件自动进入所述突发读取模式。突发读取控制电路150检测与所述上升沿同步的突发起始地址的两个最低有效位(LSB)，以接收起始地址组数据AG_DATA。突发读取控制电路150接收起始地址组数据AG_DATA，其控制就绪信号发生器180以在初始读取操作所需的时间内输出处于低电平的就绪信号RDY。此外，突发读取控制电路150在就绪信号RDY的低电平时段输出所述初始突发数据时控制信号发生器180。由于突发读取控制电路150的操作，就绪信号RDY在所述突发读取模式下仅有一个低电平时段。进一步，突发读取控制电路150生成参考起始地址组数据AG_DATA的锁存控制信号L_CNTL。锁存控制信号L_CNTL用于控制双锁存器130的输出时间，并包括将在图3中说明的L1_EN、L2_EN、以及转储(DUMP)信号。

地址鉴别器电路160取得输入突发起始地址ADD的两个LSB，用于鉴别突发起始地址所属的地址组。地址组是在突发读取模式下初始访问的地址。因此，基于所述地址组确定字边界的长度以及就绪信号RDY的低电平时段的长度。例如，如果突发起始地址的LSB分别为[00]、[01]、[10]以及[11]，则该突发起始地址分别属于4N组、4N+1组、4N+2组以及4N+3组。地址鉴别器电路160检测外部地址ADD的两个LSB以将该检测结果发送给突发读取控制电路150。地址鉴别器电路160接收外部地址ADD的两个LSB并将起始地址组数据AG_DATA发送给突发读取控制电路150。地址鉴别器电路160可以为比较器或解码器电路。本领域技术人员应当理解，突发读取控制电路150以及地址鉴别器电路160可以包括突发模式控制器或者与就绪信号发生器180组合的突发模式控制器。

突发地址发生器170从突发起始地址ADD开始连续读出要输出的存储单元的地址，并递增所读出的地址以在内部生成突发地址。从而在突发模式中，在仅输入所述初始输入突发起始地址后就自动生成地址。结果，仅通过输入所述初始突发起始地址就可以连续读取数据。就绪信号发生器180响应于突发读取控制电路150的RDY使能信号(RDY_EN)而生成就绪信号RDY至输出引脚RDY。在所述突发读取模式下，在初始读取时段期间生成的就绪信号RDY的低电平时段延长了初始突发数据中有效数据的输出时间。这一设定导致每个突发模式下仅有一个低电平时段。结果，向系统通知字边界的第二低电平就绪信号RDY的生成数量减少，以缓解该系统的负荷。

以这种方式，突发读取控制电路150在突发模式下读出突发起始地址所属的地址组，以确定与所述字边界的宽度对应的时钟的数量。突发读取控制电路150读出与输入地址对应的数据并通过双锁存器结构锁存该读取的数据，借此控制就绪信号RDY仅为每个单元在突发读取模式下转换到低电平一次。

图3是图2中示出的双锁存器130的框图。双锁存器130通过两步锁存操作输出由读出放大器120读出的信号。该两步锁存操作使得可以容易地控制由初始读取操作锁存的初始数据(包含字边界的突发单元(burst unit)的数据)的输出。可以控制所述初始数据的输出时间以去除在突发读取模式下产生的字边界的输出。因而，可以阻止由字边界产生的就绪信号RDY的低电平时段，以缓解所述系统上的中断负荷。

第一锁存器131响应于由突发读取控制电路150输出的第一锁存使能信号L1_EN而锁存从读出放大器120发送的读出数据SA_DATA。图3示出的情况中，初始地址组为4N+1，而由初始读取操作读出的初始数据包括3-字有效数据W_2、W_3和W_4以及最右边的无效数据W_4。第二锁存器132在第一时钟周期期间复制存储在第一锁存器131中的初始数据。该复制操作响应于从突发读取控制电路150输出的第二锁存使能信号L2_EN而实施。被复制的数据响应于DUMP信号而被依次输出。当所述初始数据输出时，突发读取控制电路150从已经由外部源输入的所述突发起始地址识别出读取的无效数据的长度。从而，在4N+1地址组中，信号DUMP以1个时钟的延迟输出。由于第二锁存器132在所述锁存操作结束之后的1个时钟延迟后输出，所以第二锁存器132的最右边的锁存级的无效数据W_4不输出。第二锁存器132的这样的控制操作仅应用于通过初始读取操作读出的4-字数据(初始数据)。在所述初始数据之后读取的突发单元(burst unit)的4-字数据，将数据从第一锁存器131发送到输出端口。

以这种方式，因为双锁存器130控制所述初始数据的输出，所述存储器件去除了包含在该初始数据中的字边界的输出。但是，包含在该初始数据中的有效数据的输出时间被延迟与该字边界对应的时钟的数量一样长。由于所述输出端口的配置和控制，初始读取时段T1’和时段T2’相继在就绪信号RDY的低电平时生成，而且在T2’时段中输出有效数据时存在延时。结果，可以借助所述双锁存器配置限制就绪信号RDY的所述低电平时段(例如，限为仅一次)。

图4A-4D示出了依照本发明的实施例的就绪信号RDY的输出的时序图。这些时序图示出了数据输出DQ以及就绪信号RDY的输出，其中突发起始地址分别属于地址组4N、4N+1、4N+2以及4N+3。具体地，图4A是其中突发起始地址A0属于地址组4N的时序图。当地址有效信号nAVD在低电平时段中与时钟信号CLK的上升沿同步以输入突发起始地址A0时，存储器件进入突发读取模式。突发读取控制电路150从地址鉴别器电路160接收有关突发起始地址A0所属的地址组的信息。突发读取控制电路150在初始读取操作期间通过由突发起始地址生成的内部地址读出有效数据以锁存第一锁存器131和第二锁存器132。在发送到第二锁存器132的初始的4-字数据中不包含无效数据。因此，突发读取控制电路150发送DUPM信号以依次输出第二锁存器132的全部字-尺寸的锁存。也即，该DUMP信号同步于时钟信号CLK而发送到(1、2、3和4)以输出4-字的有效数据。就绪信号RDY在初始读取时段T1’期间输出低电平。当输出第一个字1_1，就绪信号RDY转换到高电平。就绪信号RDY仅在初始读取时段T1’期间输出低电平，而且不存在基于字边界的另外低电平。因此，当突发起始地址所属的地址组为4N时不存在就绪信号RDY的另外低电平时段。

图4B是其中突发起始地址A0属于地址组4N+1的时序图。当突发起始地址A0属于起始地址组4N+1时，就绪信号RDY的低电平时段增加时钟周期T2’。这对应于来自锁存包含1个字尺寸的无效数据的初始数据的第二锁存器132的输出数据的字边界。突发读取控制电路150在从第二锁存器132输出的初始数据的输出期间生成具有一个时钟的延时的DUMP信号(延时、1、2、和3)。与此同时，突发读出控制电路150控制就绪信号RDY，使得就绪信号RDY在对应一个时钟周期的期间T2’输出低电平。尽管内部存在字边界，但是可以通过第二锁存器132的输出控制来阻止无效数据的输出。结果，可以输出具有一次低电平的用于通知输出无效数据的所述就绪信号。

图4C和图4D分别是其中突发起始地址为4N+2和4N+3的时序图。在每一情况下，就绪信号RDY的低电平时段被相继输出作为初始读取时段T1’和所述T2’个时钟，其中有效数据的输出被延迟。具体地，图4C示出了与包含在初始数据的2时钟(2CLK)中的无效字对应的时钟。图4D示出了3时钟(3CLK)的无效字。在每一情况下，突发读取控制电路150通过在时间T2’借助第二锁存器132的DUMP信号输出的无效数据的延迟而仅输出有效数据。在延迟期间，就绪信号RDY维持在低电平。因此，就绪信号RDY的低电平时段包括初始读取时间T1’以及延迟时间T2’，直到输出有效数据。结果，减少了从所述存储器件转送到系统的中断的数量，进而缓解系统负荷。借助第二锁存器132来完成基于初始读取的这样的字边界输出控制。

如上述时序图中所示，双锁存器包括用于锁存读出放大器的读出信号的第一锁存器131以及用于重复锁存第一锁存器131的锁存数据的第二锁存器132，使得第一锁存器131连续读出突发数据。就绪信号RDY在突发单位的数据的输出时段转换到低电平一次。因而，系统检查就绪信号RDY的低电平时段以缓解用于检测由字边界导致的无效数据的中断负荷。

尽管已结合在附图中示出的本发明的实施例描述了本发明，但是本发明并不限于此。本领域技术人员显然可知，在不背离本发明的范围和精神的情况下，可以在其中做出各种替换、修改和变更。

本申请要求于2006年2月15日提交的韩国专利申请2006-14783的优先权，该申请的全部通过参照而被合并于此。

Claims (16)

1.一种半导体存储器件，包括：

存储单元阵列；

读出放大器，被配置用于依次读出并放大存储在所述存储单元阵列中的数据；

锁存电路，被配置用于响应于转储信号而锁存所述读出放大器的读出的数据并输出所述读出的数据；以及

突发模式控制单元，被配置用于检测所述读出的数据中的无效数据的长度，所述控制单元根据所述无效数据的长度来控制所述转储信号的生成，以从该读出的数据中仅仅依次输出有效数据。

2.如权利要求1所述的半导体存储器件，其中，所述锁存电路包括：

第一锁存器，被配置用于锁存所述读出的数据；以及

第二锁存器，被配置用于响应于所述转储信号而再次锁存来自所述第一锁存器的锁存数据并输出所述读出的数据。

3.如权利要求2所述的半导体存储器件，其中，所述读出的数据包括在被锁存后在突发读取操作中初始读取的突发长度单元的数据。

4.如权利要求3所述的半导体存储器件，其中，所述读出的数据包括有效和无效数据。

5.如权利要求4所述的半导体存储器件，其中，所述无效数据对应于字边界。

6.如权利要求2所述的半导体存储器件，其中，所述第二锁存器响应于所述转储信号而依次输出具有与所述无效数据的突发长度对应的延迟的有效数据。

7.如权利要求1所述的半导体存储器件，其中，所述突发模式控制单元包括：

地址鉴别器电路，被配置用于从所述突发起始地址中读出所述无效数据的突发长度；

与所述地址鉴别器电路通信的突发读取控制电路，被配置用于在与所述无效数据的所述突发长度相关联的时间点控制所述转储信号；以及

就绪信号发生器，被配置用于响应于所述突发读取控制电路而生成就绪信号。

8.如权利要求7所述的半导体存储器件，其中，所述突发读取控制电路控制所述就绪信号发生器，使得所述就绪信号维持在禁用状态，直到从所述存储单元阵列输出有效数据。

9.如权利要求1所述的半导体存储器件，其中，所述存储单元阵列为NOR-型单元阵列。

10.如权利要求1所述的半导体存储器件，进一步包括：

与所述突发模式控制单元通信的就绪信号发生器，被配置用于生成就绪信号，该就绪信号维持在禁用状态直到输出所述有效数据。

11.如权利要求10所述的半导体存储器件，其中，所述突发读取操作包括连续突发读取操作，其中突发长度的数据被输出至少一次。

12.一种用于在突发模式下输出半导体存储器件的数据的方法，该方法包括：

读出存储在存储单元阵列中的数据；

基于突发起始地址检测在从所述存储单元阵列初始输出的突发数据的长度中包含的无效数据的长度；

将所述读出的数据存储在锁存电路中；以及

控制所述锁存电路以基于所述无效数据的长度从所述读出的数据中仅仅依次输出有效数据。

13.如权利要求12所述的方法，其中，就绪信号维持在禁用状态直到输出所述有效数据。

14.如权利要求12所述的方法，其中，所述锁存电路包括第一锁存器和第二锁存器。

15.如权利要求14所述的方法，其中，将所述读出的数据存储在锁存电路中包括：

锁存所述读出的数据；以及

重复锁存所锁存的数据。

16.如权利要求15所述的方法，其中，控制所述锁存电路进一步包括在输出所述有效数据期间控制所述第二锁存器。

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