JP2001312887A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 チップサイズの縮小化を実現する。 【解決手段】 装置は、メモリセルアレイ３４ａおよび
３４ｂとバンクセレクタ３６とセル選択回路３８ａとデ
ータマルチプレクサ４０と入出力バッファ４２とを具え
る。バンクセレクタは、バンクセレクト信号を生成し
て、メモリセルアレイを交互に選択する。セル選択回路
は、バンクセレクト信号により選択されたメモリセルア
レイの中の所定のメモリセルを選択して、このメモリセ
ルに対するリード動作およびライト動作を行う。データ
マルチプレクサは、バンクセレクト信号により選択され
たメモリセルアレイからのリードデータを入出力バッフ
ァに転送する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、比較的容量が小
さく、ライト動作とリード動作とを完全に同期して行う
ラインメモリに関する。

【０００２】

【従来の技術】従来のラインメモリの回路構成を図２７
に示す。このラインメモリは、１つのメモリセルアレイ
１０を具える。また、１ライン分のレジスタを所有した
４つのデータレジスタ１２、１４、１６および１８を具
える。これらデータレジスタ１２〜１８はビット線ＢＬ
を介してメモリセルアレイ１０に結合される。また、こ
のラインメモリは、１ライン分のレジスタを所有したデ
ータサブレジスタ２０を具える。さらに、このラインメ
モリは、Ｘデコーダ２２、Ｘプリデコーダ２４、アドレ
スカウンタ２６、リード／ライトコントローラ２８、入
力バッファ３０および出力バッファ３２を具える。Ｘデ
コーダ２２はワード線ＷＬを介してメモリセルアレイ１
０に結合される。リード／ライトコントローラ２８は、
リードコントロール信号ＲＣおよびライトコントロール
信号ＷＣを生成してデータレジスタ１２〜１８を制御す
る。

【０００３】ライト動作は次のように行われる。まず、
入力ポートＤｉｎから入力バッファ３０にライトデータ
ＷＤが入力する。入力バッファ３０でドライブされたラ
イトデータＷＤはデータサブレジスタ２０に順次に書き
込まれる。データサブレジスタ２０に１ライン分のデー
タが書き込まれた後、次のライトデータは第１データレ
ジスタ１２に書き込まれる。第１データレジスタ１２に
１ライン分のデータが書き込まれた後、アドレスカウン
タ２６はＸアドレスＸＡを生成する。このＸアドレスに
より、Ｘプリデコータ２４を介してＸデコーダ２６でデ
コードされたワード線ＷＬが活性化される。続いて、ラ
イトコントロール信号ＷＣの活性化により第１データレ
ジスタ１２のデータすべてがビット線ＢＬを介して一括
してメモリセルアレイ１０に転送される。その間に次の
ライトデータが第２データレジスタ１４に順次書き込ま
れる。第２データレジスタ１４の書き込み終了後、書き
込まれたデータは第１データレジスタ１２と同様にメモ
リセルアレイ１０に一括転送され、その間に第１データ
レジスタ１２への書き込みが行われる。これらの動作を
繰り返すことにより連続的なライト動作を可能にしてい
る。

【０００４】リード動作は次のように行われる。最初に
データサブレジスタ２０のデータを出力バッファ３２に
順次出力する。出力バッファ３２のリードデータＲＤは
出力ポートＤｏｕｔに出力される。その間にアドレスカ
ウンタ２６で生成されたＸアドレスによりＸデコーダ２
２でデコードされたワード線が活性化される。そして、
リードコントロール信号ＲＣが活性化され、メモリセル
アレイ１０の１ライン分のデータがビット線を介して第
３データレジスタ１６に一括転送される。データサブレ
ジスタ２０の読み出し終了後に第３データレジスタ１６
の読み出しが行われる。その間に第３データレジスタ１
６と同様に第４データレジスタ１８へのデータ転送が行
われる。これらの動作を繰り返すことにより連続的なリ
ード動作を可能にしている。

【０００５】したがって、図２７に示すラインメモリに
よれば、リード動作とライト動作を完全に非同期とした
ラインメモリ動作が可能となる。また、図２８のタイミ
ングチャートで示される一部機能を絞った仕様のライン
メモリ動作も可能となる。図中、ＣＬＫはクロック信号
を示し、ＲＳＴはリセット信号を示す。データのリード
動作およびライト動作は、クロック信号ＣＬＫの周期単
位に同期して行われる。図２８に示すように、このライ
ンメモリは、最初のクロック周期ＣＬＫ０において、メ
モリセルアレイ１０の０番地からデータＲ０を読み出
す。また、次のクロック周期ＣＬＫ１では、０番地にデ
ータＷ０を書き込むとともに、１番地からデータＲ１を
読み出す。次のクロック周期ＣＬＫ２では、１番地にデ
ータＷ１を書き込むとともに、２番地からデータＲ２を
読み出す。次のクロック周期ＣＬＫ３では、２番地にデ
ータＷ２を書き込むとともに、３番地からデータＲ３を
読み出す。このように、メモリセルアレイ１０の所定ア
ドレスのメモリセルに対するリード（Ｒｅａｄ）動作後
の１周期に、同アドレスのメモリセルに対してライト
（Ｗｒｉｔｅ）動作を行うとともに、別アドレスのメモ
リセルに対してリード動作を行う。

【０００６】

【発明が解決しようとする課題】しかしながら、図２８
に示すような機能を絞った仕様かつ容量の小さいライン
メモリを構成するに当たり、図２７に示す回路構成を用
いると、メモリセルアレイのレイアウト面積よりもデー
タレジスタ、データサブレジスタおよびリード／ライト
コントロールのレイアウト面積が大きくなり、チップサ
イズの縮小化が困難になるという問題がある。

【０００７】したがって、従来より、チップサイズの縮
小化が可能な半導体記憶装置の出現が望まれていた。

【０００８】

【課題を解決するための手段】そこで、この発明の半導
体記憶装置によれば、データのリード動作およびライト
動作をクロック信号の周期単位に同期して行う半導体記
憶装置であって、２つのメモリセルアレイを具えてお
り、一方のメモリセルアレイの所定アドレスのメモリセ
ルに対するリード動作後の１周期に、当該メモリセルア
レイの同アドレスのメモリセルに対してライト動作を行
うとともに、他方のメモリセルアレイの所定アドレスの
メモリセルに対してリード動作を行うことを特徴とす
る。

【０００９】この構成によれば、データレジスタやデー
タサブレジスタを使用せずに、ラインメモリ動作が可能
な記憶装置を構成できる。したがって、チップサイズの
縮小化が図れる。

【００１０】この発明の半導体記憶装置において、好ま
しくは、アレイ選択回路、セル選択回路、データ転送回
路および入出力バッファをさらに具え、アレイ選択回路
は、メモリセルアレイを交互に選択するためのアレイ選
択信号を生成し、セル選択回路は、アレイ選択信号によ
り選択されたメモリセルアレイの中の所定のメモリセル
を選択して、このメモリセルに対するリード動作および
ライト動作を行い、データ転送回路は、アレイ選択信号
により選択されたメモリセルアレイからのリードデータ
を入出力バッファに転送すると良い。

【００１１】また、この発明の半導体記憶装置におい
て、好ましくは、入出力バッファからメモリセルアレイ
に送られるライトデータ、およびメモリセルアレイから
データ転送回路に送られるリードデータの増幅を行う入
出力データ増幅器をさらに具えると良い。

【００１２】また、この発明の半導体記憶装置におい
て、好ましくは、セル選択回路は、アドレス生成回路、
行デコーダおよび列デコーダを具えており、アドレス生
成回路は、アレイ選択信号により選択されたメモリセル
アレイに対する行アドレス信号および列アドレス信号を
生成し、行デコーダが行アドレス信号に応じて所定のワ
ード線を選択し、列デコーダが列アドレス信号に応じて
所定のビット線を選択することにより、所定のメモリセ
ルアレイの中の所定のメモリセルを選択すると良い。

【００１３】また、この発明の半導体記憶装置におい
て、好ましくは、セル選択回路は、アドレス生成回路と
してのアドレスカウンタと、行デコーダと、列デコーダ
とを各メモリセルアレイごとにそれぞれ具えており、行
デコーダは行プリデコーダおよび行メインデコーダによ
り構成され、列デコーダは列プリデコーダおよび列メイ
ンデコーダにより構成され、行プリデコーダがアドレス
カウンタからの行アドレス信号に応じて行プリデコード
信号を生成すると、行メインデコーダはこの行プリデコ
ード信号に応じて所定のワード線を選択し、列プリデコ
ーダがアドレスカウンタからの列アドレス信号に応じて
列プリデコード信号を生成すると、列メインデコーダは
この列プリデコード信号に応じて所定のビット線を選択
すると良い。

【００１４】また、この発明の半導体記憶装置におい
て、好ましくは、セル選択回路は、アドレス生成回路と
して１つのアドレスカウンタを具えるとともに、行デコ
ーダおよび列デコーダを各メモリセルアレイごとにそれ
ぞれ具えており、行デコーダは行プリデコーダおよび行
メインデコーダにより構成され、列デコーダは列プリデ
コーダおよび列メインデコーダにより構成され、行プリ
デコーダがアドレスカウンタからの行アドレス信号に応
じて行プリデコード信号を生成すると、行メインデコー
ダはこの行プリデコード信号に応じて所定のワード線を
選択し、列プリデコーダがアドレスカウンタからの列ア
ドレス信号に応じて列プリデコード信号を生成すると、
列メインデコーダはこの列プリデコード信号に応じて所
定のビット線を選択し、行プリデコーダおよび列プリデ
コーダは、それぞれ行プリデコード信号および列プリデ
コード信号を所定期間保持するラッチ機能を有すると良
い。

【００１５】この構成によれば、プリデコーダがプリデ
コード信号のラッチ機能を有するので、アドレスカウン
タがカウントアップしても所定期間同じアドレスを指定
し続けることができる。

【００１６】例えば、第１周期において、第１のメモリ
セルアレイの第１アドレスに対してリード動作が行われ
た後、アドレスカウンタがカウントアップし、次の第２
周期で第２のメモリセルアレイの第２アドレスに対して
リード動作が行われる。この第２周期では、第１のメモ
リセルアレイ用のプリデコーダは第１周期におけるアド
レス信号に基づくプリデコード信号をラッチしている。
したがって、この第２周期では、第１メモリセルアレイ
の第１アドレスのメモリセルに対してライト動作を行う
ことができる。

【００１７】このように、１つのアドレスカウンタで各
メモリセルアレイのアドレスを指定して所定のリード・
ライト動作を行わせることができる。よって、この構成
によれば、アドレスカウンタ１つ分だけレイアウト面積
の縮小化が図れる。

【００１８】また、この発明の半導体記憶装置におい
て、好ましくは、行デコーダは行プリデコーダおよび行
メインデコーダにより構成され、列デコーダは列プリデ
コーダおよび列メインデコーダにより構成され、セル選
択回路は、アドレス生成回路としてのアドレスカウン
タ、行プリデコーダおよび列プリデコーダを１つずつ具
えるとともに、行メインデコーダおよび列メインデコー
ダを各メモリセルアレイごとにそれぞれ具えており、行
プリデコーダがアドレスカウンタからの行アドレス信号
に応じて行プリデコード信号を生成すると、行メインデ
コーダはこの行プリデコード信号に応じて所定のワード
線を選択し、行メインデコーダは、ワード線の選択を所
定期間続けるラッチ機能を有しており、列プリデコーダ
がアドレスカウンタからの列アドレス信号に応じて列プ
リデコード信号を生成すると、列メインデコーダはこの
列プリデコード信号に応じて所定のビット線を選択し、
列メインデコーダは、ビット線の選択を所定期間続ける
ラッチ機能を有すると良い。

【００１９】この構成によれば、メインデコーダがデコ
ード信号のラッチ機能を有するので、アドレスカウンタ
がカウントアップしても所定期間同じアドレスを指定し
続けることができる。そのため、１つのアドレスカウン
タで各メモリセルアレイのアドレスを指定して所定のリ
ード・ライト動作を行わせることができる。よって、こ
の構成によれば、アドレスカウンタ１つ分と行プリデコ
ーダ１つ分と列プリデコーダ１つ分とだけレイアウト面
積の縮小化が図れる。

【００２０】また、この発明の半導体記憶装置におい
て、好ましくは、セル選択回路は、アレイ選択信号に応
じて所定のワード線を順次に選択する行ポインタと、ア
レイ選択信号に応じて所定のビット線を順次に選択する
列ポインタとを具えると良い。

【００２１】この構成によれば、アドレス指定の制御が
容易になり、付随する回路が少なくなる為レイアウト面
積の縮小化が図れる。

【００２２】また、この発明の半導体記憶装置におい
て、好ましくは、アレイ選択回路、セル選択回路、デー
タ転送回路、入出力バッファおよび入出力データ増幅器
をさらに具え、アレイ選択回路は、メモリセルアレイを
交互に選択するためのアレイ選択信号を生成し、セル選
択回路は、アレイ選択信号により選択されたメモリセル
アレイの中の所定のメモリセルを選択して、このメモリ
セルに対するリード動作およびライト動作を行い、デー
タ転送回路は、アレイ選択信号により選択されたメモリ
セルアレイからのリードデータを入出力データ増幅器に
転送する処理と、この入出力データ増幅器から送られる
ライトデータを所定のメモリセルアレイに転送する処理
とを行い、入出力データ増幅器は、入出力バッファから
データ転送回路に送られるライトデータ、およびデータ
転送回路から入出力バッファに送られるリードデータの
増幅を行うと良い。

【００２３】この構成によれば、入出力データ増幅器を
２つのメモリセルアレイで共用するので、レイアウト面
積が縮小化される。

【００２４】また、この発明の半導体記憶装置におい
て、好ましくは、１ビット目用のデータレジスタをさら
に具えていて、データ転送回路は、データレジスタから
読み出されるデータを入出力バッファに転送する回路を
さらに具えており、アレイ選択回路は、メモリセルアレ
イを選択する他にデータレジスタを選択するための回路
をさらに具えており、リード動作時およびライト動作時
に１ビット目だけはデータレジスタにアクセスすると良
い。

【００２５】この構成によれば、レイアウト面積が縮小
化されるとともに、どちらのメモリセルアレイをアクセ
ス中でもリセットを行うことができる。

【００２６】また、この発明の半導体記憶装置におい
て、好ましくは、アレイ選択信号は、交互に立ち上がる
第１および第２アレイ選択信号からなり、アレイ選択回
路は、クロック信号が入力されるクロックポートと、リ
セット信号が入力されるリセットポートと、第１および
第２アレイ選択信号がそれぞれ出力される第１および第
２出力ポートとを具えており、このアレイ選択回路は、
クロックポートが入力側に接続され、出力側の第１ノー
ドにクロック信号の逆相信号を出力する第１インバー
タ、第２ノードと第３ノードとの間に接続され、クロッ
ク信号およびその逆相信号が入力されるゲートを具えて
いて、この逆相信号が活性化したときにオン状態となる
第１トランスファゲート、第４ノードと第５ノードとの
間に接続され、クロック信号およびその逆相信号が入力
されるゲートを具えていて、このクロック信号が活性化
したときにオン状態となる第２トランスファゲート、リ
セットポートと第３ノードとが入力側にそれぞれ接続さ
れ、第４ノードが出力側に接続されたノア回路、第１出
力ポートが入力側に接続され、第２ノードが出力側に接
続された第２インバータ、第４ノードをラッチする第３
インバータ、第４ノードが入力側に接続され、第１出力
ポートが出力側に接続された第４インバータ、第１出力
ポートをラッチする第５インバータ、および第１出力ポ
ートが入力側に接続され、第２出力ポートが出力側に接
続された第６インバータにより構成されると良い。

【００２７】また、この発明の半導体記憶装置におい
て、好ましくは、アレイ選択信号は、交互に立ち上がる
第１および第２アレイ選択信号からなり、データ転送回
路は、第１および第２アレイ選択信号がそれぞれ入力さ
れる第１および第２入力ポートと、各メモリセルアレイ
からのリード信号がそれぞれ入力される第１および第２
リードポートと、これら第１および第２リードポートに
入力したリード信号を交互に出力させる第３リードポー
トとを具えており、このデータ転送回路は、第１入力ポ
ートが入力側に接続され、出力側の第１ノードに第１ブ
ロック選択信号の逆相信号を出力する第１インバータ、
第１リードポートと第３ノードとの間に接続され、第１
ブロック選択信号およびその逆相信号が入力されるゲー
トを具えていて、この第１ブロック選択信号が活性化し
たときにオン状態となる第１トランスファゲート、第２
入力ポートが入力側に接続され、出力側の第２ノードに
第２ブロック選択信号の逆相信号を出力する第２インバ
ータ、第２リードポートと第３ノードとの間に接続さ
れ、第２ブロック選択信号およびその逆相信号が入力さ
れるゲートを具えていて、この第２ブロック選択信号が
活性化したときにオン状態となる第２トランスファゲー
ト、第３ノードが入力側に接続され、第４ノードが出力
側に接続された第３インバータ、第４ノードが入力側に
接続され、第３リードポートが出力側に接続された第４
インバータ、および第４ノードをラッチする第５インバ
ータにより構成されると良い。

【００２８】

【発明の実施の形態】以下、図を参照して、この発明の
実施の形態につき説明する。なお、図は、この発明が理
解できる程度に構成を概略的に示している。また、以下
に記載される数値等の条件は単なる一例に過ぎない。よ
って、この発明は、この実施の形態に何ら限定されな
い。

【００２９】［第１の実施の形態］図１は、第１の実施
の形態の半導体記憶装置の構成を示すブロック図であ
る。この半導体記憶装置は、２つのメモリセルアレイ
（以下、バンクとも称する。）３４ａおよび３４ｂを具
える。また、この半導体記憶装置は、アレイ選択回路と
してのバンクセレクタ３６と、セル選択回路３８ａと、
データ転送回路としてのデータマルチプレクサ４０と、
入出力バッファ４２とをさらに具える。ここでは、説明
の簡略化のため、各メモリセルアレイ３４ａおよび３４
ｂ中のメモリセルがＳＲＡＭセルである場合を想定して
いる。

【００３０】上述のバンクセレクタ３６は、メモリセル
アレイ３４ａおよび３４ｂを交互に選択するためのバン
クセレクト信号（アレイ選択信号）を生成するものであ
る。このバンクセレクト信号は、交互に立ち上がるＢＡ
ＮＫ＿Ａ（第１アレイ選択信号）およびＢＡＮＫ＿Ｂ
（第２アレイ選択信号）からなる。

【００３１】また、上述のセル選択回路３８ａは、バン
クセレクト信号により選択されたメモリセルアレイの中
の所定のメモリセルを選択して、このメモリセルに対す
るリード動作およびライト動作を行うものである。

【００３２】また、上述のデータマルチプレクサ４０
は、バンクセレクト信号により選択されたメモリセルア
レイからのリードデータＲＤを入出力バッファ４２に転
送するものである。

【００３３】さらに、この半導体記憶装置は、各バンク
ごとに入出力データ増幅器としてのリード／ライトアン
プ４４ａおよび４４ｂを具える。これらリード／ライト
アンプ４４ａおよび４４ｂは、入出力バッファ４２から
メモリセルアレイに送られるライトデータＷＤ、および
メモリセルアレイからデータマルチプレクサ４０に送ら
れるリードデータＲＤの増幅を行うものである。

【００３４】この実施の形態では、上述のセル選択回路
３８ａは、アドレス生成回路、Ｘデコーダ（行デコー
ダ）およびＹデコーダ（列デコーダ）により構成され
る。

【００３５】このアドレス生成回路としてバンクごとに
それぞれアドレスカウンタ４６ａおよび４６ｂを具え
る。これらアドレスカウンタは、バンクセレクト信号に
より選択されたメモリセルアレイに対するＸアドレス信
号（行アドレス信号）およびＹアドレス信号（列アドレ
ス信号）を生成する。

【００３６】この半導体記憶装置では、ＸデコーダがＸ
アドレス信号（単にＸアドレスとも称する。）に応じて
所定のワード線を選択し、ＹデコーダがＹアドレス信号
（単にＹアドレスとも称する。）に応じて所定のビット
線を選択することにより、所定のメモリセルアレイの中
の所定のメモリセルを選択する。これらＸデコーダおよ
びＹデコーダはバンクごとに設けられる。そして、この
例では、ＸデコーダがＸプリデコーダ（行プリデコー
ダ）およびＸメインデコーダ（行メインデコーダ）によ
り構成される。また、ＹデコーダがＹプリデコーダ（列
プリデコーダ）およびＹメインデコーダ（列メインデコ
ーダ）により構成される。

【００３７】具体的には、メモリセルアレイ３４ａ用の
ＸデコーダがＸプリデコーダ４８ａおよびＸメインデコ
ーダ５０ａにより構成される。また、メモリセルアレイ
３４ａ用のＹデコーダがＹプリデコーダ５２ａおよびＹ
メインデコーダ５４ａにより構成される。また、メモリ
セルアレイ３４ｂ用のＸデコーダがＸプリデコーダ４８
ｂおよびＸメインデコーダ５０ｂにより構成される。ま
た、メモリセルアレイ３４ｂ用のＹデコーダがＹプリデ
コーダ５２ｂおよびＹメインデコーダ５４ｂにより構成
される。

【００３８】上述のプリデコーダは、アドレスカウンタ
からのアドレス信号に応じてプリデコード信号（単にプ
リデコードとも称する。）を生成する。

【００３９】すなわち、Ｘプリデコーダ４８ａは、アド
レスカウンタ４６ａからのＸアドレス信号ＸＡに応じて
Ｘプリデコード信号ＸＰを生成する。また、Ｙプリデコ
ーダ５２ａは、アドレスカウンタ４６ａからのＹアドレ
ス信号ＹＡに応じてＹプリデコード信号ＹＰを生成す
る。また、Ｘプリデコーダ４８ｂは、アドレスカウンタ
４６ｂからのＸアドレス信号ＸＡに応じてＸプリデコー
ド信号ＸＰを生成する。また、Ｙプリデコーダ５２ｂ
は、アドレスカウンタ４６ｂからのＹアドレス信号ＹＡ
に応じてＹプリデコード信号ＹＰを生成する。

【００４０】図２は、Ｘプリデコーダ４８ａの構成例を
示す回路図である。図２のＸプリデコーダ４８ａは、２
入力ＮＡＮＤ１とインバータＩＮＶ１とで構成される基
本回路５６を具えている。２入力ＮＡＮＤ１の各入力端
子５６ａおよび５６ｂには、アドレスカウンタ４６ａで
生成されたＸアドレス信号Ａ０Ｘ＿ＡおよびＡ１Ｘ＿Ａ
が入力される。この２入力ＮＡＮＤ１からの出力信号が
インバータＩＮＶ１を経て、Ｘプリデコード信号Ａ０１
Ｘ＿Ａとして出力端子５６ｃに出力される。

【００４１】実際のＸプリデコーダ４８ａは、上述した
基本回路５６をメモリ容量に応じた所要数だけ具えてな
る。そして、例えば別の基本回路５６は、アドレスカウ
ンタ４６ａで生成されたＸアドレス信号Ａ２Ｘ＿Ａおよ
びＡ３Ｘ＿Ａに基づき、Ｘプリデコード信号Ａ２３Ｘ＿
Ａを出力する。

【００４２】また、他のプリデコーダすなわちＸプリデ
コーダ４８ｂ、Ｙプリデコーダ５２ａおよびＹプリデコ
ーダ５２ｂの構成も上述したＸプリデコーダ４８ａと同
様の構成を具える。そして、例えばＸプリデコーダ４８
ｂは、アドレスカウンタ４６ｂで生成されたＸアドレス
信号Ａ０Ｘ＿ＢおよびＡ１Ｘ＿Ｂに基づき、Ｘプリデコ
ード信号Ａ０１Ｘ＿Ｂを出力する。

【００４３】上述のメインデコーダは、プリデコーダか
らのプリデコード信号に応じて所定のワード線を選択す
る（デコードする。）。

【００４４】図３は、Ｘメインデコーダ５０ａの構成例
を示す回路図である。図３のＸメインデコーダ５０ａ
は、２入力ＮＡＮＤ１とインバータＩＮＶ１とで構成さ
れる基本回路５８を具えている。実際のＸメインデコー
ダ５０ａは、この基本回路５８をメモリ容量に応じた所
要数だけ具えてなる。２入力ＮＡＮＤ１の各入力端子５
８ａおよび５８ｂには、Ｘプリデコーダ４８ａで生成さ
れたＸアドレス信号Ａ０１Ｘ＿ＡおよびＡ２３Ｘ＿Ａが
入力される。この２入力ＮＡＮＤ１からの出力信号がイ
ンバータＩＮＶ１を経て、所定のワード線ＷＬ０＿Ａに
接続された出力端子５８ｃに出力される。

【００４５】また、他のメインデコーダすなわちＸメイ
ンデコーダ５０ｂ、Ｙメインデコーダ５４ａおよびＹメ
インデコーダ５４ｂの構成も上述したＸメインデコーダ
５０ａと同様の構成を具える。

【００４６】このように、上述のＸメインデコーダ５０
ａは、Ｘプリデコーダ４８ａからのＸプリデコード信号
ＸＰに応じて所定のワード線ＷＬｉ＿Ａを選択する。ま
た、Ｙメインデコーダ５４ａは、Ｙプリデコーダ５２ａ
からのＹプリデコード信号ＹＰに応じて所定のビット線
ＢＬｉ＿Ａを選択する。

【００４７】そして、Ｘデコーダによりワード線ＷＬｉ
＿Ａが選択されると、そのワード線に接続されているメ
モリセルの記憶データがビット線ＢＬｉ＿Ａに現れる。
その内の１本のビット線ＢＬｉ＿ＡをＹデコーダにより
選択すると、記憶データはリードデータとしてデータ線
Ｄ＿Ａによりリード／ライトアンプ４４ａに送られる。
さらに、リード／ライトアンプ４４ａにより増幅された
リードデータＲＤ＿Ａは、データマルチプレクサ４０に
送られる。こうしてメモリセルアレイ３４ａのメモリセ
ルからデータが読み出される。

【００４８】また、ライトデータＷＤは、リード／ライ
トアンプ４４ａにより増幅された後、データ線Ｄ＿Ａに
よりＹメインデコーダ５４ａに送られる。そして、Ｘデ
コーダによりワード線ＷＬｉ＿Ａが選択され、Ｙメイン
デコーダ５４ａが１本のビット線ＢＬｉ＿Ａを選択す
る。こうしてメモリセルアレイ３４ａのメモリセルにデ
ータが書き込まれる。

【００４９】一方、Ｘメインデコーダ５０ｂは、Ｘプリ
デコーダ４８ｂからのＸプリデコード信号ＸＰに応じて
所定のワード線ＷＬｉ＿Ｂを選択する。また、Ｙメイン
デコーダ５４ｂは、Ｙプリデコーダ５２ｂからのＹプリ
デコード信号ＹＰに応じて所定のビット線ＢＬｉ＿Ｂを
選択する。

【００５０】そして、Ｘデコーダによりワード線ＷＬｉ
＿Ｂが選択されると、そのワード線に接続されているメ
モリセルの記憶データがビット線ＢＬｉ＿Ｂに現れる。
その内の１本のビット線ＢＬｉ＿ＢをＹデコーダにより
選択すると、記憶データはリードデータとしてデータ線
Ｄ＿Ｂによりリード／ライトアンプ４４ｂに送られる。
さらに、リード／ライトアンプ４４ｂにより増幅された
リードデータＲＤ＿Ｂは、データマルチプレクサ４０に
送られる。こうしてメモリセルアレイ３４ｂのメモリセ
ルからデータが読み出される。

【００５１】また、ライトデータＷＤは、リード／ライ
トアンプ４４ｂにより増幅された後、データ線Ｄ＿Ｂに
よりＹメインデコーダ５４ｂに送られる。そして、Ｘデ
コーダによりワード線ＷＬｉ＿Ｂが選択され、Ｙメイン
デコーダ５４ｂが１本のビット線ＢＬｉ＿Ｂを選択す
る。こうしてメモリセルアレイ３４ｂのメモリセルにデ
ータが書き込まれる。

【００５２】次に、バンクセレクタ３６の構成につき図
４の回路図を参照して説明する。

【００５３】バンクセレクタ３６は、クロック信号ＣＬ
Ｋが入力されるクロックポート３６ａと、リセット信号
ＲＳＴが入力されるリセットポート３６ｂと、バンクセ
レクト信号ＢＡＮＫ＿ＡおよびＢＡＮＫ＿Ｂがそれぞれ
出力される第１および第２出力ポート３６ｃおよび３６
ｄとを具える。

【００５４】このバンクセレクタ３６は、６つのインバ
ータと、２つのトランスファゲートＴＦ１、ＴＦ２と、
１つのノア回路ＮＯＲ１とで構成される。

【００５５】第１インバータＩＮＶ１は、クロックポー
ト３６ａが入力側に接続され、出力側の第１ノードｎｄ
１にクロック信号ＣＬＫの逆相信号を出力する。

【００５６】第１トランスファゲートＴＦ１は、第２ノ
ードｎｄ２と第３ノードｎｄ３との間に接続され、クロ
ック信号ＣＬＫおよびその逆相信号が入力されるゲート
を具えていて、この逆相信号が活性化したときにオン状
態となる。

【００５７】第２トランスファゲートＴＦ２は、第４ノ
ードｎｄ４と第５ノードｎｄ５との間に接続され、クロ
ック信号ＣＬＫおよびその逆相信号が入力されるゲート
を具えていて、このクロック信号が活性化したときにオ
ン状態となる。

【００５８】ノア回路ＮＯＲ１は、リセットポート３６
ｂと第３ノードｎｄ３とが入力側にそれぞれ接続され、
第４ノードｎｄ４が出力側に接続されている。

【００５９】第２インバータＩＮＶ２は、第１出力ポー
ト３６ｃが入力側に接続され、第２ノードｎｄ２が出力
側に接続されている。

【００６０】第３インバータＩＮＶ３は、第４ノードｎ
ｄ４が入力側に接続され、第３ノードｎｄ３が出力側に
接続され、第４ノードｎｄ４をラッチする。

【００６１】第４インバータＩＮＶ４は、第５ノードｎ
ｄ５が入力側に接続され、第１出力ポート３６ｃが出力
側に接続されている。

【００６２】第５インバータＩＮＶ５は、第１出力ポー
ト３６ｃが入力側に接続され、第５ノードｎｄ５が出力
側に接続され、第１出力ポート３６ｃをラッチする。

【００６３】第６インバータＩＮＶ６は、第１出力ポー
ト３６ｃが入力側に接続され、第２出力ポート３６ｄが
出力側に接続されている。

【００６４】このバンクセレクタ３６は、クロック信号
ＣＬＫの立ち上がりを受けてＢＡＮＫ＿ＡとＢＡＮＫ＿
Ｂとを交互に立ち上げる。ただし、リセット信号ＲＳＴ
の立ち上がり直後は必ずＢＡＮＫ＿Ａを立ち上げる回路
になっている。

【００６５】次に、データマルチプレクサ４０の構成に
つき図５の回路図を参照して説明する。

【００６６】データマルチプレクサ４０は、バンクセレ
クト信号ＢＡＮＫ＿ＡおよびＢＡＮＫ＿Ｂがそれぞれ入
力される第１および第２入力ポート４０ａおよび４０ｂ
と、各メモリセルアレイからのリードデータ信号ＲＤ＿
ＡおよびＲＤ＿Ｂがそれぞれ入力される第１および第２
リードポート４０ｃおよび４０ｄと、これら第１および
第２リードポートに入力したリードデータ信号をリード
データＲＤとして交互に出力させる第３リードポート４
０ｅとを具える。

【００６７】このデータマルチプレクサ４０は、５つの
インバータと、２つのトランスファゲートとで構成され
る。

【００６８】第１インバータＩＮＶ１は、第１入力ポー
ト４０ａが入力側に接続され、出力側の第１ノードｎｄ
１に第１バンクセレクト信号ＢＡＮＫ＿Ａの逆相信号を
出力するものである。

【００６９】第１トランスファゲートＴＦ１は、第１リ
ードポート４０ｃと第３ノードｎｄ３との間に接続さ
れ、第１バンクセレクト信号ＢＡＮＫ＿Ａおよびその逆
相信号が入力されるゲートを具えていて、この第１バン
クセレクト信号ＢＡＮＫ＿Ａが活性化したときにオン状
態となる。

【００７０】第２インバータＩＮＶ２は、第２入力ポー
ト４０ｂが入力側に接続され、出力側の第２ノードｎｄ
２に第２バンクセレクト信号ＢＡＮＫ＿Ｂの逆相信号を
出力するものである。

【００７１】第２トランスファゲートＴＦ２は、第２リ
ードポート４０ｄと第３ノードｎｄ３との間に接続さ
れ、第２バンクセレクト信号ＢＡＮＫ＿Ｂおよびその逆
相信号が入力されるゲートを具えていて、この第２バン
クセレクト信号ＢＡＮＫ＿Ｂが活性化したときにオン状
態となる。

【００７２】第３インバータＩＮＶ３は、第３ノードｎ
ｄ３が入力側に接続され、第４ノードｎｄ４が出力側に
接続されている。

【００７３】第４インバータＩＮＶ４は、第４ノードｎ
ｄ４が入力側に接続され、第３リードポート４０ｅが出
力側に接続されている。

【００７４】第５インバータＩＮＶ５は、第４ノードｎ
ｄ４が入力側に接続され、第３ノードｎｄ３が出力側に
接続され、第４ノードｎｄ４をラッチする。

【００７５】このデータマルチプレクサ４０は、ＢＡＮ
Ｋ＿ＡおよびＢＡＮＫ＿Ｂの立ち上がりを受けてＲＤ＿
ＡとＲＤ＿Ｂとを交互に出力する。

【００７６】次に、この半導体記憶装置の動作につき図
６および図７のタイミングチャートを参照して説明す
る。以下の説明では、メモリセルアレイ３４ａのリード
動作およびライト動作に供する回路（メモリセルアレイ
３４ａ、アドレスカウンタ４６ａ、Ｘプリデコーダ４８
ａ、Ｘメインデコーダ５０ａ、Ｙプリデコーダ５２ａ、
Ｙメインデコーダ５４ａおよびリード／ライトアンプ４
４ａ）をバンクＡと総称する。また、メモリセルアレイ
３４ｂのリード動作およびライト動作に供する回路（メ
モリセルアレイ３４ｂ、アドレスカウンタ４６ｂ、Ｘプ
リデコーダ４８ｂ、Ｘメインデコーダ５０ｂ、Ｙプリデ
コーダ５２ｂ、Ｙメインデコーダ５４ｂおよびリード／
ライトアンプ４４ｂ）をバンクＢと称する。

【００７７】図６に示すように、バンクセレクト信号Ｂ
ＡＮＫ＿ＡおよびＢＡＮＫ＿Ｂはクロック信号ＣＬＫの
周期に同期して交互に立ち上がる。アドレスカウンタ４
６ａおよび４６ｂそれぞれは、これらバンクセレクト信
号ＢＡＮＫ＿ＡおよびＢＡＮＫ＿Ｂの立ち上がりを受け
てカウントアップする。一方のアドレスカウンタ４６ｂ
からのアドレス信号は、他方のアドレスカウンタ４６ａ
からのアドレス信号に対してクロック信号ＣＬＫ１サイ
クル分遅れるようになっている。

【００７８】図７は、メモリセルアレイ３４ａのメモリ
セルにロー（Ｌｏｗ）が蓄えられ、メモリセルアレイ３
４ｂのメモリセルにハイ（Ｈｉｇｈ）が蓄えられ、メモ
リセルアレイ３４ａにはハイの書き込みを行い、メモリ
セルアレイ３４ｂにはローの書き込みを行うときの動作
波形を示す。なお、ビット線およびデータ線については
正信号および負信号（相補信号）を共に示してある。

【００７９】バンクＡでは、バンクセレクト信号ＢＡＮ
Ｋ＿Ａの立ち上がりを受けてアドレスカウンタ４６ａか
らのＸアドレスがカウントアップする。このＸアドレス
により、Ｘプリデコーダ４８ａおよびＸメインデコーダ
５０ａでデコードされたワード線ＷＬｉ＿Ａが立ち上が
り、ビット線ＢＬｉ＿Ａにメモリセルのデータが出力さ
れる。次に、Ｙアドレスにより、Ｙプリデコーダ５２ａ
およびＹメインデコーダ５４ａでデコードされたビット
線ＢＬｉ＿Ａがデータ線Ｄ＿Ａに接続され、選択された
ビット線ＢＬｉ＿Ａのデータがデータ線Ｄ＿Ａに出力さ
れる。データ線Ｄ＿Ａに出力されたデータはリード／ラ
イトアンプ４４ａにより増幅されリードデータＲＤ＿Ａ
として出力される。そして、バンクセレクト信号ＢＡＮ
Ｋ＿Ａが活性化している間に、リードデータＲＤ＿Ａは
データマルチプレクサ４０により入出力バッファ４２に
転送され、出力ポートＤｏｕｔから出力される。このよ
うにしてリード動作が行われる。

【００８０】その後、バンクセレクト信号ＢＡＮＫ＿Ａ
は立ち下がるが、Ｙメインデコーダ５４ａによりデータ
線Ｄ＿Ａとビット線ＢＬｉ＿Ａとが接続されたままであ
り、ワード線ＷＬｉ＿Ａも選択されたままである。よっ
て、入力ポートＤｉｎからのライトデータＷＤが入出力
バッファ４２で取り込まれ、ライトアンプ４４ａにより
ドライブされると、このライトデータＷＤはデータ線お
よびビット線を介してメモリセルに書き込まれる。この
ようにしてライト動作が行われる。

【００８１】一方、バンクＢでは、バンクセレクト信号
ＢＡＮＫ＿Ｂの立ち上がりおよび立ち下がりを受けてバ
ンクＡと同様の動作が行われる。その結果、図８のタイ
ミングチャートに示すように、デバイス全体としては、
バンクＡでリード（Ｒｅａｄ）動作が行われている間は
バンクＢでライト（Ｗｒｉｔｅ）動作が行われ、バンク
Ｂでリード動作が行われている間はバンクＡでライト動
作が行われる。

【００８２】すなわち、最初のクロック周期ＣＬＫ０の
間にバンクＡ（Ｂａｎｋ Ａ）のメモリセルアレイ３４
ａの０番地からデータＲ０が読み出される。次のクロッ
ク周期ＣＬＫ１の間には、バンクＡの０番地に対してデ
ータＷ０が書き込まれるとともに、バンクＢ（Ｂａｎｋ
Ｂ）のメモリセルアレイ３４ｂの０番地からデータＲ
１が読み出される。次のクロック周期ＣＬＫ２の間に
は、バンクＢの０番地に対してデータＷ１が書き込まれ
るとともに、バンクＡの１番地からデータＲ２が読み出
される。次のクロック周期ＣＬＫ３の間には、バンクＡ
の１番地に対してデータＷ２が書き込まれるとともに、
バンクＢの１番地からデータＲ３が読み出される。

【００８３】このように、この実施の形態の半導体記憶
装置は、一方のメモリセルアレイの所定アドレスのメモ
リセルに対するリード動作後の１周期に、当該メモリセ
ルアレイの同アドレスのメモリセルに対してライト動作
を行うとともに、他方のメモリセルアレイの所定アドレ
スのメモリセルに対してリード動作を行う。上述のよう
に、この動作の繰り返しにより連続リード動作と連続ラ
イト動作とを同時に行うことができる。

【００８４】以上のように、２バンク構成にすることに
よりデータレジスタやデータサブレジスタを使用するこ
となく、ラインメモリ動作が可能になる。したがってチ
ップサイズの縮小化が図れる。

【００８５】［第２の実施の形態］図９は、第２の実施
の形態の半導体記憶装置の構成を示すブロック図であ
る。この半導体記憶装置は、第１の実施の形態で説明し
たセル選択回路３８ａの代わりにこれとは異なるセル選
択回路３８ｂを具える。これ以外の構成は第１の実施の
形態の構成と同様であるからその説明は省略する。

【００８６】上述のセル選択回路３８ｂは、アドレス生
成回路として１つのアドレスカウンタ４６を具えるとと
もに、ＸデコーダおよびＹデコーダを各メモリセルアレ
イ３４ａおよび３４ｂごとにそれぞれ具える。メモリセ
ルアレイ３４ａ用のＸデコーダは、Ｘプリデコーダ６０
ａおよびＸメインデコーダ５０ａにより構成される。ま
た、メモリセルアレイ３４ａ用のＹデコーダは、Ｙプリ
デコーダ６２ａおよびＹメインデコーダ５４ａにより構
成される。また、メモリセルアレイ３４ｂ用のＸデコー
ダは、Ｘプリデコーダ６０ｂおよびＸメインデコーダ５
０ｂにより構成される。また、メモリセルアレイ３４ｂ
用のＹデコーダは、Ｙプリデコーダ６２ｂおよびＹメイ
ンデコーダ５４ｂにより構成される。

【００８７】この実施の形態では、Ｘプリデコーダ６０
ａ、６０ｂおよびＹプリデコーダ６２ａ、６２ｂは、そ
れぞれＸプリデコード信号ＸＰおよびＹプリデコード信
号ＹＰを所定期間保持するラッチ機能を有する。

【００８８】図１０は、Ｘプリデコーダ６０ａの構成例
を示す回路図である。図１０のＸプリデコーダ６０ａ
は、１つのＰＭＯＳトランジスタと、３つのＮＭＯＳト
ランジスタと、２つのインバータとで構成される基本回
路６４を具えている。ＰＭＯＳトランジスタＰＭＯＳ１
は、電源とノードｎｄ２との間にチャネルが接続され、
ＸデコーダプリチャージＸＤＰ＿Ａが入力される入力端
子６４ａにゲートが接続されている。ＮＭＯＳトランジ
スタＮＭＯＳ３は、グランドとノードｎｄ４との間にチ
ャネルが接続され、ＸアドレスＡ１Ｘが入力される入力
端子６４ｂにゲートが接続されている。ＮＭＯＳトラン
ジスタＮＭＯＳ２は、ノードｎｄ３とノードｎｄ４との
間にチャネルが接続され、ＸアドレスＡ０Ｘが入力され
る入力端子６４ｃにゲートが接続されている。ＮＭＯＳ
トランジスタＮＭＯＳ１は、ノードｎｄ２とノードｎｄ
３との間にチャネルが接続され、ＢＡＮＫ＿Ａが入力さ
れる入力端子６４ｄにゲートが接続されている。インバ
ータＩＮＶ２は、ノードｎｄ２に入力端子が接続され、
ＸプリデコードＡ０１Ｘ＿Ａが出力される出力端子６４
ｅに出力端子が接続されている。インバータＩＮＶ３
は、ノードｎｄ２に出力端子が接続され、出力端子６４
ｅに入力端子が接続されており、ＸプリデコードＡ０１
Ｘ＿Ａをラッチするものである。

【００８９】この回路６４は、ＸプリデコードＡ０１Ｘ
＿Ａの立ち上がりをＢＡＮＫ＿Ａによって制御し、Ｘプ
リデコードＡ０１Ｘ＿Ａの立ち下がりをＸデコーダプリ
チャージＸＤＰ＿Ａによって制御する。また、この回路
６４は、両方の信号ＢＡＮＫ＿ＡおよびＸＤＰ＿Ａが活
性化していないときは前の電位をラッチする。ただし、
ＸデコーダプリチャージＸＤＰ＿Ａは、ＢＡＮＫ＿Ａと
ほぼ同タイミングで立ち上がり、次のＢＡＮＫ＿Ａの立
ち上り直前に立ち下がる信号である。

【００９０】実際のＸプリデコーダ６０ａは、上述した
基本回路６４をメモリ容量に応じた所要数だけ具えてな
る。また、他のプリデコーダすなわちＸプリデコーダ６
０ｂ、Ｙプリデコーダ６２ａおよびＹプリデコーダ６２
ｂの構成も上述したＸプリデコーダ６０ａと同様の構成
を具える。そして、例えばＸプリデコーダ６０ｂは、ア
ドレスカウンタ４６で生成されたＸアドレス信号Ａ０Ｘ
およびＡ１Ｘに基づき、Ｘプリデコード信号Ａ０１Ｘ＿
Ｂを出力する。このＸプリデコード信号Ａ０１Ｘ＿Ｂの
立ち上がりはＢＡＮＫ＿Ｂによって制御され、Ｘプリデ
コードＡ０１Ｘ＿Ｂの立ち下がりはＸデコーダプリチャ
ージＸＤＰ＿Ｂによって制御される。

【００９１】次に、この半導体記憶装置の動作につき図
１１のタイミングチャートを参照して説明する。なお、
セル選択回路３８ｂの動作以外は第１の実施の形態の場
合と同様であるからその説明を省略する。

【００９２】図１１に示すように、アドレスカウンタ４
６から出力されるＸアドレスはＢＡＮＫ＿Ａの立ち上が
りを受けてカウントアップする。バンクＡでは、ＢＡＮ
Ｋ＿Ａ、Ａ０Ｘ、Ａ１ＸおよびＸＤＰ＿Ａが立ち上がる
ことにより、上述した基本回路６４のＮＭＯＳ１、ＮＭ
ＯＳ２およびＮＭＯＳ３が導通するとともにＰＭＯＳ１
が遮断され、ノードｎｄ２が立ち下がる。それにより、
インバータＩＮＶ２から出力されるＸプリデコードＡ０
１Ｘ＿Ａが立ち上がる。その後、ＢＡＮＫ＿Ａは立ち下
がるが、インバータＩＮＶ３によりＸプリデコードＡ０
１Ｘ＿Ａはラッチされる。このＢＡＮＫ＿Ａが立ち上が
ってからＢＡＮＫ＿Ａが立ち下がるまでの期間Ｔ１に、
メモリセルアレイ３４ａの例えば０番地に対してリード
動作が行われる。

【００９３】次に、ＢＡＮＫ＿Ａが立ち下がるとＢＡＮ
Ｋ＿Ｂが立ち上がり、バンクＢではバンクＡと同様に、
ＢＡＮＫ＿Ｂの立ち上がりおよびＸＤＰ＿Ｂの立ち上が
りを受けてＸプリデコードＡ０１Ｘ＿Ｂが立ち上がる。
その後、ＢＡＮＫ＿Ｂは立ち下がるが、Ｘプリデコード
Ａ０１Ｘ＿Ｂはラッチされる。このＢＡＮＫ＿Ｂが立ち
上がってからＢＡＮＫ＿Ｂが立ち下がるまでの期間Ｔ２
に、メモリセルアレイ３４ｂの例えば０番地に対してリ
ード動作が行われる。また、この期間Ｔ２では、上述し
たように、バンクＡにおけるＸプリデコードＡ０１Ｘ＿
Ａは立ち上がった状態でラッチされている。したがっ
て、この期間Ｔ２に、メモリセルアレイ３４ａの０番地
に対してライト動作が行われる。

【００９４】次に、ＸＤＰ＿Ａが立ち下がると基本回路
６４のノードｎｄ２が立ち上り、それに応じてＸプリデ
コードＡ０１Ｘ＿Ａが立ち下がる。その後、アドレスカ
ウンタ４６から出力されるＸアドレスはＢＡＮＫ＿Ａの
立ち上がりを受けてカウントアップする。一方、バンク
Ｂでは、ＸＤＰ＿Ｂが立ち下がるまではＸプリデコード
Ａ０１Ｘ＿Ｂは立ち上がった状態にラッチされる。した
がって、ＢＡＮＫ＿Ａが立ち下がってからＢＡＮＫ＿Ａ
が立ち下がるまでの期間Ｔ３では、メモリセルアレイ３
４ａの１番地に対してリード動作が行われるとともに、
メモリセルアレイ３４ｂの０番地に対してライト動作が
行われる。

【００９５】以上のように、各バンクのプリデコーダは
各バンクにおけるライト動作が終了するまでアドレスを
ラッチする。したがって、アドレスカウンタ４６からの
アドレスがカウントアップされると、一方のバンクでは
そのカウントアップされたアドレスに対してリード動作
が行われるが、その間、他方のバンクではカウントアッ
プされる以前のアドレスに対してライト動作が行われ
る。このように、１個のアドレスカウンタにより、第１
の実施の形態と同様のラインメモリ動作を実現できる。
加えて、第１の実施の形態の回路と比べると、アドレス
カウンタ１個分だけレイアウト面積を小さくできるとい
う効果を奏する。

【００９６】［第３の実施の形態］図１２は、第３の実
施の形態の半導体記憶装置の構成を示すブロック図であ
る。この半導体記憶装置は、第１の実施の形態で説明し
たセル選択回路３８ａの代わりにこれとは異なるセル選
択回路３８ｃを具える。これ以外の構成は第１の実施の
形態の構成と同様であるからその説明は省略する。

【００９７】上述のセル選択回路３８ｃは、アドレス生
成回路としてのアドレスカウンタ４６と、Ｘプリデコー
ダ４８と、Ｙプリデコーダ５２とを１つずつ具える。ま
た、セル選択回路３８ｃは、ＸメインデコーダおよびＹ
メインデコーダを各メモリセルアレイ３４ａおよび３４
ｂごとにそれぞれ具える。したがって、メモリセルアレ
イ３４ａ用のＸデコーダは、Ｘプリデコーダ４８および
Ｘメインデコーダ６６ａにより構成される。また、メモ
リセルアレイ３４ａ用のＹデコーダは、Ｙプリデコーダ
５２およびＹメインデコーダ６８ａにより構成される。
また、メモリセルアレイ３４ｂ用のＸデコーダは、Ｘプ
リデコーダ４８およびＸメインデコーダ６６ｂにより構
成される。また、メモリセルアレイ３４ｂ用のＹデコー
ダは、Ｙプリデコーダ５２およびＹメインデコーダ６８
ｂにより構成される。

【００９８】この実施の形態では、Ｘメインデコーダ６
６ａおよび６６ｂは、ワード線の選択を所定期間続ける
ラッチ機能を有する。また、Ｙメインデコーダ６８ａお
よび６８ｂは、ビット線の選択を所定期間続けるラッチ
機能を有する。

【００９９】図１３は、Ｘメインデコーダ６６ａの構成
例を示す回路図である。図１３のＸメインデコーダ６６
ａは、１つのＰＭＯＳトランジスタと、３つのＮＭＯＳ
トランジスタと、２つのインバータとで構成される基本
回路７０を具えている。ＰＭＯＳトランジスタＰＭＯＳ
１は、電源とノードＮｄ２との間にチャネルが接続さ
れ、ＸデコーダプリチャージＸＤＰ＿Ａが入力される入
力端子７０ａにゲートが接続されている。ＮＭＯＳトラ
ンジスタＮＭＯＳ３は、グランドとノードｎｄ４との間
にチャネルが接続され、ＸプリデコードＡ２３Ｘが入力
される入力端子７０ｂにゲートが接続されている。ＮＭ
ＯＳトランジスタＮＭＯＳ２は、ノードｎｄ３とノード
ｎｄ４との間にチャネルが接続され、ＸプリデコードＡ
０１Ｘが入力される入力端子７０ｃにゲートが接続され
ている。ＮＭＯＳトランジスタＮＭＯＳ１は、ノードｎ
ｄ２とノードｎｄ３との間にチャネルが接続され、ＢＡ
ＮＫ＿Ａが入力される入力端子７０ｄにゲートが接続さ
れている。インバータＩＮＶ２は、ノードｎｄ２に入力
端子が接続され、所定のワード線ＷＬ０＿Ａが接続され
た出力端子７０ｅに出力端子が接続されている。インバ
ータＩＮＶ３は、ノードｎｄ２に出力端子が接続され、
出力端子７０ｅに入力端子が接続されており、ワード線
ＷＬ０＿Ａをラッチするものである。

【０１００】この回路７０は、ワード線ＷＬ０＿Ａの立
ち上がりをＢＡＮＫ＿Ａによって制御し、ワード線ＷＬ
０＿Ａの立ち下がりをＸデコーダプリチャージＸＤＰ＿
Ａによって制御する。また、この回路７０は、両方の信
号ＢＡＮＫ＿ＡおよびＸＤＰ＿Ａが活性化していないと
きは前の電位をラッチする。ただし、Ｘデコーダプリチ
ャージＸＤＰ＿Ａは、ＢＡＮＫ＿Ａとほぼ同タイミング
で立ち上がり、次のＢＡＮＫ＿Ａの立ち上り直前に立ち
下がる信号である。

【０１０１】実際のＸメインデコーダ６６ａは、上述し
た基本回路７０をメモリ容量に応じた所要数だけ具えて
なる。また、他のメインデコーダすなわちＸメインデコ
ーダ６６ｂ、Ｙメインデコーダ６８ａおよびＹメインデ
コーダ６８ｂの構成も上述したＸメインデコーダ６６ａ
と同様の構成を具える。そして、例えばＸメインデコー
ダ６６ｂは、Ｘプリデコーダ４８で生成されたＸプリデ
コードＡ０１ＸおよびＡ２３Ｘに基づき、ワード線ＷＬ
０＿Ｂを制御する。すなわち、このワード線ＷＬ０＿Ｂ
の立ち上がりはＢＡＮＫ＿Ｂによって制御され、ワード
線ＷＬ０＿Ｂの立ち下がりはＸデコーダプリチャージＸ
ＤＰ＿Ｂによって制御される。

【０１０２】次に、この半導体記憶装置の動作につき図
１４のタイミングチャートを参照して説明する。なお、
セル選択回路３８ｃの動作以外は第１の実施の形態の場
合と同様であるからその説明を省略する。

【０１０３】図１４に示すように、アドレスカウンタ４
６から出力されるＸアドレスはＢＡＮＫ＿Ａの立ち上が
りを受けてカウントアップする。そして、カウントアッ
プされたＸアドレスがＸプリデコーダ４８によってデコ
ードされて、Ｘプリデコードが出力される。バンクＡで
は、ＢＡＮＫ＿Ａ、Ａ０１Ｘ、Ａ２３ＸおよびＸＤＰ＿
Ａが立ち上がることにより、上述した基本回路７０のＮ
ＭＯＳ１、ＮＭＯＳ２およびＮＭＯＳ３が導通するとと
もにＰＭＯＳ１が遮断され、ノードｎｄ２が立ち下が
る。そして、インバータＩＮＶ２によりワード線ＷＬ０
＿Ａが立ち上がる。その後、ＢＡＮＫ＿Ａは立ち下がる
が、インバータＩＮＶ３によりワード線ＷＬ０＿Ａはラ
ッチされる。このＢＡＮＫ＿Ａが立ち上がってからＢＡ
ＮＫ＿Ａが立ち下がるまでの期間Ｔ１に、メモリセルア
レイ３４ａの例えば０番地に対してリード動作が行われ
る。

【０１０４】次に、ＢＡＮＫ＿Ａが立ち下がるとＢＡＮ
Ｋ＿Ｂが立ち上がり、バンクＢではバンクＡと同様に、
ＢＡＮＫ＿Ｂの立ち上がりおよびＸＤＰ＿Ｂの立ち上が
りを受けてワード線ＷＬ０＿Ｂが立ち上がる。その後、
ＢＡＮＫ＿Ｂは立ち下がるが、ワード線ＷＬ０＿Ｂはラ
ッチされる。このＢＡＮＫ＿Ｂが立ち上がってからＢＡ
ＮＫ＿Ｂが立ち下がるまでの期間Ｔ２に、メモリセルア
レイ３４ｂの例えば０番地に対してリード動作が行われ
る。また、この期間Ｔ２では、上述したように、バンク
Ａにおけるワード線ＷＬ０＿Ａは立ち上がった状態でラ
ッチされている。したがって、この期間Ｔ２に、メモリ
セルアレイ３４ａの０番地に対してライト動作が行われ
る。

【０１０５】次に、ＸＤＰ＿Ａが立ち下がると基本回路
７０のノードｎｄ２が立ち上り、それに応じてワード線
ＷＬ０＿Ａが立ち下がる。その後、アドレスカウンタ４
６から出力されるＸアドレスはＢＡＮＫ＿Ａの立ち上が
りを受けてカウントアップする。一方、バンクＢでは、
ＸＤＰ＿Ｂが立ち下がるまではワード線ＷＬ０＿Ｂは立
ち上がった状態にラッチされる。したがって、ＢＡＮＫ
＿Ａが立ち下がってからＢＡＮＫ＿Ａが立ち下がるまで
の期間Ｔ３では、メモリセルアレイ３４ａの１番地に対
してリード動作が行われるとともに、メモリセルアレイ
３４ｂの０番地に対してライト動作が行われる。

【０１０６】以上のように、各バンクのメインデコーダ
は各バンクにおけるライト動作が終了するまでアドレス
をラッチする。したがって、アドレスカウンタ４６から
のアドレスがカウントアップされると、一方のバンクで
はそのカウントアップされたアドレスに対してリード動
作が行われるが、その間、他方のバンクではカウントア
ップされる以前のアドレスに対してライト動作が行われ
る。このように、アドレスカウンタ、Ｘプリデコーダお
よびＹプリデコーダを１つずつ具える構成で、第１の実
施の形態と同様のラインメモリ動作を実現できる。加え
て、第１の実施の形態の回路と比べると、アドレスカウ
ンタ１個分、Ｘプリデコーダ１個分およびＹプリデコー
ダ１個分だけレイアウト面積を小さくできるという効果
を奏する。

【０１０７】［第４の実施の形態］図１５は、第４の実
施の形態の半導体記憶装置の構成を示すブロック図であ
る。この半導体記憶装置は、第１の実施の形態で説明し
たセル選択回路３８ａの代わりにこれとは異なるセル選
択回路３８ｄを具える。これ以外の構成は第１の実施の
形態の構成と同様であるからその説明は省略する。

【０１０８】上述のセル選択回路３８ｄは、バンクセレ
クト信号に応じて所定のワード線を順次に選択するＸポ
インタ（行ポインタ）と、バンクセレクト信号に応じて
所定のビット線を順次に選択するＹポインタ（列ポイン
タ）とを各メモリセルアレイごとに具える。すなわち、
セル選択回路３８ｄには、メモリセルアレイ３４ａ用に
Ｘポインタ７２ａおよびＹポインタ７４ａが装備され、
メモリセルアレイ３４ｂ用にＸポインタ７２ｂおよびＹ
ポインタ７４ｂが装備される。

【０１０９】図１６は、Ｘポインタ７２ａの構成例を示
す回路図である。図１６のＸポインタ７２ａは、ｎ個
（ｎはワード線の本数）のポイント回路Ｐｉ（ｉ＝０，
１，・・・，ｎ）と、（ｎ−１）個のリセット回路Ｒｉ
（ｉ＝１，２，・・・，ｎ）と、１個のＮＭＯＳトラン
ジスタＮＭＯＳ１と、１個のインバータＩＮＶ１とで構
成される。また、このＸポインタ７２ａは、バンクセレ
クト信号ＢＡＮＫ＿Ａが入力される入力端子ＩＴ１と、
リセット信号ＲＳＴが入力される入力端子ＩＴ２と、最
終ポイント信号ＸＥＮＤ＿Ａが出力される出力端子ＯＴ
とを具える。

【０１１０】上述のポイント回路Ｐｉは、ＢＡＮＫ＿Ａ
と、インバータＩＮＶ１により生成されるＢＡＮＫ＿Ａ
の逆相ノードｎｄ１とで制御される。このポイント回路
Ｐｉは、２個のクロックドインバータと、６個のインバ
ータとで構成される。クロックドインバータＣＩＮＶ１
は、前段のクロックドインバータＣＩＮＶ２の出力とノ
ードｎｄ２との間に接続され、ＢＡＮＫ＿Ａおよびｎｄ
１をゲート入力に持ち、逆相ノードｎｄ１の活性化に伴
いオンする。クロックドインバータＣＩＮＶ２は、ノー
ドｎｄ２とノードｎｄ３との間に接続され、ＢＡＮＫ＿
Ａおよびｎｄ１をゲート入力に持ち、ＢＡＮＫ＿Ａの活
性化に伴いオンする。インバータＩＮＶ２およびＩＮＶ
３はノードｎｄ２をラッチするものである。インバータ
ＩＮＶ４およびＩＮＶ５はノードｎｄ３をラッチするも
のである。インバータＩＮＶ６およびＩＮＶ７は、ノー
ドｎｄ３をドライブして、出力がワード線ＷＬｉ＿Ａに
接続されている。

【０１１１】なお、初段のポイント回路Ｐ０のクロック
ドインバータＣＩＮＶ１の入力はグランドに接続されて
いる。また、最終段のポイント回路Ｐｎのクロックドイ
ンバータＣＩＮＶ２の出力は出力端子ＯＴに接続されて
いる。この出力端子ＯＴから出力される最終ポイント信
号ＸＥＮＤ＿Ａは最終ワード線ＷＬｎ＿Ａの立ち上がり
を示すものである。また、初段のポイント回路Ｐ０のノ
ードｎｄ２はＮＭＯＳ１に接続されており、他のポイン
ト回路Ｐｉのノードｎｄ２はリセット回路ＲｉのＰＭＯ
Ｓ１に接続されている。上述のＮＭＯＳ１は、ワード線
ＷＬ０＿Ａを生成するポイント回路Ｐ０のラッチノード
ｎｄ２を、リセット信号ＲＳＴの立ち上がりを受けてグ
ランドレベルにするものである。

【０１１２】上述のリセット回路Ｒｉは、１個のＰＭＯ
ＳトランジスタＰＭＯＳ１と、１個のインバータＩＮＶ
８とで構成される。インバータＩＮＶ８は、ＲＳＴを入
力に持ち、ノードｎｄ７を出力に持つ。ＰＭＯＳ１は、
ゲート入力にノードｎｄ７を持つ。これらリセット回路
Ｒｉは、ポイント回路Ｐｉのラッチノードｎｄ２をリセ
ットするものである。

【０１１３】このようなＸポインタ７２ａは、ＢＡＮＫ
＿Ａの立ち上がりに同期してワード線をシフトさせてい
くダイナミックシフトレジスタ型回路を構成する。ただ
し、Ｘポインタ７２ａは、ＲＳＴが立ち上がった後は必
ずワード線ＷＬ０＿Ａを立ち上げる。Ｘポインタ７２
ｂ、Ｙポインタ７４ａおよびＹポインタ７４ｂもＸポイ
ンタ７２ａと同様の構成である。Ｘポインタ７２ｂはＢ
ＡＮＫ＿Ｂに応じて最終ポイント信号ＸＥＮＤ＿Ｂを出
力する。ただし、Ｙポインタ７４ａの入力端子ＩＴ１に
は、ＢＡＮＫ＿Ａの代わりにＸＥＮＤ＿Ａが入力され
る。また、Ｙポインタ７４ｂの入力端子ＩＴ１には、Ｂ
ＡＮＫ＿Ｂの代わりにＸＥＮＤ＿Ｂが入力される。

【０１１４】次に、この半導体記憶装置の動作につき図
１７のタイミングチャートを参照して説明する。なお、
セル選択回路３８ｄの動作以外は第１の実施の形態の場
合と同様であるからその説明を省略する。

【０１１５】図１７に示すように、バンクＡでは、リセ
ット信号ＲＳＴの立ち上がりを受けてＸポインタ７２ａ
のＮＭＯＳ１が導通し、ノードｎｄ２が立ち下がる。そ
の後、ＢＡＮＫ＿Ａが立ち上がることによりノードｎｄ
３が立ち上がり、ワード線ＷＬ０＿Ａが立ち上がる。Ｂ
ＡＮＫ＿Ａが立ち下がると、クロックドインバータＣＩ
ＮＶ１がオンして、ノードｎｄ２が立ち上がる。再びＢ
ＡＮＫ＿Ａが立ち上がると、クロックドインバータＣＩ
ＮＶ２がオンして、ノードｎｄ３が立ち下がり、ＷＬ０
＿Ａが立ち下がるとともにＷＬ１＿Ａが立ち上がる。そ
の後、ワード線の立ち上がりはＢＡＮＫ＿Ａの立ち上が
りに同期してシフトする。一方、バンクＢにあっても、
ＢＡＮＫ＿Ｂの立ち上がりおよび立ち下がりを受けてバ
ンクＡと同様に動作する。

【０１１６】このように、第１の実施の形態と同様のラ
インメモリ動作を実現できる。加えて、第１の実施の形
態の回路と比べると、ワード線選択やビット線選択の制
御が容易になるという効果を奏する。

【０１１７】［第５の実施の形態］図１８は、第５の実
施の形態の半導体記憶装置の構成を示すブロック図であ
る。この半導体記憶装置は、第１の実施の形態で説明し
たメモリセルアレイ３４ａおよび３４ｂと、バンクセレ
クタ３６と、セル選択回路３８ａと、入出力バッファ４
２とを具える。この半導体記憶装置は、この他に、入出
力データ増幅器としてのリード／ライトアンプ４４と、
データ転送回路としてのデータマルチプレクサ７６ａお
よび７６ｂとを具える。第１の実施の形態との違いはこ
れらリード／ライトアンプおよびデータマルチプレクサ
の点にあるから、この実施の形態ではこの点につき主に
説明を行い、他の同様の構成成分についてはその説明を
省略する。

【０１１８】この構成例のデータ転送回路は、バンクセ
レクト信号により選択されたメモリセルアレイからのリ
ードデータをリード／ライトアンプ４４に転送する処理
と、このリード／ライトアンプ４４から送られるライト
データを所定のメモリセルアレイに転送する処理とを行
う。すなわち、データ転送回路は、メモリセルアレイ３
４ａおよび３４ｂからのリードデータを交互にリード／
ライトアンプ４４に転送する。また、データ転送回路
は、リード／ライトアンプ４４から送られるデータをメ
モリセルアレイ３４ａおよび３４ｂに交互に転送する。

【０１１９】また、この構成例のリード／ライトアンプ
４４は、入出力バッファ４２からデータ転送回路に送ら
れるライトデータ、およびデータ転送回路から入出力バ
ッファ４２に送られるリードデータの増幅を行う。

【０１２０】この構成例では、データ転送回路として、
メモリセルアレイ３４ａ用にデータマルチプレクサ７６
ａを具え、メモリセルアレイ３４ｂ用にデータマルチプ
レクサ７６ｂを具える。また、この構成例の半導体記憶
装置は、両バンク共通のリード／ライトアンプ４４を具
える。

【０１２１】上述のデータマルチプレクサ７６ａは、メ
モリセルアレイ３４ａからのリードデータをリード／ラ
イトアンプ４４に転送する処理と、このリード／ライト
アンプ４４から送られるライトデータをメモリセルアレ
イ３４ａに転送する処理とを行う。このデータマルチプ
レクサ７６ａは、データ線Ｄ＿ＡによってＹメインデコ
ーダ５４ａに結合されており、リードデータ線ＲＤＭに
よってリード／ライトアンプ４４に結合されている。

【０１２２】そして、Ｙメインデコーダ５４ａでビット
線ＢＬｉ＿Ａが選択されると、そのビット線に現れるデ
ータがデータ線Ｄ＿Ａを通ってデータマルチプレクサ７
６ａに入力されるように構成されている。データマルチ
プレクサ７６ａはそのデータを、バンクセレクト信号Ｂ
ＡＮＫ＿Ａに応じたタイミングでリードデータ線ＲＤＭ
に出力する。そのデータはリード／ライトアンプ４４に
より増幅され、リードデータＲＤとして入出力バッファ
４２に送られる。

【０１２３】また、リード／ライトアンプ４４により増
幅されたライトデータＷＤは、ライトデータ線ＷＤＭに
よりデータマルチプレクサ７６ａに送られるように構成
されている。そして、データマルチプレクサ７６ａは、
バンクセレクト信号ＢＡＮＫ＿Ａのタイミングに応じ
て、ライトデータＷＤをデータ線Ｄ＿Ａに出力する。Ｙ
メインデコーダ５４ａはビット線ＢＬｉ＿Ａを選択す
る。

【０１２４】一方、上述のデータマルチプレクサ７６ｂ
は、メモリセルアレイ３４ｂからのリードデータをリー
ド／ライトアンプ４４に転送する処理と、このリード／
ライトアンプ４４から送られるライトデータをメモリセ
ルアレイ３４ｂに転送する処理とを行う。このデータマ
ルチプレクサ７６ｂは、データ線Ｄ＿ＢによってＹメイ
ンデコーダ５４ｂに結合されており、リードデータ線Ｒ
ＤＭによってリード／ライトアンプ４４に結合されてい
る。

【０１２５】そして、Ｙメインデコーダ５４ｂでビット
線ＢＬｉ＿Ｂが選択されると、そのビット線に現れるデ
ータがデータ線Ｄ＿Ｂを通ってデータマルチプレクサ７
６ｂに入力されるように構成されている。データマルチ
プレクサ７６ｂはそのデータを、バンクセレクト信号Ｂ
ＡＮＫ＿Ｂに応じたタイミングでリードデータ線ＲＤＭ
に出力する。そのデータはリード／ライトアンプ４４に
より増幅され、リードデータＲＤとして入出力バッファ
４２に送られる。

【０１２６】また、リード／ライトアンプ４４により増
幅されたライトデータＷＤは、ライトデータ線ＷＤＭに
よりデータマルチプレクサ７６ｂに送られるように構成
されている。そして、データマルチプレクサ７６ｂは、
バンクセレクト信号ＢＡＮＫ＿Ｂのタイミングに応じ
て、ライトデータＷＤをデータ線Ｄ＿Ｂに出力する。Ｙ
メインデコーダ５４ｂはビット線ＢＬｉ＿Ｂを選択す
る。

【０１２７】図１９は、データマルチプレクサ７６ａの
構成例を示す回路図である。図１９のデータマルチプレ
クサ７６ａは、１つのインバータと、２つのトランスフ
ァゲートとで構成される。また、このデータマルチプレ
クサ７６ａは、ＢＡＮＫ＿Ａが入力される端子Ｔ１、Ｄ
＿Ａが接続される端子Ｔ２、ＷＤＭが接続される端子Ｔ
３およびＲＤＭが接続される端子Ｔ４を有する。

【０１２８】インバータＩＮＶ１は、入力側が端子Ｔ１
に接続され、ＢＡＮＫ＿Ａの逆相ノードｎｄ１を生成す
る。トランスファゲートＴＦ１は、端子Ｔ２およびＴ４
間に接続され、ＢＡＮＫ＿Ａおよびｎｄ１をゲート入力
に持ち、ＢＡＮＫ＿Ａが活性化したらオンする。トラン
スファゲートＴＦ２は、端子Ｔ２およびＴ３間に接続さ
れ、ＢＡＮＫ＿Ａおよびｎｄ１をゲート入力に持ち、ｎ
ｄ１が活性化したらオンする。

【０１２９】このデータマルチプレクサ７６ａは、ＢＡ
ＮＫ＿Ａが立ち上がっている間はデータ線Ｄ＿Ａとリー
ドデータ線ＲＤＭとを接続し、ＢＡＮＫ＿Ａが立ち下が
っている間はデータ線Ｄ＿Ａとライトデータ線ＷＤＭと
を接続する回路である。他方のデータマルチプレクサ７
６ｂも同様の回路構成であり、このデータマルチプレク
サ７６ｂは、ＢＡＮＫ＿Ｂが立ち上がっている間はデー
タ線Ｄ＿Ｂとリードデータ線ＲＤＭとを接続し、ＢＡＮ
Ｋ＿Ｂが立ち下がっている間はデータ線Ｄ＿Ｂとライト
データ線ＷＤＭとを接続する。

【０１３０】次に、この半導体記憶装置の動作につき図
２０のタイミングチャートを参照して説明する。なお、
データ転送回路の動作以外は第１の実施の形態の場合と
同様であるからその説明を省略する。

【０１３１】まず、バンクＡでは、ＢＡＮＫ＿Ａの立ち
上がりを受けてデータマルチプレクサ７６ａのトランス
ファゲートＴＦ１がオンする。それにより、データ線Ｄ
＿Ａとリードデータ線ＲＤＭとが接続され、バンク３４
ａの記憶データがリード／ライトアンプ４４を経て出力
端子Ｄｏｕｔに出力される。また、ＢＡＮＫ＿Ａの立ち
下がりを受けて、トランスファゲートＴＦ２がオンす
る。それにより、データ線Ｄ＿Ａとライトデータ線ＷＤ
Ｍとが接続され、バンク３４ａにデータが書き込まれ
る。

【０１３２】一方、バンクＢでは、ＢＡＮＫ＿Ｂの立ち
上がりおよび立ち下がりを受けてバンク３４ｂに対する
リード動作およびライト動作が行われる。デバイス全体
としては、Ｄ＿ＡとＲＤＭとを接続すると同時にＤ＿Ｂ
とＷＤＭとを接続する動作と、Ｄ＿ＢとＲＤＭとを接続
すると同時にＤ＿ＡとＷＤＭとを接続する動作とが繰り
返される。

【０１３３】このように、第１の実施の形態と同様のラ
インメモリ動作を実現できる。また、両バンク共通のリ
ード／ライトアンプが用いられるので、第１の実施の形
態の回路と比べると、リード／ライトアンプ１個分だけ
レイアウト面積を小さくできるという効果を奏する。

【０１３４】［第６の実施の形態］図２１は、第６の実
施の形態の半導体記憶装置の構成を示すブロック図であ
る。この半導体記憶装置は、第１の実施の形態で説明し
た構成の他にデータレジスタ７８を具えている。また、
第１の実施の形態のバンクセレクタ３６の代わりに、こ
のセレクタ３６に新たな回路を追加してなるバンクセレ
クタ８０を具える。また、第１の実施の形態のデータマ
ルチプレクサ４０の代わりに、このマルチプレクサ４０
に新たな回路を追加してなるデータマルチプレクサ８２
を具える。第１の実施の形態との違いはこれらデータレ
ジスタ、バンクセレクタおよびデータマルチプレクサの
点にあるから、この実施の形態ではこの点につき主に説
明し、他の同様の構成成分についてはその説明を省略す
る。

【０１３５】データレジスタ７８を組み込んだ理由は次
の通りである。図２２は、第１の実施の形態の半導体記
憶装置の動作を示すタイミングチャートである。図２２
に示すように、バンクＡのリード動作中にリセット（Ｒ
ＳＴの立ち上げ）を行うと、ＷＬｉ＿ＡとＷＬｉ＿０と
のハイ（Ｈｉｇｈ）期間が重なり、ワード線の２重選択
をしてしまい誤動作する。つまり、バンクＡにおいてリ
ード（ＲＥＡＤ）動作とライト（ＷＲＩＴＥ）動作とが
同時に行われるといった具合である。したがって、バン
クＡのリード動作中はＲＳＴを立ち上げられない。そこ
で、この半導体記憶装置には、どのようなタイミングで
もＲＳＴを立ち上げられるように１ビット目用のデータ
レジスタ７８が組み込まれている。

【０１３６】上述のバンクセレクタ８０は、メモリセル
アレイ３４ａおよび３４ｂを選択するためにＢＡＮＫ＿
ＡおよびＢＡＮＫ＿Ｂを生成する回路（第１の実施の形
態で説明したバンクセレクタ３６）の他に、データレジ
スタ７８を選択するためにＢＡＮＫ＿Ｃを生成する回路
を具えている。

【０１３７】図２３は、バンクセレクタ８０の構成例を
示す回路図である。図２３に示すように、ＢＡＮＫ＿Ａ
を生成する回路は、図４のバンクセレクタ３６のインバ
ータＩＮＶ４を、入力にＢＡＮＫ＿Ｃを持つノア回路Ｎ
ＯＲ２に置き換えた回路に相当する。また、ＢＡＮＫ＿
Ｂを生成する回路も、図４のバンクセレクタ３６のイン
バータＩＮＶ６を、入力にＢＡＮＫ＿Ｃを持つノア回路
ＮＯＲ３に置き換えた回路に相当する。ＢＡＮＫ＿Ｃを
生成する回路は、図４のバンクセレクタ３６のＢＡＮＫ
＿Ａを生成する回路からインバータＩＮＶ２を除き、ノ
ードｎｄ２の代わりにグランドを入力とする回路に相当
する。このＢＡＮＫ＿Ｃを生成する回路は、リセット直
後は必ずＢＡＮＫ＿Ｃを立ち上げ、その後、ＢＡＮＫ＿
Ｂ、ＢＡＮＫ＿Ａの順に交互に立ち上げる。

【０１３８】図２３に示すように、バンクセレクタ８０
は、クロック信号ＣＬＫが入力されるクロックポート８
０ａと、リセット信号ＲＳＴが入力されるリセットポー
ト８０ｂと、バンクセレクト信号ＢＡＮＫ＿Ａ、ＢＡＮ
Ｋ＿ＢおよびＢＡＮＫ＿Ｃがそれぞれ出力される第１、
第２および第３出力ポート８０ｃ、８０ｄおよび８０ｅ
とを具える。

【０１３９】このバンクセレクタ８０は、８つのインバ
ータと、４つのトランスファゲートと、４つのノア回路
とで構成される。

【０１４０】第１インバータＩＮＶ１は、クロックポー
ト８０ａが入力側に接続され、出力側の第１ノードｎｄ
１にクロック信号ＣＬＫの逆相信号を出力する。

【０１４１】第１トランスファゲートＴＦ１は、第２ノ
ードｎｄ２と第３ノードｎｄ３との間に接続され、クロ
ック信号ＣＬＫおよびその逆相信号が入力されるゲート
を具えていて、この逆相信号が活性化したときにオン状
態となる。

【０１４２】第２トランスファゲートＴＦ２は、第４ノ
ードｎｄ４と第５ノードｎｄ５との間に接続され、クロ
ック信号ＣＬＫおよびその逆相信号が入力されるゲート
を具えていて、このクロック信号が活性化したときにオ
ン状態となる。

【０１４３】第１ノア回路ＮＯＲ１は、リセットポート
８０ｂと第３ノードｎｄ３とが入力側にそれぞれ接続さ
れ、第４ノードｎｄ４が出力側に接続されている。

【０１４４】第２インバータＩＮＶ２は、第１出力ポー
ト８０ｃが入力側に接続され、第２ノードｎｄ２が出力
側に接続されている。

【０１４５】第３インバータＩＮＶ３は、第３ノードｎ
ｄ３と第４ノードｎｄ４との間に接続され、第４ノード
ｎｄ４をラッチする。

【０１４６】第２ノア回路ＮＯＲ２は、第５ノードｎｄ
５と第３出力ポート８０ｅとが入力側に接続され、第１
出力ポート８０ｃが出力側に接続されている。

【０１４７】第４インバータＩＮＶ４は、第１出力ポー
ト８０ｃが入力側に接続され、第５ノードｎｄ５が出力
側に接続され、第１出力ポート８０ｃをラッチする。

【０１４８】第３ノア回路ＮＯＲ３は、第１出力ポート
８０ｃと第３出力ポート８０ｅとが入力側に接続され、
第２出力ポート８０ｄが出力側に接続されている。

【０１４９】第５インバータＩＮＶ５は、クロックポー
ト８０ａが入力側に接続され、出力側の第６ノードｎｄ
６にクロック信号ＣＬＫの逆相信号を出力する。

【０１５０】第３トランスファゲートＴＦ３は、グラン
ドと第７ノードｎｄ７との間に接続され、クロック信号
ＣＬＫおよびその逆相信号が入力されるゲートを具えて
いて、この逆相信号が活性化したときにオン状態とな
る。

【０１５１】第４トランスファゲートＴＦ４は、第８ノ
ードｎｄ８と第９ノードｎｄ９との間に接続され、クロ
ック信号ＣＬＫおよびその逆相信号が入力されるゲート
を具えていて、このクロック信号が活性化したときにオ
ン状態となる。

【０１５２】第４ノア回路ＮＯＲ４は、リセットポート
８０ｂと第７ノードｎｄ７とが入力側にそれぞれ接続さ
れ、第８ノードｎｄ８が出力側に接続されている。

【０１５３】第６インバータＩＮＶ６は、第７ノードｎ
ｄ７と第８ノードｎｄ８との間に接続され、第８ノード
ｎｄ８をラッチする。

【０１５４】第７インバータＩＮＶ７は、第９ノードｎ
ｄ９が入力側に接続され、第３出力ポート８０ｅが出力
側に接続され、第３出力ポート８０ｅをラッチする。

【０１５５】第８インバータＩＮＶ８は、第３出力ポー
ト８０ｅが入力側に接続され、第９ノードｎｄ９が出力
側に接続され、第３出力ポート８０ｅをラッチする。

【０１５６】また、上述のデータマルチプレクサ８２
は、データレジスタ７８から読み出されるデータを入出
力バッファ４２に転送する回路を具えている。

【０１５７】図２４は、データマルチプレクサ８２の構
成例を示す回路図である。図２４のデータマルチプレク
サは、図５に示すデータマルチプレクサ４０に、ＢＡＮ
Ｋ＿Ｃに応じてリードデータ線ＲＤ＿ＣをＲＤに接続す
るトランスファゲートＴＦ３およびインバータＩＮＶ３
を加えたものである。このデータマルチプレクサ８２
は、ＢＡＮＫ＿Ｃ、ＢＡＮＫ＿ＡおよびＢＡＮＫ＿Ｂの
立ち上がりを受けてＲＤ＿Ｃ、ＲＤ＿ＡおよびＲＤ＿Ｂ
をＲＤに接続する回路である。

【０１５８】図２４に示すように、データマルチプレク
サ８２は、バンクセレクト信号ＢＡＮＫ＿Ａ、ＢＡＮＫ
＿ＢおよびＢＡＮＫ＿Ｃがそれぞれ入力される第１、第
２および第３入力ポート８２ａ、８２ｂおよび８２ｃ
と、各バンク（データレジスタを含む。）からのリード
信号ＲＤ＿Ａ、ＲＤ＿ＢおよびＲＤ＿Ｃがそれぞれ入力
される第１、第２および第３リードポート８２ｄ、８２
ｅおよび８２ｆと、これら第１、第２および第３リード
ポートに入力したリード信号の１つをリードデータＲＤ
として出力させる第４リードポート８２ｇとを具える。

【０１５９】このデータマルチプレクサ８２は、６つの
インバータと、３つのトランスファゲートとで構成され
る。

【０１６０】第１インバータＩＮＶ１は、第１入力ポー
ト８２ａが入力側に接続され、出力側の第１ノードｎｄ
１に第１バンクセレクト信号ＢＡＮＫ＿Ａの逆相信号を
出力するものである。

【０１６１】第１トランスファゲートＴＦ１は、第１リ
ードポート８２ｄと第４ノードｎｄ４との間に接続さ
れ、第１バンクセレクト信号ＢＡＮＫ＿Ａおよびその逆
相信号が入力されるゲートを具えていて、この第１バン
クセレクト信号ＢＡＮＫ＿Ａが活性化したときにオン状
態となる。

【０１６２】第２インバータＩＮＶ２は、第２入力ポー
ト８２ｂが入力側に接続され、出力側の第２ノードｎｄ
２に第２バンクセレクト信号ＢＡＮＫ＿Ｂの逆相信号を
出力するものである。

【０１６３】第２トランスファゲートＴＦ２は、第２リ
ードポート８２ｅと第４ノードｎｄ４との間に接続さ
れ、第２バンクセレクト信号ＢＡＮＫ＿Ｂおよびその逆
相信号が入力されるゲートを具えていて、この第２バン
クセレクト信号ＢＡＮＫ＿Ｂが活性化したときにオン状
態となる。

【０１６４】第３インバータＩＮＶ３は、第３入力ポー
ト８２ｃが入力側に接続され、出力側の第３ノードｎｄ
３に第３バンクセレクト信号ＢＡＮＫ＿Ｃの逆相信号を
出力するものである。

【０１６５】第３トランスファゲートＴＦ３は、第３リ
ードポート８２ｆと第４ノードｎｄ４との間に接続さ
れ、第３バンクセレクト信号ＢＡＮＫ＿Ｃおよびその逆
相信号が入力されるゲートを具えていて、この第３バン
クセレクト信号ＢＡＮＫ＿Ｃが活性化したときにオン状
態となる。

【０１６６】第４インバータＩＮＶ４は、第４ノードｎ
ｄ４が入力側に接続され、第５ノードｎｄ５が出力側に
接続されている。

【０１６７】第５インバータＩＮＶ５は、第５ノードｎ
ｄ５が入力側に接続され、第４リードポート８２ｇが出
力側に接続されている。

【０１６８】第６インバータＩＮＶ６は、第５ノードｎ
ｄ５が入力側に接続され、第４ノードｎｄ４が出力側に
接続され、第５ノードｎｄ５をラッチするものである。

【０１６９】図２５は、データレジスタ７８の構成例を
示す回路図である。図２５のデータレジスタ７８は、３
つのインバータと、１つのクロックドインバータとで構
成される。また、データレジスタ７８は、ライトデータ
ＷＤが入力される第１入力端子７８ａと、ＢＡＮＫ＿Ｃ
が入力される第２入力端子７８ｂと、リードデータ線Ｒ
Ｄ＿Ｃが接続された出力端子７８ｃとを具える。

【０１７０】図２５に示すように、第１インバータＩＮ
Ｖ１は、入力側が第２入力端子７８ｂに接続され、ＢＡ
ＮＫ＿Ｃの逆相ノードｎｄ１を生成する。第１クロック
ドインバータＣＩＮＶ１は、第１入力端子７８ａと第２
ノードｎｄ２との間に接続され、ゲート入力にＢＡＮＫ
＿Ｃとｎｄ１とを持ち、第１ノードｎｄ１が活性化した
ときにオンする。第２インバータＩＮＶ２は、第２ノー
ドｎｄ２を入力に持ち、出力側が出力端子７８ｃに接続
されている。第３インバータＩＮＶ３は、出力端子７８
ｃと第２ノードｎｄ２との間に接続され、リード線ＲＤ
＿Ｃをラッチする。

【０１７１】次に、この半導体記憶装置の動作につき図
２６のタイミングチャートを参照して説明する。なお、
データレジスタの動作以外は第１の実施の形態の場合と
同様であるからその説明を省略する。

【０１７２】図２６に示すように、バンクセレクタ８０
は、リード動作時およびライト動作時に１ビット目だけ
はデータレジスタ７８にアクセスする、すなわち、ＢＡ
ＮＫ＿Ｃを立ち上げる。データマルチプレクサ８２は、
ＢＡＮＫ＿Ｃの立ち上がりを受けてリードデータ線ＲＤ
＿ＣのデータをリードデータＲＤとして出力する。ま
た、データレジスタ７８は、ＢＡＮＫ＿Ｃの立ち下がり
を受けてライトデータＷＤをリードデータ線ＲＤ＿Ｃに
出力し、次のＢＡＮＫ＿Ｃの立ち下がりまでこれをラッ
チする。バンクＡおよびバンクＢでは、ＢＡＮＫ＿Ｃが
立ち下がった後に、第１の実施の形態で説明した動作を
開始する。

【０１７３】このように、第１の実施の形態と同様のラ
インメモリ動作を実現できる。また、どのバンクをアク
セス中であってもリセットを行えるという効果を奏す
る。

【０１７４】以上説明した各実施の形態ではメモリセル
としてＳＲＡＭセルを想定していたが、各実施の形態の
半導体記憶装置の構成は、メモリセルがＤＲＡＭセルで
ある場合に対しても適用可能である。

【０１７５】

【発明の効果】この発明の半導体記憶装置によれば、デ
ータのリード動作およびライト動作をクロック信号の周
期単位に同期して行い、２つのメモリセルアレイを具
え、一方のメモリセルアレイの所定アドレスのメモリセ
ルに対するリード動作後の１周期に、当該メモリセルア
レイの同アドレスのメモリセルに対してライト動作を行
うとともに、他方のメモリセルアレイの所定アドレスの
メモリセルに対してリード動作を行う。この構成によれ
ば、データレジスタやデータサブレジスタを使用するこ
となく、ラインメモリ動作を可能にすることができ、こ
れによりチップサイズが縮小化が図れる。

【図面の簡単な説明】

【図１】第１の実施の形態の半導体記憶装置の構成を示
す図である。

【図２】第１の実施の形態のプリデコーダの構成を示す
図である。

【図３】第１の実施の形態のメインデコーダの構成を示
す図である。

【図４】第１の実施の形態のバンクセレクタの構成を示
す図である。

【図５】第１の実施の形態のデータマルチプレクサの構
成を示す図である。

【図６】第１の実施の形態の半導体記憶装置の動作説明
図である。

【図７】第１の実施の形態の半導体記憶装置の動作説明
図である。

【図８】第１の実施の形態の半導体記憶装置の動作説明
図である。

【図９】第２の実施の形態の半導体記憶装置の構成を示
す図である。

【図１０】第２の実施の形態のプリデコーダの構成を示
す図である。

【図１１】第２の実施の形態の半導体記憶装置の動作説
明図である。

【図１２】第３の実施の形態の半導体記憶装置の構成を
示す図である。

【図１３】第３の実施の形態のメインデコーダの構成を
示す図である。

【図１４】第３の実施の形態の半導体記憶装置の動作説
明図である。

【図１５】第４の実施の形態の半導体記憶装置の構成を
示す図である。

【図１６】Ｘポインタの構成を示す図である。

【図１７】第４の実施の形態の半導体記憶装置の動作説
明図である。

【図１８】第５の実施の形態の半導体記憶装置の構成を
示す図である。

【図１９】第５の実施の形態のデータマルチプレクサの
構成を示す図である。

【図２０】第５の実施の形態の半導体記憶装置の動作説
明図である。

【図２１】第６の実施の形態の半導体記憶装置の構成を
示す図である。

【図２２】第１の実施の形態の半導体記憶装置の動作説
明図である。

【図２３】第６の実施の形態のバンクセレクタの構成を
示す図である。

【図２４】第６の実施の形態のデータマルチプレクサの
構成を示す図である。

【図２５】データレジスタの構成を示す図である。

【図２６】第６の実施の形態の半導体記憶装置の動作説
明図である。

【図２７】従来の半導体記憶装置の構成を示す図であ
る。

【図２８】従来の半導体記憶装置の動作説明図である。

【符号の説明】

１０：メモリセルアレイ １２：第１データレジスタ １４：第２データレジスタ １６：第３データレジスタ １８：第４データレジスタ ２０：データサブレジスタ ２２：Ｘデコーダ ２４：Ｘプリデコーダ ２６：アドレスカウンタ ２８：リード／ライトコントローラ ３０：入力バッファ ３２：出力バッファ ３４ａ，３４ｂ：メモリセルアレイ ３６：バンクセレクタ ３８ａ，３８ｂ，３８ｃ，３８ｄ：セル選択回路 ４０：データマルチプレクサ ４２：入出力バッファ ４４ａ，４４ｂ，４４：リード／ライトアンプ ４６ａ，４６ｂ，４６：アドレスカウンタ ４８ａ，４８ｂ，４８：Ｘプリデコーダ ５０ａ，５０ｂ：Ｘメインデコーダ ５２ａ，５２ｂ，５２：Ｙプリデコーダ ５４ａ，５４ｂ：Ｙメインデコーダ ５６，５８：基本回路 ６０ａ，６０ｂ：Ｘプリデコーダ ６２ａ，６２ｂ：Ｙプリデコーダ ６４：基本回路 ６６ａ，６６ｂ：Ｘメインデコーダ ６８ａ，６８ｂ：Ｙメインデコーダ ７０：基本回路 ７２ａ，７２ｂ：Ｘポインタ ７４ａ，７４ｂ：Ｙポインタ ７６ａ，７６ｂ：データマルチプレクサ ７８：データレジスタ ８０：バンクセレクタ ８２：データマルチプレクサ

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｇ１１Ｃ 11/34 ３６２Ｓ (72)発明者 松下 裕一 宮崎県宮崎郡清武町大字木原7083番地 株 式会社沖マイクロデザイン内 Ｆターム(参考） 5B015 HH01 HH03 JJ37 KB09 KB43 KB44 KB45 KB46 KB49 KB52 KB82 PP01 5B024 AA07 BA21 BA29 CA07 CA16

Claims (12)

【特許請求の範囲】
1. 【請求項１】 データのリード動作およびライト動作を
   クロック信号の周期単位に同期して行う半導体記憶装置
   であって、 ２つのメモリセルアレイを具えており、 一方の前記メモリセルアレイの所定アドレスのメモリセ
   ルに対するリード動作後の１周期に、当該メモリセルア
   レイの同アドレスのメモリセルに対してライト動作を行
   うとともに、他方の前記メモリセルアレイの所定アドレ
   スのメモリセルに対してリード動作を行うことを特徴と
   する半導体記憶装置。
2. 【請求項２】 請求項１に記載の半導体記憶装置におい
   て、 アレイ選択回路、セル選択回路、データ転送回路および
   入出力バッファをさらに具え、 前記アレイ選択回路は、前記メモリセルアレイを交互に
   選択するためのアレイ選択信号を生成し、 前記セル選択回路は、前記アレイ選択信号により選択さ
   れた前記メモリセルアレイの中の所定のメモリセルを選
   択して、該メモリセルに対するリード動作およびライト
   動作を行い、 前記データ転送回路は、前記アレイ選択信号により選択
   された前記メモリセルアレイからのリードデータを前記
   入出力バッファに転送することを特徴とする半導体記憶
   装置。
3. 【請求項３】 請求項２に記載の半導体記憶装置におい
   て、 前記入出力バッファから前記メモリセルアレイに送られ
   るライトデータ、および前記メモリセルアレイから前記
   データ転送回路に送られるリードデータの増幅を行う入
   出力データ増幅器をさらに具えることを特徴とする半導
   体記憶装置。
4. 【請求項４】 請求項２に記載の半導体記憶装置におい
   て、 前記セル選択回路は、アドレス生成回路、行デコーダお
   よび列デコーダを具えており、 前記アドレス生成回路は、前記アレイ選択信号により選
   択された前記メモリセルアレイに対する行アドレス信号
   および列アドレス信号を生成し、 前記行デコーダが前記行アドレス信号に応じて所定のワ
   ード線を選択し、前記列デコーダが前記列アドレス信号
   に応じて所定のビット線を選択することにより、所定の
   前記メモリセルアレイの中の所定のメモリセルを選択す
   ることを特徴とする半導体記憶装置。
5. 【請求項５】 請求項４に記載の半導体記憶装置におい
   て、 前記セル選択回路は、前記アドレス生成回路としてのア
   ドレスカウンタと、前記行デコーダと、前記列デコーダ
   とを各前記メモリセルアレイごとにそれぞれ具えてお
   り、 前記行デコーダは行プリデコーダおよび行メインデコー
   ダにより構成され、 前記列デコーダは列プリデコーダおよび列メインデコー
   ダにより構成され、 前記行プリデコーダが前記アドレスカウンタからの行ア
   ドレス信号に応じて行プリデコード信号を生成すると、
   前記行メインデコーダは該行プリデコード信号に応じて
   所定のワード線を選択し、 前記列プリデコーダが前記アドレスカウンタからの列ア
   ドレス信号に応じて列プリデコード信号を生成すると、
   前記列メインデコーダは該列プリデコード信号に応じて
   所定のビット線を選択することを特徴とする半導体記憶
   装置。
6. 【請求項６】 請求項４に記載の半導体記憶装置におい
   て、 前記セル選択回路は、前記アドレス生成回路として１つ
   のアドレスカウンタを具えるとともに、前記行デコーダ
   および列デコーダを各前記メモリセルアレイごとにそれ
   ぞれ具えており、 前記行デコーダは行プリデコーダおよび行メインデコー
   ダにより構成され、 前記列デコーダは列プリデコーダおよび列メインデコー
   ダにより構成され、 前記行プリデコーダが前記アドレスカウンタからの行ア
   ドレス信号に応じて行プリデコード信号を生成すると、
   前記行メインデコーダは該行プリデコード信号に応じて
   所定のワード線を選択し、 前記列プリデコーダが前記アドレスカウンタからの列ア
   ドレス信号に応じて列プリデコード信号を生成すると、
   前記列メインデコーダは該列プリデコード信号に応じて
   所定のビット線を選択し、 前記行プリデコーダおよび列プリデコーダは、それぞれ
   前記行プリデコード信号および列プリデコード信号を所
   定期間保持するラッチ機能を有することを特徴とする半
   導体記憶装置。
7. 【請求項７】 請求項４に記載の半導体記憶装置におい
   て、 前記行デコーダは行プリデコーダおよび行メインデコー
   ダにより構成され、 前記列デコーダは列プリデコーダおよび列メインデコー
   ダにより構成され、 前記セル選択回路は、前記アドレス生成回路としてのア
   ドレスカウンタ、前記行プリデコーダおよび前記列プリ
   デコーダを１つずつ具えるとともに、前記行メインデコ
   ーダおよび列メインデコーダを各前記メモリセルアレイ
   ごとにそれぞれ具えており、 前記行プリデコーダが前記アドレスカウンタからの行ア
   ドレス信号に応じて行プリデコード信号を生成すると、
   前記行メインデコーダは該行プリデコード信号に応じて
   所定のワード線を選択し、 前記行メインデコーダは、前記ワード線の選択を所定期
   間続けるラッチ機能を有しており、 前記列プリデコーダが前記アドレスカウンタからの列ア
   ドレス信号に応じて列プリデコード信号を生成すると、
   前記列メインデコーダは該列プリデコード信号に応じて
   所定のビット線を選択し、 前記列メインデコーダは、前記ビット線の選択を所定期
   間続けるラッチ機能を有することを特徴とする半導体記
   憶装置。
8. 【請求項８】 請求項２に記載の半導体記憶装置におい
   て、 前記セル選択回路は、前記アレイ選択信号に応じて所定
   のワード線を順次に選択する行ポインタと、前記アレイ
   選択信号に応じて所定のビット線を順次に選択する列ポ
   インタとを具えることを特徴とする半導体記憶装置。
9. 【請求項９】 請求項１に記載の半導体記憶装置におい
   て、 アレイ選択回路、セル選択回路、データ転送回路、入出
   力バッファおよび入出力データ増幅器をさらに具え、 前記アレイ選択回路は、前記メモリセルアレイを交互に
   選択するためのアレイ選択信号を生成し、 前記セル選択回路は、前記アレイ選択信号により選択さ
   れた前記メモリセルアレイの中の所定のメモリセルを選
   択して、該メモリセルに対するリード動作およびライト
   動作を行い、 前記データ転送回路は、前記アレイ選択信号により選択
   された前記メモリセルアレイからのリードデータを前記
   入出力データ増幅器に転送する処理と、該入出力データ
   増幅器から送られるライトデータを所定の前記メモリセ
   ルアレイに転送する処理とを行い、 前記入出力データ増幅器は、前記入出力バッファから前
   記データ転送回路に送られるライトデータ、および前記
   データ転送回路から前記入出力バッファに送られるリー
   ドデータの増幅を行うことを特徴とする半導体記憶装
   置。
10. 【請求項１０】 請求項２に記載の半導体記憶装置にお
    いて、 １ビット目用のデータレジスタをさらに具えていて、 前記データ転送回路は、前記データレジスタから読み出
    されるデータを前記入出力バッファに転送する回路をさ
    らに具えており、 前記アレイ選択回路は、前記メモリセルアレイを選択す
    る他に前記データレジスタを選択するための回路をさら
    に具えており、 リード動作時およびライト動作時に１ビット目だけは前
    記データレジスタにアクセスするようにしたことを特徴
    とする半導体記憶装置。
11. 【請求項１１】 請求項２に記載の半導体記憶装置にお
    いて、 前記アレイ選択信号は、交互に立ち上がる第１および第
    ２アレイ選択信号からなり、 前記アレイ選択回路は、クロック信号が入力されるクロ
    ックポートと、リセット信号が入力されるリセットポー
    トと、前記第１および第２アレイ選択信号がそれぞれ出
    力される第１および第２出力ポートとを具えており、 該アレイ選択回路は、 前記クロックポートが入力側に接続され、出力側の第１
    ノードにクロック信号の逆相信号を出力する第１インバ
    ータ、 第２ノードと第３ノードとの間に接続され、クロック信
    号およびその逆相信号が入力されるゲートを具えてい
    て、該逆相信号が活性化したときにオン状態となる第１
    トランスファゲート、 第４ノードと第５ノードとの間に接続され、クロック信
    号およびその逆相信号が入力されるゲートを具えてい
    て、該クロック信号が活性化したときにオン状態となる
    第２トランスファゲート、 前記リセットポートと前記第３ノードとが入力側にそれ
    ぞれ接続され、前記第４ノードが出力側に接続されたノ
    ア回路、 前記第１出力ポートが入力側に接続され、前記第２ノー
    ドが出力側に接続された第２インバータ、 前記第４ノードをラッチする第３インバータ、 前記第４ノードが入力側に接続され、前記第１出力ポー
    トが出力側に接続された第４インバータ、 前記第１出力ポートをラッチする第５インバータ、およ
    び 前記第１出力ポートが入力側に接続され、前記第２出力
    ポートが出力側に接続された第６インバータにより構成
    されることを特徴とする半導体記憶装置。
12. 【請求項１２】 請求項２に記載の半導体記憶装置にお
    いて、 前記アレイ選択信号は、交互に立ち上がる第１および第
    ２アレイ選択信号からなり、 前記データ転送回路は、前記第１および第２アレイ選択
    信号がそれぞれ入力される第１および第２入力ポート
    と、各前記メモリセルアレイからのリード信号がそれぞ
    れ入力される第１および第２リードポートと、これら第
    １および第２リードポートに入力したリード信号を交互
    に出力させる第３リードポートとを具えており、 該データ転送回路は、 前記第１入力ポートが入力側に接続され、出力側の第１
    ノードに前記第１ブロック選択信号の逆相信号を出力す
    る第１インバータ、 前記第１リードポートと第３ノードとの間に接続され、
    前記第１ブロック選択信号およびその逆相信号が入力さ
    れるゲートを具えていて、該第１ブロック選択信号が活
    性化したときにオン状態となる第１トランスファゲー
    ト、 前記第２入力ポートが入力側に接続され、出力側の第２
    ノードに前記第２ブロック選択信号の逆相信号を出力す
    る第２インバータ、 前記第２リードポートと前記第３ノードとの間に接続さ
    れ、前記第２ブロック選択信号およびその逆相信号が入
    力されるゲートを具えていて、該第２ブロック選択信号
    が活性化したときにオン状態となる第２トランスファゲ
    ート、 前記第３ノードが入力側に接続され、第４ノードが出力
    側に接続された第３インバータ、 前記第４ノードが入力側に接続され、前記第３リードポ
    ートが出力側に接続された第４インバータ、および前記
    第４ノードをラッチする第５インバータにより構成され
    ることを特徴とする半導体記憶装置。